KR100669106B1 - 차동 회로 - Google Patents

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쟈인 에레쿠토로닉스 가부시키가이샤
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Abstract

입력단의 공통 모드 전압이 N채널형/P채널형 차동 증폭 회로 1/2의 동작 범위를 넘어가 버린 경우에 부하 저항(103, 104, 113, 104)에 정전류를 도입하기 위한 제1 및 제2 전류 공급 회로(51, 52)를 부가한다. 이것에 의해, 상기와 같은 경우에서도, 출력단의 상보형 소스 팔로워 회로(15)의 N채널형 MOS 트랜지스터에 정전류 바이어스된 P채널형 MOS 트랜지스터가 부하 소자로서 접속되는 구성과 동등한 등가 회로를 실현할 수 있다.
트랜지스터, 차동, 회로, 진폭, 상보형, 소스, 채널형, CMOS, LVDS

Description

차동 회로{DIFFERENTIAL CIRCUIT}
　본 발명은 소진폭이고 또한 전류 모드인 고속 직렬 디지털(serial digital) 전송 신호를 위한 차동 회로 및 이를 구비한 수신 장치에 관한 것으로, 특히 종단 공통 모드(common mode) 전압 범위가 전원 전압 근처까지 필요한 레일 ·투·레일(rail to tail)의 공통 모드 레인지(range)를 확보할 필요가 있는 입력단과, 칩 내부에서 고속 신호를 취급하기 위해 필요한 입력 공통 모드 전압에 의하지 않고 일정한 공통 모드 전위를 가진 차동 출력이 얻어지는 버퍼단을 조합한 고속 직렬 디지털 전송 신호의 수신 장치용의 차동 회로에 관한 것이다.
종래, 직렬 디지털 전송에서는 트랜지스터·엔드·트랜지스터·로직(transistor and transistor logic) TTL(2.0/0.8)이나 컴프리멘터리-메탈·옥사이드·세미컨덕터(complementary metal-oxide-semiconductor) : CMOS(3.3/0.0) 등의 디지털 신호의 인터페이스 규격이 사용되고 있었다. 그렇지만, 이들은 비교적 큰 전압 진폭을 사용한 디지털 신호 인터페이스 규격이므로, 신호 전송에 따른 지연이 비교적 크다는 문제가 존재한다. 이 때문에, 최근 요구되고 있는 고속의 직렬 디지털 전송을 상기한 규격으로 접속된 디바이스 사이에 사용하여 실현하는 것은 곤란 하다.
이 문제를 해결하기 위해, 최근, 소진폭이고 또한 전류 모드인 차동 전송 규격이 제안되어 있다. 이러한 규격의 예로서는 LVDS(Low　Voltage　Differential　Signaling)가 있다.
LVDS 규격에서는 차동의 전류 구동 신호를 사용하는 점과 종단 임피던스가 규정되어 있을 뿐이다. 따라서, LVDS 규격에 준한 차동 회로는, 임의의 공통 모드 종단 전압으로 동작 가능하지 않으면 안 된다. 규격상, LVDS 규격에 준한 신호(이하, 이것을 LVDS 신호라 함)의 송신 회로(이하, 이것을 LVDS 트랜스미터(transmitter)라 함)에는 100Ω의 종단 임피던스를 접속하는 경우에 종단 전압으로서 350mV의 진폭이 얻어지도록 전류 구동이 사용된다. 한편, LVDS 신호의 수신 회로(이하, 이것을 LVDS 리시버(receiver)라 함)에서는 0∼2.4V의 공통 모드 종단 전압에 대하여 상기한 350mV 정도의 종단 전압차를 수신 가능하지 않으면 안 된다. 요컨대, LVDS 리시버의 입력단의 증폭 회로는, 예를 들면 2.5V의 전원 전압 Vcc를 가정하면, 대략 전원 전압과 동일한 공통 모드 입력의 신호를 취급하게 된다. 이와 같이 대략 전원 전압과 동일한 공통 모드 입력의 신호를 취급하는 동작을 레일·투·레일(rail－to－rail) 동작이라 칭한다.
종래, CMOS 테크놀로지를 사용한 레일·투·레일의 차동 증폭단의 구성으로서는 N채널 소자의 차동 증폭단과 P채널 소자의 차동 증폭단을 병렬로 조합함으로써 양쪽의 공통 모드 동작 범위의 한계가 보간되는 토폴로지(topology)가 생각되고 있다.
이러한 중, 입력단에 위치하는 증폭 회로의 출력은 후단에 설치된 증폭 회로로서 바람직한 신호 품질일 필요가 존재한다. 즉, 칩 내부에서 고속 신호를 취급하기 위해서는 입력단의 증폭 회로의 차동 출력이 LVDS 신호의 입력 공통 모드 전압에 의존하지 않고 일정한 공통 모드 전위를 가지고 있는 것이 바람직하다. 또한 칩 내부 부하를 구동하기 위해서는 적당한 버퍼단(buffer stage)을 조합할 필요도 존재한다.
예를 들면 미국 특허 제6320422호 공보에는 버퍼단의 출력 전압을 피드백(feedback)하여 차동 증폭단의 차동 출력을 제어함으로써, 이것을 안정화하기 위한 기술이 개시되어 있다. 이하, 이것을 종래 기술 1로 하고, 도 1을 사용하여 설명한다.
도 1을 참조하면 종래 기술 1은 N채널형 차동 증폭 회로(801)와 P채널형 차동 증폭 회로(813)를 포함한 차동 증폭단과, 이 차동 증폭단의 출력(806 및 818)을 입력하는 상보형 소스 팔로워 회로(source follower curcit)(826)와, 동일하게 차동 증폭단의 출력(808 및 820)을 입력하는 상보형 소스 팔로워 회로(828)를 가지고 구성된다. 또한, 상기한 2개의 상보형 소스 팔로워 회로(826, 828)는 내부 부하를 구동하는 버퍼단이다.
상기한 N채널형 차동 증폭 회로(801)는 1쌍의 N채널형 MOS 트랜지스터(또한, 전계 효과 트랜지스터인 것이 바람직하다. 이하, 이것을 간단히 트랜지스터라 함)로 구성된 N채널형 차동 소자(802)와, 이 N채널형 차동 소자(802)의 부하인 액티브 로드(active load)(812 및 810)와, N채널형 차동 소자(802)에 접속된 정전류원 (804)을 가지고 구성된다. 또한, 마찬가지로, P채널형 차동 증폭 회로(813)도 1쌍의 P채널형 MOS 트랜지스터로 구성된 P채널형 차동 소자(814)와, 이 P채널형 차동 소자(814)의 부하인 액티브 로드(822 및 824)와 P채널형 차동 소자(814)로 접속된 정전류원(816)을 가지고 구성된다.
이러한 구성에서, 상보형 소스 팔로워 회로(826)의 출력 노드(830)는 N채널형 MOS 트랜지스터로 구성된 액티브 로드(810 및 822)에 각각 접속된다. 즉, 액티브 로드(810 및 822)의 양단의 전압은 상보형 소스 팔로워 회로(826)의 출력 전압에 의거하여 피드백(feedback) 제어된다. 또한, 마찬가지로, 상보형 소스 팔로워 회로(828)의 출력 노드(832)는 N채널형 MOS 트랜지스터로 구성된 액티브 로드 812 및 824에 각각 접속된다. 즉, 액티브 로드(812 및 824)의 양단의 전압은 상보형 소스 팔로워 회로(828)의 출력 전압에 의거하여 피드백 제어된다. 이것에 의해, P채널형/N채널형 MOS 트랜지스터로 구성된 액티브 로드(810, 812, 822, 824)의 동작점이 3극관 영역으로부터 5극관 영역으로 이동하는 것을 방지하고, 항상 3극관 영역에서 동작하도록 구성되므로, 차동 출력의 비선형 동작을 방지하여, 즉 차동 출력의 안정화를 도모하는 것이 가능하게 된다.
그렇지만, 종래 기술 1에서 개시된 구성에서는 입력 공통 모드 전압에 의해 2개의 차동 증폭 회로가 다른 동작 모드로 된 경우, 출력단에 설치된 2개의 상보형 소스 팔로워 회로의 출력 전압의 공통 모드 전위를 일정하게 유지하는 것이 불가능하다. 또한, 종래 기술 1과 같이 출력 전압을 피드백하는 구성을 가진 경우, 출력 전압을 고속으로 스위칭함으로써 발진이 생겨 버릴 가능성이 존재한다.
본 발명은 이러한 문제에 감안하여 이루어진 것으로, 피드백 구성을 갖지 않고, 일정한 공통 모드 전위를 가진 차동 출력을 출력할 수 있고, 또한 칩 내부 부하를 구동하는 데 적당한 버퍼단을 갖는 차동 회로 및 이를 구비한 수신 장치를 제공하는 것을 목적으로 한다.
(발명의 개시)
이러한 목적을 달성하기 위해, 본 발명은 신호의 입력단에 설치된 차동 소자와 그 차동 소자에 접속된 정전류원과 상기 차동 소자에 접속된 부하를 가지고 구성된 차동 증폭 회로와, 상기 부하에서의 전압 강하에 의거하여 차동 전압을 출력하는 소스 팔로워 회로를 갖는 차동 회로에 있어서, 상기 차동 소자가 비도통 상태에 있을 때, 상기 차동 소자에 직렬로 접속된 상기 부하에 소정의 전류를 공급하는 전류 공급 회로를 가지도록 구성된다. 이것에 의해, 피드백 구성을 갖지 않고, 일정한 공통 모드 전위를 가진 차동 출력을 출력할 수 있고, 또한 칩 내부 부하를 구동하는 데 적당한 버퍼단인 소스 팔로워 회로를 갖는 차동 회로가 실현된다.
또한, 본 발명의 다른 측면에 의하면, 신호의 입력단에 설치된 제1 차동 소자와 그 제1 차동 소자에 접속된 제1 정전류원과, 제1 차동 소자에 접속된 제1 및 제2 부하를 가지고 구성된 제1 차동 증폭 회로와, 상기 신호의 입력단에 설치된 제2 차동 소자와 그 제2 차동 소자에 접속된 제2 정전류원과 상기 제2 차동 소자에 접속된 제3 및 제4 부하를 가지고 구성된 제2 차동 증폭 회로와, 상기 제1 또는 제3 부하에서의 전압 강하에 의거하여 제1 차동 전압을 출력하는 제1 소스 팔로워 회로와, 상기 제2 또는 제4 부하에서의 전압 강하에 의거하여 제2 차동 전압을 출력하는 제2 소스 팔로워 회로를 갖는 차동 회로에 있어서, 상기 제1 차동 소자가 비도통 상태에 있을 때, 상기 제1 및 제2 부하에 소정의 전류를 공급하는 제1 전류 공급 회로와, 상기 제2 차동 소자가 비도통 상태에 있을 때, 상기 제3 및 제4 부하에 소정의 전류를 공급하는 제2 전류 공급 회로를 갖는 차동 회로를 가지도록 구성된다. 이것에 의해, 피드백 구성을 갖지 않고, 일정한 공통 모드 전위를 가진 차동 출력을 출력할 수 있고, 또한 칩 내부 부하를 구동하는 데 적당한 버퍼단인 제1 및 제2 소스 팔로워 회로를 갖는 차동 회로가 실현된다.
또한, 본 발명의 다른 측면에 의하면, 신호의 입력단에 설치된 차동 소자와 그 차동 소자에 접속된 정전류원과 상기 차동 소자에 접속된 부하를 가지고 구성된 차동 증폭 회로와, 상기 부하에서의 전압 강하에 의거하여 차동 전압을 출력하는 소스 팔로워 회로를 갖는 차동 회로를 구비한 수신 장치에 있어서, 상기 차동 소자가 비도통 상태에 있을 때, 상기 차동 소자에 직렬로 접속된 상기 부하에 소정의 전류를 공급하는 전류 공급 회로를 가지도록 구성된다. 이것에 의해, 피드백 구성을 갖지 않고, 일정한 공통 모드 전위를 가진 차동 출력을 출력할 수 있고, 또한 칩 내부 부하를 구동하는 데 적당한 버퍼단인 소스 팔로워 회로를 갖는 차동 회로를 구비한 수신 장치가 실현된다.
또한, 본 발명의 다른 측면에 의하면, 신호의 입력단에 설치된 제1 차동 소자와 그 제1 차동 소자에 접속된 제1 정전류원과, 제1 차동 소자에 접속된 제1 및 제2 부하를 가지고 구성된 제1 차동 증폭 회로와, 상기 신호의 입력단에 설치된 제2 차동 소자와 그 제2 차동 소자에 접속된 제2 정전류원과 상기 제2 차동 소자에 접속된 제3 및 제4 부하를 가지고 구성된 제2 차동 증폭 회로와, 상기 제1 또는 제3 부하에서의 전압 강하에 의거하여 제1 차동 전압을 출력하는 제1 소스 팔로워 회로와, 상기 제2 또는 제4 부하에서의 전압 강하에 의거하여 제2 차동 전압을 출력하는 제2 소스 팔로워 회로를 갖는 차동 회로를 구비한 수신 장치에 있어서, 상기 차동 회로가 상기 제1 차동 소자가 비도통 상태에 있을 때, 상기 제1 및 제2 부하에 소정의 전류를 공급하는 제1 전류 공급 회로와, 상기 제2 차동 소자가 비도통 상태에 있을 때, 상기 제3 및 제4 부하에 소정의 전류를 공급하는 제2 전류 공급 회로를 가지도록 구성된다. 이것에 의해, 피드백 구성을 갖지 않고, 일정한 공통 모드 전위를 가진 차동 출력을 출력할 수 있고, 또한 칩 내부 부하를 구동하는 데 적당한 버퍼단인 제1 및 제2 소스 팔로워 회로를 갖는 차동 회로를 구비한 수신 장치가 실현된다.
도 1은 종래 기술 1에 의한 차동 회로(800)의 구성을 나타내는 블록도이다.
도 2는 본 발명의 설명에서 사용된 차동 회로(100)의 구성을 나타내는 회로도이다.
도 3은 도 2에 나타내는 차동 회로(100)의 동작을 설명하기 위한 도면이다.
도 4는 본 발명의 설명에서 사용된 차동 회로(200)의 구성을 나타내는 회로도이다.
도 5는 도 4에 나타내는 차동 회로(200)의 동작을 설명하기 위한 도면이다.
도 6은 도 4에 나타내는 차동 회로(200)에 대하여 행한 시뮬레이션 결과를 나타내는 그래프이다.
도 7은 본 발명에 의한 차동 회로(300)의 구성을 나타내는 회로도이다.
도 8은 도 7에 나타내는 차동 회로(300)의 토폴로지를 사용하여 설계한 차동 회로(400)의 구성을 나타내는 블록도이다.
도 9는 도 8에 나타내는 차동 회로(400)의 회로 구성을 나타내는 도면이다.
도 10은 도 8에 나타내는 차동 회로(400)에 대하여 행한 시뮬레이션 결과를 나타내는 그래프이다.
도 11은 도 8에 나타내는 차동 회로(400)에서 제1 및 제2 전류 공급 회로(51, 52)에 인가하는 바이어스(bias) 전위(VBp, VBn)를 전원 전압(Vcc)의 1/2로 한 경우의 시뮬레이션 결과를 나타내는 그래프이다.
도 12는 본 발명에 의한 차동 회로(400)를 구비한 수신 장치(1000)의 구성을 나타내는 블록도이다.
[원리]
본 발명을 적절하게 실시한 형태에 대하여 설명하는 데 있어서, 본 발명의 원리에 대하여 먼저 기술한다.
본 발명은 피드백 구성을 갖지 않고, 일정한 공통 모드 전위를 가진 차동 출력을 출력할 수 있고, 또한 칩 내부 부하를 구동하는 데 적당한 버퍼단을 갖는 차동 회로 및 이것을 구비한 수신 장치이다.
이러한 목적을 실현하기 위해, 본 발명은 고속 직렬 디지털 전송 신호의 차동 회로에서, N채널형 소자로 구성된 차동 증폭단과 P채널형 소자로 구성된 차동 증폭단을 병렬로 조합함으로써 양쪽의 공통 모드 동작 범위의 한계를 보완하는 토폴로지에, 출력단의 구성에 상보형의 소스 팔로워 회로를 조합한 토폴로지를 추가한다. 이러한 토폴로지에 의거하여 회로를 구성함으로써, 대략 레일·투·레일의 공통 모드 레인지를 확보하는 것이 가능하게 되고, 또한 고속의 버퍼링이 가능하게 된다.
그렇지만, 단순히 상기한 2개의 토폴로지를 조합하여 설계한 경우, 차동 증폭단으로부터 얻어지는 차동 출력의 공통 모드 전위가 입력단의 공통 모드 전압에 의존하여 변동한다는 문제가 존재한다. 이러한 문제를 해결하기 위해, 본 발명에 의한 고속 직렬 디지털 전송 신호의 차동 회로에서는, 어떤 일정한 바이어스 전위를 출력단의 소스 팔로워 회로의 노드에 입력하도록 구성한다. 이것은 예를 들면 N채널형 소자로 구성된 차동 증폭단과 P채널형 소자로 구성된 차동 증폭단과의 각각의 공통 코몬 노드(common node)에 접속되는 전류원으로부터 상보형의 소스 팔로워 회로의 입력 노드까지의 사이에 상보형의 바이어스 회로를 설치함으로써 실현된다. 이 바이어스 회로는 차동 증폭단이 비동작 상태에 있을 때, 부하에 소정의 전류를 공급하는 전류 공급 회로로서 기능한다. 이것에 의해, 입력단의 공통 모드 전압에 무관계하게, 출력단의 상보형의 소스 팔로워 회로의 동작점을 일정하게 유지하는 것이 가능하게 되므로, 결과적으로 일정한 공통 모드 전위를 가진 차동 출력이 얻어지는 버퍼단을 짜 맞추는 것이 가능하게 된다.
이하에, 상기를 도면을 사용하여 상세히 설명한다. 도 2는 N채널형 소자로 구성된 차동 증폭단과 P채널형 소자로 구성된 차동 증폭단을 병렬로 조합함으로써 양쪽의 공통 모드 동작 범위의 한계를 보간하는 토폴로지에, 출력단의 구성에 소스 팔로워 회로를 조합하는 토폴로지를 추가하여 설계한 차동 회로(100)의 구성을 나타내는 회로도이다.
도 2에 나타내듯이, 차동 회로(100)는 N채널형 차동 증폭 회로(1)(N채널형 소자에 의한 차동 증폭단)와, P채널형 차동 증폭 회로(2)(P채널형 소자에 의한 차동 증폭단)와, 2개의 소스 팔로워 회로(5, 6)를 가지고 구성되어 있다.
이 구성에서, N채널형 차동 증폭 회로(1)는 2개의 N채널형 MOS 트랜지스터(바람직하게는 전계 효과 트랜지스터 : 이하, 이것을 단순히 트랜지스터라 함)(101 및 111)로 이루어지는 N채널형 차동 소자(11)와, 각각의 N채널형 MOS 트랜지스터(101 및 111)의 드레인 노드에 접속된 저항 부하(103 및 113)와, 2개의 N채널형 MOS 트랜지스터(101 및 111)의 소스 노드에 공통으로 접속된 정전류원(140)을 가지고 구성되어 있다. 마찬가지로, P채널형 차동 증폭 회로(2)는 2개의 P채널형 MOS 트랜지스터(102 및 112)로 이루어지는 P채널형 차동 소자(12)와, 각각의 P채널형 MOS 트랜지스터(102 및 112)의 드레인 노드에 접속된 저항 부하(104 및 114)와, 2개의 P채널형 MOS 트랜지스터(102 및 112)의 소스 노드에 공통으로 접속된 정전류원(141)을 가지고 구성되어 있다.
　또한, 소스 팔로워 회로(5)는 차동 신호의 하전압(下電壓)을 출력하는 출력단으로, N채널형 MOS 트랜지스터(101)의 드레인 노드에 게이트 노드가 접속된 N채널형 MOS 트랜지스터(105)와, 이것의 부하인 정전류원(151)과, P채널형 MOS 트랜 지스터(102)의 드레인 노드에 게이트 노드가 접속된 P채널형 MOS 트랜지스터(106)와, 이것의 부하인 정전류원(161)을 가지고 구성되어 있다. 따라서, 소스 팔로워 회로(5)에서의 N채널형 MOS 트랜지스터(105)는 N채널형 MOS 트랜지스터(101)의 부하로서 접속된 저항 부하(103)에서의 전압 강하에 의거하여 차동 전압을 출력한다. 또한, 소스 팔로워 회로(5)에서의 P채널형 MOS 트랜지스터(106)는 P채널형 MOS 트랜지스터(102)의 부하로서 접속된 저항 부하(104)에서의 전압 강하에 의거하여 차동 전압을 출력한다.
마찬가지로, 소스 팔로워 회로(6)는 차동 신호의 상전압(上電壓)을 출력하는 출력단이고, N채널형 MOS 트랜지스터(111)의 드레인 노드에 게이트 노드가 접속된 N채널형 MOS 트랜지스터(115)와, 이것의 부하인 정전류원(152)과, P채널형 MOS 트랜지스터(112)의 드레인 노드에 게이트 노드가 접속된 P채널형 MOS 트랜지스터(116)와, 이것의 부하인 정전류원(162)을 가지고 구성되어 있다. 따라서, 소스 팔로워 회로(6)에서의 N채널형 MOS 트랜지스터(115)는 N채널형 MOS 트랜지스터(111)의 부하로서 접속된 저항 부하(113)에서의 전압 강하에 의거하여 차동 전압을 출력한다. 또한, 소스 팔로워 회로(6)에서의 P채널형 MOS 트랜지스터(116)는, P채널형 MOS 트랜지스터(112)의 부하로서 접속된 저항 부하(114)에서의 전압 강하에 의거하여 차동 전압을 출력한다.
이상과 같은 구성에 관해, 도 3을 사용하여, N채널형 차동 증폭 회로(1)와 P채널형 차동 증폭 회로(2)의 양쪽의 공통 모드 동작 범위의 한계를 상세히 설명한다.
도 3에서, 부호 201은 N채널형 차동 증폭 회로(1)를 위한 정전류원(140)의 동작 하한을 결정하는 전압(Vdsat)을 나타내고, 부호 202는 2개의 N채널형 MOS 트랜지스터(101 및 111)로 구성된 N채널형 차동 소자(11)가 동작하기 위한 임계값 전압(Vgs)을 나타내고 있다. 따라서, 전압(Vdsat)(부호 201)과 임계값 전압(Vgs)(부호 202)을 전원 전압(Vcc)으로부터 뺀 나머지의 전압(Vcm)(부호 203)이 N채널형 차동 증폭 회로(1)의 공통 모드 동작 범위가 된다. 마찬가지로, 부호 211은 P채널형 차동 증폭 회로(2)를 위한 정전류원(141)의 동작하한을 결정하는 전압(Vdsat)을 나타내고, 부호 212는 2개의 P채널형 MOS 트랜지스터 102 및 112로 구성된 P채널형 차동 소자(12)가 동작하기 위한 임계값 전압(Vgs)을 나타내고 있다. 따라서, 전압(Vdsat)(부호 211)과 임계값 전압(Vgs)(부호 212)을 전원 전압(Vcc)으로부터 뺀 나머지의 전압(Vcm)(부호 213)이 P채널형 차동 증폭 회로(2)의 공통 모드 동작 범위가 된다.
이들 도 2 및 도 3으로부터 명백해지듯이, 각각의 차동 증폭 회로(1, 2)를 병렬로 조합함으로써, 레일·투·레일의 공통 모드 레인지를 확보하는 것이 가능하다.
다음에, 도 2에 나타낸듯이, N채널형 소자의 차동 증폭단과 P채널형 소자의 차동 증폭단을 병렬로 조합한 토폴로지를 개량하고, 출력단의 구성을 상보형 소스 팔로워 회로로서 설계한 차동 회로(200)의 구성에 대하여 도 4를 사용하여 상세히 설명한다.
도 4에 나타내듯이, 차동 회로(200)는 N채널형 차동 증폭 회로(1)와, P채널 형 차동 증폭 회로(2)와, 2개의 상보형 소스 팔로워 회로(15, 16)를 가지고 구성되어 있다.
이 구성에서, N채널형 차동 증폭 회로(1) 및 P채널형 차동 증폭 회로(2)는 도 2에 나타내는 구성과 동일하다.
또한, 상보형 소스 팔로워 회로(15)는 차동신호의 하전압을 출력하는 출력단이고, N채널형 MOS 트랜지스터(101)의 드레인 노드에 게이트 노드가 접속된 N채널형 MOS 트랜지스터(105)와, P채널형 MOS 트랜지스터(102)의 드레인 노드에 게이트 노드가 접속된 P채널형 MOS 트랜지스터(106)를 가지고 구성되어 있다. 따라서, 상보형 소스 팔로워 회로(15)에서의 N채널형 MOS 트랜지스터(105)는 N채널형 MOS 트랜지스터(101)의 부하로서 접속된 저항 부하(103)에서의 전압 강하에 의거하여 차동 전압을 출력한다. 또한, 소스 팔로워 회로(15)에서의 P채널형 MOS 트랜지스터(106)는, P채널형 MOS 트랜지스터(102)의 부하로서 접속된 저항 부하(104)에서의 전압 강하에 의거하여 차동 전압을 출력한다.
마찬가지로, 상보형 소스 팔로워 회로(16)는 차동신호의 상전압을 출력하는 출력단이고, N채널형 MOS 트랜지스터(111)의 드레인 노드에 게이트 노드가 접속된 N채널형 MOS 트랜지스터(115)와, P채널형 MOS 트랜지스터(112)의 드레인 노드에 게이트 노드가 접속된 P채널형 MOS 트랜지스터(116)를 가지고 구성되어 있다. 이러한 구성에서, 상보형 소스 팔로워 회로(15, 16)에서의 한쪽의 MOS 트랜지스터는 다른쪽의 MOS 트랜지스터의 부하로서도 동작한다. 따라서, 소스 팔로워 회로(16)에서의 N채널형 MOS 트랜지스터(115)는 N채널형 MOS 트랜지스터(111)의 부하로서 접속된 저항 부하(113)에서의 전압 강하에 의거하여 차동 전압을 출력한다. 또한, 소스 팔로워 회로(16)에서의 P채널형 MOS 트랜지스터(116)는 P채널형 MOS 트랜지스터(112)의 부하로서 접속된 저항 부하(114)에서의 전압 강하에 의거하여 차동 전압을 출력한다.
이상과 같은 구성을 갖는 차동 회로(200)의 동작에 대하여, 도 5를 사용하여 상세히 설명한다. 단, 도 5에서는 설명의 간략화를 위해, 도 4에서의 N채널형 MOS 트랜지스터(111 및 115), P채널형 MOS 트랜지스터(112 및 116), 저항 부하(113 및 114) 및 이들을 접속하는 배선, 즉, 차동신호에서의 상전압을 출력하기 위한 구성(상보형 소스 팔로워 회로(16) 측)을 생략한다.
도 5에서, (a)는 입력단의 공통 모드 전압에 의해 N채널형 소자의 차동 증폭단과 P채널형 소자의 차동 증폭단 중 어느 한쪽이라도 동작하고 있는 상태를 설명 하기 위한 도면이다. 즉, 도 5a에 나타내는 상태에서는 N채널형 차동 소자(11)에서의 N채널형 MOS 트랜지스터(101)와 P채널형 차동 소자(12)에서의 P채널형 MOS 트랜지스터(102)가 도통 상태(on)로 되어 있다. 따라서, 도 5a에서, 상보형 소스 팔로워 회로(15)에 포함되는 N채널형 MOS 트랜지스터(105) 및 P채널형 MOS 트랜지스터(106)의 각각의 게이트 노드에 접속된 노드(120, 121)에는, N채널형 MOS 트랜지스터(101)와 P채널형 MOS 트랜지스터(102)로부터 출력된 전압이 각각 상보적으로 변조되어 입력되어 있다. 이것에 의해, 출력인 차동 전압(OUTp)은 일정한 전압으로 유지되어 있다.
한편, 도 5b는 입력단의 공통 모드 전압이 상승했기 때문에, P채널형 소자의 차동 증폭단, 즉 P채널형 차동 증폭 회로(2)의 동작 범위를 넘어가 버려, N채널형 소자의 차동 증폭단인 N채널형 차동 증폭 회로(1)만이 동작하고 있는 상태를 설명하기 위한 도면이다. 즉, 도 5b에 나타내는 상태에서는, N채널형 차동 소자(11)에서의 N채널형 MOS 트랜지스터(101)가 도통 상태(on)로 되어 있고, P채널형 차동 소자(12)에서의 P채널형 MOS 트랜지스터(102)가 비도통 상태(off)로 되어 있다. 이와 같이, 도 5b에서, 상보형 소스 팔로워 회로(15)에 포함되는 N채널형 MOS 트랜지스터(105) 및 P채널형 MOS 트랜지스터(106)의 각각의 게이트 노드에 접속된 노드(120, 121) 중 노드(121)가 P채널형 MOS 트랜지스터(102)를 완전히 오프(off)해 버리기 때문에, P채널형 차동 소자(12)의 저항 부하(104)에 전류가 흐르지 않고, 결과적으로 상보형 소스 팔로워 회로(15)에서의 P채널형 MOS 트랜지스터(106)의 게이트 노드가 접지 전위로 정바이어스되어 버린다. 이것에 의해, 도 5b에 나타내는 상태에서는 P채널형 MOS 트랜지스터(106)가 단순히 부하로서 동작해 버리고, 차동 회로(200)의 등가 회로적인 동작이, P채널형 MOS 트랜지스터(106)에 의한 부하가 접속된 구성과 동일한 등가 회로가 되어 버린다.
마찬가지로, 입력단의 공통 모드 전압이 하강한 경우에는, N채널형 소자의 차동 증폭단의 동작 범위를 넘어가 버려, P채널형 소자의 차동 증폭단만이 동작한다. 즉, 도 5에서, P채널형 차동 소자(12)에서의 P채널형 MOS 트랜지스터(102)가 도통 상태(on)로 되고, N채널형 차동 소자(11)에서의 N채널형 MOS 트랜지스터(101)가 비도통 상태(off)로 된다. 따라서, 상보형 소스 팔로워 회로(15)에 포함되는 N채널형 MOS 트랜지스터(105) 및 P채널형 MOS 트랜지스터(106)의 각각의 게이트 노드에 접속된 노드(120, 121) 중 노드(120)가 N채널형 MOS 트랜지스터(101)를 완전히 오프(off)해 버리기 때문에, N채널형 차동 소자(11)의 저항 부하(103)에 전류가 흐르지 않고, 결과적으로 상보형 소스 팔로워 회로(15)에서의 N채널형 MOS 트랜지스터(105)의 게이트 노드가 접지 전위로 정바이어스되어 버린다. 이것에 의해, N채널형 MOS 트랜지스터(105)가 단순히 부하로서 동작해 버리고, P채널형 MOS 트랜지스터(106)가 상보형이 아닌, 단순한 소스 팔로워 회로로서 동작하며, 이것에 N채널형 MOS 트랜지스터(105)에 의한 부하가 접속된 구성과 동일한 등가 회로가 되어 버린다.
도 6에 차동 회로(200)에 대하여 행한 시뮬레이션(simulation)의 결과를 나타낸다. 또한, 이 시뮬레이션에서는 공통 모드 레벨을 0∼2.5V까지 스윕(sweep)시킨다. 도 6에 나타내는 그래프를 참조하면 명백해지듯이, 차동 회로(300)는 출력단인 상보형 소스 팔로워 회로의 출력 전압의 공통 모드 전위에 기복(불안정)이 있는 것을 알 수 있다. 이것은, 전술하였듯이, 출력단에 설치된 상보형 소스 팔로워 회로(15, 16)를 각각 구성하는 2개의 MOS 트랜지스터 내, 한쪽이 접지 바이어스됨으로써, 양쪽이 다른 동작 모드를 취하기 때문이다. 또한, 도 6으로부터는, 공통 모드 레벨 전압이 0V 혹은 2.5V 근방으로 되었을 때에, 차동 출력의 진폭(이하, 이득(gain)이라 함)이 작아져 있는 것도 판독된다.
이와 같이 입력단의 공통 모드에 의존하여 출력단의 상보형 소스 팔로워 회로가 다른 동작 모드를 취하기 때문에, 도 4에 나타내는 차동 회로(200)의 구성에서는, 출력단인 상보형 소스 팔로워 회로의 출력 전압의 공통 모드 전위를 일정하게 유지하는 것은 어렵다. 또한, 공통 모드 레벨 전압이 0V 혹은 2.5V 근방으로 되었을 때에 이득이 작아진다는 문제도 존재한다.
그래서, 본 발명자들은 차동 회로(200)의 토폴로지를 개량함으로써, 출력단의 상보형 소스 팔로워 회로(15, 16)가 입력단의 공통 모드와 다른 동작 모드를 취하는 것을 방지하도록 구성된 등가 회로를 발견했다. 도 7은 이러한 토폴로지에 의거하여 설계한 차동 회로(300)의 구성을 나타내는 회로도이다. 단, 도 7을 사용한 설명에서는 설명의 간략화를 위해, 차동신호에서의 상전압을 출력하기 위한 구성(상보형 소스 팔로워 회로(16)측)을 생략하고, 또한 입력단의 공통 모드 전압이 상승한 경우에만 착안하여 설명한다.
전술하였듯이, 입력단의 공통 모드 전압이 상승한 경우에 생기는 출력 전압의 공통 모드 전위의 불안정은, P채널형 MOS 트랜지스터(102)가 완전히 오프(off)함으로써 저항 부하(104)에 전류가 흐르지 않고, 결과적으로 상보형 소스 팔로워 회로(15)를 구성하는 P채널형 MOS 트랜지스터(106)가 접지 바이어스되어 버리는 것이 원인이다.
그래서 본 발명에서는 입력단의 공통 모드 전압이 P채널형 소자의 차동 증폭단의 동작 범위를 넘어가 버린 경우에 P채널형 소자의 차동 증폭단의 부하 저항(104)에 정전류를 도입하기 위한 바이어스 회로를 부가한다. 이 바이어스 회로는 전류 공급 회로로서 기능하고, 전술하였듯이, 소정의 바이어스 전위를 상보형 소스 팔로워 회로(15, 16)의 노드에 입력하기 위한 바이어스 입력 회로로서 기능한다. 이것에 의해, 상기와 같은 경우에서도, 출력단의 상보형 소스 팔로워 회로(15)의 N채널형 MOS 트랜지스터(105)에, 정전류 바이어스된 P채널형 MOS 트랜지스터(106)가 부하 소자로서 접속되는 구성과 동일한 등가 회로를 실현할 수 있다. 단, 마찬가지로, 입력단의 공통 모드 전압이 N채널형 소자의 차동 증폭단의 동작 범위를 넘어가 버린 경우에는, N채널형 소자의 차동 증폭단의 부하 저항(103)에 정전류를 도입하기 위한 바이어스 회로를 부하(負荷)하는 구성을 설치한다. 이 바이어스 회로는 전류 공급 회로로서 기능한다.
이것에 의해, 상기와 같은 경우에서도, 출력단의 상보형 소스 팔로워 회로(15)의 P채널형 MOS 트랜지스터(106)에, 정전류 바이어스된 N채널형 MOS 트랜지스터(105)가 부하 소자로서 접속되는 구성과 동일한 등가 회로를 실현할 수 있다.
이러한 전류 공급 회로는 P채널형 소자로 구성된 차동 증폭단의 코몬 노드에 접속된 정전류원(141)으로부터, 동일 차동 증폭단의 부하(저항 부하(104) 및 P채널형 MOS 트랜지스터(106))에 접속된 노드에 전류를 바이어스하기 위한 구성이다. 이 때문에, 도 7에 나타내는 바이어스 전위(VBp)로 바이어스된 P채널형 MOS 트랜지스터(502)를 각각의 노드 사이에 접속함으로써 바이어스 회로(전류 공급 회로)를 구성하는 것이 가능하다.
[실시예]
다음에, 도 7에서 사용한 등가 회로에 의거하여 설계한 차동 회로(400)의 구체적인 실시예에 대하여, 도면을 사용하여 상세히 설명한다. 보다 상세하게는, N채널형 소자의 차동 증폭단과 P채널형 소자의 차동 증폭단을 병렬로 조합하여 양쪽의 공통 모드 동작 범위의 한계를 보간하는 토폴로지에, 출력단의 구성으로서 상보형 소스 팔로워 회로를 조합하는 토폴로지와, 또한 출력단의 공통 모드 전위를 일정하게 유지하기 위해 차동 증폭단의 공통 모드와 상보형 소스 팔로워 회로의 게이트 노드 입력과의 사이에 바이어스 회로를 설치하는 토폴로지를 추가하여 차동 회로(400)를 설계한다. 이 바이어스 회로가, 차동 증폭단이 비동작 상태에 있을 때, 부하에 소정의 전류를 공급하는 전류 공급 회로로서 기능한다.
도 8은 차동 회로(400)의 구성을 나타내는 블록도이다. 도 8에 나타내듯이, 차동 회로(400)는 N채널형 차동 증폭 회로(1)와, P채널형 차동 증폭 회로(2)와, 2개의 상보형 소스 팔로워 회로(15, 16)와, N채널형 차동 소자(11)를 흐르는 전류를 바이어스하기 위한 제1 바이어스 회로(51)와, P채널형 차동 소자(12)를 흐르는 전류를 바이어스하기 위한 제2 바이어스 회로(52)를 가지고 구성되어 있다. 제1 바이어스 회로(51) 및 제2 바이어스 회로(52)는 각각, 대응하는 차동 증폭기가 비도통 상태에 있을 때, 대응하는 부하에 소정의 전류를 공급하는 전류 공급 회로로서 기능한다.
또한, 도 8에 나타내는 차동 회로(400)의 상세한 회로 구성을 도 9에 나타낸다. 도 9를 참조하면 명백해지듯이, N채널형 차동 증폭 회로(1)는 1쌍의 N채널형 소자로 구성된 N채널형 차동 소자(11)와, N채널형 차동 소자(11)의 저항 부하(103, 113)와, N채널형 차동 소자(11)의 정전류원(140)으로 구성되는 N채널형 차동 증폭 회로(1)를 가지고 구성되어 있다. P채널형 차동 증폭 회로(2)는 1쌍의 P채널형 소자로 구성된 P채널형 차동 소자(12)와, P채널형 차동 소자(12)의 저항 부하(104, 114)와, P채널형 차동 소자(12)의 정전류원(141)을 가지고 구성되어 있다. 또한, N 채널형 MOS 트랜지스터(105) 및 P채널형 MOS 트랜지스터(106)로 구성되는 상보형 소스 팔로워 회로(15)에는 2개의 차동 증폭단의 출력 노드 내, 노드(130)와 노드(131)가 입력된다. 또한, N채널형 MOS 트랜지스터(115) 및 P채널형 MOS 트랜지스터(116)로 구성되는 상보형 소스 팔로워 회로(16)에는, 2개의 차동 증폭단의 출력 노드 내, 노드(120)와 노드(121)가 입력된다.
또한, 제1 바이어스 회로(51)는 게이트 노드에 바이어스 전위(VBn)가 인가되는 2개의 N채널형 MOS 트랜지스터(501, 511)로 구성되어 있고, 각각 N채널형 MOS 트랜지스터(101, 111)를 바이어스하여 정전류원(140)과 노드(130, 120)를 접속한다. 마찬가지로, 제2 바이어스 회로(52)는 게이트 노드에 바이어스 전위(VBp)가 인가되는 P채널형 MOS 트랜지스터(502, 512)로 구성되어 있고, 각각 P채널형 MOS 트랜지스터(102, 112)를 바이어스하여 정전류원(141)과 노드(131, 121)를 접속한다. 이와 같이, 제1 및 제2 바이어스 회로(51, 52)를 구성하는 N채널형/P채널형 MOS 트랜지스터(501, 511, 502, 512)를 각각 정전압에 의해 바이어스함으로써, 전술하였듯이, 상보형 소스 팔로워 회로(15, 16)를 구성하는 각각의 N채널형/P채널형 MOS 트랜지스터(105, 115, 106, 116)가 접지 바이어스되는 것을 방지할 수 있다. 또한, 다른 구성은 도 4와 동일하므로, 여기서는 설명을 생략한다.
이와 같이 구성한 차동 회로(400)에 대하여 행한 시뮬레이션의 결과를 도 10에 나타낸다. 또한, 이 시뮬레이션에서도, 도 6에 나타내는 시뮬레이션 결과와 비교하기 위해, 공통 모드 레벨을 0∼2.5V까지 스윕시키고, 또한, VBp=1.5V, VBn=1.0V로 하고 있다. 도 10을 참조하면 명백해듯이, 차동 회로(400)는 출력단인 상보형 소스 팔로워 회로의 출력 전압의 공통 모드 전위의 기복(불안정)이 해소되고, 일정하게 되었던 것을 알 수 있다.
이상의 토폴로지를 사용하여 설계함으로써, 출력의 공통 모드 전위의 문제는 해결되지만, 한편, 이득이 변동하는 문제는 해결되어 있지 않다. 이것은, 도 10에 나타내는 시뮬레이션 결과로부터도 판독된다. 그래서, 본 발명자들은 제1 및 제2 바이어스 회로(51, 52)의 게이트 노드에 인가하는 바이어스 전위를 조정함으로써, 테일(tail) 전류가 바이어스되고, 이득의 문제가 해결되는 것을 발견했다.
요컨대, N채널형 차동 증폭 회로(1) 및 P채널형 차동 증폭 회로(2)의 양쪽 모두가 동작하고 있는 상태로 테일 전류가 바이어스되도록, 바이어스 전위(VBp, VBn)의 값을 결정함으로써 이득의 문제가 해결된다.
이 바이어스 전위 VBp 및 VBn의 값은, N채널형 차동 증폭 회로(1)의 입력 신호(INp) 및 P채널형 차동 증폭 회로(2)의 입력 신호(INn)는 독립된 값으로, 임의의 일정 전압이다.
간단한 검증으로서 도 11a에, VBp=VBn=Vcc/2로서 바이어스를 각각 0.5V만큼 깊게 한 경우의 시뮬레이션 결과를 나타낸다. 또한, 비교를 위해 도 11b에 도 10에 나타내는 시뮬레이션 결과의 확대도를 나타낸다. 도 11a, 11b를 참조하면 명백해지듯이, 상기한 바와 같이 바이어스 전위(VBp, VBn)를 조정함으로써 이득이 안정화 되었던 것을 알 수 있다.
또한, 종래 기술 1로서 도 1을 사용하여 설명한 차동 회로는 P채널형/N채널형 MOS 트랜지스터로 구성된 액티브 로드(810, 812, 822, 824)의 동작점이 3극관 영역으로부터 5극관 영역으로 이동하는 것을 방지하고, 항상 3극관 영역에서 동작하도록 구성함으로써, 차동 출력의 비선형 동작을 방지하여, 안정화를 도모하는 것을 목적으로 한 것이다. 따라서, 본 실시예의 목적인 입력단의 공통 모드에 의존하여 출력단의 상보형 소스 팔로워 회로가 다른 동작 모드를 취함으로써 생기는 출력단의 상보형 소스 팔로워 회로의 출력 전압의 공통 모드 전위를 일정하게 유지하는 것에 관해서는, 종래 기술 1에 의해 해결되는 것은 아니다. 부가하여, 본 실시예의 한정적인 특징인 상기 N채널형 차동 소자용의 정전류원과 차동 증폭단의 출력 노드와의 사이와, 상기 P채널 차동 소자용의 정전류원과 차동 증폭단의 출력 노드와의 사이에, 각각 제1 및 제2 바이어스 회로(전류 공급 회로)를 설치하는 것에 관해서는, 종래 기술 1에서 조금도 개시되어 있지 않고, 따라서, 종래 기술 1로부터 당업자가 용이하게 생각해 낼 수 있는 것은 아니다.
또한, 상기와 같이 구성되는 등가 회로에 의거하여 설계한 차동 회로(400)는, 예를 들면 도 12에 나타내는 수신 장치(1000), 특히 LVDS(Low　Voltage　Differential　Signaling) 리시버(1000)에서의 차동 회로로서 조립된다. 이 구성에서, 차동 회로(400)는 LVDS 입력 인터페이스(1001, 1002)에서의 LVDS 신호의 입력단에 설치되어 있다. 또한, 이때, LVDS 신호의 종단 저항은 100Ω으로 한다. 또한, 상기한 구성에서, 차동 회로(400) 단일의 칩 상에 고집적으로 형성되어 있다. 이것에 의해, 피드백 구성을 갖지 않고, 일정한 공통 모드 전위를 가진 차동 출력을 출력할 수 있고, 또한 칩 내부 부하를 구동하는 데 적당한 버퍼단을 갖는 차동 회로를 구비하는 수신 장치가 실현된다.
[다른 실시예]
또한, 이상에서 설명한 실시예는 본 발명의 적당한 일실시예에 지나지 않고, 본 발명은 그 취지를 일탈하지 않는 한 여러 가지 변형하여 실시 가능하다.
이상 설명하였듯이, 피드백 구성을 갖지 않고, 일정한 공통 모드 전위를 가진 차동 출력을 출력할 수 있고, 또한 칩 내부 부하를 구동하는 데 적당한 버퍼단을 갖는 차동 회로 및 이를 구비한 수신 장치가 실현된다.
즉, 직렬 디지털 전송 신호의 차동 회로에서, 특히 직렬 전송 데이터의 수신에 사용되는 레일·투·레일의 차동도 부회로 장치를 구성할 때에 문제가 되는 입력 공통 모드 전압에 의한 출력 공통 모드 전위의 변조를 없애는 것이 가능해지므로, 일정한 공통 모드 전위를 가진 차동 출력을 가지고 또한 칩 내부 부하를 구동하는 데 적당한 버퍼단을 조합한 레일·투·레일의 차동 회로를 실현할 수 있다. 또한, 이것을 구비한 수신 장치도 실현된다.

Claims (10)

  1. 신호의 입력단에 설치된 차동 소자와 그 차동 소자에 접속된 정전류원과 상기 차동 소자에 접속된 부하를 가지고 구성된 차동 증폭 회로와, 상기 부하에서의 전압 강하에 의거하여 차동 전압을 출력하는 소스 팔로워 회로를 갖는 차동 회로에 있어서,
    일단이 상기 부하와 상기 차동소자의 접속점에 접속되고 타단이 상기 차동소자와 상기 정전류원의 접속점에 접속되며, 상기 차동 소자가 비도통 상태에 있을 때, 상기 차동 소자에 직렬로 접속된 상기 부하에 소정의 전류를 공급하는 전류 공급 회로를 갖는 것을 특징으로 하는 차동 회로.
  2. 신호의 입력단에 설치된 제1 차동 소자와 그 제1 차동 소자에 접속된 제1 정전류원과, 제1 차동 소자에 접속된 제1 및 제2 부하를 가지고 구성된 제1 차동 증폭 회로와, 상기 신호의 입력단에 설치된 제2 차동 소자와 그 제2 차동 소자에 접속된 제2 정전류원과 상기 제2 차동 소자에 접속된 제3 및 제4 부하를 가지고 구성된 제2 차동 증폭 회로와, 상기 제1 또는 제3 부하에서의 전압 강하에 의거하여 제1 차동 전압을 출력하는 제1 소스 팔로워 회로와, 상기 제2 또는 제4 부하에서의 전압 강하에 의거하여 제2 차동 전압을 출력하는 제2 소스 팔로워 회로를 갖는 차동 회로에 있어서,
    일단이 상기 제1 및 제2 부하와 상기 제1 차동 소자와의 접속점에 접속되고 타단이 상기 제1 차동 소자와 상기 제1정류원과의 접속점에 접속되고, 상기 제1 차동 소자가 비도통 상태에 있을 때, 상기 제1 및 제2 부하에 전류를 공급하는 제1 전류 공급 회로와,
    일단이 상기 제3 및 제4 부하와 상기 제2 차동소자와의 접속점에 접속되고 타단이 상기 제2 차동 소자와 상기 제2 정전류원과의 접속점에 접속되며, 상기 제2 차동 소자가 비도통 상태에 있을 때, 상기 제3 및 제4 부하에 전류를 공급하는 제2 전류 공급 회로를 갖는 것을 특징으로 하는 차동 회로.
  3. 제2항에 있어서,
    상기 제1 소스 팔로워 회로는 일단이 제1전원(Vcc)에 접속되고, 타단이 제1 출력단자에 접속되고, 게이트가 상기 제1부하에 접속된 N 채널형 MOS 트랜지스터와, 일단이 제2전원(GND)에 접속되고, 타단이 상기 제1 출력단자에 접속되고, 게이트가 상기 제2부하에 접속된 P채널형 MOS 트랜지스터로 구성되며,
    상기 제2의 소스 팔로워 회로는 일단이 제1전원(Vcc)에 접속되고, 타단이 제2 출력단자에 접속되고, 게이트가 상기 제3부하에 접속된 N채널형 MOS 트랜지스터와, 일단이 제2전원(GND)에 접속되고, 타단이 상기 제2 출력단자에 접속되고, 게이트가 상기 제4부하에 접속된 P채널형 MOS 트랜지스터로 구성되는 것을 특징으로 하는 차동 회로.
  4. 제2항 또는 제3항에 있어서,
    상기 제1 전류 공급 회로는 일단이 상기 제1 및 제2 부하와 상기 제1 차동소자와의 접속점에 접속되고, 타단이 상기 제1 차동 소자와 상기 제1 정전류원과의 접속점에 접속되고, 게이트가 상호 접속된 2개의 N채널형 MOS 트랜지스터를 포함하고,
    상기 제2 전류 공급 회로는 일단이 상기 제3 및 제4 부하와 상기 제2 차동 소자와의 접속점에 접속되고, 타단이 상기 제2 차동소자와 상기 제2 정전류원과의 접속점에 접속되고, 게이트가 상호 접속된 2개의 P채널형 MOS 트랜지스터를 포함하고,
    상기 N채널형 MOS 트랜지스터 및 P채널형 MOS 트랜지스터의 상기 게이트에는 상기 제1 차동 증폭회로와 상기 제2 차동 증폭 회로와의 양방이 동작하고 있는 상태로 테일 전류가 상기 일단과 타단 사이에 흐르도록 바이어스 전압이 각각 인가되는 것을 특징으로 하는 차동 회로.
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