KR20100046261A

KR20100046261A - 적응 바이어싱을 이용하는 고스윙 연산 증폭기 출력 스테이지

Info

Publication number: KR20100046261A
Application number: KR1020107005944A
Authority: KR
Inventors: 하이크 다바크; 동원 서; 마누 미시라
Original assignee: 퀄컴 인코포레이티드
Priority date: 2007-08-23
Filing date: 2008-08-21
Publication date: 2010-05-06
Also published as: JP2010537579A; JP2012257273A; EP2193603A1; WO2009026469A1; US20090051431A1; TW200929859A; US7642853B2; KR101126050B1; CN101779372A

Abstract

출력 스테이지 (123) 는 VDDA 노드와 출력 노드 (121) 사이의 풀업 전류 경로에서 직렬로 커플링된 2 개의 트랜지스터 (T3, T4) (스위칭 트랜지스터 및 바이어싱 트랜지스터) 를 포함하며, 또한 출력 노드 (121) 와 접지 노드 사이의 풀다운 전류 경로에서 직렬로 커플링된 2 개의 트랜지스터 (T1, T2) (스위칭 트랜지스터 및 바이어싱 트랜지스터) 도 포함한다. 바이어싱 트랜지스터 (T2, T4) 를 제공하는 것은 트랜지스터에 걸쳐 강하되는 최대 전압을 감소시킴으로써, 트랜지스터가 VDDA 보다 낮은 항복 전압을 갖게 한다. 적응 바이어싱 회로 (126) 는 출력 노드 (121) 전압에 기초하여 바이어싱 트랜지스터 (T2, T4) 상의 게이트 전압을 조정한다. 출력 전압이 중간 범위에 있는 경우에는, 게이트 전압은 전압 스트레스를 감소시키기 위해서 레일 전압으로부터 멀리 떨어져 설정된다. 출력 전압이 레일 전압에 보다 가까운 범위에 있는 경우에는, 게이트 전압은 레일 전압에 보다 가깝게 설정됨으로써, 레일-투-레일 출력 전압 스윙을 용이하게 한다.

Description

적응 바이어싱을 이용하는 고스윙 연산 증폭기 출력 스테이지{HIGH-SWING OPERATIONAL AMPLIFIER OUTPUT STAGE USING ADAPTIVE BIASING}

개시된 실시형태는 연산 증폭기에 관한 것이고, 보다 상세하게는 아날로그/믹싱 신호 집적 회로에서의 레일-투-레일 연산에 적합한 연산 증폭기에 관한 것이다.

도 1 (종래 기술) 은 믹싱 신호 집적 회로 (1) 를 도시한 도면이다. 믹싱 신호 집적 회로 (1) 는 디지털 로직 부분 (2) 및 아날로그 회로 부분 (3) 을 포함한다. 아날로그 회로는, 예를 들어 디지털 로직 부분 (2) 내의 디지털 신호의 스윙보다 큰 전압 범위에 걸쳐 스윙하는 아날로그 신호를 갖는 회로를 포함할 수도 있다.

도 2 (종래 기술) 는 디지털 로직 부분 (2) 내의 대표적인 상보성 로직 디지털 인버터 (4) 의 회로도이다. 이 인버터 (4) 는 얇은 게이트 절연체 P-채널 트랜지스터 (5) 및 얇은 게이트 절연체 N-채널 트랜지스터 (6) 를 포함한다. 때때로, 이들 얇은 게이트 절연체 트랜지스터는 "베이스라인 디바이스" 로 언급되는데, 그 이유는 이들이 믹싱 신호 집적 회로 (1) 상의 대부분의 트랜지스터를 구성하는 표준 로직 트랜지스터이기 때문이다. 예시된 실시예에 있어서, 디지털 로직 부분 (2) 내의 디지털 로직은 여기서 VDD 로 언급되는 디지털 로직 공급 전압으로부터 동작한다. 이 실시예에 있어서, 공급 전압 (VDD) 은 약 1.0 볼트 내지 1.3 볼트의 범위에 있다. 얇은 게이트 절연체 트랜지스터는 대략 2.0 볼트의 드레인-소스 항복 전압 및 게이트-소스 항복 전압을 갖거나, 또는 2.0 볼트 이하의 드레인-소스 전압 (Vds) 및 게이트-소스 전압 (Vgs) 으로 동작하도록 특정된다. 공급 전압 (VDD) 이 2.0 볼트 미만이기 때문에, 도 2 의 회로와 같은 상보성 로직 회로는 만족하게 동작하며, 로직 트랜지스터의 오버스트레스로 인한 신뢰성 문제를 겪지 않는다.

그러나, 믹싱 신호 집적 회로 (1) 의 회로는 또한 아날로그 회로 부분 (3) 의 아날로그 회로를 포함한다. 아날로그 회로는, 예를 들어 믹싱 신호 집적 회로 (1) 외부의 다른 회로에 디지털 로직을 인터페이스하는 입/출력 (I/O) 회로를 포함할 수도 있다. 통상적으로, 이러한 아날로그 회로는 보다 높은 공급 전압으로부터 동작한다. 보다 높은 공급 전압은 여기서 아날로그 공급 전압 (VDDA) 으로 언급된다.

도 3 (종래 기술) 은 여기서 "레일-투-레일 연산 증폭기" (7) 로 언급되는 이러한 아날로그 회로의 일례이다. 레일-투-레일 연산 증폭기 (7) 의 애플리케이션의 이러한 실시예에 있어서, 단일-종단 디지털 입력 신호 (VIN) 는 비반전 차분 입력 리드 (8) 로 공급된다. 디지털 신호는 대략 접지 전위 내지 디지털 로직 공급 전압 (VDD) (이 실시예에 있어서, 접지 전위 내지 1.3 볼트) 의 전압 스윙을 갖는다. 파선 (16) 은 네거티브 피드백 루프를 나타낸다. 출력 리드 (9) 상의 출력 신호 (VOUT) 는 대략 접지 전위 내지 아날로그 공급 전압 (VDDA) (이 실시예에 있어서, 접지 전위 내지 2.6 볼트) 의 전압 스윙을 갖는다. 레일-투-레일 연산 증폭기 (7) 는 차분 입력 스테이지 (10) 및 출력 스테이지 (11) 를 포함한다. 차분 입력 스테이지 (10) 는 차분 입력 회로 (12) 및 클래스 AB 제어 회로 (13) 를 포함한다.

도 4 (종래 기술) 는 도 3 의 레일-투-레일 연산 증폭기 (7) 의 출력 스테이지 (11) 를 보다 상세하게 도시한 도면이다. 출력 스테이지 (11) 는 P-채널 트랜지스터 (14) 및 N-채널 트랜지스터 (15) 를 포함한다. 출력 리드 (9) 상의 출력 신호 (VOUT) 의 전압이 접지 전위 내지 2.7 볼트의 범위에 있기 때문에, 2.0 볼트의 항복 전압 정격을 갖는 트랜지스터 (14 및 15) 에 베이스라인 얇은 게이트 절연체 디바이스를 사용하는 것은 디바이스에게 오버스트레스를 겪게 할 것이다. 베이스라인 디바이스가 대략 2.0 볼트의 정격 드레인-소스 항복 전압 (Vdsbd) 을 갖는 경우, 트랜지스터 (14 및 15) 는 2.7 볼트의 드레인-소스 전압 (Vds) 을 경험할 수 있다. 그러므로, 트랜지스터 (14 및 15) 는 보다 높은 항복 전압을 갖는 두꺼운 게이트 절연체 트랜지스터로 이루어진다. 일 실시예에 있어서, 두꺼운 게이트 절연체 트랜지스터는 대략 3.0 볼트의 Vdsbd 항복 전압을 갖는다. 그러므로, 이들은 출력 리드 (9) 상의 보다 높은 아날로그 공급 전압 (VDDA) 범위 신호에 의해 부과된 스트레스를 견딜 수 있다.

도 1 내지 도 4 의 회로는 잘 동작한다. 불행하게도, 트랜지스터에 2 개의 상이한 게이트 절연체 두께를 제공하는 것은 믹싱 신호 집적 회로 (1) 를 제조하는 처리 비용을 증가시킨다. 일반적으로, 두꺼운 게이트 절연체 출력 스테이지 트랜지스터 (14 및 15) 를 제조하는 것은 부가적인 리소그래피 마스크를 필요로 하며, 다수의 부가적인 반도체 제조 처리 단계를 수행하는 것을 필요로 한다. 이러한 부가적인 복잡도로 인해, 믹싱 신호 집적 회로 (1) 를 제조하는 비용은 두꺼운 산화물 출력 스테이지 트랜지스터를 제공해야 하는 요건으로 인해 5% 이상 증가할 수도 있다.

연산 증폭기의 출력 스테이지는 아날로그 공급 전압 (VDDA) 노드와 출력 노드 사이의 풀업 전류 경로에 직렬로 커플링된 2 개의 트랜지스터 (스위칭 트랜지스터 및 바이어싱 트랜지스터) 를 포함한다. 때때로, VDDA 노드는 VDDA 공급 레일로 언급된다. 또한, 출력 스테이지는 출력 노드와 접지 (GND) 노드 사이의 풀다운 전류 경로에 직렬로 커플링된 2 개의 트랜지스터 (스위칭 트랜지스터 및 바이어싱 트랜지스터) 를 포함한다. 때때로, 접지 (GND) 노드는 GND 레일로 언급된다. 스위칭 트랜지스터는 연산 증폭기의 선행 차분 입력 스테이지에서 클래스 AB 제어 회로에 의해 제어된다.

출력 스테이지의 풀업 전류 경로 및 풀다운 전류 경로에 바이어싱 트랜지스터를 제공하는 것은 스위칭 트랜지스터에 걸쳐 강하되는 최대 전압을 감소시킴으로써, 바이어싱 트랜지스터 및 스위칭 트랜지스터가 공급 전압 (VDDA) 의 크기보다 낮은 정격 항복 전압을 갖게 한다. 일 실시예에 있어서, 출력 스테이지의 모든 스위칭 트랜지스터 및 바이어싱 트랜지스터는, 동일한 게이트 절연체 두께를 가지며 동일한 근사 드레인-소스 항복 전압 (Vdsbd) 및 동일한 근사 게이트-소스 항복 전압 (Vgsbd) 을 갖는 베이스라인 전계 효과 트랜지스터 디바이스이다. 고정된 게이트 전압으로 바이어싱 트랜지스터를 바이어싱하는 것보다는, 출력 스테이지 내의 새로운 적응 바이어싱 회로가 출력 노드 상의 출력 신호 (VOUT) 의 크기에 적어도 부분적으로 기초하여 바이어싱 트랜지스터의 게이트 전압을 조정한다. 바이어싱 트랜지스터 및 스위칭 트랜지스터는, 연산 증폭기가 고전압 이득을 갖도록 그 포화 영역에 유지된다.

일 특정 실시형태에 있어서, 적응 바이어싱은 다음과 같이 동작한다. 예를 들어, 출력 신호 (VOUT) 가 제 1 전압 범위 (예를 들어, VDDA 의 1/3 보다 작은 저전압 범위) 에 있는 경우에는, 풀다운 전류 경로에서의 N-채널 바이어싱 트랜지스터 상의 게이트 전압은 제 1 바이어스 전압으로 설정된다. 제 1 바이어스 전압은, 풀다운 전류 경로에서의 스위칭 트랜지스터 및 바이어싱 트랜지스터가 GND 전압 레일 상의 접지 전압에 보다 가깝게 출력 노드를 풀링할 수 있도록 GND 레일 전압에 가깝고, 그에 따라 GND 레일의 전압에 가까운 출력 전압 (VOUT) 의 전압 스윙을 용이하게 한다. 그러나, VOUT 이 제 2 전압 범위 (예를 들어, VDDA 의 1/3 보다 높은 전압 범위) 에 있는 경우에는, 풀다운 전류 경로에서의 바이어싱 트랜지스터 상의 게이트 전압은 제 2 바이어스 전압으로 설정된다. 제 2 바이어스 전압은 GND 레일 상의 GND 전위로부터 멀리 떨어져 있다. 이와 같이 바이어싱 트랜지스터의 게이트 상의 전압을 증가시키는 것은 풀다운 전류 경로에서의 스위칭 트랜지스터 및 바이어싱 트랜지스터 상의 전압 스트레스를 감소시킨다. 풀업 전류 경로에서의 P-채널 바이어싱 트랜지스터는, 풀다운 전류 경로에서의 N-채널 바이어싱 트랜지스터가 바이어싱되는 방법에 상보적인 방식으로 적응 바이어싱 회로에 의해 바이어싱된다. 따라서, P-채널 바이어싱 트랜지스터의 게이트는 출력 신호 (VOUT) 의 크기에 종속하여 2 개의 바이어싱 전압 중 하나의 바이어싱 전압으로 바이어싱된다. 출력 신호 (VOUT) 의 크기가 증감함에 따라 바이어싱 트랜지스터를 바이어싱하는 게이트 전압을 조정하는 것은 출력 신호 (VOUT) 에 왜곡을 도입한다. 그러나, 연산 증폭기의 전체 왜곡은 다수의 연산 증폭기 애플리케이션에 대해 수용가능하다.

전술한 바는 개요이며, 그에 따라 불가피하게 상세의 생략, 일반화 및 단순화를 포함하고; 결과적으로, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면, 이 개요가 단지 예시적이며 임의의 방식으로 제한되는 것을 의미하지는 않는다는 것을 인식할 것이다. 단지 특허청구범위에 의해 정의된 바와 같이, 본 명세서에 기재된 프로세스 및/또는 디바이스의 다른 양태, 독창적인 특징 및 이점은 본 명세서에 설명된 비제한적인 상세한 설명에서 명백해질 것이다.

도 1 (종래 기술) 은 얇은 게이트 절연체 트랜지스터뿐만 아니라 두꺼운 게이트 절연체 트랜지스터 모두를 포함하는 믹싱 신호 집적 회로를 도시한 도면이다.
도 2 (종래 기술) 는 도 1 의 믹싱 신호 집적 회로의 디지털 부분 내에 위치된 디지털 인버터를 도시한 도면이다.
도 3 (종래 기술) 은 도 1 의 믹싱 신호 집적 회로의 아날로그 부분 내에 위치된 레일-투-레일 연산 증폭기를 도시한 도면이다.
도 4 (종래 기술) 는 도 3 의 레일-투-레일 연산 증폭기의 출력 스테이지를 도시한 도면이다.
도 5 는 하나의 새로운 양태에 따른 새로운 연산 증폭기의 일 예시적인 애플리케이션을 도시한 도면이다.
도 6 은 도 5 의 믹싱 신호 집적 회로에서의 전력 제어 루프 회로를 도시한 도면이다. 전력 제어 루프는 새로운 연산 증폭기를 수반한다.
도 7 은 도 6 의 전력 제어 루프의 일부인 새로운 연산 증폭기의 블록도이다.
도 8 은 도 7 의 새로운 연산 증폭기의 보다 상세한 회로도이다.
도 9 는 도 8 의 새로운 연산 증폭기를 도시한 도면이다. 이 도면은 연산 증폭기의 새로운 출력 스테이지를 확대 방식으로 나타낸다.
도 10 은 3 가지 상이한 동작 조건 하에서 도 9 의 출력 스테이지 내의 각종 노드 상의 전압이 얼마인지를 설명하는 테이블이다. 도 9 에 도시된 출력 스테이지의 동작이 VOUT 전압 범위 및 특정 노드 전압과 관련하여 대응하는 텍스트에서 설명되지만, 회로 동작의 설명은 예시 및 교육을 목적으로 단순화된다는 것이 이해되어야 한다. 특정 타입의 트랜지스터 및 회로 컴포넌트를 사용하는 경우의 보다 정밀한 회로 동작을 위해, 실제 회로는 회로 시뮬레이터 (예를 들어, SPICE) 및 정확한 디바이스 모델을 이용하여 시뮬레이션되어야 한다.
도 11 은 도 9 의 출력 스테이지 내의 적응 바이어스 피드백 루프의 루프 이득을 설명하는 테이블이다. 바이어싱 트랜지스터 (T4) 의 게이트 상의 바이어스 전압을 제어하는 제 1 피드백 루프가 존재하며, 바이어싱 트랜지스터 (T2) 의 게이트 상의 바이어스 전압을 제어하는 제 2 피드백 루프가 존재한다.
도 12 는 도 9 의 새로운 연산 증폭기에 의해 도입된 신호 왜곡을 설명하는 테이블이다.
도 13 은 하나의 새로운 양태에 따른 방법의 흐름도이다.

상세한 설명

도 5 는 하나의 새로운 양태에 따른 셀룰러 전화 시스템 (101) 에서의 새로운 연산 증폭기 (100) 의 일 예시적인 애플리케이션의 단순화된 회로도이다. 셀룰러 전화 시스템 (101) 은 믹싱 신호 집적 회로 (102), 이산 전력 증폭기 증폭 회로 (103), 다이플렉서 (104), SAW 필터 (105) 및 안테나 (106) 를 포함한다 (다른 부분은 도시되지 않음). 믹싱 신호 집적 회로 (102) 는 디지털 로직 부분 (107) 및 아날로그 회로 부분 (108) 을 포함한다. 아날로그 회로 부분 (108) 은 수신기 체인 회로 (109), 송신기 체인 회로 (110) 및 전력 제어 루프 (PCL) 회로 (111) 를 포함한다. 새로운 연산 증폭기 (100) 는 PCL (111) 의 일부이다. 셀룰러 전화기로 수신된 정보는 안테나 (106) 로 수신되어, 다이플렉서 (104) 를 통해 SAW 필터 (105) 를 통해 단자 (112) 를 통해 아날로그 회로 부분 (108) 의 수신기 체인 (109) 부분으로 전달된다. 셀룰러 전화기로부터 송신될 정보는 송신기 체인 (110) 으로부터 단자 (113) 를 통해 전력 증폭기 (103) 를 통해 다이플렉서 (104) 를 통해 전달되어, 안테나 (106) 로부터 송신된다. 전력 증폭기 (103) 의 이득은 단자 (118) 를 통해 믹싱 신호 집적 회로로부터 출력되는 전압 제어 이득 (VCG) 신호로 PCL (111) 에 의해 제어된다.

디지털 로직 부분 (107) 은 여기서 공급 전압 (VDD) 으로 언급되는 디지털 로직 공급 전압으로부터 동작한다. 아날로그 회로 부분 (108) 은 여기서 공급 전압 (VDDA) 으로 언급되는 아날로그 공급 전압으로부터 동작한다. 공급 전압 (VDDA) 은 디지털 로직 공급 전압 (VDD) 보다 크다. 본 실시예에 있어서, 디지털 공급 전압 (VDD) 은 약 1.0 볼트 내지 1.3 볼트의 범위에 있다. 아날로그 공급 전압 (VDDA) 은 약 2.5 볼트 내지 2.7 볼트의 범위에 있으며, 2.6 볼트의 공칭값을 갖는다. 아날로그 회로 부분 (108) 에서 처리된 아날로그 신호의 전압 스윙 크기는 VDD 를 초과하지만, 디지털 로직 부분 (107) 과 아날로그 회로 부분 (108) 의 모든 전계 효과 트랜지스터는 동일한 비교적 얇은 게이트 절연체 두께를 갖는 베이스라인 디바이스이다. 이러한 실시예에 있어서, 이들 베이스라인 디바이스의 드레인-소스 항복 전압 (Vdsbd) 은 2.0 볼트이다. 유사하게, 이들 베이스라인 디바이스의 게이트-소스 항복 전압 (Vgsbd) 은 2.0 볼트이다. 여기서, "항복 전압" 이라는 용어는, 베이스라인 디바이스가 반드시 항복 전압을 겪는 경우에 즉시 고장나는 것을 의미하지는 않고, 오히려 항복 전압이라는 용어는 신뢰성 메트릭이다. 일 실시예에 있어서, 항복 전압은, 베이스라인 디바이스로 하여금 트랜지스터가 특정 동작 주기 (예를 들어, 10 년) 동안 항복 전압에서 스트레스 상태로 동작하는 경우의 10% 의 동작 파라미터 (예를 들어, 문턱 전압) 에서의 시프트를 겪도록 하는 최저 전압이다.

도 6 은 도 5 의 PCL (111) 을 보다 상세하게 도시한 도면이다. 디지털 엔벌로프 데이터 (114) 가 디지털 로직 부분 (107) 에서 발신되어, 디지털-아날로그 변환기 (DAC ; 115) 에 의해 아날로그 신호로 변환된다. 그 결과적인 아날로그 신호는 엔벌로프 증폭기 (116) 를 통과하여, 디지털 신호 (VDAC) 를 발생시킨다. 이 신호 (VDAC) 는 전력 제어 블록 (117) 으로 공급된다. 엔벌로프 증폭기 (116) 는 네거티브 피드백 루프를 수반하도록 구성되는 새로운 연산 증폭기 (110) 를 포함한다. 전력 제어 블록 (117) 은 안테나 (106) 상의 RF 신호의 세기를 나타내는 신호를 수신하고, 그 신호 및 엔벌로프 증폭기 (116) 로부터의 디지털 신호 (VDAC) 에 기초하여, 단자 (118) 로부터 전압 제어 이득 신호 (VCG) 를 출력한다. VCG 신호는 전력 증폭기 (103) 의 이득을 제어한다.

도 7 은 도 6 의 새로운 연산 증폭기 (110) 의 블록도이다. 연산 증폭기 (110) 는 비반전 차분 입력 노드 및 리드 (119), 반전 차분 입력 노드 및 리드 (120), 출력 노드 및 리드 (121), 차분 입력 스테이지 (122), 및 출력 스테이지 (123) 를 포함한다. 다음에, 차분 입력 스테이지 (122) 는 차분 입력 회로 (124) 및 클래스 AB 제어 회로 (125) 를 포함한다. 연산 증폭기 (110) 는 도시된 바와 같이 아날로그 공급 전압 (VDDA) 으로부터 전력 공급된다.

도 8 은 도 7 의 연산 증폭기 (110) 의 보다 상세한 도면이다. 출력 스테이지 (123) 는 2 개의 스위칭 전계 효과 트랜지스터 (T1 및 T3), 2 개의 부가적인 새로운 바이어싱 전계 효과 트랜지스터 (T2 및 T4), 및 새로운 적응 바이어싱 회로 (126) 를 포함한다. 트랜지스터의 상부 행 및 트랜지스터의 하부 행은 각각 고슬립 신호 (HLSL) 및 저슬립 신호 (LLSLB) 에 의해 제어된다. 이 신호 (LLSLB) 는 액티브 로우이다. 일 실시형태에 있어서, 스위칭 트랜지스터 및 바이어싱 트랜지스터는 실질적으로 동일한 크기 및 동일한 구성으로 이루어진다.

도 9 는 트랜지스터 레벨에서의 출력 스테이지 (123) 를 도시한 단순화된 블록도이다. 도 3 및 도 4 의 종래 기술의 출력 스테이지 (11) 에 있어서, 출력 노드 (9) 로부터 접지 노드까지의 풀다운 전류 경로에 단일 N-채널 풀다운 트랜지스터 (15) 가 존재하며, VDDA 공급 전압 노드로부터 출력 노드 (9) 까지의 풀업 전류 경로에 단일 P-채널 풀업 트랜지스터 (14) 가 존재하는 한편, 도 9 의 새로운 회로에 있어서, 2 개의 부가적인 바이어싱 트랜지스터 (T2 및 T4) 가 제공된다. N-채널 바이어싱 트랜지스터 (T2) 는, 출력 노드 (N7) 로부터 부가된 바이어싱 트랜지스터 (T2) 를 통해 스위칭 트랜지스터 (T1) 를 통해 접지 노드 (N11) 로 직렬로 풀다운 전류가 흐르도록 출력 노드 (N7) 와 접지 노드 (N11) 사이의 풀다운 전류 경로에 배치된다. 유사하게, P-채널 바이어싱 트랜지스터 (T4) 는, VDDA 공급 노드 (N10) 로부터 스위칭 트랜지스터 (T3) 를 통해 부가된 바이어싱 트랜지스터 (T4) 를 통해 출력 노드 (N7) 로 직렬로 풀업 전류가 흐르도록 VDDA 공급 노드 (N10) 와 출력 노드 (N7) 사이의 풀업 전류 경로에 배치된다. 바이어싱 트랜지스터 (T2 및 T4) 의 제공은 출력 노드 (N7) 상의 큰 아날로그 신호 전압 스윙으로 인한 비교적 큰 가능한 전압이 단 1 개보다는 2 개의 직렬-접속된 트랜지스터에 걸쳐 강하되게 한다. 2 개의 트랜지스터에 걸쳐 큰 전압을 강하함으로써, 이들 트랜지스터 각각에 걸친 최대 전압 강하는, 이들 트랜지스터 모두가 아날로그 신호 전압 스윙보다 작은 정격 Vdsbd 항복 전압 및 Vgsbd 항복 전압을 갖는 베이스라인 디바이스로 이루어질 수 있도록 충분히 작게 이루어진다. 출력 스테이지 (123) 의 모든 트랜지스터가 동일한 게이트 절연체 두께를 갖도록 제조될 수 있기 때문에, 트랜지스터에 2 개의 상이한 게이트 절연체 두께를 제공해야 하는 것과 연관된 반도체 처리 비용이 회피된다. 믹싱 신호 집적 회로 (102) 는 표준 디지털 상보성 로직 (때때로, 상보성 금속 산화물 반도체 (CMOS) 로 언급됨) 반도체 제조 프로세스를 이용하여 제조된다. 전술한 바와 같이, 일 실시형태에 있어서, 믹싱 신호 집적 회로 (102) 에서의 모든 N-채널 전계 효과 트랜지스터 및 P-채널 전계 효과 트랜지스터는 동일한 베이스라인 타입으로 이루어지며 동일한 게이트 절연체 두께를 갖는다.

고정된 바이어스 전압으로 바이어싱 트랜지스터의 게이트를 드라이브하는 것보다는, 적응 바이어싱 회로 (126) 가 바이어싱 트랜지스터 (T3 및 T4) 의 게이트 상의 바이어스 전압을 조정하여, 바이어싱 트랜지스터 상의 전압 오버스트레스를 방지하며 출력 노드 (N7) 상의 레일-투-레일 출력 전압 스윙을 용이하게 한다. 예를 들어, 바이어싱 트랜지스터에 걸쳐 큰 전압이 강하되도록 출력 노드 (N7) 상의 출력 신호 (VOUT) 가 이루어지는 경우에는, 바이어싱 트랜지스터의 게이트 상의 바이어싱 전압은, 바이어싱 트랜지스터 상의 드레인-소스 전압 (Vds) 및 게이트-소스 전압 (Vgs) 이 감소되어 정격 Vdsbd 항복 전압 및 Vgsbd 항복 전압보다 작도록 설정된다. 그러나, 바이어싱 트랜지스터가 출력 노드 (N7) 상의 전압을 공급 전압 레일로 풀링하는 경우와 같이 바이어싱 트랜지스터에 걸친 전압 강하가 최소화되도록 출력 신호 (VOUT) 가 이루어지는 경우에는, 바이어싱 트랜지스터의 게이트 상의 바이어싱 전압은 이 공급 전압 레일 상의 전압에 보다 가깝게 설정된다. 바이어싱 트랜지스터 상의 게이트 전압을 이 공급 전압 레일 상의 전압에 보다 가깝게 설정하는 것은 바이어싱 트랜지스터 및 그 연관된 스위칭 트랜지스터가 출력 노드 (N7) 상의 전압을 이 레일 전압에 보다 가깝게 풀링할 수 있게 함으로써, 크기에 있어서 실질적으로 레일-투-레일인 출력 신호 스윙을 용이하게 한다.

이하, 도 9 및 도 10 과 관련하여 연산 증폭기 (110) 의 동작이 보다 상세하게 설명된다. 차분 입력 스테이지 (122) 는 비반전 차분 입력 노드 (119) 상에서 전압 신호 (INP) 를 수신하며, 반전 차분 입력 노드 (120) 상에서 전압 신호 (INN) 를 수신한다. 차분 입력 스테이지 (122) 는 INP 와 INN 사이의 전압차와 이득을 승산하여, 그 결과를 신호 (VIN1) 로서 노드 (127) 상에 출력한다. 또한, 이 결과는 신호 (VIN2) 로서 노드 (128) 상에 출력된다. 2 개의 신호 (VIN1 및 VIN2) 는 서로에 대해 전압 오프셋을 갖지만, VIN1 이 증가하는 경우에 VIN2 도 또한 증가하도록 서로 따라간다. VIN1 이 감소하는 경우에, VIN2 도 또한 감소한다. 2 개의 신호 (VIN1 및 VIN2) 가 출력 스테이지 (123) 의 스위칭 트랜지스터 (T3 및 T1) 상에 공급되는 경우에 출력 스테이지 (123) 가 클래스 AB 증폭기로서 동작하도록, 전압 오프셋은 클래스 AB 제어 회로 (125) 에 의해 제어된다.

3 가지 상이한 동작 조건 하에서의 출력 스테이지 (123) 의 동작이 후술된다. 제 1 동작 조건에 있어서, 신호 (VIN1 및 VIN2) 는 비교적 고전압을 가지며, 노드 (N7) 상의 출력 신호 (VOUT) 의 전압은 제 1 전압 범위로 낮다. 본 실시예에 있어서, 제 1 전압 범위는 접지 전위 내지 대략 공급 전압 (VDDA) 의 1/3 에 이른다. 제 2 동작 조건에 있어서, 신호 (VIN1 및 VIN2) 는 중간범위 전압을 가지며, 출력 신호 (VOUT) 의 전압은 제 2 전압 범위에 있다. 제 2 전압 범위는 대략 공급 전압 (VDDA) 의 1/3 내지 대략 공급 전압 (VDDA) 의 2/3 에 이른다. 제 3 동작 조건에 있어서, 신호 (VIN1 및 VIN2) 는 비교적 저전압을 가지며, 출력 신호 (VOUT) 의 전압은 제 3 전압 범위로 높다. 제 3 전압 범위는 대략 공급 전압 (VDDA) 의 2/3 내지 공급 전압 (VDDA) 에 이른다.

도 10 은 이들 3 가지 동작 조건 각각에서의 출력 스테이지 (123) 의 각종 노드 상의 전압을 설명하는 테이블이다. 예를 들어, 좌측으로부터 두번째 열은 제 1 동작 조건에서의 회로 동작을 설명한다. 우측으로부터 다음 열은 제 2 동작 조건에서의 회로 동작을 설명한다. 가장 우측 열은 제 3 동작 조건에서의 회로 동작을 설명한다. 도 10 이 나타내는 바와 같이, 전술한 실시예에 있어서, 공급 전압 (VDDA) 은 2.6 볼트의 공칭값을 갖는다.

제 1 VOUT 범위에서의 동작: 적응 바이어싱 회로 (126) 는 2 개의 분압기 회로를 포함한다. 제 1 분압기 회로는 3 개의 다이오드-접속된 N-채널 전계 효과 트랜지스터 (T5, T6 및 T7) 의 스트링이다. 3 개의 다이오드-접속된 N-채널 전계 효과 트랜지스터 (T5, T6 및 T7) 는 VDDA 공급 전압 노드 (N10) 와 접지 전위 노드 (N11) 사이에서 직렬로 접속된다. 전류가 제 1 분압기 회로를 통해 흐르고 있는 경우 그리고 연관된 바이어스-조정 트랜지스터 (T8) 가 비전도성인 경우, 노드 (N3) 상의 전압은 대략 VDDA 의 1/3 이며, 노드 (N8) 상의 전압은 대략 VDDA 의 2/3 이다.

제 2 분압기 회로는 3 개의 다이오드-접속된 P-채널 트랜지스터 (T9, T10 및 T11) 의 유사한 스트링이다. 전류가 제 2 분압기 회로를 통해 VDDA 공급 노드 (N10) 로부터 접지 노드 (N11) 로 흐르고 있는 경우 그리고 연관된 바이어스-조정 트랜지스터 (T12) 가 비전도성인 경우, 노드 (N9) 상의 전압은 대략 VDDA 의 1/3 이며, 노드 (N4) 상의 전압은 대략 VDDA 의 2/3 이다.

제 1 VOUT 범위에 있어서, 전압 (VOUT) 은 공급 전압 (VDDA) 의 1/3 보다 작다. 이 전압 (VOUT) 은 N-채널 트랜지스터 (T8) 의 게이트 상에 나타난다. 그러므로, 트랜지스터 (T8) 의 게이트-소스 전압은 그 문턱 전압 미만이며, 트랜지스터 (T8) 는 비전도성이다. 그러므로, 노드 (N3) 상의 전압은 제 1 분압기의 동작으로 인해 대략 공급 전압 (VDDA) 의 1/3 이다. 적응 바이어싱 회로 (126) 에 의해 VDDA 의 1/3 의 전압이 바이어싱 트랜지스터 (T2) 의 게이트 상에 공급된다. 그러므로, 바이어싱 트랜지스터 (T2) 는 전도성이다. 도 10 의 테이블에 의해 나타낸 바와 같이, 노드 (N2) 에서의 바이어싱 트랜지스터 (T2) 의 소스 상의 전압은 트랜지스터 (T2) 의 게이트 상에 나타나는 VDDA 의 1/3 의 전압보다 작은 게이트-소스 전압 강하 (Vgs) 이다. 도 10 의 테이블에 의해 나타낸 바와 같이, Vgs 전압 강하는 대략 N-채널 트랜지스터 (T2) 의 문턱 전압 (Vt) 에 델타 양을 더한 것과 동등한데, 여기서 델타 양은 100 밀리볼트와 300 밀리볼트 사이에 있다. 문턱 전압은 프로세스 종속적이지만, 이 실시예에 있어서 300 밀리볼트와 800 밀리볼트 사이의 범위에 있다. 바이어싱 트랜지스터 (T2) 에 걸친 Vgs 강하가 700 밀리볼트인 상황에 있어서, 노드 (N2) 상의 전압은 VDDA 의 1/3 에서 700 밀리볼트를 뺀 것이다. 그러므로, 노드 (N2) 상의 전압은 대략 166 밀리볼트이다. 트랜지스터 (T1) 의 게이트 상의 비교적 고전압 (VIN2) 은 트랜지스터 (T1) 가 전도성이 되도록 한다. 따라서, 트랜지스터 (T1 및 T2) 는 모두 전도성이며, 출력 노드 (N7) 로부터 바이어싱 트랜지스터 (T2) 를 통해 스위칭 트랜지스터 (T1) 를 통해 접지 노드 (N11) 까지 풀다운 전류 경로가 확립된다.

P-채널 바이어싱 트랜지스터 (T4), P-채널 스위칭 트랜지스터 (T3), 및 P-채널 트랜지스터 (T9-T11) 의 제 2 분압기 회로는 상보적인 방식으로 동작한다. VOUT 이 (VDDA 의 1/3 보다 작은) 제 1 전압 범위에 있기 때문에, 바이어스-조정 트랜지스터 (T12) 상에 큰 게이트-소스 전압이 존재하며, 바이어스-조정 트랜지스터 (T12) 는 전도성이다. 그러므로, 바이어스-조정 트랜지스터 (T12) 는 제 2 분압기 회로의 다이오드-접속된 P-채널 트랜지스터 (T10) 를 단락시킨다. 제 2 분압기를 통한 전류 경로에 3 개의 다이오드-접속된 트랜지스터가 존재하는 것보다는, 단 2 개만 존재한다. 전류는 VDDA 노드 (N10) 로부터 다이오드-접속된 트랜지스터 (T9) 를 통해 전도성 바이어스-조정 트랜지스터 (T12) 를 통해 다이오드-접속된 트랜지스터 (T11) 를 통해 접지 노드 (N11) 로 흐른다. 그러므로, 노드 (N4) 상의 전압은 대략 VDDA 의 1/2 이다. 노드 (N5) 상의 전압은 VDDA 의 1/2 에 트랜지스터 (T4) 에 걸친 게이트-소스 전압 강하 (Vds) 를 더한 것이다. Vgs 가 700 밀리볼트라고 가정하면, 노드 (N5) 상의 전압은 대략 2.0 볼트이다. 신호 (VIN1) 의 전압이 비교적 높기 때문에, 노드 (N10) 로부터 P-채널 스위칭 트랜지스터 (T3) 와 P-채널 바이어싱 트랜지스터 (T4) 를 통한 출력 노드 (N7) 까지의 풀업 전류 경로는, 출력 노드 (N7) 로부터 N-채널 트랜지스터 (T1 및 T2) 를 통한 접지 노드 (N11) 까지의 풀다운 전류 경로와 비교하여 상대적으로 비전도성이다. 그러므로, N-채널 트랜지스터 (T1 및 T2) 는 노드 (N7) 상의 전압을 노드 (N11) 상의 접지 전위로 풀다운할 수 있다. 노드 (N3) 상의 전압이 대략 VDDA 의 1/3 로 낮기 때문에, N-채널 트랜지스터 (T1 및 T2) 는 출력 노드 (N7) 상의 전압을 접지 노드 (N11) 상의 전압으로 또는 이 전압에 가깝게 풀다운할 수 있다. 접지 노드 (N11) 는 여기서 접지 "레일" 로 언급된다.

이러한 제 1 VOUT 범위에 있어서, 노드 (N5) 상의 전압은 전술한 바와 같이 대략 2.0 볼트이다. 노드 (N7) 상의 신호 (VOUT) 의 전압이 그 최저인 0 볼트에 있는 경우, 바이어싱 트랜지스터 (T4) 에 걸리는 드레인-소스 전압 (Vgs) 은 그 정격 2.0 볼트 항복 전압에 있다.

제 2 VOUT 범위에서의 동작: 제 2 VOUT 범위에 있어서, 전압 (VOUT) 은 VDDA 의 1/3 보다 크지만, VDDA 의 2/3 보다 작다. 모든 전류가 제 1 분압기의 3 개의 다이오드-접속된 트랜지스터 모두를 통해 흐르는 경우, 노드 (N3) 상의 전압은 대략 VDDA 의 1/3 이다. VOUT 이 트랜지스터 (T8) 의 게이트 상에 공급되기 때문에 그리고 VOUT 이 VDDA 의 1/3 보다 크지만 VDDA 의 2/3 보다 작기 때문에, 트랜지스터 (T8) 상에 부적절한 게이트-소스 전압 (Vgs) 이 존재하여, 바이어스-조정 트랜지스터 (T8) 가 전도성이 되게 한다. 이 실시예에 있어서, 트랜지스터 (T8) 의 문턱 전압은 대략 500 밀리볼트이다. 바이어스-조정 트랜지스터 (T8) 가 비전도성이기 때문에, 제 1 분압기에서의 다이오드-접속된 트랜지스터 (T6) 는 단락되지 않고, 전류는 3 개의 다이오드-접속된 트랜지스터 (T5, T6 및 T7) 모두를 통해 흐르며, 노드 (N3) 상의 전압은 대략 VDDA 의 1/3 이다.

제 2 범위에서의 VOUT 은 제 1 범위에서의 VOUT 보다 높다. 바이어스-조정 트랜지스터 (T12) 의 게이트 상의 전압 (VOUT) 은 더 이상 트랜지스터 (T12) 의 게이트-소스 전압을 그 문턱 전압보다 크게 유지하기에 충분히 낮지 않다. 그러므로, 트랜지스터 (T12) 는 더 이상 전도성이 아니다. 전류는 P-채널 분압기를 통해 흐르고, 그에 따라 3 개의 다이오드-접속된 트랜지스터 (T9, T10 및 T11) 모두를 통해 흐른다. 그러므로, 노드 (N4) 상의 전압은 도 10 의 테이블에 의해 나타낸 바와 같이 VDDA 의 2/3 이다. 그러므로, 노드 (N4) 상의 전압이 제 1 VOUT 범위에서의 동작과 비교하여 상승된다는 것을 알 수 있다.

도 10 의 테이블에 의해 나타낸 바와 같이, 이 제 2 전압 범위에서 바이어싱 트랜지스터 (T2) 에 걸리는 최대 드레인-소스 전압은 대략 VDDA 의 1/3 에 Vgs 를 더한 것이다. 전술한 바와 같이, 이 전압은 본 실시예에 있어서 대략 2.0 볼트이다. 유사하게, 이 제 2 전압 범위에서 바이어싱 트랜지스터 (T4) 에 걸리는 최대 드레인-소스 전압은 대략 VDDA 의 1/3 에 Vgs 를 더한 것이다. 그러므로, 바이어싱 트랜지스터 (T4) 에 걸리는 최대 Vds 도 또한 이 실시예에 있어서 대략 2.0 볼트이다. 그러므로, 바이어싱 트랜지스터 (T2 및 T4) 에 걸리는 최대 Vds 는 2.0 볼트의 정격 Vdsbd 항복 전압 내에 있다.

제 3 VOUT 범위에서의 동작: 제 3 VOUT 범위에 있어서, 전압 (VOUT) 은 VDDA 의 2/3 보다 크다. 이제, 바이어스-조정 트랜지스터 (T8) 의 게이트 상의 전압은, 트랜지스터 (T8) 의 문턱 전압이 초과되는 충분한 크기로 이루어진다. 그러므로, 바이어스-조정 트랜지스터 (T8) 는 전도성이다. 전도성인 바이어스-조정 트랜지스터 (T8) 는 효과적으로 N-채널 제 1 분압기의 중앙의 다이오드-접속된 트랜지스터 (T6) 를 단락시킨다. 전류가 제 1 분압기를 통해 흐르고, 그에 따라 VDDA 노드 (N10) 로부터 다이오드-접속된 트랜지스터 (T5) 를 통해 전도성 바이어스-조정 트랜지스터 (T8) 를 통해 다이오드-접속된 트랜지스터 (T7) 를 통해 접지 노드 (N11) 로 흐른다. 그러므로, 노드 (N3) 상의 전압은 제 1 VOUT 범위 및 제 2 VOUT 범위에서의 VDDA 의 1/3 과 비교하여 VDDA 의 1/2 로 증가한다. 그러므로, 노드 (N2) 상의 전압은 VDDA 의 1/2 에서 트랜지스터 (T2) 의 게이트-소스 전압 (Vgs) 을 뺀 것이다. 트랜지스터 (T2) 의 Vgs 가 700 밀리암페어인 경우, 노드 (N2) 상의 전압은 대략 600 밀리암페어이다. 그러므로, 노드 (N2) 상의 전압은 제 1 VOUT 범위 및 제 2 VOUT 범위에서의 노드 (N2) 상의 전압과 비교하여 증가한다는 것을 알 수 있다. 이는 바이어싱 트랜지스터 (T2) 에 걸쳐 존재할 수 있는 최대 드레인-소스 전압 (Vds) 을 약 2.0 볼트로 감소시킨다. 2.0 볼트의 최대 Vds 는 2.0 볼트의 정격 Vdsbd 항복 전압 내에 있다.

제 3 VOUT 범위에서의 적응 바이어싱 회로 (126) 의 P-채널 부분의 동작은 제 2 VOUT 범위에서의 그 동작과 유사하다. VOUT 의 고전압은 바이어스-조정 트랜지스터 (T12) 가 비전도성으로 유지되도록 높다. 그러므로, 다이오드-접속된 트랜지스터 (T10) 는 P-채널 분압기를 통한 전류 경로에 유지되고, 노드 (N4) 상의 전압은 도 10 의 테이블에 나타낸 바와 같이 대략 VDDA 의 2/3 이다. 바이어싱 트랜지스터 (T4) 의 게이트 상의 전압이 바이어싱 전압보다 높기 때문에 (VDDA 의 1/2 와 비교하여 VDDA 의 2/3), 바이어싱 트랜지스터 (T4) 및 스위칭 트랜지스터 (T3) 는 출력 노드 (N7) 상의 전압을 VDDA "레일" 전압에 보다 가깝게 풀업할 수 있다. 여기서 기재된 실시예에 있어서, 노드 (N5) 상의 전압은 VDDA 의 2/3 에 Vgs 를 더한 것이다. Vgs 가 700 밀리볼트인 경우, 노드 (N5) 상의 전압은 대략 2.5 볼트이다.

출력 VOUT 스윙: VOUT 의 최소값 및 최대값은 아래의 [수학식 1] 및 [수학식 2] 로 주어진다.

이득: 연산 증폭기 (110) 가 고전압 이득 (A_V) 을 갖기 위해서, 트랜지스터 (T1, T2, T3 및 T4) 는 포화 상태로 유지되어야 한다. RL 을 무시하면, 출력 스테이지 (123) 의 전압 이득 (A_V) 은

에 비례한다. 출력 노드 (N7) 에서 확인되는 저항은

만큼 부스팅된다. 다음의 수학식은 이득 분석을 요약한다.

제 1 동작 조건에 있어서, 바이어스-조정 트랜지스터 (T8) 는 오프이며, 노드 (N3) 상의 바이어싱 전압은 VDDA 의 1/3 이다. 이 동작 조건에 있어서, N3 상의 바이어스 전압은 스위칭 트랜지스터 (T1) 및 바이어싱 트랜지스터 (T2) 를 포화 상태로 유지하기에 충분히 높아야 한다. 제 2 동작 조건에 있어서, 바이어싱 트랜지스터 (T8) 는 턴온되며, 제 1 분압기의 중간의 다이오드-접속된 트랜지스터 (T6) 를 단락시킨다. 이는 노드 (N3) 상의 전압을 증가시키고, 그에 따라 또한 노드 (N2) 상의 전압도 증가시킨다. 제 1 동작 조건에서의 동작과 제 2 동작 조건에서의 동작 사이의 노드 (N2) 의 전압 변동은 주로 바이어스-조정 트랜지스터 (T8) 및 다이오드-접속된 트랜지스터 (T6) 의 비율에 의해 결정된다. 다이오드-접속된 트랜지스터 (T5) 의 크기는 노드 (N2) 상의 최대 전압을 결정한다. 다이오드-접속된 트랜지스터 (T7) 의 크기는 노드 (N2) 상의 최소 전압을 결정한다. 출력 스테이지의 트랜지스터는, 동작 상태가 사용된 트랜지스터에 대한 정격 항복 전압 내에 유지된다는 것을 보증하도록 크기화된다. 동일한 크기화 고려사항이 제 2 분압기 회로의 P-채널 트랜지스터 (T9-T11) 의 크기화에 적용된다. 개시된 적응 바이어싱 기술은 구현이 용이하고, 확장가능하며, 전력 효율적이다.

도 11 은 출력 스테이지 (123) 가 저항 (RL) 및 커패시턴스 (CL) 로 로딩되는 경우의 도 9 의 출력 스테이지 (123) 내의 적응 바이어스 피드백 루프의 이득을 설명하는 테이블이다. RL 은 1 킬로옴이다. CL 은 1 나노패럿이다. 도 11 에서 "NMOS 루프 이득" 으로 표시된 루프는, 바이어스-조정 트랜지스터 (T8) 의 게이트로부터 바이어스-조정 트랜지스터 (T8) 를 통해 노드 (N3) 에 그리고 바이어싱 트랜지스터 (T2) 를 통해 노드 (N7) 에 이르는 피드백 루프를 언급한다. 도 11 에서 "PMOS 루프 이득" 으로 표시된 루프는, 바이어스-조정 트랜지스터 (T12) 의 게이트로부터 바이어스-조정 트랜지스터 (T12) 를 통해 노드 (N4) 에 그리고 바이어싱 트랜지스터 (T4) 를 통해 노드 (N7) 에 이르는 피드백 루프를 언급한다. 적응 바이어싱 회로 (126) 및 바이어싱 트랜지스터 (T2 및 T4) 를 포함하는 것은 출력 스테이지 (123) 의 이득으로 하여금 종래의 클래스 AB 출력 스테이지 설계의 이득과 약간 상이하게 하지만, 이득은 높은 VOUT 레벨 및 낮은 VOUT 레벨 모두에서 충분히 높게 유지된다. 도 11 에 의해 나타낸 바와 같이, 루프 이득은 항상 1 미만이다. 그러므로, 피드백 루프는 진동하지 않는다. 2.6 볼트의 VDDA 공급 전압으로부터 동작하는 경우, 연산 증폭기 (110) 는 적어도 2.4 볼트의 출력 전압 스윙을 갖는다.

도 12 는 연산 증폭기 (110) 를 통과하는 정현파 신호에 도입된 왜곡을 설명하는 테이블이다. 도 9 의 예시된 실시예에 있어서, 적응 바이어싱 회로 (126) 는 2 개의 이산 바이어싱 전압, 즉 공급 전압 (VDDA) 의 1/3 또는 공급 전압 (VDDA) 의 1/2 중 하나를 갖도록 바이어싱 트랜지스터 (T2 및 T4) 각각의 게이트 상의 바이어스 신호를 설정한다. 출력 전압 (VOUT) 이 연산 증폭기의 입력 상의 변경되는 입력 전압 (VIN) 에 응답하여 변경됨에 따라, 적응 바이어싱 회로 (126) 는 노드 (N3 및 N4) 상의 바이어싱 전압을 다소 급하게 하나의 이산 바이어싱 전압으로부터 다른 이산 바이어싱 전압으로 변경할 수도 있다. 이러한 바이어싱 전압에서의 급한 변경은 출력 신호 (VOUT) 에서의 왜곡을 일으킨다. 도 12 의 테이블은 새로운 적응 바이어싱 회로 (126) 를 포함하는 연산 증폭기 (110) 에 의해 도입된 왜곡과 새로운 적응 바이어싱 회로 (126) 를 갖지 않는 동일한 연산 증폭기에 의해 도입된 왜곡을 비교한다. 왜곡은 10 ㎑ 내지 1 ㎒ 의 범위의 주파수의 정현파 입력 신호에 대해 설명된다. 도 12 에 나타낸 바와 같이, 왜곡에서의 차이는 4 dB 보다 작으며, 연산 증폭기의 다수의 애플리케이션에 대해 무시될 수 있다. 예를 들어, 신호 왜곡의 이러한 4 dB 의 증가는, 연산 증폭기 (110) 가 디지털-아날로그 변환기로부터 출력된 신호를 버퍼링하기 위해서 전압 팔로워로서 기능하고 있는 도 5 내지 도 9 와 관련하여 전술한 애플리케이션에 대해 수용가능하다. 차분 입력 스테이지 (122) 는 대략 100 (40 dB) 의 개방 루프 전압 이득을 가지며, 출력 스테이지 (123) 는 대략 1000 (60 dB) 의 개방 루프 전압 이득을 갖는다.

도 13 은 하나의 새로운 양태에 따른 방법의 단순화된 흐름도이다. 연산 증폭기의 출력 스테이지에서의 풀다운 전류 경로에 N-채널 바이어싱 트랜지스터가 사용된다 (단계 200). 풀다운 전류 경로는 출력 노드로부터 N-채널 바이어싱 트랜지스터를 통해 N-채널 스위칭 트랜지스터를 통해 접지 노드에 이른다. 이 방법의 일 실시예에 있어서, N-채널 바이어싱 트랜지스터는 도 9 의 트랜지스터 (T2) 이고, N-채널 스위칭 트랜지스터는 도 9 의 트랜지스터 (T1) 이며, 출력 노드는 도 9 의 노드 (N7) 이다.

연산 증폭기의 출력 스테이지에서의 풀업 전류 경로에 P-채널 바이어싱 트랜지스터가 사용된다 (단계 201). 풀업 전류 경로는 출력 노드로부터 P-채널 바이어싱 트랜지스터를 통해 P-채널 스위칭 트랜지스터를 통해 접지 노드에 이른다. 이 방법의 일 실시예에 있어서, P-채널 바이어싱 트랜지스터는 도 9 의 트랜지스터 (T4) 이고, P-채널 스위칭 트랜지스터는 도 9 의 트랜지스터 (T3) 이며, 아날로그 공급 전압 (VDDA) 은 공급 전압 노드 (N10) 와 접지 노드 (N11) 사이에 존재한다.

출력 노드 상의 출력 신호에 기초하여, 풀다운 전류 경로에서의 N-채널 바이어싱 트랜지스터의 게이트 상의 전압이 조정된다 (단계 202). 일 실시예에 있어서, 이 전압은, 도 9 의 노드 (N7) 상의 출력 전압 (VOUT) 이 제 1 소정 전압 초과인지 또는 미만인지에 종속하여 2 개의 이산 바이어싱 전압 중 하나의 바이어싱 전압으로 설정된다. VOUT 이 제 1 소정 전압보다 작은 경우에는, N-채널 바이어싱 트랜지스터의 게이트 상의 전압은 2 개의 이산 바이어싱 전압 중 작은 것 (예를 들어, VDDA 의 1/3) 으로 설정되고, VOUT 이 제 1 소정 전압보다 작지 않은 경우에는, 게이트 상의 전압은 2 개의 이산 바이어싱 전압 중 큰 것 (예를 들어, VDDA 의 1/2) 으로 설정된다.

출력 신호에 기초하여, 풀업 전류 경로에서의 P-채널 바이어싱 트랜지스터의 게이트 상의 전압이 조정된다 (단계 203). 일 실시예에 있어서, 이 전압은, 도 9 의 노드 (N7) 상의 출력 전압 (VOUT) 이 제 2 소정 전압 초과인지 또는 미만인지에 종속하여 2 개의 이산 바이어싱 전압 중 하나의 바이어싱 전압으로 설정된다. VOUT 이 제 2 소정 전압보다 큰 경우에는, P-채널 바이어싱 트랜지스터의 게이트 상의 전압은 2 개의 이산 바이어싱 전압 중 큰 것 (예를 들어, VDDA 의 2/3) 으로 설정되고, VOUT 이 제 2 소정 전압보다 크지 않은 경우에는, 게이트 상의 전압은 2 개의 이산 바이어싱 전압 중 작은 것 (예를 들어, VDDA 의 1/2) 으로 설정된다.

교육을 목적으로 특정 실시형태가 전술되었지만, 이 특허 문헌의 교시는 일반적인 적용가능성을 가지며, 전술한 특정 실시형태에 제한되지는 않는다. 출력 신호 (VOUT) 에 기초하여 바이어싱 전압을 조정하는 방식으로서 분압기 기술 및 회로가 기재되었지만, 다른 기술 및 회로도 이용될 수 있다. 분압기가 사용되는 경우, 다이오드-접속된 트랜지스터의 스트링을 수반할 필요가 없다. 적응 바이어싱 회로 (126) 의 분압기는 예를 들어 저항기의 스트링을 수반할 수도 있다. 풀다운 전류 경로 및 풀업 전류 경로는, 연산 증폭기가 공급 레일 전압 중 하나로 출력 신호 (VOUT) 를 드라이브하고 있는 경우에 전류가 실제 이들 전류 경로 중 하나의 전류 경로를 통해 흐르고 있지 않거나 거의 흐르고 있지 않을 수도 있을 지라도 출력 스테이지 회로에 존재한다고 한다. 스위칭 트랜지스터 (T1 및 T3) 의 소스는 공급 전압 레일 (VDDA 및 GND) 에 직접 접속되는 것으로서 도 9 에 도시되어 있지만, 이들 트랜지스터의 소스는 도 8 의 보다 상세한 도면에 도시되어 있는 것과 같이 다른 인에이블 트랜지스터를 통해 이들 공급 전압 레일에 커플링될 수 있다. 따라서, 기재된 특정 실시형태의 각종 특징의 각종 변형, 적응 및 조합은 후술되는 특허청구범위의 범위를 벗어나지 않으면서 실시될 수 있다.

Claims

연산 증폭기로서,
제 1 전원 노드;
제 2 전원 노드로서, 상기 제 1 전원 노드와 상기 제 2 전원 노드 사이에 공급 전압이 존재하는, 상기 제 2 전원 노드;
증폭기 출력 노드;
차분 입력 스테이지; 및
출력 스테이지를 포함하고,
상기 출력 스테이지는,
소스, 게이트 및 드레인을 갖는 제 1 트랜지스터,
소스, 게이트 및 드레인을 갖는 제 2 트랜지스터로서, 상기 연산 증폭기는 상기 증폭기 출력 노드를 제 1 전도 경로를 통해 상기 제 2 전원 노드에 커플링할 수 있고, 상기 제 1 전도 경로는 상기 증폭기 출력 노드로부터 상기 제 2 트랜지스터를 통해 상기 제 1 트랜지스터를 통해 상기 제 2 전원 노드에 이르는, 상기 제 2 트랜지스터,
소스, 게이트 및 드레인을 갖는 제 3 트랜지스터,
소스, 게이트 및 드레인을 갖는 제 4 트랜지스터로서, 상기 연산 증폭기는 상기 증폭기 출력 노드를 제 2 전도 경로를 통해 상기 제 1 전원 노드에 커플링할 수 있고, 상기 제 2 전도 경로는 상기 제 1 전원 노드로부터 상기 제 3 트랜지스터를 통해 상기 제 4 트랜지스터를 통해 상기 증폭기 출력 노드에 이르고, 상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 상기 제 3 트랜지스터 및 상기 제 4 트랜지스터 각각은 상기 공급 전압보다 낮은 드레인-소스 항복 전압을 갖고, 상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 상기 제 3 트랜지스터 및 상기 제 4 트랜지스터 각각은 상기 공급 전압보다 낮은 게이트-소스 항복 전압을 갖는, 상기 제 4 트랜지스터, 및
상기 제 2 트랜지스터의 게이트로 제 1 바이어스 신호를 공급하며, 상기 제 4 트랜지스터의 게이트로 제 2 바이어스 신호를 공급하는 적응 바이어싱 회로서, 상기 제 1 바이어스 신호는, 상기 증폭기 출력 노드 상의 출력 신호가 제 1 전압 범위에 있는 경우에 제 1 전압을 갖고, 상기 적응 바이어싱 회로는, 상기 증폭기 출력 노드 상의 출력 신호가 제 2 전압 범위에 있는 경우에 상기 제 1 바이어스 신호를 증가시키고, 상기 제 2 바이어스 신호는, 상기 증폭기 출력 노드 상의 출력 신호가 제 3 전압 범위에 있는 경우에 제 3 전압을 갖고, 상기 적응 바이어싱 회로는, 상기 출력 신호가 상기 제 2 전압 범위에 있는 경우에 상기 제 2 바이어스 신호를 감소시키는, 상기 적응 바이어싱 회로를 포함하는, 연산 증폭기.
제 1 항에 있어서,
상기 제 1 트랜지스터의 드레인은 상기 제 2 트랜지스터의 소스에 접속되고,
상기 제 2 트랜지스터의 드레인은 상기 증폭기 출력 노드에 접속되고,
상기 제 3 트랜지스터의 드레인은 상기 제 4 트랜지스터의 소스에 접속되며,
상기 제 4 트랜지스터의 드레인은 상기 증폭기 출력 노드에 접속되는, 연산 증폭기.
제 1 항에 있어서,
상기 출력 신호는 상기 공급 전압과 실질적으로 동등한 전압 스윙을 갖고,
상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 상기 제 3 트랜지스터 및 상기 제 4 트랜지스터 중 아무것도 상기 드레인-소스 항복 전압을 초과하는 드레인-소스 전압을 경험하지 않으며,
상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 상기 제 3 트랜지스터 및 상기 제 4 트랜지스터 중 아무것도 상기 게이트-소스 항복 전압을 초과하는 게이트-소스 전압을 경험하지 않는, 연산 증폭기.
제 2 항에 있어서,
상기 적응 바이어싱 회로는,
상기 제 2 트랜지스터의 게이트에 커플링된 제 1 노드 및 제 2 노드를 갖는 제 1 분압기 회로,
상기 제 1 노드에 접속된 소스, 상기 증폭기 출력 노드에 접속된 게이트 및 상기 제 2 노드에 접속된 드레인을 갖는 제 1 바이어스-조정 트랜지스터,
상기 제 4 트랜지스터의 게이트에 커플링된 제 1 노드 및 제 2 노드를 갖는 제 2 분압기 회로, 및
상기 제 1 노드에 접속된 소스, 상기 증폭기 출력 노드에 접속된 게이트 및 상기 제 2 노드에 접속된 드레인을 갖는 제 2 바이어스-조정 트랜지스터를 포함하는, 연산 증폭기.
제 4 항에 있어서,
상기 제 1 분압기는,
상기 제 1 분압기 회로의 제 1 노드에 접속된 소스, 게이트 및 상기 제 1 전원 노드에 접속된 드레인을 갖는 제 1 다이오드-접속된 트랜지스터,
상기 제 1 분압기 회로의 제 2 노드에 접속된 소스, 게이트 및 상기 제 1 다이오드-접속된 트랜지스터의 소스에 접속된 드레인을 갖는 제 2 다이오드-접속된 트랜지스터, 및
소스, 게이트 및 상기 제 2 다이오드-접속된 트랜지스터의 소스에 접속된 드레인을 갖는 제 3 다이오드-접속된 트랜지스터를 포함하는, 연산 증폭기.
제 1 항에 있어서,
상기 차분 입력 스테이지는 제 1 차분 입력 노드, 제 2 차분 입력 노드, 제 1 출력 노드 및 제 2 출력 노드를 갖고,
상기 차분 입력 스테이지의 상기 제 1 출력 노드는 상기 출력 스테이지의 상기 제 1 트랜지스터의 게이트에 접속되며,
상기 차분 입력 스테이지의 상기 제 2 출력 노드는 상기 출력 스테이지의 상기 제 3 트랜지스터의 게이트에 접속되는, 연산 증폭기.
제 6 항에 있어서,
상기 차분 입력 스테이지는 차분 스테이지 및 클래스 AB 제어 회로를 포함하는, 연산 증폭기.
제 1 항에 있어서,
상기 제 1 트랜지스터의 소스는 제 1 인에이블 트랜지스터를 통해 상기 제 2 전원 노드에 커플링되며,
상기 제 3 트랜지스터의 소스는 제 2 인에이블 트랜지스터를 통해 상기 제 1 전원 노드에 커플링되는, 연산 증폭기.
⒜ 연산 증폭기의 출력 스테이지에서의 풀다운 전류 경로에 N-채널 바이어싱 트랜지스터를 사용하는 단계로서, 상기 풀다운 전류 경로는 상기 연산 증폭기의 출력 노드로부터 상기 N-채널 바이어싱 트랜지스터를 통해 N-채널 스위칭 트랜지스터를 통해 제 2 공급 전압 노드에 이르는, 상기 N-채널 바이어싱 트랜지스터를 사용하는 단계;
⒝ 상기 연산 증폭기의 상기 출력 스테이지에서의 풀업 전류 경로에 P-채널 바이어싱 트랜지스터를 사용하는 단계로서, 상기 풀업 전류 경로는 제 1 공급 전압 노드로부터 P-채널 스위칭 트랜지스터를 통해 상기 P-채널 바이어싱 트랜지스터를 통해 제 1 공급 전압 노드에 이르는, 상기 P-채널 바이어싱 트랜지스터를 사용하는 단계;
⒞ 상기 출력 노드 상의 출력 신호에 기초하여 상기 N-채널 바이어싱 트랜지스터의 게이트 상의 바이어싱 전압을 조정하는 단계; 및
⒟ 상기 출력 노드 상의 출력 신호에 기초하여 상기 N-채널 바이어싱 트랜지스터의 게이트 상의 바이어싱 전압을 조정하는 단계를 포함하는, 방법.
제 9 항에 있어서,
상기 ⒞ 의 조정하는 단계는, 상기 출력 신호의 전압이 소정 전압 미만으로 감소하는 경우에 상기 N-채널 바이어싱 트랜지스터의 게이트 상의 바이어싱 전압을 감소시키는 단계를 포함하며,
상기 ⒞ 의 조정하는 단계는, 상기 출력 신호의 전압이 상기 소정 전압 초과로 증가하는 경우에 상기 N-채널 바이어싱 트랜지스터의 게이트 상의 바이어싱 전압을 증가시키는 단계를 더 포함하는, 방법.
제 10 항에 있어서,
상기 P-채널 스위칭 트랜지스터의 드레인은 상기 P-채널 바이어싱 트랜지스터의 소스에 커플링되고,
상기 P-채널 바이어싱 트랜지스터의 드레인은 상기 출력 노드에 커플링되고,
상기 출력 노드는 상기 N-채널 바이어싱 트랜지스터의 드레인에 커플링되며,
상기 N-채널 바이어싱 트랜지스터의 소스는 상기 N-채널 스위칭 트랜지스터의 드레인에 커플링되는, 방법.
제 11 항에 있어서,
⒠ 공급 전압 (VDDA) 으로부터 상기 출력 스테이지에 전력 공급하는 단계를 더 포함하고,
상기 N-채널 바이어싱 트랜지스터, 상기 N-채널 스위칭 트랜지스터, 상기 P-채널 바이어싱 트랜지스터 및 상기 P-채널 스위칭 트랜지스터 모두는 상기 공급 전압 (VDDA) 보다 작은 드레인-소스 항복 전압을 갖는, 방법.
제 12 항에 있어서,
상기 공급 전압 (VDDA) 은 상기 제 1 공급 전압 노드와 상기 제 2 공급 전압 노드 사이에 존재하는, 방법.
제 12 항에 있어서,
상기 공급 전압 (VDDA) 은 VDDA 공급 전압 레일과 접지 레일 사이에 존재하고,
제 1 인에이블 트랜지스터가 상기 VDDA 공급 전압 레일을 상기 P-채널 스위칭 트랜지스터의 소스에 커플링하며,
제 2 인에이블 트랜지스터가 상기 접지 레일을 상기 N-채널 스위칭 트랜지스터의 소스에 커플링하는, 방법.
제 10 항에 있어서,
상기 바이어싱 전압의 증가는 분압기에서의 저항 소자를 단락시킴으로써 달성되며,
상기 분압기의 일 노드는 상기 N-채널 바이어싱 트랜지스터의 게이트에 커플링되는, 방법.
제 9 항에 있어서,
상기 N-채널 바이어싱 트랜지스터의 게이트 상의 바이어싱 전압은 분압기를 사용하여 발생되는, 방법.
연산 증폭기 출력 노드;
공급 전압 노드;
접지 노드;
N-채널 스위칭 트랜지스터 및 N-채널 바이어싱 트랜지스터로서, 상기 N-채널 스위칭 트랜지스터 및 상기 N-채널 바이어싱 트랜지스터가 전도성인 경우에 상기 연산 증폭기 출력 노드로부터 상기 N-채널 스위칭 트랜지스터 및 상기 N-채널 바이어싱 트랜지스터를 통해 상기 접지 노드까지 전류 경로가 존재하도록 함께 직렬로 커플링되는, 상기 N-채널 스위칭 트랜지스터 및 상기 N-채널 바이어싱 트랜지스터;
P-채널 스위칭 트랜지스터 및 P-채널 바이어싱 트랜지스터로서, 상기 P-채널 스위칭 트랜지스터 및 상기 P-채널 바이어싱 트랜지스터가 전도성인 경우에 상기 공급 전압 노드로부터 상기 P-채널 스위칭 트랜지스터 및 상기 P-채널 바이어싱 트랜지스터를 통해 상기 연산 증폭기 출력 노드까지 전류 경로가 존재하도록 함께 직렬로 커플링되는, 상기 P-채널 스위칭 트랜지스터 및 상기 P-채널 바이어싱 트랜지스터;
상기 연산 증폭기 출력 노드 상의 전압에 적어도 부분적으로 기초하여 상기 N-채널 바이어싱 트랜지스터의 게이트 상의 제 1 바이어싱 전압을 조정하며, 상기 연산 증폭기 출력 노드 상의 전압이 제 1 소정 전압 미만으로 감소하는 경우에 상기 제 1 바이어싱 전압을 감소시키는 제 1 수단; 및
상기 연산 증폭기 출력 노드 상의 전압에 적어도 부분적으로 기초하여 상기 P-채널 바이어싱 트랜지스터의 게이트 상의 제 2 바이어싱 전압을 조정하며, 상기 연산 증폭기 출력 노드 상의 전압이 제 2 소정 전압 초과로 증가하는 경우에 상기 제 2 바이어싱 전압을 감소시키는 제 2 수단을 포함하는, 회로.
제 17 항에 있어서,
상기 제 1 수단은, 상기 연산 증폭기 출력 노드 상의 전압이 상기 제 1 소정 전압 미만인 경우에 상기 제 1 바이어싱 전압을 제 1 전압으로 설정하며, 상기 연산 증폭기 출력 노드 상의 전압이 상기 제 1 소정 전압 초과인 경우에 상기 제 1 바이어싱 전압을 제 2 전압으로 설정하는, 회로.
제 18 항에 있어서,
상기 제 1 수단은 분압기를 포함하고,
상기 분압기는 다이오드-접속된 트랜지스터의 스트링을 포함하는, 회로.
제 17 항에 있어서,
상기 공급 전압 노드와 상기 접지 노드 사이에 공급 전압 (VDDA) 이 존재하고,
상기 N-채널 바이어싱 트랜지스터, 상기 N-채널 스위칭 트랜지스터, 상기 P-채널 바이어싱 트랜지스터 및 상기 P-채널 스위칭 트랜지스터 모두는 상기 공급 전압 (VDDA) 보다 작은 드레인-소스 항복 전압을 갖는, 회로.
증폭기로서,
차분 입력 스테이지; 및
출력 스테이지를 포함하고,
상기 출력 스테이지는,
제 1 트랜지스터,
제 2 트랜지스터로서, 상기 증폭기는, 출력 노드를, 상기 출력 노드로부터 상기 제 2 트랜지스터를 통해 상기 제 1 트랜지스터를 통해 접지 노드에 이르는 제 1 전도 경로를 통해 상기 접지 노드에 커플링할 수 있는, 상기 제 2 트랜지스터,
제 3 트랜지스터,
제 4 트랜지스터로서, 상기 증폭기는, 상기 출력 노드를, 공급 전압 노드로부터 상기 제 3 트랜지스터를 통해 상기 제 4 트랜지스터를 통해 상기 출력 노드에 이르는 제 2 전도 경로를 통해 상기 공급 전압 노드에 커플링할 수 있고, 상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 상기 제 3 트랜지스터 및 상기 제 4 트랜지스터 각각은 상기 공급 전압 노드와 상기 접지 노드 사이의 공급 전압보다 낮은 드레인-소스 항복 전압을 갖는, 상기 제 4 트랜지스터, 및
상기 출력 노드 상의 전압에 기초하여 상기 제 1 트랜지스터 및 상기 제 4 트랜지스터의 게이트 상의 전압을 적응 바이어싱하도록 구성된 회로를 포함하는, 증폭기.