KR20160007370A - 클래스 ab 오디오 증폭기 출력단 전압 보호 방법 및 장치 - Google Patents

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Abstract

클래스 AB 푸쉬-풀 증폭기 출력 회로는 상위 캐스코드 출력단과 하위 캐스코드 출력단을 포함한다. 상위 캐스코드 출력단은 양극성 전력공급 노드와 출력 노드 사이에 직렬로 연결되는 제1 및 제2 PMOS 트랜지스터를 포함하며, 제1 PMOS 트랜지스터는 제1 상보 입력 신호를 수신하도록 설정된다. 하위 캐스코드 출력단은 음극성 전력공급 노드와 출력 노드 사이에 직렬로 연결되는 제1 및 제2 NMOS 트랜지스터를 포함하며, 제1 NMOS 트랜지스터는 제2 상보 입력 신호를 수신하도록 설정된다. 또한, 출력 회로는 제1 바이어스 전압을 제2 NMOS 트랜지스터의 게이트 노드에 공급하도록 설정되고 제2 바이어스 전압을 제2 PMOS 트랜지스터의 게이트 노드에 공급하며, 제1 및 제2 바이어스 전압은 출력 전압에 실질적으로 비례하는 바이어스 회로를 포함한다.

Description

클래스 AB 오디오 증폭기 출력단 전압 보호 방법 및 장치{METHOD AND APPARATUS FOR CLASS AB AUDIO AMPLIFIER OUTPUT STAGE VOLTAGE PROTECTION}
본 발명은 CMOS 집적 회로 기술에 관한 것이다. 더욱 상세하게, 본 발명의 실시예들은 증폭기 출력 회로를 보호하는 방법 및 회로를 제공한다.
증폭기 회로는 현대 전자 장치 어디에나 존재한다. 전자 증폭기는 신호의 전력 및/또는 진폭을 증가시킨다. 많은 어플리케이션에서, 전력 증폭기 회로가 외부 장치를 구동하기 위해 시스템의 출력단에서 사용된다. 단순한 예시로, 오디오 시스템에서, 출력 증폭기는 외부 스피커 또는 헤드폰을 구동하기 위해 자주 사용된다.
전력 증폭기 회로 출력단은 아날로그 신호 증폭을 위한 클래스 A, B, AB, 및 C 등으로 분류될 수 있다. 이 분류는 증폭 장치가 입력 신호 주기에서 도전(conduct)하는 부분에 기초한다.
클래스 A 증폭기는 출력 신호가 클리핑되지 않은 전체 입력 신호의 확대된 복제가 되도록 입력 사이클 전체에 걸쳐서 동작한다. 클래스 A 증폭기는 소신호 증폭기를 구현하는 일반적인 수단이다. 클래스 A 회로에서, 증폭 장치는 그 특성 곡선의 선형 부분에 걸쳐서 작동한다. 증폭 장치가 항상 도전하므로, 입력이 전혀 없더라도, 전력공급부에서 전력이 인입된다. 따라서 클래스 A 증폭기는, 특히, 대전력 장치에 대해서는, 상대적으로 효율적이지 않은 경향이 있다.
이에 비해, 클래스 B 증폭기들은 입력 신호 주기의 절반만 증폭한다. 클래스 B 증폭기가 신호 왜곡을 생성하는 경향이 있지만, 효율은 클래스 A 증폭기보다 크게 개선된다. 이는 증폭 소자가 스위치 오프되어 시간의 절반 동안 전력을 소모하지 않기 때문이다. 클래스 B 증폭기들을 사용하는 어플리케이션은 상보쌍 또는 "푸쉬-풀" 구성이다. 여기서, 상보적인 장치들이 입력 신호의 절반을 각각 증폭하는데 사용된다. 이후 두 개의 증폭된 절반들은 출력에서 재결합된다. 이 구성은 개선된 효율을 제공하지만, 크로스오버 왜곡으로도 알려진, 신호의 두 절반 사이 "결합"에서 불일치하는 단점을 가질 수 있다. 사용되지 않을 때 두 장치들 중 어느 쪽도 완전히 스위치 오프되지 않도록 장치들을 바이어싱하여 개선될 수 있다. 이 회로 동작 모드는 클래스 AB 동작이라고 한다.
클래스 AB 동작에서, 각 장치는 클래스 B 동작과 유사하게 파형의 절반 동안 동작하지만, 각 장치는 나머지 절반에서도 소신호 범위에 걸쳐서 도전한다. 그 결과, 두 장치로부터의 파형이 결합되면, 크로스오버 왜곡이 감소된다. 여기서 두 액티브 소자들은 클래스 B 증폭기들의 크로스오버 왜곡을 줄이는 수단으로서 시간의 절반 이상 도전한다.
일부 실시예에서, 입력 신호의 50% 이하를 도전하며 출력에서의 왜곡이 높지만 고효율이 가능한 클래스 C 증폭기를 사용하는 것이 바람직할 수 있다. 클래스 C 어플리케이션은 RF 트랜스미터이다.
오디오 증폭기는 저전력 오디오 신호를 증폭하여 라우드스피커를 구동하는 전자 증폭기이다. 오디오 신호는 20Hz에서 20,000Hz 사이의 주파수를 일반적으로 가지며, 이는 인간의 가청 대역이다. 일반적인 오디오 시스템에서, 오디오 증폭기 전단에 전치증폭(pre-amplification), 이퀄라이제이션, 톤 컨트롤, 믹싱/이펙트, 또는 레코드 플레이어, CD 플레이어 및 MP3 스트림과 같은 오디오 소스의 역할을 하는 저전력 오디오 증폭기가 일반적으로 있다. 오디오 시스템은 장내 방송 시스템(public address systems), 극장 및 콘서트 음향 보강 및 가정 음향 시스템, 및 모바일 폰 및 테블릿 등에 사용된다. 개인용 컴퓨터의 사운드 카드는, 모든 스테레오 또는 홈 씨어터 시스템과 마찬가지로, 몇 개의 오디오 증폭기를 포함한다. 오디오 증폭기는 엄격한 성능 요구사항을 맞춰야 할 필요가 있다. 일부 어플리케이션에서, 오디오 증폭기로의 입력 신호는 수백 마이크로와트로 측정될 수 있다. 그러나, 출력은 수십 또는 수백 와트일 수 있다.
이 요구사항 때문에, 클래스 AB 푸쉬-풀 회로는 오디오 전력 증폭기로 인기 있는 설계이다. 오디오 증폭기 회로가 많은 어플리케이션에서 널리 사용되고 있지만, 어느 정도의 제한이 여전히 존재한다. 일부 예들을 이하에서 설명한다. 도 1a는 일반적인 오디오 시스템의 출력부(100)를 도시한 개략적인 도면이다. 도 1a에 도시된 바와 같이, 오디오 주파수 신호(102)가 증폭기(104)에 들어가며, 증폭기는 신호를 증폭하여 스피커(108)를 구동한다. 출력부(100)의 개략적인 도면이 도 1b에 도시되어 있는데, 증폭기는 전치증폭기(105) 및 PMOS 드라이버 장치와 NMOS 드라이버 장치를 포함하는 CMOS 출력 드라이버(106)로 도시되어 있다. 스피커(108)는 등가의 8옴 저항값 부하로 도시되어 있다.
일부 클래스 AB 증폭기에서, 캐스코드 출력단이 사용된다. 캐스코드 증폭기는 신호 소스에 의해 구동되는 입력단으로 커먼 소스 증폭기를 포함한다. 이 입력단은 출력단으로 커먼 게이트 증폭기를 구동한다. 캐스코드 구성은 잠재적으로 더 큰 이득과 더 큰 대역폭을 제공할 수 있다. 또한, 고전압 회로에서 저전압 장치의 사용을 가능하게 한다. 이것이 출력단에서 캐스코드를 이용하는 주요한 이유이다.
도 2는 푸쉬-풀 클래스 AB 캐스코드 증폭기에 대한 일반적인 출력 회로의 회로도이다. 도 2에 도시된 바와 같이, 출력 회로(200)는 양극성 전력공급부 V0에의 결합을 위한 제1 전력 노드(201), 음극성 전력공급부 V1에의 결합을 위한 제2 전력 노드(202) 및 출력 노드(205)를 포함한다. 또한, 출력 회로(200)는 양극성 전력공급 노드(201)와 출력 노드(205) 사이에 직렬로 연결되는 제1 PMOS 트랜지스터 P1과 제2 PMOS 트랜지스터 P2를 포함한다. P1의 드레인 노드와 P2의 소스 노드는 노드(207)에서 연결된다. 출력 회로(200)는 출력 노드(205)와 음극성 전력공급 노드(202) 사이에 직렬로 연결되는 제1 NMOS 트랜지스터 N1과 제2 NMOS 트랜지스터 N2를 더 포함한다. N1의 드레인 노드와 N2의 소스 노드는 노드(208)에서 연결된다. 제1 입력 노드 In1은 PMOS 트랜지스터 P1의 게이트에 결합된다. 제2 입력 노드 In2은 NMOS 트랜지스터 N1의 게이트에 결합된다. 도 2에서, 양극성 전력공급부 V0와 음극성 전력공급부 V1은 접지 노드 GND에 연결된다. PMOS 트랜지스터 P2의 게이트와 NMOS 트랜지스터 N2의 게이트는 모두 접지 전압 GND로 바이어스된다.
본 발명자는 일반적인 캐스코드 증폭기들이 다양한 제한을 가지고 있음을 알게 되었다. 예를 들어, 일반적인 캐스코드 장치들은 공급 전압(또는 접지)의 절반인 정전압으로 종종 바이어스 된다. 이 캐스코드 장치들은 대기 동작(quiescent operation)과 소출력 신호에 적합할 수 있다. 그러나, 장치가 최대 전압 스윙의 절반보다 더 높은 항복전압을 가지면 이 구성은 대신호만 처리할 수 있다. 더 높은 항복전압을 가진 장치가 더 복잡한 공정과 더 비싼 비용을 종종 요구하기 때문에 이는 바람직하지 않다. 그러므로, 낮은 항복전압을 가진 장치를 사용하지만 큰 작동 전압 범위를 허용하는 캐스코드 증폭기 설계가 매우 바람직하다.
본 발명의 실시예는 출력 전압에 의존하는 캐스코드 트랜지스터를 위한 바이어스 전압을 제공하여 클래스 AB 출력단의 출력 장치를 보호하는 방법을 제공한다. 본 발명의 실시예에 따르면, 증폭기 출력 회로는 양극성 전력공급부에의 결합을 위한 제1 전력 노드, 음극성 전력공급부에의 결합을 위한 제2 전력 노드, 및 출력 노드를 포함한다. 또한 증폭기 출력 회로는 제1 전력 노드와 출력 노드 사이에 직렬로 연결되는 제1 및 제2 PMOS 트랜지스터, 및 출력 노드와 제2 전력 노드 사이에 직렬로 연결되는 제1 및 제2 NMOS 트랜지스터를 포함한다. 또한, 증폭기 출력 회로는 제1 PMOS 트랜지스터의 게이트에 결합되는 제1 입력 단자 및 제1 NMOS 트랜지스터의 게이트에 결합되는 제2 입력 단자를 포함한다. 또한, 증폭기 출력 회로는 출력 노드와 접지 노드 GND 사이에 결합되며, 제1 노드에 연결되는 제1 및 제2 저항을 포함하는 전압 디바이더를 포함한다. 또한, 증폭기 출력 회로는 두 개의 소스 팔로워를 포함한다. 제1 소스 팔로워는 제1 노드에 결합되는 게이트와 제2 NMOS 트랜지스터의 게이트에 결합되는 소스를 포함하는 제3 PMOS 트랜지스터를 포함한다. 제2 소스 팔로워는 제1 노드에 결합되는 게이트와 제2 PMOS 트랜지스터의 게이트에 결합되는 소스를 포함하는 제3 NMOS 트랜지스터를 포함한다.
상술한 증폭기 출력 회로의 실시예에서, 제1 PMOS 트랜지스터는 제1 입력 신호를 수신하도록 설정되며, 제1 NMOS 트랜지스터는 제2 입력 신호를 수신하도록 설정된다.
실시예에서, 제2 NMOS 트랜지스터의 게이트에서의 바이어스 전압은 출력 노드에서의 전압을 추종하도록 설정된다.
실시예에서, 제1 NMOS 트랜지스터의 드레인 전압은 제1 및 제2 저항의 저항값 그리고 제3 PMOS 트랜지스터 및 제2 NMOS트랜지스터의 문턱 전압에 의해 결정된다.
실시예에서, 제1 NMOS 트랜지스터는 작동하는 동안 제1 전압 한계보다 낮은 드레인-소스 전압이 특징이다.
실시예에서, 제2 PMOS 트랜지스터의 상기 게이트에서의 바이어스 전압은 상기 출력 노드에서의 전압을 추종하도록 설정된다.
실시예에서, 제1 PMOS 트랜지스터의 드레인 전압은 상기 제1 및 제2 저항의 저항값 그리고 상기 제3 NMOS 트랜지스터 및 제2 PMOS트랜지스터의 문턱 전압에 의해 결정된다.
실시예에서, 제1 PMOS 트랜지스터는 작동하는 동안 제2 전압 한계보다 낮은 드레인-소스 전압이 특징이다.
실시예에서, 제2 NMOS 트랜지스터의 게이트에서의 바이어스 전압은 출력 노드에서의 전압을 추종하도록 설정된다.
본 발명의 다른 실시예에 따르면, 클래스 AB 푸쉬-풀 증폭기 출력 회로는 양극성 전력공급 노드와 출력 노드 사이에 직렬로 연결되는 제1 및 제2 PMOS 트랜지스터를 포함하며, 제1 PMOS 트랜지스터는 제1 상보 입력 신호를 수신하도록 설정되는 상위 캐스코드 출력단을 포함한다. 또한, 출력 회로는 음극성 전력공급 노드와 출력 노드 사이에 직렬로 연결되는 제1 및 제2 NMOS 트랜지스터를 포함하며, 제1 NMOS 트랜지스터는 제2 상보 입력 신호를 수신하도록 설정되는 하위 캐스코드 출력단을 포함한다. 또한, 출력 회로는 전압 디바이더와 두 개의 소스 팔로워를 포함하는 바이어스 회로를 포함한다. 전압 디바이더는 출력 노드에서의 전압에 관련된 제1 전압 신호를 제공하도록 설정되는 출력 노드에 결합된다. 제1 소스 팔로워는 제1 전압 신호를 수신하도록 결합되며 제1 바이어스 전압을 하부 캐스코드 출력단의 제2 NMOS 트랜지스터의 게이트 노드에 제공한다. 제2 소스 팔로워는 제1 전압 신호를 수신하도록 결합되며 제2 바이어스 전압을 상부 캐스코드 출력단의 제2 PMOS 트랜지스터의 게이트 노드에 제공하도록 설정된다.
상술한 출력 회로의 실시예에서, 제1 소스 팔로워는 전압 디바이더의 제1 노드에 결합되는 게이트와 제2 NMOS 트랜지스터의 게이트에 결합되는 소스를 포함하는 제3 PMOS 트랜지스터를 포함한다.
실시예에서, 제2 소스 팔로워는 전압 디바이더의 제1 노드에 결합되는 게이트와 제2 PMOS 트랜지스터의 게이트에 결합되는 소스를 포함하는 제3 NMOS 트랜지스터를 포함한다.
실시예에서, 제1 NMOS 트랜지스터는 작동하는 동안 제1 전압 한계보다 낮은 드레인-소스 전압이 특징이다.
실시예에서, 제1 PMOS 트랜지스터는 작동하는 동안 제2 전압 한계보다 낮은 드레인-소스 전압이 특징이다.
본 발명의 다른 실시예에 따르면, 클래스 AB 푸쉬-풀 증폭기 출력 회로는 상위 캐스코드 출력단과 하위 캐스코드 출력단을 포함한다. 상위 캐스코드 출력단은 양극성 전력공급 노드와 출력 노드 사이에 직렬로 연결되는 제1 및 제2 PMOS 트랜지스터를 포함하며, 제1 PMOS 트랜지스터는 제1 상보 입력 신호를 수신하도록 설정된다. 하위 캐스코드 출력단은 음극성 전력공급 노드와 출력 노드 사이에 직렬로 연결되는 제1 및 제2 NMOS 트랜지스터를 포함하며, 제1 NMOS 트랜지스터는 제2 상보 입력 신호를 수신하도록 설정된다. 또한, 출력 회로는 제1 바이어스 전압을 제2 NMOS 트랜지스터의 게이트 노드에 공급하도록 설정되고 제2 바이어스 전압을 제2 PMOS 트랜지스터의 게이트 노드에 공급하며, 제1 및 제2 바이어스 전압은 출력 전압에 실질적으로 비례하는 바이어스 회로를 포함한다.
상술한 출력 회로의 실시예에서, 바이어스 회로는 출력 노드에서의 출력 전압에 비례하는 제1 전압 신호를 제공하도록 설정되는 출력 노드에 결합되는 전압 디바이더를 포함한다. 또한, 바이어스 회로는 제1 전압 신호를 수신하며 제1 바이어스 전압을 제2 NMOS 트랜지스터의 게이트 노드에 제공하도록 설정되는 제1 소스 팔로워를 포함한다. 또한, 바이어스 회로는 제1 전압 신호를 수신하며 제2 바이어스 전압을 제2 PMOS 트랜지스터의 게이트 노드에 제공하도록 설정되는 제2 소스 팔로워를 포함한다.
실시예에서, 제1 소스 팔로워는 전압 디바이더의 제1 노드에 결합되는 게이트와 제2 NMOS 트랜지스터의 게이트에 결합되는 소스를 포함하는 제3 PMOS 트랜지스터를 포함한다.
실시예에서, 제2 소스 팔로워는 전압 디바이더의 제1 노드에 결합되는 게이트와 제2 PMOS 트랜지스터의 게이트에 결합되는 소스를 포함하는 제3 NMOS 트랜지스터를 포함한다.
실시예에서, 제1 NMOS 트랜지스터는 작동하는 동안 제1 전압 한계보다 낮은 드레인-소스 전압이 특징이다.
실시예에서, 제1 PMOS 트랜지스터는 작동하는 동안 제2 전압 한계보다 낮은 드레인-소스 전압이 특징이다.
본 발명의 본질과 이점은 명세서의 나머지 부분과 도면을 참조하여 이해될 수 있다.
도 1a는 일반적인 오디오 시스템의 출력부의 개략적인 도면이다.
도 1b는 다른 일반적인 오디오 시스템의 출력부의 개략적인 도면이다.
도 2는 캐스코드 푸쉬-풀 클래스 AB 증폭기에 대한 일반적인 출력 회로의 회로도이다.
도 3은 도 2의 출력 회로의 다양한 회로 노드들에서의 전압들을 도시한 도면이다.
도 4는 도 2의 출력 회로의 다양한 회로 노드들에서의 전압들을 도시한 다른 도면이다.
도 5는 본 발명의 실시예에 따른 출력 회로의 회로도이다.
도 6은 본 발명의 실시예에 따른 도 5의 출력 회로의 다양한 회로 노드들에서의 전압들을 도시한 도면이다.
도 7은 본 발명의 실시예에 따른 출력 전압이 변화할 때 도 5의 다양한 회로 노드에서의 전압을 표시한 다른 도면이다.
음극성 공급 전압을 생성하는 차지 펌프를 구비한 오디오 시스템에서, 라인 아웃, 헤드폰 또는 수화기와 같은 출력을 구동하는 증폭기의 출력 트랜지스터에 걸리는 전압은 항복 전압보다 높을 수 있다. (캐스코딩으로도 불리는) 적층(stacking) 장치는 회로를 더 강인하게 한다. 도 2에 도시되고 설명된 바와 같이, 일반적인 캐스코드 장치는 공급 전압(또는 접지)의 중간인 정전압으로 바이어스되다. 이러한 설계는 대기 동작과 소출력 신호에 적합할 수 있다. 그러나, 이하에서 설명하듯이, 대신호에 의해, 장치에 걸리는 전압은 트랜지스터의 항복 전압 한계보다 높을 수 있어서, 높은 항복 전압을 가진 비싼 장치를 필요로 한다.
도 3은 도 2의 출력 회로의 다양한 회로 노드들에서의 전압들을 도시한 도면이다. 도 3에서, 수직축은 다양한 회로 노드에서의 전압 크기를 나타내며, 수평축은 도 2의 출력 회로의 입력 전압을 나타낸다. 이 예시에서, 양극성 공급 전압은 2V만큼 높을 수 있으며, 음극성 공급 전압은 -2V만큼 낮을 수 있다. 도 3은 증폭기 이득이 1로 설정된 증폭기의 입력이 -2V에서 2V로 변할 때 회로의 전압을 나타낸다. 이 예시에서, 트랜지스터는 2V의 소스-드레인 전압 한계를 갖는다. 곡선(301)은 도 2의 출력 노드(205)에서의 전압을 나타내며, 원칙적으로 -2V와 2V 사이에서 변화할 수 있다. 곡선(307)은 NMOS 트랜지스터 N1의 드레인 노드(208)에서의 전압을 나타내며, 이는 또한 NMOS 트랜지스터 N2의 소스 노드에서의 전압이다. NMOS 트랜지스터 N2의 소스-드레인 전압 강하는 2.25V만큼 높으며, 바람직한 사양인 2V의 소스-드레인 전압을 초과함을 알 수 있다.
도 4는 도 2의 출력 회로의 다양한 회로 노드들에서의 전압들을 도시한 다른 도면이다. 도 4는 상술한 도 3과 유사하지만, 도 2의 PMOS 트랜지스터 P1과 P2에 초점을 맞추고 있다. 도 4에서, 수직축은 다양한 회로 노드에서의 전압 크기를 나타내며, 수평축은 클래스 AB의 증폭기 이득이 1로 설정된 도 2의 출력 회로의 입력 전압을 나타낸다. 곡선(301)은 출력 노드(205)에서의 전압을 나타내며, 원칙적으로 -2V와 2V 사이에서 변화할 수 있다. 곡선(407)은 PMOS 트랜지스터 P1의 드레인 노드(207)에서의 전압을 나타내며, 이는 또한 PMOS 트랜지스터 P2의 소스 노드에서의 전압이다. PMOS 트랜지스터 P2의 소스-드레인 전압 강하는 2.47V 만큼 높으며, 바람직한 사양인 2V의 소스-드레인 전압을 초과함을 알 수 있다.
일반적인 출력 회로에서, 캐스코드 트랜지스터의 소스-드레인 전압은 트랜지스터의 장치 사양 내에서 자주 유지될 수 없음을 볼 수 있다. 캐스코드 트랜지스터에 걸리는 전압이 작동하는 동안 전압 사양 내에서 유지되도록 본 발명의 실시예는 출력 전압에 의존하는 캐스코드 트랜지스터를 위한 바이어스 전압을 제공하여 클래스 AB 출력단의 출력 장치를 보호하는 방법을 제공한다. 실시예에서, 바이어스 회로는 증폭기의 출력에 연결되는 전압 디바이더 및 전압 디바이더와 두 개의 캐스코드 트랜지스터 사이에 연결되는 두 개의 소스 팔로워를 포함한다. 예시는 아래에서 설명된다.
도 5는 본 발명의 실시예에 따른 출력 회로의 회로도이다. 도 5에 도시된 바와 같이, 출력 회로(500)는 양극성 전력공급부 V0에의 결합을 위한 제1 전력 노드(501), 음극성 전력공급부 V1에의 결합을 위한 제2 전력 노드(502), 및 출력 노드(505)를 포함한다. 또한, 출력 회로(500)는 양극성 전력공급 노드(501)와 출력 노드 사이에 직렬로 연결되는 제1 PMOS 트랜지스터 P1과 제2 PMOS 트랜지스터 P2를 포함한다. P1의 드레인 노드와 P2의 소스 노드는 노드(507)에서 연결된다. 출력 회로(500)는 출력 노드(505)와 음극성 전력공급 노드(502) 사이에 직렬로 연결되는 제1 NMOS 트랜지스터 N1과 제2 NMOS 트랜지스터 N2를 더 포함한다. N1의 드레인 노드와 N2의 소스 노드는 노드(508)에서 연결된다. 제1 입력 노드 In1은 제1 PMOS 트랜지스터 P1의 게이트에 결합된다. 제2 입력 노드 In2는 제1 NMOS 트랜지스터 N1의 게이트에 결합된다. 전압 디바이더(510)는 출력 노드(505)에 결합되며 제1 저항 R1과 제2 저항 R2를 포함한다. 제1 저항 R1과 제2 저항 R2는 제1 내부 디바이더 노드(515)에서 연결된다. 또한 출력 회로(500)는 제1 소스 팔로워(520)를 포함하며, 제1 소스 팔로워(520)는 바이어스를 제공하기 위해서 제1 내부 디바이더 노드(515)에 결합되는 게이트와 제2 NMOS 트랜지스터 N2의 게이트에 결합되는 소스 노드(522)를 가진 제3 PMOS 트랜지스터 P3를 포함한다. 또한, 출력 회로(500)는 제2 소스 팔로워(530)를 포함하며, 제2 소스 팔로워(530)는 바이어스를 제공하기 위해서 제1 내부 디바이더 노드(515)에 결합되는 게이트와 제2 PMOS 트랜지스터 P2의 게이트에 결합되는 소스 노드(532)를 가진 제3 NMOS 트랜지스터 N3를 포함한다.
도 5에 도시된 바와 같이, PMOS 트랜지스터 P1과 P2의 기판 노드는 양극성 전력 노드(501)에 결합된다. NMOS 트랜지스터 N1과 N2의 기판 노드는 음극성 전력 노드(502)에 결합된다. 소스 팔로워 PMOS 트랜지스터 P3는 자기의 소스 노드에 결합되는 기판 노드를 가진다. 유사하게, 소스 팔로워 NMOS 트랜지스터 N3는 자기의 소스 노드에 결합되는 기판 노드를 가진다. 도 5에서, 입력 노드 In1은 직렬로 연결되는 저항 R3와 커패시터 C1을 통해 출력 노드(505)에 결합된다. 유사하게, 입력 노드 In2는 직렬로 연결되는 저항 R4와 커패시터 C2를 통해 출력 노드(505)에 결합된다.
도 5에서, 양극성 전력공급부 V0는 양극성 전력 노드(501)와 접지 노드 GND 사이에 연결되며, 음극성 전력공급부 V1은 접지 노드 GND와 음극성 전력 노드(502) 사이에 연결된다. 또한 소스 팔로워(520)는 PMOS 트랜지스터 P3에 결합되는 부하 장치 PMOS 트랜지스터 P4를 포함한다. PMOS 트랜지스터 P4는 GND에 연결되는 게이트와 양극성 전력 노드(501)에 연결되는 소스와 기판을 가진다. 또한 소스 팔로워(530)는 NMOS 트랜지스터 N3에 결합되는 부하 장치 NMOS 트랜지스터 N4를 포함한다. NMOS 트랜지스터 N4는 GND에 연결되는 게이트와 음극성 전력 노드(502)에 연결되는 소스와 기판을 가진다.
실시예에서, 도 5의 출력 회로(500)는 클래스 AB 증폭기를 위한 출력 장치로 사용될 수 있다. 입력 노드 In1과 In2는 입력 신호, 예를 들어 오디오 입력 신호를 수신하고 입력 신호를 캐스코드 출력 트랜지스터 P1, P2, N1, N2에 제공하도록 설정된다. 도 5에 도시된 바와 같이, 트랜지스터 P2와 N2의 바이어스 전압은 바이어스 회로로부터 나오며 출력 노드(505)에서의 출력 전압에 의존한다. 바이어스 회로는 증폭기의 출력에 연결되는 전압 디바이더(510) 및 전압 디바이더와 두 개의 캐스코드 트랜지스터 P2와 N2 사이에 연결되는 두 개의 소스 팔로워(520, 530)를 포함한다. 여기서, 전압 디바이더는 출력 전압의 일부가 바이어스 전압으로 사용될 수 있도록 한다. 또한, 소스 팔로워는 바이어스 회로에 절연을 제공할 수 있다.
일부 실시예에서, 트랜지스터 P3와 N3의 드레인 노드는 GND에 결합되어 캐스코드 트랜지스터 N2와 P2에 높은 게이트-소스 전압 Vgs를 제공한다. 다른 실시예에서, 트랜지스터 P3와 N3의 드레인 노드는 GND에 반드시 결합되지는 않는다.
도 6은 본 발명의 실시예에 따른 도 5의 출력 회로의 다양한 회로 노드들에서의 전압들을 도시한 도면이다. 도 6에서, 수직축은 다양한 회로 노드에서의 전압 크기를 나타내며, 수평축은 클래스 AB의 증폭기 이득이 1로 설정된 도 5의 출력 회로의 입력 전압을 나타낸다. 이 예시에서, 양극성 공급 전압은 2V만큼 높을 수 있으며, 음극성 공급 전압은 -2V만큼 낮을 수 있다. 본 실시예에서, 트랜지스터는 2V의 소스-드레인 전압 한계를 갖는다. 곡선(601)은 출력 노드(505)에서의 전압을 나타내며, -2V와 2V 사이에서 변화할 수 있다. 그러나 본 실시예에서, 클램핑 회로(도 5에 미도시)는 출력 전압이 그래프의 끝단에서 2V와 -2V 한계에 도달하는 것을 방지한다. 도 5에서, 곡선(603)은 전압 다비이더의 내부 디바이더 노드(515)에서의 전압을 나타내며, 전압 디바이더 저항 R1과 R2를 통해서, 출력 노드(505)에서의 전압인 곡선(601)을 추종한다. 곡선(605)은 도 5의 NMOS 트랜지스터 N2의 게이트 전압을 나타낸다. 캐스코드 트랜지스터 N2에서의 게이트 바이어스 전압(605)은 전압 디바이더의 제1 내부 디바이더 노드(515)에서의 전압을 추종하며, 이는 결과적으로 출력 노드에서의 전압인 곡선(601)을 추종함을 알 수 있다. 곡선(607)은 NMOS 트랜지스터 N1의 드레인 노드(508)에서의 전압을 나타내며, 이는 또한 NMOS 트랜지스터 N2의 소스 노드에서의 전압이다. NMOS 트랜지스터 N1의 드레인 노드(508)가 0V보다 낮게 유지됨을 알 수 있다. 그 결과, NMOS 트랜지스터 N1의 드레인 전압은 -2V와 0V 사이에서 유지된다. 따라서 NMOS 트랜지스터 N1의 소스-드레인 전압 강하는 2V 이내로 유지되어 바람직한 사양인 2V의 소스-드레인 전압을 충족한다. 더욱이, 곡선(601)과 곡선(607) 사이에 있는 NMOS 트랜지스터 N2의 소스-드레인 전압 강하 역시 2V 이내로 유지된다.
도 5의 회로도와 도 6의 전압도를 참조하면, NMOS 트랜지스터 N1의 드레인 전압(607)이 NMOS 트랜지스터 N2의 소스 전압과 동일하며, 이는 트랜지스터 N2의 소스-게이트 전압에 의해 트랜지스터 N2의 게이트 전압보다 낮음을 알 수 있다. 도 5로부터, 트랜지스터 N2의 게이트 바이어스는 소스 팔로워 PMOS 트랜지스터 P3의 게이트-소스 전압의 차이에 의해 전압 디바이더(410)의 제1 내부 디바이더 노드(515)로부터 얻음을 알 수 있다. 트랜지스터의 게이트-소스 전압은 결국 문턱 전압에 관련되며, 제1 내부 디바이더 노드(515)에서의 전압은 전압 디바이더(510)를 통해 출력 노드(505)에서의 출력 전압으로부터 얻는다. 그러므로, 본 발명의 실시예에서, 캐스코드 NMOS 트랜지스터 N2의 드레인 전압은 전압 디바이더 저항 R1과 R2, 및 NMOS 캐스코드 트랜지스터 N2와 PMOS 소스 팔로워 트랜지스터 P3의 문턱 전압에 의해 결정될 수 있다. 저항 R1과 R2 및 트랜지스터 N2와 P3의 문턱 전압에 대한 적절한 값을 선택함으로써, 트랜지스터 N1과 N2의 드레인-소스 노드에 걸친 전압 강하가 바람직한 전압 사양 내에서 유지될 수 있다. 또한, 바이어스 회로에서의 소스 팔로워 사용은 캐스코드 트랜지스터의 게이트 바이어스를 출력 노드로부터 절연하는 역할을 할 수 있다.
또한, NMOS 트랜지스터 N2의 게이트 전압을 나타내는 곡선(605)은 접지 전압 아래가 되지 않음을 도 6에서 알 수 있다. 출력 전압이 음극성 전력공급 레일에 근접할 때, 저항 부하로, NMOS 트랜지스터 N1과 N2는 대전류를 싱크해야 한다. N2의 온 저항은 가능하면 작아야 한다. 그러므로, N2의 게이트 전압은 접지로 클램핑되며, 출력 전압(601)을 음극성 전압 범위까지 추종하지 않는다.
도 7은 본 발명의 실시예에 따른 출력 전압이 변화할 때 도 5의 다양한 회로 노드에서의 전압을 표시한 다른 도면이다. 도 7은 상술한 도 6과 유사하지만, PMOS 캐스코드 트랜지스터 P1과 P2에 초첨을 맞추고 있다. 도 7에서, 수직축은 다양한 회로 노드에서의 전압 크기를 나타내며, 수평축은 클래스 AB의 증폭기 이득이 1로 설정된 도 5의 출력 회로의 입력 전압을 나타낸다. 다시, 양극성 공급 전압은 2V이며, 음극성 공급 전압은 -2V이다. 트랜지스터는 2V의 소스-드레인 전압 한계를 갖는다. 도 6에 도시된 바와 유사하게, 곡선(601)은 출력 노드(505)에서의 전압을 나타내며, 곡선(603)은 출력 노드에서의 전압인 곡선(601)을 추종하는 전압 디바이더의 내부 노드(515)에서의 전압을 나타낸다. 도 7에서, 곡선(706)은 도 5의 PMOS 트랜지스터 P2의 게이트 바이어스 전압을 나타낸다. 캐스코드 트랜지스터 P2에서의 게이트 바이어스 전압은 전압 디바이더의 내부 노드(515)에서의 전압을 추종하며, 이는 결국 출력 노드(505)에서의 전압인 곡선(601)을 추종함을 알 수 있다. 도 7에서, 곡선(708)은 PMOS 트랜지스터 P1의 드레인 노드에서의 전압을 나타내며, 이는 또한 PMOS 트랜지스터 P2의 소스 노드에서의 전압이다. PMOS 트랜지스터 P1의 드레인 노드(507)은 0 이상으로 유지된다. 그 결과, PMOS 트랜지스터 P1의 드레인 전압은 -2V와 0V 사이에서 유지된다. 따라서, PMOS 트랜지스터 P1의 소스-드레인 전압 강하는 2V 이내로 유지되어 바람직한 사양인 2V의 소스-드레인 전압을 맞춘다. 또한, 곡선(601)과 곡선(708) 사이의 전압인 PMOS 트랜지스터 P2의 소스-드레인 전압 강하도 2V 이내에서 유지된다.
도 7에서 PMOS 트랜지스터 P2의 게이트 전압을 나타내는 곡선(706)은 접지 전압 이상이 되지 않는다. 출력 전압이 양극성 전력공급 레일에 가까울 때, 저항성 부하로, PMOS 트랜지스터 P1과 P2는 대전류를 공급해야 한다. P2의 온 저항은 가능한 한 작아야 한다. 그러므로, P2의 게이트 전압은 접지로 클램핑되며, 출력 전압(601)을 높은 전압 범위까지 추종하지 않는다.
도 5와 함께 설명한 바와 유사하게, 저항 R1과 R2 및 트랜지스터 N2와 P3의 문턱 전압에 대한 적절한 값을 선택함으로써, 트랜지스터 P1의 드레인-소스 노드에 걸친 전압 강하가 바람직한 전압 사양 내에서 유지될 수 있다.
그러므로, 본 발명의 실시예들은 출력 전압에 의존하는 캐스코드 트랜지스터를 위한 바이어스 전압을 제공함으로써 클래스 AB 출력단의 출력 장치를 보호하기 위한 방법을 제공한다. 실시예에서, 바이어스 회로는 증폭기의 출력에 연결되는 전압 디바이더 및 전압 디바이더와 두 개의 캐스코드 트랜지스터 사이에 연결되는 두 개의 소스 팔로워를 포함한다.
본 발명의 다양한 실시예들이 이상에서 설명되었다. 여기에서 설명된 예시와 실시예들은 설명하기 위한 목적이며 다양한 변형이나 변경이 본 기술 분야의 당업자에게 제시될 수 있으며 본 출원의 사상과 범위 그리고 첨부된 특허청구범위의 범위 내에 포함되어야 함을 이해할 수 있다.

Claims (20)

  1. 양극성 전력공급부에의 결합을 위한 제1 전력 노드;
    음극성 전력공급부에의 결합을 위한 제2 전력 노드;
    출력 노드;
    상기 제1 전력 노드와 상기 출력 노드 사이에 직렬로 연결되는 제1 및 제2 PMOS 트랜지스터;
    상기 출력 노드와 상기 제2 전력 노드 사이에 직렬로 연결되는 제1 및 제2 NMOS 트랜지스터;
    상기 제1 PMOS 트랜지스터의 게이트에 결합되는 제1 입력 단자;
    상기 제1 NMOS 트랜지스터의 게이트에 결합되는 제2 입력 단자;
    상기 출력 노드와 접지 노드 GND 사이에 결합되며, 제1 노드에 연결되는 제1 및 제2 저항을 포함하는 전압 디바이더;
    상기 제1 노드에 결합되는 게이트와 상기 제2 NMOS 트랜지스터의 게이트에 결합되는 소스를 포함하는 제3 PMOS 트랜지스터를 포함하는 제1 소스 팔로워; 및
    상기 제1 노드에 결합되는 게이트와 상기 제2 PMOS 트랜지스터의 게이트에 결합되는 소스를 포함하는 제3 NMOS 트랜지스터를 포함하는 제2 소스 팔로워를 포함하는 증폭기 출력 회로.
  2. 제1항에 있어서, 상기 제1 PMOS 트랜지스터는 제1 입력 신호를 수신하며, 상기 제1 NMOS 트랜지스터는 제2 입력 신호를 수신하도록 설정되는 증폭기 출력 회로.
  3. 제1항에 있어서, 상기 제2 NMOS 트랜지스터의 상기 게이트에서의 바이어스 전압은 상기 출력 노드에서의 전압을 추종하도록 설정되는 증폭기 출력 회로.
  4. 제3항에 있어서, 상기 제1 NMOS 트랜지스터의 드레인 전압은 상기 제1 및 제2 저항의 저항값 그리고 상기 제3 PMOS 트랜지스터 및 상기 제2 NMOS 트랜지스터의 문턱 전압에 의해 결정되는 증폭기 출력 회로.
  5. 제3항에 있어서, 상기 제1 NMOS 트랜지스터는, 작동하는 동안의 제1 전압 한계보다 낮은 드레인-소스 전압이 특징인 증폭기 출력 회로.
  6. 제1항에 있어서, 상기 제2 PMOS 트랜지스터의 상기 게이트에서의 바이어스 전압은 상기 출력 노드에서의 전압을 추종하도록 설정되는 증폭기 출력 회로.
  7. 제6항에 있어서, 상기 제1 PMOS 트랜지스터의 드레인 전압은 상기 제1 및 제2 저항의 저항값 그리고 상기 제3 NMOS 트랜지스터 및 상기 제2 PMOS 트랜지스터의 문턱 전압에 의해 결정되는 증폭기 출력 회로.
  8. 제6항에 있어서, 상기 제1 PMOS 트랜지스터는, 작동하는 동안의 제2 전압 한계보다 낮은 드레인-소스 전압이 특징인 증폭기 출력 회로.
  9. 제6항에 있어서, 상기 제2 NMOS 트랜지스터의 상기 게이트에서의 바이어스 전압은 상기 출력 노드에서의 전압을 추종하도록 설정되는 증폭기 출력 회로.
  10. 양극성 전력공급 노드와 출력 노드 사이에 직렬로 연결되는 제1 및 제2 PMOS 트랜지스터를 포함하며, 상기 제1 PMOS 트랜지스터는 제1 상보 입력 신호를 수신하도록 설정되는 상위 캐스코드 출력단;
    음극성 전력공급 노드와 상기 출력 노드 사이에 직렬로 연결되는 제1 및 제2 NMOS 트랜지스터를 포함하며, 상기 제1 NMOS 트랜지스터는 제2 상보 입력 신호를 수신하도록 설정되는 하위 캐스코드 출력단; 및
    상기 출력 노드에 결합되며, 상기 출력 노드에서의 전압에 관련된 제1 전압 신호를 제공하도록 설정되는 전압 디바이더,
    상기 제1 전압 신호를 수신하도록 결합되며 제1 바이어스 전압을 상기 하부 캐스코드 출력단의 상기 제2 NMOS 트랜지스터의 게이트 노드에 제공하도록 설정되는 제1 소스 팔로워, 및
    상기 제1 전압 신호를 수신하도록 결합되며 제2 바이어스 전압을 상기 상부 캐스코드 출력단의 상기 제2 PMOS 트랜지스터의 게이트 노드에 제공하도록 설정되는 제2 소스 팔로워를 포함하는 바이어스 회로를 포함하는 클래스 AB 푸쉬-풀 증폭기 출력 회로.
  11. 제10항에 있어서, 상기 제1 소스 팔로워는, 상기 전압 디바이더의 제1 노드에 결합되는 게이트와 상기 제2 NMOS 트랜지스터의 상기 게이트 노드에 결합되는 소스를 포함하는 제3 PMOS 트랜지스터를 포함하는 클래스 AB 푸쉬-풀 증폭기 출력 회로.
  12. 제10항에 있어서, 상기 제2 소스 팔로워는, 상기 전압 디바이더의 제1 노드에 결합되는 게이트와 상기 제2 PMOS 트랜지스터의 상기 게이트 노드에 결합되는 소스를 포함하는 제3 NMOS 트랜지스터를 포함하는 클래스 AB 푸쉬-풀 증폭기 출력 회로.
  13. 제10항에 있어서, 상기 제1 NMOS 트랜지스터는 작동하는 동안의 제1 전압 한계보다 낮은 드레인-소스 전압이 특징인 클래스 AB 푸쉬-풀 증폭기 출력 회로.
  14. 제10항에 있어서, 상기 제1 PMOS 트랜지스터는 작동하는 동안의 제2 전압 한계보다 낮은 드레인-소스 전압이 특징인 클래스 AB 푸쉬-풀 증폭기 출력 회로.
  15. 양극성 전력공급 노드와 출력 노드 사이에 직렬로 연결되는 제1 및 제2 PMOS 트랜지스터를 포함하며, 상기 제1 PMOS 트랜지스터는 제1 상보 입력 신호를 수신하도록 설정되는 상위 캐스코드 출력단;
    음극성 전력공급 노드와 상기 출력 노드 사이에 직렬로 연결되는 제1 및 제2 NMOS 트랜지스터를 포함하며, 상기 제1 NMOS 트랜지스터는 제2 상보 입력 신호를 수신하도록 설정되는 하위 캐스코드 출력단; 및
    제1 바이어스 전압을 상기 제2 NMOS 트랜지스터의 게이트 노드에 공급하고 제2 바이어스 전압을 상기 제2 PMOS 트랜지스터의 게이트 노드에 공급하도록 설정되며, 상기 제1 및 제2 바이어스 전압은 출력 전압에 실질적으로 비례하는 바이어스 회로;를 포함하는 클래스 AB 푸쉬-풀 증폭기 출력 회로.
  16. 제15항에 있어서, 상기 바이어스 회로는
    상기 출력 노드에 결합되며, 상기 출력 노드에서의 상기 출력 전압에 비례하는 제1 전압 신호를 제공하도록 설정되는 전압 디바이더;
    상기 제1 전압 신호를 수신하도록 연결되며 상기 제1 바이어스 전압을 상기 제2 NMOS 트랜지스터의 상기 게이트 노드에 제공하도록 설정되는 제1 소스 팔로워; 및
    상기 제1 전압 신호를 수신하도록 연결되며 상기 제2 바이어스 전압을 상기 제2 PMOS 트랜지스터의 상기 게이트 노드에 제공하도록 설정되는 제2 소스 팔로워;를 포함하는 클래스 AB 푸쉬-풀 증폭기 출력 회로.
  17. 제16항에 있어서, 상기 제1 소스 팔로워는, 상기 전압 디바이더의 제1 노드에 결합되는 게이트와 상기 제2 NMOS 트랜지스터의 상기 게이트 노드에 결합되는 소스를 포함하는 제3 PMOS 트랜지스터를 포함하는 클래스 AB 푸쉬-풀 증폭기 출력 회로.
  18. 제16항에 있어서, 상기 제2 소스 팔로워는, 상기 전압 디바이더의 제1 노드에 결합되는 게이트와 상기 제2 PMOS 트랜지스터의 상기 게이트 노드에 결합되는 소스를 포함하는 제3 NMOS 트랜지스터를 포함하는 클래스 AB 푸쉬-풀 증폭기 출력 회로.
  19. 제15항에 있어서, 상기 제1 NMOS 트랜지스터는 작동하는 동안의 제1 전압 한계보다 낮은 드레인-소스 전압이 특징인 클래스 AB 푸쉬-풀 증폭기 출력 회로.
  20. 제15항에 있어서, 상기 제1 PMOS 트랜지스터는 작동하는 동안의 제2 전압 한계보다 낮은 드레인-소스 전압이 특징인 클래스 AB 푸쉬-풀 증폭기 출력 회로.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8687981B2 (en) * 2007-10-02 2014-04-01 Luxtera, Inc. Method and system for split voltage domain transmitter circuits
US9825597B2 (en) 2015-12-30 2017-11-21 Skyworks Solutions, Inc. Impedance transformation circuit for amplifier
CN105811961B (zh) * 2016-03-04 2019-01-22 广州时艺音响科技有限公司 一种无源极电阻的大功率场效应管互补输出电路
US10110168B2 (en) 2016-04-01 2018-10-23 Skyworks Solutions, Inc. Multi-mode stacked amplifier
US10062670B2 (en) 2016-04-18 2018-08-28 Skyworks Solutions, Inc. Radio frequency system-in-package with stacked clocking crystal
TWI692935B (zh) 2016-12-29 2020-05-01 美商天工方案公司 前端系統及相關裝置、積體電路、模組及方法
US10454432B2 (en) 2016-12-29 2019-10-22 Skyworks Solutions, Inc. Radio frequency amplifiers with an injection-locked oscillator driver stage and a stacked output stage
US10515924B2 (en) 2017-03-10 2019-12-24 Skyworks Solutions, Inc. Radio frequency modules
US10840974B1 (en) 2018-04-06 2020-11-17 Rambus Inc. Transmitter/receiver with small-swing level-shifted output
TWI672903B (zh) * 2018-10-03 2019-09-21 立積電子股份有限公司 放大器電路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060028120A (ko) * 2004-09-24 2006-03-29 삼성전자주식회사 캐스코드 형태의 클래스 ａｂ 제어단을 구비하는 차동증폭 회로
KR20090013547A (ko) * 2007-08-02 2009-02-05 한국과학기술원 출력 버퍼 및 이를 포함하는 전력 증폭기
KR20100046261A (ko) * 2007-08-23 2010-05-06 퀄컴 인코포레이티드 적응 바이어싱을 이용하는 고스윙 연산 증폭기 출력 스테이지
KR20110095426A (ko) * 2008-12-19 2011-08-24 퀄컴 인코포레이티드 저항성 레벨-쉬프팅 회로를 구비한 클래스 ａｂ 증폭기

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3887878A (en) * 1974-03-04 1975-06-03 Rca Corp Transistor series amplifier
US5373249A (en) * 1993-11-10 1994-12-13 Motorola, Inc. Complementary cascode push-pull amplifier
US5510754A (en) * 1994-11-18 1996-04-23 National Semiconductor Corporation Fast slewing amplifier using dynamic current mirrors
TWI349428B (en) * 2007-05-29 2011-09-21 Realtek Semiconductor Corp Class ab amplifier
US7710200B2 (en) * 2007-08-02 2010-05-04 Korea Advanced Institute Of Science And Technology Output buffer and power amplifier comprising thereof
US20100098268A1 (en) * 2008-10-17 2010-04-22 Nuvoton Technology Corporation High-voltage output amplifier for audio systems
US7872531B1 (en) * 2009-10-16 2011-01-18 Qualcomm, Incorporated Amplifier bias techniques
CN201781460U (zh) * 2010-08-12 2011-03-30 美凌微电子(上海)有限公司 高增益高速轨对轨输入和输出运算放大器及偏置电路
US8497736B1 (en) * 2010-11-01 2013-07-30 Anadigics, Inc. Direct DC coupled push-pull BJT driver for power amplifier with built-in gain and bias current signal dependent expansion
US8717106B2 (en) * 2012-01-19 2014-05-06 Mediatek Inc. Amplifier circuit and method for improving the dynamic range thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060028120A (ko) * 2004-09-24 2006-03-29 삼성전자주식회사 캐스코드 형태의 클래스 ａｂ 제어단을 구비하는 차동증폭 회로
KR20090013547A (ko) * 2007-08-02 2009-02-05 한국과학기술원 출력 버퍼 및 이를 포함하는 전력 증폭기
KR20100046261A (ko) * 2007-08-23 2010-05-06 퀄컴 인코포레이티드 적응 바이어싱을 이용하는 고스윙 연산 증폭기 출력 스테이지
KR20110095426A (ko) * 2008-12-19 2011-08-24 퀄컴 인코포레이티드 저항성 레벨-쉬프팅 회로를 구비한 클래스 ａｂ 증폭기

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