CN1719723A - 改善线形的差动放大电路以及混频电路 - Google Patents

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Abstract

本发明的目的是将差动电路的优点，也就是CMRR与IIP2的数值增大的同时，提供能够改善IIP3的差动放大电路。本发明中的差动放大电路包含以下几个部分：具有规定电阻值的第一负荷端及第二负荷端；主要差动放大部：它具有设定大小的电流驱动能力的稳定电流电源，串连在构成差动双联的第一差动端以及电源电压端子与接地端子之间，能增加具有规定电阻值的第一负荷端与第二负荷端，第一输入电压与第二输入电压的差的幅度；辅助差动放大部：为了增大上述的第一负荷端以及第二负荷端与接地中间分别连接的第三输入电压与第四输入电压的差值，具有构成差动双联的第二差动端。

Description

改善线性的差动放大电路以及混频电路
技术领域
本发明系有关差动放大电路，具体说来包含改善了线性的差动放大电路以及包含该差动放大电路的混频电路。
背景技术
由单端(Single ended)电路构成的RF电路与SOC(System ona Chip)相同，都属于高集成电路，存在有信号耦合(Signal coupling)或者偶数次歪曲(even order distortion)等问题。因此，在解决此类问题时需要使用差动电路。其原因是由于差动电路的CMRR(CommonMode Rejection Ratio)与IIP2比较高，对解决上述问题非常有效。
另外，在RF电路当中，线性是最重要的要素，它与放大电路中的变压器电导系数的二次微分系数(gm″)值有着密切关联。
本申请的申请人为了提高其线性，于2001年曾经在韩国以“使用了互补元件的单端型差动电路”为名提出过专利申请(韩国专利申请号10-2001-0003277)，还曾经在美国获得了专利注册(US No.6,693,493)。韩国专利申请号1020010003277以及美国专利No.6,693,493都是通过使用辅助晶体管来抵消变压器电导系数的2次微分系数(gm″)的具体方法。
但是，韩国专利申请编号1020010003277以及美国专利No.6,693,493所提案的是单端形态的电路。然而从“CMOS降压转换器当中的二次相互变调构造(Second Order Inter modulation Mechanismsin CMOS Down converters，IEEE，J.of Solid StateCircuits，vol.38，No.3 Mar.2003，pp394406)”一文可以得知，韩国专利申请号1020010003277以及美国专利No.6,693,493所提出的方法只运用于差动电路时，不可能发挥差动电路的上述长处，从而得到高的CMRR与IIP2，这正是其问题所在。
发明内容
为了克服上述问题，本发明的目的是将差动电路的优点，也就是CMRR与IIP2的数值增大的同时，提供能够改善IIP3的差动放大电路。
为此，本发明提供一种差动放大电路，该电路的混频电路能够发挥差动电路的长处，改善其线性，这也是本发明的另外目的。
本发明的差动放大电路包含以下组成部分：
主要差动放大部：它含有设定大小的电流驱动能力的稳定电流电源，串连在构成差动双联的第一差动端以及电源电压端子与接地端子的中间，能增加具有规定电阻值的第一负荷端与第二负荷端、第一输入电压与第二输入电压的差的幅度；辅助差动放大部：为了增大上述的第一负荷端以及第二负荷端与接地中间分别连接的第三输入电压与第四输入电压的差值，具有构成差动双联的第二差动端。
通过这种方法，可以互相抵消主要差动放大部的gm″的负值(negative value)与辅助差动放大部的gm″正值(positive value)，将gm″值最小化，从而得到能够实现线性改善的差动放大电路。另外，与此同时使用结合了上述主要差动放大部与辅助差动放大部的差动放大电路，在保证上述优点的同时，能够顺利地实施差动动作。另外，无论是辅助差动放大部、主要差动放大部、还是由辅助差动放大部与主要差动放大部结合起来，都可以用栅地-阴地放大器所构成的差动放大电路来实现。
另外，本发明当中的混频电路包含以下组成部分：
主要差动放大部：具有规定的电阻值的第一负荷电阻与输入第一输入电压的第一晶体管串联，具有规定的电阻值的第二负荷电阻与输入第二输入电压的第二晶体管串联，具有规定大小的电流驱动能力的稳定电流源串联在电源电压端子与接地端子之间。差动放大部：连接在上述第一负荷电阻与第一晶体管之间的任意分支点与接地端子中间，输入第三输入电压的第三晶体管；连接在上述的第二负荷电阻与第二晶体管之间的任意分支点与接地端子中间，输入第四输入电压的第四晶体管；其构成包含同时具备这两者的辅助差动放大部。混频电路端：由第一以及第二晶体管所构成的第一电路部，其中第一以及第二晶体管分别具有第一，第二以及第三端子，由第三以及第四晶体管所构成的第二电路部，其中第三与第四晶体管分别具有第一，第二以及第三端子。
由此，本发明当中的差动放大电路能够实现混频电路，使放大端的线性得到有效的改善。
另外，本发明当中的混频电路包含以下几个组成部分：
分别具备负荷电阻的第一负荷端与第二负荷端；混频电路端：包含以下两部，由具有第一，第二以及第三端子的第一，第二晶体管构成的混频电路部，由分别具有第一，第二以及第三端子的第三，第四晶体管构成的混频电路部。第一以及第三晶体管各自的第一端子，第二与第四晶体管各自的第一端子相互组合在一起连接到上述第一与第二负荷端，向第一至第四晶体管各自的第二端子输入局部振动信号；第一以及第二晶体管各自的第三端子，第三以及第四晶体管的各自的第三端子相互组合在一起连接在放大端上。主要差动放大部：第五以及第六晶体管，第七以及第八晶体管分别组成差动双联的放大端，该放大端中，第五与第六晶体管组成差动双联，上述的第五以及第六晶体管各自具有第一，第二以及第三端子，并且各自的第一端子连接到开关端，各自的第二端子连接到输入端，各自的第三端子相互组合、串联连接在具有预定大小的电流驱动能力的稳定电流源上。辅助差动放大部：上述的第七与第八晶体管组与成差动双联，且第七以及第八晶体管分别具备第一，第二以及第三端子；各自的第一端子都连接在开关端，各自的第二端子都连接在输入端，而各自的第三端子则分别接地。
由此，本发明当中的差动放大电路能够实现混频电路，实现双均衡混频电路，从而使放大端的线性得到有效的改善。
另外，本发明的混频电路包含以下几个组成部分：
向混频电路端供给偏压电流的第一与第二偏压电源。混频电路端：包含以下两部分，由分别具有第一，第二以及第三端子的第一与第二晶体管构成的第一混频电路部，由分别具有第一，第二以及第三端子的第三与第四晶体管构成的第二混频电路部；第一至第四晶体管各自的第三端子分别连接到放大端，且分别向各自的第二端子输入局部振动信号，第一以及第三晶体管各自的第一端子，第二与第四晶体管各自的第一端子相互组合在一起连向输出端。主要差动放大部：第五以及第六晶体管，第七以及第八晶体管分别组成差动双联的放大端；该放大端中，第五与第六晶体管组成差动双联，上述的第五以及第六晶体管各自具有第一，第二以及第三端子，并且各自的第一端子连接到混频电路端，各自的第二端子连接到输入端，各自的第三端子相互组合串联连接在具有预定大小的电流驱动能力的稳定电流源上。辅助差动放大部：上述的第七与第八晶体管组与成差动双联，且第七以及第八晶体管分别具备第一，第二以及第三端子。各自的第一端子都连接在混频电路端，各自的第二端子都连接在输入端，而各自的第三端子则分别接地。
由此，本发明当中的差动放大电路能够实现混频电路，实现折皱栅地-阴地放大器混频电路，从而使放大端的线性得到有效的改善，同时可以期待上述的第一至第四晶体管通过PMOS来实现。
本发明的混频电路包含以下几部分：
第一负荷端与第二负荷端，其上受动元件感应器与电容器并联接续。混频电路端：包含以下两部分，由分别具有第一，第二以及第三端子的第一与第二晶体管构成的第一混频电路部；由分别具有第一，第二以及第三端子的第三与第四晶体管构成的第二混频电路部；第一至第四晶体管各自的第三端子分别连接到放大端，且分别向各自的第二端子输入局部振动信号，第一以及第三晶体管各自的第一端子和第二与第四晶体管各自的第一端子相互组合在一起、连向输出端。主要差动放大部：第五以及第六晶体管，第七以及第八晶体管分别组成差动双联的放大端，该放大端中，第五与第六晶体管组成差动双联，上述的第五以及第六晶体管各自具有第一，第二以及第三端子，并且各自的第一端子连接到混频电路端，各自的第二端子连接到输入端，各自的第三端子相互组合串联连接在具有预定大小的电流驱动能力的稳定电流源上。辅助差动放大部：上述的第七与第八晶体管组成差动双联，且上述的第七以及第八晶体管分别具有第一，第二以及第三端子，各自的第一端子都连接在混频电路端，各自的第二端子都连接在输入端，而各自的第三端子则分别接地。
由此，本发明当中的差动放大电路能够实现混频电路，实现光导管折皱栅地-阴地放大器混频电路，从而使放大端的线性得到有效的改善，同时可以期待上述的第一至第四晶体管通过PMOS来实现。
本发明的混频电路包含以下几部分：
向混频电路供给偏压电流的第一与第二偏压电源。混频电路端：包含以下三部分，由分别具有第一，第二以及第三端子的第一与第二晶体管构成的第一混频电路部；由分别具有第一，第二以及第三端子的第三与第四晶体管构成的第二混频电路部；向上述第一与第二混频电路部输入偏压电的稳定电流源；第一以及第三晶体管各自的第一端子、第二以及第四晶体管各自的第一端子相互组合连接到输出端，向第一至第四晶体管各自的第二端子输入局部振动信号；第一以及第二晶体管各自的第三端子相互结合连向放大端，第三与第四晶体管各自的第三端子相互组合在一起连向放大端。主要差动放大部：第五以及第六晶体管，第七以及第八晶体管分别组成差动双联的放大端；该放大端中，上述第五与第六晶体管组成差动双联，上述的第五以及第六晶体管各自具有第一，第二以及第三端子，并且各自的第一端子连接到混频电路端，各自的第二端子连接到输入端，各自的第三端子相互组合串联连接在具有预定大小的电流驱动能力的稳定电流源上。辅助差动放大部：上述的第七与第八晶体管组成差动双联，且上述的第七以及第八晶体管分别具备第一，第二以及第三端子，各自的第一端子都连接在混频电路端，各自的第二端子都连接在了输入端，而各自的第三端子则分别接地。
本发明中的混频电路包含以下几部分：
第一负荷端与第二负荷端，其上受动元件感应器与电容器并联接续。混频电路端：包含以下三部分，由分别具有第一，第二以及第三端子的第一与第二晶体管构成的第一混频电路部；由分别具有第一，第二以及第三端子的第三与第四晶体管构成的第二混频电路部；向上述第一与第二混频电路部输入偏压电的稳定电流源；第一以及第三晶体管各自的第一端子，第二以及第四晶体管各自的第一端子相互组合连接到输出端，向第一至第四晶体管各自的第二端子输入局部振动信号，第一以及第二晶体管各自的第三端子相互结合连向放大端，第三与第四晶体管各自的第三端子相互组合在一起连向放大端。主要差动放大部：第五以及第六晶体管，第七以及第八晶体管分别组成差动双联的放大端；该放大端中，上述的第五与第六晶体管组成差动双联，上述的第五以及第六晶体管各自具有第一、第二以及第三端子，并且各自的第一端子连接到混频电路端，各自的第二端子连接到输入端，各自的第三端子相互组合串联连接在具有预定大小的电流驱动能力的稳定电流源上。辅助差动放大部：上述的第七与第八晶体管组成差动双联，且第七以及第八晶体管分别具有第一，第二以及第三端子，各自的第一端子都连接在混频电路端，各自的第二端子都连接在输入端，而各自的第三端子则分别接地。
附图说明
图1表示的是在本发明所提出的差动放大电路中，电流偏压之后的差动放大电路的差动放大部(Fully DifferentialAmplifier，FDA)。
图2表示的是在本发明所提出的差动放大电路中，无电流偏压的差动放大电路的差动放大部(Pseudo Differential Amplifier，PDA)。
图3是为了说明本发明中的差动放大电路而给出的电路基本构成图。
图4(a)表示的是只驱动图1所示的、电流偏压之后的差动放大电路的差动放大部，所显示的电流以及漏极电流相对应的出口电压的123次微分值(gm gm′gm″)；
(b)表示的是在本发明实施例的主要差动放大部中，伴随偏压变化而产生的gm″值的变化；
(c)表示的是在本发明的实施例的辅助差动放大部中，伴随偏压变化而产生的gm″值的变化。
图5表示的是通过辅助放大部与主要放大部的结合而对线性所产生的改善。
图6表示的是本发明的差动放大电路，调节辅助差动放大部的晶体管所受到的偏压，模拟IIP3所得到的结果。
图7表示的是在本发明的实施例中，具有栅地-阴地放大器辅助差动放大部的差动放大器。
图8表示的是在本发明的实施例中，具有栅地-阴地放大器辅助差动放大部的双均衡混频电路。
图9表示的是在本发明的实施例中，具有差动放大部的折皱栅地-阴地放大器混频电路。
图10表示的是在本发明的实施例中，含有差动放大部的光导管折皱栅地-阴地放大器混频电路。
图11表示的是在图9所示的折皱栅地-阴地放大器混频电路中，混频电路端由NMOS晶体管构成时的电路构成图。
图12表示的是图10所示的光导管折皱栅地-阴地放大器混频电路中，混频电路端由NMOS晶体管构成时的电路构成图。
具体实施方式
以下将对本发明中差动放大电路的基本构成加以说明，并且使用这种基本构成的实施例加以具体说明。
接下来将以金属氧化物半导体场效应晶体管(MOSFET)为中心进行说明。但是本发明的思想不仅在放大器中可以使用金属氧化物半导体场效应晶体管(MOSFET)，也可以适用于放大器所使用的双极晶体管(BJT)。因此，尽管本说明书以金属氧化物半导体场效应晶体管(MOSFET)为中心进行说明，但是本发明的概念与范围却不仅仅局限于金属氧化物半导体场效应晶体管(MOSFET)。
图1所表示的是，本发明所提出的差动放大电路中，电流偏压之后的差动放大电路当中的差动放大部(Fully DifferentialAmplifier，FDA)。
如图所示，差动放大部包含第一以及第二负荷电阻(R11，R12)，第一以及第二NMOS晶体管(MN11，MN12)，以及偏压电流源(Ibias)。一般在差动放大器当中设定，第一与第二负荷电阻(R11，R12)具有同一电阻值，第一以及第二NMOS晶体管(MN11，MN12)具有同一特性。第一以及第二NMOS晶体管(MN11，MN12)在各自的晶体管出口受到第一以及第二输入电压(Vin+，Vin)，差动放大器增加输入电压的差值。
图2所示的是，本发明所提出的差动放大电路中，无电流偏压的差动放大电路中的差动放大部(Pseudo DifferentialAmplifier，PDA)。
如图所示，差动放大部包含第一以及第二负荷电阻(R21，R22)，第一以及第二NMOS晶体管(MN21，MN22)。与图1所示的差动放大电路中的差动放大部相同，设定第一与第二负荷电阻(R21，R22)具有同一电阻值，第一以及第二NMOS晶体管(MN21，MN22)具有同一特性。第一以及第二NMOS晶体管(MN21，MN22)在各自的晶体管出口受到第一以及第二输入电压(Vin+，Vin)，差动放大器增加输入电压的差值。
图3所示的是，为了说明本发明中的差动放大电路而给出的电路图的基本构成。
如图3所示，本发明中的差动放大电路中，将图1所示的经过电流偏压的差动放大电路的差动放大部(FDA)作为主要差动放大部，将图2所示的无电流偏压的差动放大电路的差动放大部(PDA)作为辅助差动放大部，并且将此两者并联结合。
主要差动放大部(31)包含第一与第二负荷电阻(R31，R32)，第一以及第二NMOS晶体管(MN31，MN32)以及偏压电流源(Ibias)；辅助差动放大部(32)包含第三以及第四NMOS晶体管(MN33，MN34)。
主要差动放大部(31)中，第一负荷电阻(R31)与第一NMOS晶体管(MN31)相串联，第二负荷电阻(R32)与第二NMOS晶体管(MN32)相串联。第一以及第二NMOS晶体管(MN31，MN32)通过第一与第二负荷电阻(R31，R32)分别连向各自的内部供给电压(Vdd)，差动模式工作的电流源(Ibias)被连接在上述的第一与第二NMOS晶体管(MN31，MN32)的源与基准电位GND之间。
另外，向第一NMOS晶体管出口(MN31)输入第一输入电压(Vin+)，向第二NMOS晶体管出口(MN32)输入第二输入电压(Vin)，两者输入之间的差输出相适合的电压。
辅助差动放大部(32)具有第三与第四NMOS晶体管(MN33，MN34)。第三NMOS晶体管(MN33)漏极为第一NMOS晶体管(MN31)漏极所共有，源与基准电位GND相连接。第四NMOS晶体管(MN33)漏极为第二NMOS晶体管(MN31)漏极所共有，源与基准电位GND相连接。分别向第三以及第四NMOS晶体管出口(MN33，MN34)处受到第一以及第二输入电压(Vin+，Vin)，同时受到偏压电压(Vbias)。
以下，针对本发明的一实施例，参照图3至图6对电路的动作特性进行说明。
首先，对主要差动放大部中所使用的有电流源的差动电路(FullyDifferential Amplifier，FDA)以及辅助差动放大部中所使用的无电流源的差动电路(Pseudo Differential Amplifier，PDA)中所具有的差动电路的长处IIP2与CMRR的相关特性进行调查，主要差动放大部(31)中偏压电流源(Ibias)向同相(common mode)信号施加无限大的反馈，差动(differential mode)信号通过假想接地作用，CMRR(Common Mode Rejection Ratio)与IIP2(Input 2nd intercept Point)值比较高。与此相对，辅助差动放大部中由于不存在偏压电流源(Ibias)，所以与主要差动放大部不同，CMRR与IIP2的数值都比较低。
驱动只含有主要差动放大部(31)的放大电路时，对电流(I)以及漏极电流的出口电压的一二三次微分值(gm gm′ gm″)分别如图4(a)所示。
特别是对漏极电流的出口电压的三次微分值(gm″)的大小与三阶互调失真(IMD3 3rd order inter-modulation distortion)有着密切的关系，gm″的值越小，线性(IIP3)的值就越大。
但是如图4(b)所示，在所要使用的偏压区域当中，左右IIP3特性的gm″值为负值(negative value)。
根据主要差动放大部(31)的构造，改变电流源(Ibias)时gm″的负值无法变为正值(positive value)，改变电流源(Ibias)只能够变换gm″的大小。因此，为了把gm″的负值变为正值，要使用辅助差动放大部(32)。
图4(c)表示的是在本发明的一实施例中，辅助差动放大部的gm″值随着偏压的变化而变化的情况。
如图4(c)所示，在辅助差动放大部中，通过变化偏压电压的大小可以将gm″的负值变换为正值。
回到图3当中，本发明的一实施例中的差动放大电路通过并联构成主要差动放大部(31)与辅助差动放大部(32)，可以将主要差动放大部(31)的gm″的负值与辅助放大部(32)的gm″的正值相抵消，使之变为一个可以忽略不计的值。另外，由于辅助差动放大部(32)的第三以及第四NMOS晶体管(MN33，MN34)中基本无电流通过，所以不存在获利(gain)。因此CMRR通过主要差动放大部(31)实行动作，CMRR值比较高，因此IIP2的数值也比较高，这样一来，在充分利用差动放大电路的长处的同时，又可以达到改善线性的目的。
图5表示的是通过抵消由辅助放大部与主要放大部结合而产生的变压器电导系数的2次微分系数(gm″)，从而达到的线性改善的情况。如图5所示，辅助放大部(510)中的gm″特性与主要放大部(520)中的gm″特性之和的结果，也即是本发明中差动放大部(530)的相抵消与线性化区间。
图6表示的是含有本发明差动放大电路的情况下，调节向辅助差动放大部的第三以及第四NMOS晶体管(MN33，MN34)受到的偏压，最后模拟得到的IIP3值。
如图所示，在无偏压的情况下，IIP3的值为1.315dBm，当偏压值为60时，IIP3的值为9.917dBm，当偏压值为145时，IIP3的值为11.720dBm。前后共改善了10dBm。
图7要说明的是本发明的一个实施例，即具有栅地-阴地放大器辅助差动放大部的差动放大器。
如图所示，在本发明中的差动放大电路中，将电流偏压之后的主要差动放大部与无电流偏压的辅助共基放大器差动放大部并联连接。
主要差动放大部(71)包含第一以及第二负荷电阻(R71，R72)、第一以及第二NMOS晶体管(MN71，MN72)以及偏压电流源(Ibias)。
辅助共基放大器差动放大部(72)由第一电路部与第二电路部两部分组成。第一电路部包含通过栅地-阴地放大器连接起来的第三NMOS晶体管(MN73)以及第四NMOS晶体管(MN74)，第二电路部包含通过栅地-阴地放大器连接起来的第五NMOS晶体管(MN75)以及第六NMOS晶体管(MN76)。第一电路部(73)与第二电路部(74)组成差动双联，第三以及第五NMOS晶体管(MN73，MN75)出口连接到GND上，向第四以及第六NMOS晶体管(MN74，MN76)出口施加偏压电压。
主要差动放大部(71)中，第一负荷电阻(R71)与第一NMOS晶体管(MN71)串联连接，第二负荷电阻(R72)与第二NMOS晶体管(MN72)串联连接。第一以及第二NMOS晶体管(MN71，MN72)通过第一与第二负荷电阻(R71，R72)分别连向各自的内部供给电压(Vdd)，差动模式工作的电流源(ibias)被连接在了上述的第一与第二NMOS晶体管(MN71，MN72)与基准电位GND之间。
另外，向第一NMOS晶体管出口(MN71)输入第一输入电压(Vin+)，向第二NMOS晶体管出口(MN72)输入第二输入电压(Vin)，差动放大器放大输入电压的差值。
辅助共基放大器差动放大部(72)的栅地-阴地放大器放大器可以减少晶体管出口与漏极之间的米勒电容(Miller capacitance)。由此放大器的频率特性得以改善，晶体管漏极一侧的输出电阻会增加。由此，通过向漏极一侧连接负荷所得的利益就会增大。
另外，通过并联构成主要差动放大部(71)与辅助共基放大器差动放大部(72)，可以将主要差动放大部(71)的gm″的负值与辅助共基放大器放大部(72)的gm″的正值相抵消，使之变为一个可以忽略不计的值。此外，由于辅助栅地-阴地放大器差动放大部(72)的第三以及第六NMOS晶体管(MN73，MN76)中基本无电流通过而不存在得利，因此CMRR通过主要差动放大部(71)实行动作，CMRR值比较高，因此IIP2的数值也比较高，这样一来，在利用差动放大电路的长处的同时，又可以达到改善线性的目的。
毋庸讳言，与包含有图7所示的栅地-阴地放大器辅助差动放大部的差动放大电路相同，既可以通过栅地-阴地放大器构成主要差动放大部与差动放大电路，也可以通过栅地-阴地放大器构成辅助差动放大部与主要差动放大部以及差动放大电路。
图8表示的是本发明的一个实施例，其包含有栅地-阴地放大器辅助差动放大部的双均衡混频器电路。
双均衡混频器电路由负荷端(81)、混频电路端(82)与放大端(83)构成。
负荷端(81)具有负荷电阻(R81，R82)，每个负荷电阻(R81，R82)分别连接到混频电路端(82)上。
混频电路端(82)包含第一混频电路部与第二混频电路部两部分；第一混频电路部中，第一以及第二NMOS晶体管(MN81，MN82)组成差动双联。第二混频电路部中，第三以及第四NMOS晶体管(MN83，MN84)组成差动双联。第一至第四NMOS晶体管(MN81，MN82，MN83，MN84)出口分别输入局部振动信号(LO+，LO)，第一与第二NMOS晶体管(MN81，MN82)的源与第三以及第四晶体管的源分别相互组合连接到放大端。
放大端(83)由主要差动放大部(83a)与辅助差动放大部(83b)两部分组成。主要差动放大部中，第五以及第六NMOS晶体管(MN85，MN86)组成差动双联，电流源(Ibias)连接在第五以及第六NMOS晶体管(MN85，MN86)源与GND之间。辅助差动放大部中，第七以及第八NMOS晶体管(MN87，MN88)组成差动双联。
分别向主要差动放大部(83a)的第五以及第六NMOS晶体管(MN85，MN86)出口内输入输入信号(位相相反的信号，RF+，RF)，辅助差动放大部(83b)的第七以及第八NMOS晶体管(MN87，MN88)出口之间施加辅助差动放大部(83b)偏压电流源(Ibias)。
这样，在放大端放大的RF信号与局部振动信号(LO+，LO)混频后，将中间频率信号(IF+，IF)发向输出端。
通过上述构成可以在不改变其他的利益的前提下构成能够改善IIP3效果的混频电路。
图九所表示的是在本发明的一实施例中，具有差动放大部的折皱栅地-阴地放大器混频电路。
折皱栅地-阴地放大器混频电路由负荷端(91)，混频电路端(92)与放大端(93)构成。
负荷端(91)中包含偏压电流源(Ibias1，Ibias2)，分别连接到分支点(N91，N92)上。
分支点(N91，N92)上连接有混频电路端(92)与放大端(93)。
混频电路端(92)由第一混频电路部(92a)与第二混频电路部(92b)组成。第一混频电路部中，第一与第二晶体管(MP91，MP92)组成差动双联，第二混频电路部中，第三与第四晶体管(MP93，MP94)组成差动双联。
向第一至第四NMOS晶体管(MP91，MP92，MP93，MP94)出口输入局部振动信号(LO+，LO)。第一与第三NMOS晶体管(MP91，MP93)的漏极与第二以及第四晶体管(MP92，MP94)的漏极分别相互组合连接到GND上。第一与第二NMOS晶体管(MP91，MP92)的源与第三以及第四晶体管(MP93，MP94)的源分别相互组合连接到分支点(N91，N92)上。
上述第一至第四NMOS晶体管(MP91，MP92，MP93，MP94)最好为PMOS晶体管。
放大端(93)的构造与图8所示的双均衡混频电路的放大端(83)的构造相同，此处省略对其的说明。
与图8相同，在放大端放大的RF信号与局部振动信号(LO+，LO)混频后，输出中间频率信号(IF+，IF)。通过上述构成可以在不改变其他的利益的前提下构成能够改善IIP3效果的折皱共基放大器混频电路。
图10表示的是，在本发明的一实施例中，所含有差动放大部的光导管折皱栅地-阴地放大器混频电路。
光导管折皱栅地-阴地放大器混频电路由负荷端(101)，混频电路端以及放大端(103)组成。负荷端(101)由第一负荷端(101a)与第二负荷端(101b)组成；其中第一负荷端上，受动元件感应器(L101)与电容器(C101)并联连接，第二负荷端上，受动元件感应器(L102)与电容器(C102)并联连接。混频电路端(102)以及放大端(103)与图9所示的混频电路端(92)以及放大端(93)的构造相同，在此省略对其的说明。
图11所表示的电路构成图是，图9中所示的折皱栅地-阴地放大器混频电路在其混频电路端为NMOS晶体管所构成时的电路图。图12所表示的电路构成图是，图10中所示的光导管折皱栅地-阴地放大器混频电路在其混频电路端为NMOS晶体管所构成时的电路图。
图11所示的折皱栅地-阴地放大器混频电路中，第一以及第二混频电路部(112a，112b)由NMOS晶体管(MN111，MN112，MN113，MN114)构成，如此一来，第一以及第二混频电路部(112a，112b)上分别连接偏压用的定电流源(Ibias3，Ibias4)。除此之外，其构成与图9当中的折皱栅地-阴地放大器混频电路相同，其作用以及效果也相同。
图12所示的光导管折皱栅地-阴地放大器混频电路中，第一以及第二混频电路部(122a，122b)由NMOS晶体管(MN121，MN122，MN123，MN124)构成，如此一来，第一以及第二混频电路部(122a，122b)上分别连接偏压用的定电流源(Ibias3，Ibias4)。除此之外，其构成与图10当中的光导管折皱栅地-阴地放大器混频电路相同，其作用以及效果也相同。
本发明的差动放大电路不仅能增大差动电路的长处，即CMRR与IIP2，同时也可以改善IIP3。
另外也可以应用到具备本发明的差动放大部的混频电路中，那么所得到的混频电路既能够发挥差动电路的长处，又能够改善线性。

Claims (21)

1.一种差动放大电路，其特征在于：所述差动放大电路包含以下几个部分：具有规定电阻值的第一负荷端及第二负荷端；主要差动放大部：它含有驱动设定大小电流驱动能力的定电流电源，串连在构成差动双联的第一差动端以及电源电压端子与接地端子的中间，能增加具有规定电阻值的第一负荷端与第二负荷端、第一输入电压与第二输入电压的差的幅度；辅助差动放大部：为了增大上述的第一负荷端以及第二负荷端与接地中间分别连接的第三输入电压与第四输入电压的差值，具有构成差动双联的第二差动端。
2.如权利要求1所述的差动放大电路，其特征在于：所述第一差动端与第一以及第二晶体管形成差动双联，所述第二差动端与第三以及第四晶体管形成差动双联。
3.如权利要求1所述的差动放大电路，其特征在于：所述第一差动端与第一以及第二晶体管形成差动双联，所述第二差动端与连接在栅地-阴地放大器上的第三以及第四晶体管，以及连接在栅地-阴地放大器上的第五以及第六晶体管形成差动双联。
4.如权利要求1所述的差动放大电路，其特征在于：所述第一差动端与连接在共基放大器的第一以及第二晶体管、连接在栅地-阴地放大器的第三以及第四晶体管形成差动双联，所述第二差动端与连接在栅地-阴地放大器上的第五以及第六晶体管形成差动双联。
5.如权利要求1所述的差动放大电路，其特征在于：所述第一差动端与连接在栅地-阴地放大器的第一以及第二晶体管、连接在共基放大器的第三以及第四晶体管形成差动双联，所述第二差动端与连接在栅地-阴地放大器上的第五以及第六晶体管，以及连接在栅地-阴地放大器上的第七以及第八晶体管形成差动双联。
6.一种包含差动放大部的混频电路，其特征在于：包含差动放大部的混频电路包含以下几部分：具有规定负荷能力的第一负荷端及第二负荷端，以及差动放大部，混频电路部；主要差动放大部与辅助差动放大部构成了差动放大部，主要差动放大部，是为了增大与第一输入电压及第二输入电压的差，形成差动双联，包括在第一差动端及电源电压端子、接地端子之间串联的具有规定大小的电流驱动能力的稳定电源流；辅助差动放大部，是增大分别连接在上述第一负荷端、第二负荷端与接地之间的第三输入电压与第四输入电压的差，为形成差动双联准备第二差动端；以及
混频电路部包含第一混频电路部与第二混频电路部，第一混频电路部是由分别为第一、第二及第三端子准备的第一以及第二晶体管构成的，而第二混频电路部是由分别为第一、第二及第三端子准备的第三以及第四晶体管构成的；上述的第一混频电路部与第二混频电路部分别连接在上述第一负荷端、第二负荷端与差动放大部。
7.如权利要求6所述的包含差动放大部的混频电路，其特征在于：所述第一差动端与第一以及第二晶体管形成差动双联，第二差动端与第三以及第四晶体管形成差动双联。
8.如权利要求6所述的包含差动放大部的混频电路，其特征在于：所述第一差动端与第一以及第二晶体管形成差动双联，第二差动端与连接在栅地-阴地放大器上的第三以及第四晶体管，以及连接在栅地-阴地放大器上的第五以及第六晶体管形成差动双联。
9.如权利要求6所述的包含差动放大部的混频电路，其特征在于：所述第一差动端与连接在栅地-阴地放大器的第一以及第二晶体管、连接在栅地-阴地放大器第三以及第四晶体管形成差动双联，所述第二差动端与连接在栅地-阴地放大器上的第五以及第六晶体管形成差动双联。
10.如权利要求6所述的包含差动放大部的混频电路，其特征在于：所述第一差动端与连接在栅地-阴地放大器的第一以及第二晶体管、连接在栅地-阴地放大器的第三以及第四晶体管形成差动双联，第二差动端与连接在共基放大器上的第五以及第六晶体管，以及连接在共基放大器上的第七以及第八晶体管形成差动双联。
11如权利要求7-10中任一项所述的包含差动放大部的混频电路，其特征在于：所述第一差动端及第二差动端各自的晶体管分别是金属氧化物半导体场效应晶体管(MOSFET)或双极晶体管(BJT)。
12.一种双均衡混频电路，其特征在于，所述电路包含以下组成部分：分别具备负荷电阻的第一负荷端与第二负荷端；混频电路端，包含以下两部分：由具备第一，第二以及第三端子的第一，第二晶体管构成的第一混频电路部，由分别具备第一，第二以及第三端子的第三、第四晶体管构成的第二混频电路部；第一以及第三晶体管各自的第一端子和第二与第四晶体管各自的第一端子相互组合在一起连接到上述第一与第二负荷端，向第一至第四晶体管各自的第二端子输入局部振动信号；第一以及第二晶体管各自的第三端子和第三以及第四晶体管的各自的第三端子相互组合在一起连接在放大端上；以及
主要差动放大部：第五以及第六晶体管，第七以及第八晶体管分别组成差动双联的放大端；该放大端中，上述第五与第六晶体管组成差动双联，上述的第五以及第六晶体管各自具有第一、第二以及第三端子，并且各自的第一端子连接到开关端，各自的第二端子连接到输入端，各自的第三端子相互组合，串联连接在具有预定大小的电流驱动能力的稳定电流源上；
辅助差动放大部：上述的第七与第八晶体管组合成差动双联，且第七以及第八晶体管分别具备第一，第二以及第三端子，各自的第一端子都连接在开关端，各自的第二端子都连接在输入端，而各自的第三端子则分别接地。
13.如权利要求12所述的双极混频电路，其特征在于所述第一乃至第八晶体管是MOS晶体管或双极晶体管。
14.一种折皱栅地-阴地放大器混频电路，其特征在于：所述电路包含以下组成部分：向混频电路端供给偏压电流的第一与第二偏压电源；
混频电路端：包含以下三部分，由分别具有第一，第二以及第三端子的第一与第二晶体管构成的第一混频电路部，由分别具有第一，第二以及第三端子的第三与第四晶体管构成的第二混频电路部，第一至第四晶体管各自的第三端子连接在放大端，向第一至第四晶体管各自的第二端子输入局部振动信号，第一以及第三晶体管各自的第一端子，第二以及第四晶体管各自的第一端子相互组合连接到输出端；以及
主要差动放大部：第五以及第六晶体管，第七以及第八晶体管分别组成差动双联的放大端，该放大端中，上述第五与第六晶体管组成差动双联，上述第五以及第六晶体管各自具有第一，第二以及第三端子，并且各自的第一端子连接到混频电路端，各自的第二端子连接到了输入端，各自的第三端子相互组合串联连接在具有预定大小的电流驱动能力的稳定电流源上；
辅助差动放大部：上述的第七与第八晶体管组合成差动双联，上述的第七以及第八晶体管分别具备第一，第二以及第三端子，各自的第一端子都连接在混频电路端，各自的第二端子都连接在了输入端，而各自的第三端子则分别接地。
15.如权利要求14所述的一种折皱栅地-阴地放大器混频电路，其特征在于：所述第一乃至第四晶体管是PMOS晶体管或双极晶体管，所述第五乃至第八晶体管是MOS晶体管或者双极晶体管。
16.一种光导管折皱栅地-阴地放大器混频电路，其特征在于：所述电路包含以下组成部分：
第一负荷端与第二负荷端，其上受动元件感应器与电容器并联接续；
混频电路端：包含以下三部分，由分别具有第一，第二以及第三端子的第一与第二晶体管构成的第一混频电路部，由分别具有第一，第二以及第三端子的第三与第四晶体管构成的第二混频电路部，第一至第四晶体管各自的第三端子连接在放大端，向第一至第四晶体管各自的第二端子输入局部振动信号，第一以及第三晶体管各自的第一端子，第二以及第四晶体管各自的第一端子相互组合连接到输出端，以及
主要差动放大部：第五以及第六晶体管，第七以及第八晶体管分别组成差动双联的放大端，该放大端中，上述第五与第六晶体管组成差动双联，上述第五以及第六晶体管各自具有第一，第二以及第三端子，并且各自的第一端子连接到混频电路端，各自的第二端子连接到输入端，各自的第三端子相互组合、串联连接在具有预定大小的电流驱动能力的稳定电流源上；
辅助差动放大部：上述的第七与第八晶体管组合成差动双联，且第七以及第八晶体管分别具备第一，第二以及第三端子，各自的第一端子都连接在混频电路端，各自的第二端子都连接在输入端，而各自的第三端子则分别接地。
17.如权利要求16所述的一种光导管折皱栅地-阴地放大器混频电路，其特征在于：所述第一至第四晶体管是PMOS晶体管或双极晶体管，所述第五至第八晶体管是MOS晶体管或双极晶体管。
18.一种折皱栅地-阴地放大器混频电路，其特征在于：所述电路包含以下部分：
向混频电路端供给偏压电流的第一与第二偏压电源；
混频电路端包含以下三部分，由分别具有第一，第二以及第三端子的第一与第二晶体管构成的第一混频电路部，由分别具有第一，第二以及第三端子的第三与第四晶体管构成的第二混频电路部，向上述第一与第二混频电路部输入偏压电的稳定电流源，第一以及第三晶体管各自的第一端子，第二以及第四晶体管各自的第一端子相互组合连接到输出端，向第一至第四晶体管各自的第二端子输入局部振动信号，第一以及第二晶体管各自的第三端子相互结合连向放大端，第三与第四晶体管各自的第三端子相互组合连接到放大端；以及
主要差动放大部：第五以及第六晶体管，第七以及第八晶体管分别组成差动双联的放大端，该放大端中，上述第五与第六晶体管组成差动双联，上述第五以及第六晶体管各自具有第一，第二以及第三端子，并且各自的第一端子连接到混频电路端，各自的第二端子连接到输入端，各自的第三端子相互组合、串联连接在具有预定大小的电流驱动能力的稳定电流源上，以及
辅助差动放大部：上述的第七与第八晶体管组合成差动双联，上述的第七以及第八晶体管分别具备第一，第二以及第三端子，各自的第一端子都连接在混频电路端，各自的第二端子都连接在输入端，而各自的第三端子则分别接地。
19.如权利要求18所述的一种折皱栅地-阴地放大器混频电路，其特征在于：所述第一至第四晶体管是PMOS晶体管或双极晶体管，所述第五至第八晶体管是MOS晶体管或双极晶体管。
20.一种光导管折皱栅地-阴地放大器混频电路，其特征在于：所述电路包含以下组成部分：
第一负荷端与第二负荷端，其上受动元件感应器与电容器并联连接；
混频电路端：包含以下三部分，由分别具有第一，第二以及第三端子的第一与第二晶体管构成的第一混频电路部，由分别具有第一，第二以及第三端子的第三与第四晶体管构成的第二混频电路部，向上述第一与第二混频电路部输入偏压电的稳定电流源，第一以及第三晶体管各自的第一端子，第二以及第四晶体管各自的第一端子相互组合连接到输出端，向第一至第四晶体管各自的第二端子输入局部振动信号，第一以及第二晶体管各自的第三端子相互结合连向放大端，第三与第四晶体管各自的第三端子相互结合连向放大端；以及
主要差动放大部：第五以及第六晶体管，第七以及第八晶体管分别组成差动双联的放大端，该放大端中，上述第五与第六晶体管组成差动双联，上述的第五以及第六晶体管各自具有第一，第二以及第三端子，并且各自的第一端子连接到混频电路端，各自的第二端子连接到输入端，各自的第三端子相互组合、串联连接在具有预定大小的电流驱动能力的稳定电流源上；以及
辅助差动放大部：上述的第七与第八晶体管组合成差动双联，且上述的第七以及第八晶体管分别具备第一，第二以及第三端子，各自的第一端子都连接在混频电路端，各自的第二端子都连接在输入端，而各自的第三端子则分别接地。
21.如权利要求20所述的一种光导管折皱栅地-阴地放大器混频电路，其特征在于：所述第一至第四晶体管是PMOS晶体管或双极晶体管，所述第五至第八晶体管是MOS晶体管或双极晶体管。
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