JP3736024B2 - ダブルバランスドミキサ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、変調器、復調器などに使用されるダブルバランスドミキサに関する。
【０００２】
【従来の技術】
従来のダブルバランスドミキサの構成を、１組の差動増幅回路を用いてなるものを例に取り、図面を参照して説明する。
【０００３】
図５において、ダブルバランスドミキサ３００は、第１の信号入力端子１、第２の信号入力端子２、第３の信号入力端子３、第４の信号入力端子４と、第１の信号出力端子５、第２の信号出力端子６と、第１の電源端子７、第２の電源端子８、第３の電源端子９と、ダブルバランスドミキサ回路３１０と、差動増幅回路３２０と、定電流回路３３０と、バイアス回路３４０とを備えてなる。
【０００４】
第１の信号入力端子１と第２の信号入力端子２には、互いに位相が１８０度異なる（以下、互いに逆相と記す）ベースバンド信号（例えば、周波数ｆｂ＝５０ｋＨｚの正弦波）が入力される。第３の信号入力端子３と第４の信号入力端子４には、互いに逆相の２つのローカル信号（例えば、周波数ｆｌ＝１．５ＧＨｚの正弦波）が入力される。
【０００５】
ダブルバランスドミキサ回路３１０は、それぞれミキサとしての機能を有する４つの非線形素子であるＦＥＴＱ１２、Ｑ１３、Ｑ１４、Ｑ１５を含む。差動増幅回路３２０は２つのＦＥＴＱ１６、Ｑ１７を含む。定電流回路３３０はＦＥＴＱ１８を含む。バイアス回路３４０は差動増幅回路３２０に接続されている。差動増幅回路３２０と定電流回路３３０は直列に接続されており、ダブルバランスドミキサ回路３１０とともに第１の電源端子７より給電されている。
【０００６】
次いで動作を説明する。第１の信号入力端子１より入力されたベースバンド信号は、バイアス回路３４０を通り、差動増幅回路３２０のＦＥＴＱ１６のベースに入力される。一方、第２の信号入力端子２より入力された逆相のベースバンド信号は、バイアス回路３４０を通り、差動増幅回路３２０のＦＥＴＱ１７のベースに入力される。２つのＦＥＴＱ１６、Ｑ１７のドレイン・ソース間に流れる電流の和は、定電流回路３３０によって一定に規制されている。このためＦＥＴＱ１６、Ｑ１７のドレインからは互いに逆相の平衡信号が出力される。ＦＥＴＱ１６のドレインから出力された信号は、２つに分けられ、一方はダブルバランスドミキサ回路３１０を構成するＦＥＴＱ１２のソースに、他方は同じくＦＥＴＱ１３のソースにそれぞれ入力される。また、ＦＥＴＱ１７のドレインから出た信号は、２つに分けられ、一方はダブルバランスドミキサ回路３１０を構成するＦＥＴＱ１４のソースに、他方は同じくＦＥＴＱ１５のソースにそれぞれ入力される。
【０００７】
また、第３の信号入力端子３より入力されたローカル信号は、２つに分けられ、一方はダブルバランスドミキサ回路３１０を構成するＦＥＴＱ１２のゲートに、他方は同じくＦＥＴＱ１５のゲートにそれぞれ入力される。一方、第４の信号入力端子４より入力された、逆相のローカル信号は、２つに分けられ、一方はダブルバランスドミキサ回路３１０を構成するＦＥＴＱ１３のゲートに、他方は同じくＦＥＴＱ１４のゲートにそれぞれ入力される。
【０００８】
ダブルバランスドミキサ回路３１０を構成するＦＥＴＱ１２乃至Ｑ１５はそれぞれ、ソースに入力されるベースバンド信号と、ゲートに入力されるローカル信号とを混合し、ドレインから周波数（ｆｌ±ｆｂ）の側波帯成分を含む変調信号を出力する。ＦＥＴＱ１２とＱ１４のドレインから出力された変調信号は統合されて、第１の信号出力端子５を介して出力される。また、ＦＥＴＱ１３とＱ１５から出力された変調信号は統合されて、第２の信号出力端子６を介して出力される。
【０００９】
ＦＥＴＱ１２とＱ１３に入力される信号のうち、ベースバンド信号は同じ第１の信号入力端子１から入力された同相信号であり、また、ローカル信号は、それぞれ第３の信号入力端子３と第４の信号入力端子４から入力された逆相信号であるため、出力される変調信号は信号レベルが等しく、位相は互いに逆相になる。また、ＦＥＴＱ１４とＱ１５に入力される信号についても同様であり、ベースバンド信号は同じ第２の信号入力端子２から入力された同相信号であり、また、ローカル信号は、それぞれ第３の信号入力端子３と第４の信号入力端子４から入力された逆相信号であるため、出力される変調信号は信号レベルが等しく、位相は互いに逆相になる。
【００１０】
しかしながら、ダブルバランスドミキサ３００においては、電子部品一般に求められている低電圧動作および低消費電力が実現できないという問題点があった。すなわち、ダブルバランスドミキサ回路３１０は、差動増幅回路３２０および定電流回路３３０に直列に接続されており、ダブルバランスドミキサ３００を動作させるためには、ＦＥＴＱ１２乃至Ｑ１８の動作電圧に加えて、バイアス抵抗Ｒ１、Ｒ２およびチョーク抵抗Ｒ３、Ｒ４に電流が流れることにより発生する電圧降下を補填できるだけの電圧を第１の電源端子７に与える必要があるため、低電圧動作に対応できない。また、ダブルバランスドミキサ３００を動作させるには電流を必要とするため、低消費電力要求に対応できない。
【００１１】
そこで、本発明者は、このような問題点を解決し、低電圧動作が可能で、電力を消費しないミキサ装置を発明し、特願平７−１８９２２４号において開示した。このミキサ装置の構成を図６を用いて説明する。なお、同図において、図５と同一もしくは相当する部分には同一の符号を付し、その説明は省略する。
【００１２】
ダブルバランスドミキサ４００は、第１の信号入力端子１、第２の信号入力端子２、第３の信号入力端子３、第４の信号入力端子４と、第１の信号出力端子５、第２の信号出力端子６と、第１の電源端子７、第２の電源端子８、第３の電源端子９と、ダブルバランスドミキサ回路４１０と、差動増幅回路４２０と、定電流回路４３０と、バイアス回路４４０を備えている。
【００１３】
第１の信号入力端子１と第２の信号入力端子２には、互いに逆相のベースバンド信号が入力される。第３の信号入力端子３と第４の信号入力端子４には、互いに逆相の２つのローカル信号が入力される。
【００１４】
ダブルバランスドミキサ回路４１０は、それぞれミキサとしての機能を有する４つの非線形素子であるＦＥＴＱ１２、Ｑ１３、Ｑ１４、Ｑ１５を含む。差動増幅回路４２０は２つのＦＥＴＱ１６、Ｑ１７を含む。定電流回路４３０はＦＥＴＱ１８を含む。バイアス回路４４０は差動増幅回路４２０に接続されている。差動増幅回路４２０と定電流回路４３０は直列に接続されており、ダブルバランスドミキサ回路４１０とともに第１の電源端子７より給電されている。
【００１５】
次いで動作を説明する。第１の信号入力端子１より入力されたベースバンド信号は、バイアス回路４４０を通り、差動増幅回路４２０のＦＥＴＱ１６のベースに入力される。一方、第２の信号入力端子２より入力された逆相のベースバンド信号は、バイアス回路４４０を通り、差動増幅回路４２０のＦＥＴＱ１７に入力される。差動増幅回路４２０の２つのＦＥＴＱ１６、Ｑ１７のドレイン・ソース間に流れる電流の和は、定電流回路４３０によって一定に規制されている。このためＦＥＴＱ１６、Ｑ１７のドレインからは互いに逆相の平衡信号が出力される。ＦＥＴＱ１６のドレインから出力された信号は、２つに分けられ、一方はダブルバランスドミキサ回路４１０を構成するＦＥＴＱ１３のドレインに、他方は同じくＦＥＴＱ１５のドレインにそれぞれ入力される。またＦＥＴＱ１７のドレインから出た信号は、２つに分けられ、一方はダブルバランスドミキサ回路４１０を構成するＦＥＴＱ１２のドレインに、他方は同じくＦＥＴＱ１４のドレインにそれぞれ入力される。
【００１６】
また、第３の信号入力端子３より入力されたローカル信号は、２つに分けられ、一方はダブルバランスドミキサ回路４１０を構成するＦＥＴＱ１２のゲートに、他方は同じくＦＥＴＱ１５のゲートにそれぞれ入力される。一方、第４の信号入力端子４より入力された、逆相のローカル信号は、２つに分けられ、一方はダブルバランスドミキサ回路４１０を構成するＦＥＴＱ１３のゲートに、他方は同じくＦＥＴＱ１４のゲートにそれぞれ入力される。
【００１７】
ダブルバランスドミキサ回路４１０を構成するＦＥＴＱ１２乃至Ｑ１５はそれぞれ、ドレインに入力されるベースバンド信号と、ゲートに入力されるローカル信号とを混合し、ドレインから周波数（ｆｌ±ｆｂ）の側波帯成分を含む変調信号を出力する。ＦＥＴＱ１２とＱ１３のドレインから出力された変調信号は、それぞれ結合コンデンサＣ５、Ｃ６を経由して統合され、第１の信号出力端子５に出力される。また、ＦＥＴＱ１４とＱ１５から出力された変調信号は、それぞれ結合コンデンサＣ７、Ｃ８を経由して統合され、第２の信号出力端子６に出力される。
【００１８】
ＦＥＴＱ１２とＱ１３、Ｑ１４とＱ１５のドレインにはそれぞれ位相が逆相のベースバンド信号が入力されているので、結合コンデンサＣ５乃至Ｃ８は、変調信号に対してはローインピーダンス（短絡）、ベースバンド信号に対してはハイインピーダンス（開放）となる値に設定してあり、ベースバンド信号同士が打ち消し合うことを防いでいる。
【００１９】
ＦＥＴＱ１２とＱ１４に入力される信号のうち、ベースバンド信号は同じ第２の信号入力端子２から入力された同相信号であり、またローカル信号は、それぞれ第３の信号入力端子３と第４の信号入力端子４から入力された逆相信号であるため、出力される変調信号は信号レベルが等しく、位相は互いに逆相になる。ここで、ＦＥＴＱ１２とＱ１４を接続する経路に、変調信号の周波数でインピーダンスが大きくなるように、チョークインダクタＬ１、Ｌ３を付加している。これにより、ＦＥＴＱ１２とＱ１４のドレインが短絡することがなく、変調信号が互いに打ち消し合うことで出力が出なくなることが防止される。また、ＦＥＴＱ１３とＱ１５についても、同様の効果を得るためにチョークインダクタＬ２、Ｌ４を付加している。
【００２０】
【発明が解決しようとする課題】
上記ダブルバランスドミキサをＩＣ化する場合、チョークインダクタも含めてＩＣ化する必要がある。しかしチョークインダクタをＩＣに含めると、ＩＣのチップ面積が増大し、コストアップにつながるという問題があった。
【００２１】
そこで本発明では、ＩＣのチップ面積を増大させず、低コストのダブルバランスドミキサを提供することを目的とする。
【００２２】
【課題を解決するための手段】
請求項１に係る発明は、ベースバンド信号の入力と、変調出力の取り出しが、非線形素子の同じ端子に接続されるミキサを２組４個使用してダブルバランス構成にしたダブルバランスドミキサにおいて、
前記ベースバンド信号を低電流回路に接続される２組の差動増幅回路を用いて２組の平衡信号としたことを特徴とする。
【００２３】
請求項２に係る発明は、前記２組の差動増幅回路に必要な定電流回路を、１つの定電流回路で構成したことを特徴とする。
【００２４】
【発明の実施の形態】
以下、図面に基づいて本発明の実施例を説明する。図１は２組の差動増幅回路を用いたダブルバランスドミキサの構成を示す回路である。なお、同図において、従来のダブルバランスドミキサと同一もしくは相当する部分には同一の符号を付し、その説明は省略する。
【００２５】
ダブルバランスドミキサ１００は、第１の信号入力端子１、第２の信号入力端子２、第３の信号入力端子３、第４の信号入力端子４と、第１の信号出力端子５、第２の信号出力端子６と、第１の電源端子７、第２の電源端子８、第３の電源端子９と、ダブルバランスドミキサ回路１１０と、差動増幅回路１２０、１３０と、定電流回路１４０、１５０と、バイアス回路１６０を備えている。
【００２６】
第１の信号入力端子１、第２の信号入力端子２には、互いに逆相のベースバンド信号（例えば、周波数ｆｂ＝５０ｋＨｚの正弦波）が入力される。第３の信号入力端子３、第４の信号入力端子４には、互いに逆相の２つのローカル信号（例えば、周波数ｆｌ＝１．５ＧＨｚの正弦波）が入力される。
【００２７】
ダブルバランスドミキサ回路１１０は、４つの非線形素子であるＦＥＴＱ１乃至Ｑ４を含む。ここで、ＦＥＴＱ１乃至Ｑ４は従来と同様にそれぞれミキサとしての機能を有する。差動増幅回路１２０、１３０は、それぞれ２つずつのＦＥＴＱ５、Ｑ６、Ｑ７、Ｑ８を含む。定電流回路１４０、１５０は、それぞれＦＥＴＱ９、Ｑ１０を含む。差動増幅回路１２０と１３０にはバイアス回路１６０が接続されている。差動増幅回路１２０と定電流回路１４０、差動増幅回路１３０と定電流回路１５０はそれぞれ直列に接続されており、ダブルバランスドミキサ回路１１０とともに第１の電源端子７より給電されている。
【００２８】
続いて動作を説明する。第１の信号入力端子１より入力されたベースバンド信号は、バイアス回路１６０を通った後、２つに分けられ、一方は差動増幅回路１２０のＦＥＴＱ５を、他方は差動増幅回路１３０のＦＥＴＱ８を経由して、ダブルバランスドミキサ回路１１０を構成するＦＥＴＱ２、Ｑ４のドレインにそれぞれ入力される。一方、第２の信号入力端子２より入力された逆相のベースバンド信号は、バイアス回路１６０を通った後、２つに分けられ、一方は差動増幅回路１２０のＦＥＴＱ６を、他方は差動増幅回路１３０のＦＥＴＱ７を経由して、ダブルバランスドミキサ回路１１０を構成するＦＥＴＱ１、Ｑ３のドレインにそれぞれ入力される。
【００２９】
また第３の信号入力端子３より入力されたローカル信号は、２つに分けられ、一方はダブルバランスドミキサ回路１１０を構成するＦＥＴＱ１のゲートに、他方は同じくＦＥＴＱ４のゲートにそれぞれ入力される。一方、第４の信号入力端子４より入力された、逆相のローカル信号は、２つに分けられ、一方はダブルバランスドミキサ回路１１０を構成するＦＥＴＱ２のゲートに、他方は同じくＦＥＴＱ３のゲートにそれぞれ入力される。
【００３０】
ダブルバランスドミキサ回路１１０を構成するＦＥＴＱ１乃至Ｑ４はそれぞれ、ドレインに入力されるベースバンド信号と、ゲートに入力されるローカル信号とを混合し、ドレインから周波数（ｆｌ±ｆｂ）の側波帯成分を含む変調信号を出力する。ＦＥＴＱ１とＱ２のドレインから出力された変調信号は、それぞれ結合コンデンサＣ１、Ｃ２を経由して統合され、第１の信号出力端子５に出力される。また、ＦＥＴＱ３とＱ４から出力された変調信号は、それぞれ結合コンデンサＣ３、Ｃ４を経由して統合され、第２の信号出力端子６に出力される。
【００３１】
ＦＥＴＱ１とＱ２、Ｑ３とＱ４のドレインにはそれぞれ位相が逆相のベースバンド信号が入力されているので、結合コンデンサＣ１乃至Ｃ４は、変調信号に対してはローインピーダンス（短絡）、ベースバンド信号に対してはハイインピーダンス（開放）となる値に設定してあり、ベースバンド信号同士が打ち消し合うことを防いでいる。
【００３２】
このようにダブルバランスドミキサを構成することにより、ダブルバランスドミキサ回路１１０のＦＥＴＱ１乃至Ｑ４のドレインは、それぞれ差動増幅回路１２０、１３０に接続され、この際、差動増幅回路１２０、１３０の出力インピーダンスが大きいため、結果的にＦＥＴＱ１とＱ３、Ｑ２とＱ４を結ぶ経路のインピーダンスが高くなるもので、インピーダンスを大きくするためのチョークインダクタは不要になる。
【００３３】
図２に本発明の他の実施例を示す。図１との違いは、図１では２つの差動増幅回路１２０、１３０に対して、それぞれ定電流回路１４０、１５０を直列に接続していたのに対して、図２の実施例では、１つの定電流回路１７０を差動増幅回路１２０、１３０の接続点に接続して対応していることである。なお、図２において、他の回路構成は図１に示した構成と同じであり、図１と同一番号を付し、その説明は省略する。本実施例の回路によれば、図１の回路構成に比べ、回路部品の削減を図ることができ、ＩＣ化時の回路面積を減らすことができる。
【００３４】
ここで、実際にＩＣ化を実施した結果の一例を次に示す。図５の従来例をＩＣ化すると、チップ面積は、２．３０３ｍｍ×１．８６０ｍｍとなるのに対し、図１に示した回路例をＩＣ化すると、チップ面積は、１．２６４ｍｍ×１．２７７ｍｍとなり、面積は従来の４０％以下になる。
【００３５】
また、本願発明者は図３に示す試験回路を用いてダブルバランスドミキサの性能を試験した。この試験において、ベースバンド信号の条件は５０ｋＨｚ，３００ｍＶｐ−ｐ、ローカル信号の条件は１．５ＧＨｚ、−１５ｄＢｍとした。この結果、第１の信号出力端子５の出力のスペクトラム特性を図４に示す。図４において、α１、α２は変調信号内の必要な信号成分（ローカル信号周波数±ベースバンド信号周波数）を示し、β０は変調信号内の不要なローカル信号成分を示し、β１〜β８は不要な高調波成分を示している。このグラフからも明らかなように、必要な信号成分と不要な信号成分の差である不要波抑圧度が、３０ｄＢｃ以上の良好な結果が得られていることが分かる。
【００３６】
なお、上述の実施例では、非線形素子としてＦＥＴを使用していたが、バイポーラトランジスタなどの別の非線形素子を使用してもよい。
【００３７】
【発明の効果】
請求項１に係るダブルバランスドミキサによれば、２組の差動増幅回路を用いることで、ミキサを構成するＦＥＴ間のインピーダンスを高くしてＦＥＴ間の短絡を防止することができ、ダブルバランスドミキサ回路内にチョークインダクタを構成する必要が無くなり、ＩＣ化するときの面積を減らし、コストダウンを図ることが可能になる。
【００３８】
請求項２に係るダブルバランスドミキサによれば、定電流回路を１個減らすことができるもので、ダブルバランスドミキサ回路の部品点数を削減することができ、ＩＣ化するときの面積を減らし、コストダウンを図ることが可能になる。また、定電流回路を２個使用する場合に問題となる、２つの定電流回路間の特性差の影響が無くなり、回路の安定性が向上する。
【図面の簡単な説明】
【図１】本発明の一実施例にかかるダブルバランスドミキサの構成を示す回路図である。
【図２】本発明の他の実施例にかかるダブルバランスドミキサの構成を示す回路図である。
【図３】本発明の性能試験用の試験回路図である。
【図４】性能試験における第１の信号出力端子からの出力のスペクトラム特性を示す特性図である。
【図５】従来のダブルバランスドミキサの構成を示す回路図である。
【図６】従来の他のダブルバランスドミキサの構成を示す回路図である。
【符号の説明】
１００、２００…ダブルバランスドミキサ
１１０…ダブルバランスドミキサ回路
１２０、１３０…差動増幅回路
１４０、１５０、１７０…定電流回路
Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６、Ｑ７、Ｑ８、Ｑ９、Ｑ１０…ＦＥＴ
【発明の属する技術分野】
本発明は、変調器、復調器などに使用されるダブルバランスドミキサに関する。
【０００２】
【従来の技術】
従来のダブルバランスドミキサの構成を、１組の差動増幅回路を用いてなるものを例に取り、図面を参照して説明する。
【０００３】
図５において、ダブルバランスドミキサ３００は、第１の信号入力端子１、第２の信号入力端子２、第３の信号入力端子３、第４の信号入力端子４と、第１の信号出力端子５、第２の信号出力端子６と、第１の電源端子７、第２の電源端子８、第３の電源端子９と、ダブルバランスドミキサ回路３１０と、差動増幅回路３２０と、定電流回路３３０と、バイアス回路３４０とを備えてなる。
【０００４】
第１の信号入力端子１と第２の信号入力端子２には、互いに位相が１８０度異なる（以下、互いに逆相と記す）ベースバンド信号（例えば、周波数ｆｂ＝５０ｋＨｚの正弦波）が入力される。第３の信号入力端子３と第４の信号入力端子４には、互いに逆相の２つのローカル信号（例えば、周波数ｆｌ＝１．５ＧＨｚの正弦波）が入力される。
【０００５】
ダブルバランスドミキサ回路３１０は、それぞれミキサとしての機能を有する４つの非線形素子であるＦＥＴＱ１２、Ｑ１３、Ｑ１４、Ｑ１５を含む。差動増幅回路３２０は２つのＦＥＴＱ１６、Ｑ１７を含む。定電流回路３３０はＦＥＴＱ１８を含む。バイアス回路３４０は差動増幅回路３２０に接続されている。差動増幅回路３２０と定電流回路３３０は直列に接続されており、ダブルバランスドミキサ回路３１０とともに第１の電源端子７より給電されている。
【０００６】
次いで動作を説明する。第１の信号入力端子１より入力されたベースバンド信号は、バイアス回路３４０を通り、差動増幅回路３２０のＦＥＴＱ１６のベースに入力される。一方、第２の信号入力端子２より入力された逆相のベースバンド信号は、バイアス回路３４０を通り、差動増幅回路３２０のＦＥＴＱ１７のベースに入力される。２つのＦＥＴＱ１６、Ｑ１７のドレイン・ソース間に流れる電流の和は、定電流回路３３０によって一定に規制されている。このためＦＥＴＱ１６、Ｑ１７のドレインからは互いに逆相の平衡信号が出力される。ＦＥＴＱ１６のドレインから出力された信号は、２つに分けられ、一方はダブルバランスドミキサ回路３１０を構成するＦＥＴＱ１２のソースに、他方は同じくＦＥＴＱ１３のソースにそれぞれ入力される。また、ＦＥＴＱ１７のドレインから出た信号は、２つに分けられ、一方はダブルバランスドミキサ回路３１０を構成するＦＥＴＱ１４のソースに、他方は同じくＦＥＴＱ１５のソースにそれぞれ入力される。
【０００７】
また、第３の信号入力端子３より入力されたローカル信号は、２つに分けられ、一方はダブルバランスドミキサ回路３１０を構成するＦＥＴＱ１２のゲートに、他方は同じくＦＥＴＱ１５のゲートにそれぞれ入力される。一方、第４の信号入力端子４より入力された、逆相のローカル信号は、２つに分けられ、一方はダブルバランスドミキサ回路３１０を構成するＦＥＴＱ１３のゲートに、他方は同じくＦＥＴＱ１４のゲートにそれぞれ入力される。
【０００８】
ダブルバランスドミキサ回路３１０を構成するＦＥＴＱ１２乃至Ｑ１５はそれぞれ、ソースに入力されるベースバンド信号と、ゲートに入力されるローカル信号とを混合し、ドレインから周波数（ｆｌ±ｆｂ）の側波帯成分を含む変調信号を出力する。ＦＥＴＱ１２とＱ１４のドレインから出力された変調信号は統合されて、第１の信号出力端子５を介して出力される。また、ＦＥＴＱ１３とＱ１５から出力された変調信号は統合されて、第２の信号出力端子６を介して出力される。
【０００９】
ＦＥＴＱ１２とＱ１３に入力される信号のうち、ベースバンド信号は同じ第１の信号入力端子１から入力された同相信号であり、また、ローカル信号は、それぞれ第３の信号入力端子３と第４の信号入力端子４から入力された逆相信号であるため、出力される変調信号は信号レベルが等しく、位相は互いに逆相になる。また、ＦＥＴＱ１４とＱ１５に入力される信号についても同様であり、ベースバンド信号は同じ第２の信号入力端子２から入力された同相信号であり、また、ローカル信号は、それぞれ第３の信号入力端子３と第４の信号入力端子４から入力された逆相信号であるため、出力される変調信号は信号レベルが等しく、位相は互いに逆相になる。
【００１０】
しかしながら、ダブルバランスドミキサ３００においては、電子部品一般に求められている低電圧動作および低消費電力が実現できないという問題点があった。すなわち、ダブルバランスドミキサ回路３１０は、差動増幅回路３２０および定電流回路３３０に直列に接続されており、ダブルバランスドミキサ３００を動作させるためには、ＦＥＴＱ１２乃至Ｑ１８の動作電圧に加えて、バイアス抵抗Ｒ１、Ｒ２およびチョーク抵抗Ｒ３、Ｒ４に電流が流れることにより発生する電圧降下を補填できるだけの電圧を第１の電源端子７に与える必要があるため、低電圧動作に対応できない。また、ダブルバランスドミキサ３００を動作させるには電流を必要とするため、低消費電力要求に対応できない。
【００１１】
そこで、本発明者は、このような問題点を解決し、低電圧動作が可能で、電力を消費しないミキサ装置を発明し、特願平７−１８９２２４号において開示した。このミキサ装置の構成を図６を用いて説明する。なお、同図において、図５と同一もしくは相当する部分には同一の符号を付し、その説明は省略する。
【００１２】
ダブルバランスドミキサ４００は、第１の信号入力端子１、第２の信号入力端子２、第３の信号入力端子３、第４の信号入力端子４と、第１の信号出力端子５、第２の信号出力端子６と、第１の電源端子７、第２の電源端子８、第３の電源端子９と、ダブルバランスドミキサ回路４１０と、差動増幅回路４２０と、定電流回路４３０と、バイアス回路４４０を備えている。
【００１３】
第１の信号入力端子１と第２の信号入力端子２には、互いに逆相のベースバンド信号が入力される。第３の信号入力端子３と第４の信号入力端子４には、互いに逆相の２つのローカル信号が入力される。
【００１４】
ダブルバランスドミキサ回路４１０は、それぞれミキサとしての機能を有する４つの非線形素子であるＦＥＴＱ１２、Ｑ１３、Ｑ１４、Ｑ１５を含む。差動増幅回路４２０は２つのＦＥＴＱ１６、Ｑ１７を含む。定電流回路４３０はＦＥＴＱ１８を含む。バイアス回路４４０は差動増幅回路４２０に接続されている。差動増幅回路４２０と定電流回路４３０は直列に接続されており、ダブルバランスドミキサ回路４１０とともに第１の電源端子７より給電されている。
【００１５】
次いで動作を説明する。第１の信号入力端子１より入力されたベースバンド信号は、バイアス回路４４０を通り、差動増幅回路４２０のＦＥＴＱ１６のベースに入力される。一方、第２の信号入力端子２より入力された逆相のベースバンド信号は、バイアス回路４４０を通り、差動増幅回路４２０のＦＥＴＱ１７に入力される。差動増幅回路４２０の２つのＦＥＴＱ１６、Ｑ１７のドレイン・ソース間に流れる電流の和は、定電流回路４３０によって一定に規制されている。このためＦＥＴＱ１６、Ｑ１７のドレインからは互いに逆相の平衡信号が出力される。ＦＥＴＱ１６のドレインから出力された信号は、２つに分けられ、一方はダブルバランスドミキサ回路４１０を構成するＦＥＴＱ１３のドレインに、他方は同じくＦＥＴＱ１５のドレインにそれぞれ入力される。またＦＥＴＱ１７のドレインから出た信号は、２つに分けられ、一方はダブルバランスドミキサ回路４１０を構成するＦＥＴＱ１２のドレインに、他方は同じくＦＥＴＱ１４のドレインにそれぞれ入力される。
【００１６】
また、第３の信号入力端子３より入力されたローカル信号は、２つに分けられ、一方はダブルバランスドミキサ回路４１０を構成するＦＥＴＱ１２のゲートに、他方は同じくＦＥＴＱ１５のゲートにそれぞれ入力される。一方、第４の信号入力端子４より入力された、逆相のローカル信号は、２つに分けられ、一方はダブルバランスドミキサ回路４１０を構成するＦＥＴＱ１３のゲートに、他方は同じくＦＥＴＱ１４のゲートにそれぞれ入力される。
【００１７】
ダブルバランスドミキサ回路４１０を構成するＦＥＴＱ１２乃至Ｑ１５はそれぞれ、ドレインに入力されるベースバンド信号と、ゲートに入力されるローカル信号とを混合し、ドレインから周波数（ｆｌ±ｆｂ）の側波帯成分を含む変調信号を出力する。ＦＥＴＱ１２とＱ１３のドレインから出力された変調信号は、それぞれ結合コンデンサＣ５、Ｃ６を経由して統合され、第１の信号出力端子５に出力される。また、ＦＥＴＱ１４とＱ１５から出力された変調信号は、それぞれ結合コンデンサＣ７、Ｃ８を経由して統合され、第２の信号出力端子６に出力される。
【００１８】
ＦＥＴＱ１２とＱ１３、Ｑ１４とＱ１５のドレインにはそれぞれ位相が逆相のベースバンド信号が入力されているので、結合コンデンサＣ５乃至Ｃ８は、変調信号に対してはローインピーダンス（短絡）、ベースバンド信号に対してはハイインピーダンス（開放）となる値に設定してあり、ベースバンド信号同士が打ち消し合うことを防いでいる。
【００１９】
ＦＥＴＱ１２とＱ１４に入力される信号のうち、ベースバンド信号は同じ第２の信号入力端子２から入力された同相信号であり、またローカル信号は、それぞれ第３の信号入力端子３と第４の信号入力端子４から入力された逆相信号であるため、出力される変調信号は信号レベルが等しく、位相は互いに逆相になる。ここで、ＦＥＴＱ１２とＱ１４を接続する経路に、変調信号の周波数でインピーダンスが大きくなるように、チョークインダクタＬ１、Ｌ３を付加している。これにより、ＦＥＴＱ１２とＱ１４のドレインが短絡することがなく、変調信号が互いに打ち消し合うことで出力が出なくなることが防止される。また、ＦＥＴＱ１３とＱ１５についても、同様の効果を得るためにチョークインダクタＬ２、Ｌ４を付加している。
【００２０】
【発明が解決しようとする課題】
上記ダブルバランスドミキサをＩＣ化する場合、チョークインダクタも含めてＩＣ化する必要がある。しかしチョークインダクタをＩＣに含めると、ＩＣのチップ面積が増大し、コストアップにつながるという問題があった。
【００２１】
そこで本発明では、ＩＣのチップ面積を増大させず、低コストのダブルバランスドミキサを提供することを目的とする。
【００２２】
【課題を解決するための手段】
請求項１に係る発明は、ベースバンド信号の入力と、変調出力の取り出しが、非線形素子の同じ端子に接続されるミキサを２組４個使用してダブルバランス構成にしたダブルバランスドミキサにおいて、
前記ベースバンド信号を低電流回路に接続される２組の差動増幅回路を用いて２組の平衡信号としたことを特徴とする。
【００２３】
請求項２に係る発明は、前記２組の差動増幅回路に必要な定電流回路を、１つの定電流回路で構成したことを特徴とする。
【００２４】
【発明の実施の形態】
以下、図面に基づいて本発明の実施例を説明する。図１は２組の差動増幅回路を用いたダブルバランスドミキサの構成を示す回路である。なお、同図において、従来のダブルバランスドミキサと同一もしくは相当する部分には同一の符号を付し、その説明は省略する。
【００２５】
ダブルバランスドミキサ１００は、第１の信号入力端子１、第２の信号入力端子２、第３の信号入力端子３、第４の信号入力端子４と、第１の信号出力端子５、第２の信号出力端子６と、第１の電源端子７、第２の電源端子８、第３の電源端子９と、ダブルバランスドミキサ回路１１０と、差動増幅回路１２０、１３０と、定電流回路１４０、１５０と、バイアス回路１６０を備えている。
【００２６】
第１の信号入力端子１、第２の信号入力端子２には、互いに逆相のベースバンド信号（例えば、周波数ｆｂ＝５０ｋＨｚの正弦波）が入力される。第３の信号入力端子３、第４の信号入力端子４には、互いに逆相の２つのローカル信号（例えば、周波数ｆｌ＝１．５ＧＨｚの正弦波）が入力される。
【００２７】
ダブルバランスドミキサ回路１１０は、４つの非線形素子であるＦＥＴＱ１乃至Ｑ４を含む。ここで、ＦＥＴＱ１乃至Ｑ４は従来と同様にそれぞれミキサとしての機能を有する。差動増幅回路１２０、１３０は、それぞれ２つずつのＦＥＴＱ５、Ｑ６、Ｑ７、Ｑ８を含む。定電流回路１４０、１５０は、それぞれＦＥＴＱ９、Ｑ１０を含む。差動増幅回路１２０と１３０にはバイアス回路１６０が接続されている。差動増幅回路１２０と定電流回路１４０、差動増幅回路１３０と定電流回路１５０はそれぞれ直列に接続されており、ダブルバランスドミキサ回路１１０とともに第１の電源端子７より給電されている。
【００２８】
続いて動作を説明する。第１の信号入力端子１より入力されたベースバンド信号は、バイアス回路１６０を通った後、２つに分けられ、一方は差動増幅回路１２０のＦＥＴＱ５を、他方は差動増幅回路１３０のＦＥＴＱ８を経由して、ダブルバランスドミキサ回路１１０を構成するＦＥＴＱ２、Ｑ４のドレインにそれぞれ入力される。一方、第２の信号入力端子２より入力された逆相のベースバンド信号は、バイアス回路１６０を通った後、２つに分けられ、一方は差動増幅回路１２０のＦＥＴＱ６を、他方は差動増幅回路１３０のＦＥＴＱ７を経由して、ダブルバランスドミキサ回路１１０を構成するＦＥＴＱ１、Ｑ３のドレインにそれぞれ入力される。
【００２９】
また第３の信号入力端子３より入力されたローカル信号は、２つに分けられ、一方はダブルバランスドミキサ回路１１０を構成するＦＥＴＱ１のゲートに、他方は同じくＦＥＴＱ４のゲートにそれぞれ入力される。一方、第４の信号入力端子４より入力された、逆相のローカル信号は、２つに分けられ、一方はダブルバランスドミキサ回路１１０を構成するＦＥＴＱ２のゲートに、他方は同じくＦＥＴＱ３のゲートにそれぞれ入力される。
【００３０】
ダブルバランスドミキサ回路１１０を構成するＦＥＴＱ１乃至Ｑ４はそれぞれ、ドレインに入力されるベースバンド信号と、ゲートに入力されるローカル信号とを混合し、ドレインから周波数（ｆｌ±ｆｂ）の側波帯成分を含む変調信号を出力する。ＦＥＴＱ１とＱ２のドレインから出力された変調信号は、それぞれ結合コンデンサＣ１、Ｃ２を経由して統合され、第１の信号出力端子５に出力される。また、ＦＥＴＱ３とＱ４から出力された変調信号は、それぞれ結合コンデンサＣ３、Ｃ４を経由して統合され、第２の信号出力端子６に出力される。
【００３１】
ＦＥＴＱ１とＱ２、Ｑ３とＱ４のドレインにはそれぞれ位相が逆相のベースバンド信号が入力されているので、結合コンデンサＣ１乃至Ｃ４は、変調信号に対してはローインピーダンス（短絡）、ベースバンド信号に対してはハイインピーダンス（開放）となる値に設定してあり、ベースバンド信号同士が打ち消し合うことを防いでいる。
【００３２】
このようにダブルバランスドミキサを構成することにより、ダブルバランスドミキサ回路１１０のＦＥＴＱ１乃至Ｑ４のドレインは、それぞれ差動増幅回路１２０、１３０に接続され、この際、差動増幅回路１２０、１３０の出力インピーダンスが大きいため、結果的にＦＥＴＱ１とＱ３、Ｑ２とＱ４を結ぶ経路のインピーダンスが高くなるもので、インピーダンスを大きくするためのチョークインダクタは不要になる。
【００３３】
図２に本発明の他の実施例を示す。図１との違いは、図１では２つの差動増幅回路１２０、１３０に対して、それぞれ定電流回路１４０、１５０を直列に接続していたのに対して、図２の実施例では、１つの定電流回路１７０を差動増幅回路１２０、１３０の接続点に接続して対応していることである。なお、図２において、他の回路構成は図１に示した構成と同じであり、図１と同一番号を付し、その説明は省略する。本実施例の回路によれば、図１の回路構成に比べ、回路部品の削減を図ることができ、ＩＣ化時の回路面積を減らすことができる。
【００３４】
ここで、実際にＩＣ化を実施した結果の一例を次に示す。図５の従来例をＩＣ化すると、チップ面積は、２．３０３ｍｍ×１．８６０ｍｍとなるのに対し、図１に示した回路例をＩＣ化すると、チップ面積は、１．２６４ｍｍ×１．２７７ｍｍとなり、面積は従来の４０％以下になる。
【００３５】
また、本願発明者は図３に示す試験回路を用いてダブルバランスドミキサの性能を試験した。この試験において、ベースバンド信号の条件は５０ｋＨｚ，３００ｍＶｐ−ｐ、ローカル信号の条件は１．５ＧＨｚ、−１５ｄＢｍとした。この結果、第１の信号出力端子５の出力のスペクトラム特性を図４に示す。図４において、α１、α２は変調信号内の必要な信号成分（ローカル信号周波数±ベースバンド信号周波数）を示し、β０は変調信号内の不要なローカル信号成分を示し、β１〜β８は不要な高調波成分を示している。このグラフからも明らかなように、必要な信号成分と不要な信号成分の差である不要波抑圧度が、３０ｄＢｃ以上の良好な結果が得られていることが分かる。
【００３６】
なお、上述の実施例では、非線形素子としてＦＥＴを使用していたが、バイポーラトランジスタなどの別の非線形素子を使用してもよい。
【００３７】
【発明の効果】
請求項１に係るダブルバランスドミキサによれば、２組の差動増幅回路を用いることで、ミキサを構成するＦＥＴ間のインピーダンスを高くしてＦＥＴ間の短絡を防止することができ、ダブルバランスドミキサ回路内にチョークインダクタを構成する必要が無くなり、ＩＣ化するときの面積を減らし、コストダウンを図ることが可能になる。
【００３８】
請求項２に係るダブルバランスドミキサによれば、定電流回路を１個減らすことができるもので、ダブルバランスドミキサ回路の部品点数を削減することができ、ＩＣ化するときの面積を減らし、コストダウンを図ることが可能になる。また、定電流回路を２個使用する場合に問題となる、２つの定電流回路間の特性差の影響が無くなり、回路の安定性が向上する。
【図面の簡単な説明】
【図１】本発明の一実施例にかかるダブルバランスドミキサの構成を示す回路図である。
【図２】本発明の他の実施例にかかるダブルバランスドミキサの構成を示す回路図である。
【図３】本発明の性能試験用の試験回路図である。
【図４】性能試験における第１の信号出力端子からの出力のスペクトラム特性を示す特性図である。
【図５】従来のダブルバランスドミキサの構成を示す回路図である。
【図６】従来の他のダブルバランスドミキサの構成を示す回路図である。
【符号の説明】
１００、２００…ダブルバランスドミキサ
１１０…ダブルバランスドミキサ回路
１２０、１３０…差動増幅回路
１４０、１５０、１７０…定電流回路
Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６、Ｑ７、Ｑ８、Ｑ９、Ｑ１０…ＦＥＴ
Claims (2)
- ベースバンド信号の入力と、変調出力の取り出しが、非線形素子の同じ端子に接続されるミキサを２組４個使用してダブルバランス構成にしたダブルバランスドミキサにおいて、
前記ベースバンド信号を定電流回路に接続される２組の差動増幅回路を用いて２組の平衡信号としたことを特徴とするダブルバランスドミキサ。 - 前記２組の差動増幅回路に接続される定電流回路を、１つの定電流回路で構成したことを特徴とする請求項１に記載のダブルバランスドミキサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10625597A JP3736024B2 (ja) | 1996-04-26 | 1997-04-23 | ダブルバランスドミキサ |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8-107506 | 1996-04-26 | ||
| JP10750696 | 1996-04-26 | ||
| JP10625597A JP3736024B2 (ja) | 1996-04-26 | 1997-04-23 | ダブルバランスドミキサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1065452A JPH1065452A (ja) | 1998-03-06 |
| JP3736024B2 true JP3736024B2 (ja) | 2006-01-18 |
Family
ID=26446388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10625597A Expired - Fee Related JP3736024B2 (ja) | 1996-04-26 | 1997-04-23 | ダブルバランスドミキサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3736024B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100783492B1 (ko) | 2004-07-31 | 2007-12-11 | 인티그런트 테크놀로지즈(주) | 차동증폭회로 및 이를 포함한 믹서회로 |
| KR100679125B1 (ko) | 2006-03-14 | 2007-02-06 | 한양대학교 산학협력단 | 직접 변환 방식 주파수 혼합기 |
| US8198933B2 (en) * | 2008-02-18 | 2012-06-12 | Freescale Semiconductor, Inc. | Mixer circuit |
-
1997
- 1997-04-23 JP JP10625597A patent/JP3736024B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1065452A (ja) | 1998-03-06 |
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Legal Events
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|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040930 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051017 |
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| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
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