KR20060011742A - 선형성을 개선한 차동 증폭회로 및 믹서회로 - Google Patents

선형성을 개선한 차동 증폭회로 및 믹서회로 Download PDF

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Abstract

본 발명은 차동증폭회로의 선형성 개선에 관한 것이며, 더욱 상세하게는 메인 차동증폭부와 그의 선형성을 개선하기 위한 보조 차동증폭부를 갖는 차동증폭회로 및 그 차동증폭회로를 포함하는 믹서회로에 관한 것이다.
       본 발명에 따른 차동증폭회로는, 본 발명에 따른 차동증폭회로는, 소정의 저항값을 갖는 제1 부하단 및 제2 부하단, 제1 입력전압 및 제2 입력전압의 차를 증폭시키도록 차동쌍을 이루는 제1 차동단 및 전원전압 단자와 접지 단자 사이에 직렬 연결된 소정 크기의 전류구동능력을 갖는 정전류원을 포함하는 메인 차동증폭부; 및 상기 제1 부하단 및 제2 부하단과 접지 사이에 각각 연결되는 제3 입력전압과 제4 입력전압의 차를 증폭시키도록 차동쌍을 이루는 제2 차동단을 구비한 보조 차동증폭부;를 포함하여 이루어진다.
메인 차동증폭부, 보조 차동증폭부, 캐스코드, 폴디드 믹서

Description

선형성을 개선한 차동 증폭회로 및 믹서회로{Linearity improved Differential Amplifier Circuit And Mixer Circuit}
도 1은 본 발명에서 제안하고자 하는 차동증폭회로 중에서 전류 바이어스된 차동증폭회로의 차동 증폭부(Fully Differential Amplifier, FDA)를 도시한 것이다.
도 2는 본 발명에서 제안하고자 하는 차동증폭회로 중에서 전류 바이어스가 없는 차동증폭회로의 차동 증폭부(Pseudo Differential Amplifier, PDA)를 도시한 것이다.
도 3은 본 발명에 따른 차동증폭회로를 설명하기 위한 기본적인 구성을 갖는 회로도를 도시한 것이다.
도 4a는 도 1에 도시된 전류 바이어스된 차동증폭회로의 차동 증폭부 차동 증폭부 만을 구동시킬 경우의 전류 및 드레인 전류에 대한 게이트 전압의 1차 2차 3차 미분값(gm,gm',gm")을 도시한 그래프이다.
도 4b는 본 발명의 일실시예에 따른 메인 보조 차동 증폭부에서 바이어스 변화에 따른 gm"의 값의 변화를 도시한 것이다.
도 4c는 본 발명의 일실시예에 따른 보조 차동 증폭부에서 바이어스 변화에 따른 gm"의 값의 변화를 도시한 것이다.
도 5는 보조 증폭부와 메인 증폭부의 결합에 따른 선형성 개선를 보여주기 위한 그래프를 도시한 것이다.
도 6은 본 발명에 따른 차동 증폭 회로를 가지고 보조 차동 증폭부의 트랜지스터에 인가되는 바이어스를 조절하여 IIP3를 시뮬레이션한 결과을 도시한 것이다.
도 7은 본 발명의 일실시예에 따른 캐스코드 보조 차동증폭부를 갖는 차동증폭기를 설명하기 위해 도시한 것이다.
도 8은 본 발명의 일실시예 따른 캐스코드 보조 차동증폭부를 갖는 더블 밸런스 믹서회로를 도시한 것이다.
도 9는 본 발명의 일실시예 따른 차동증폭부를 갖는 폴디드 캐스코드 믹서회로를 도시한 것이다.
도 10은 본 발명의 일실시예 따른 차동증폭부를 갖는 LC-폴디드 캐스코드 믹서회로를 도시한 것이다.
도 11은 도 9에 도시된 폴디드 캐스코드 믹서회로에서 믹서단이 NMOS트랜지스터로 구성되는 경우의 회로 구성도이다.
도 12는 도 10에 도시된 LC-폴리드 캐스코드 믹서회로에서 믹서단이 NMOS트랜지스터로 구성되는 경우의 회로 구성도이다.
본 발명은 차동증폭회로에 관한 것이며, 더욱 상세하게는 선형성을 개선시킨 차동증폭회로 및 그 차동증폭회로를 포함하는 믹서회로에 관한 것이다. 
        Single ended 회로로 구성된 RF 회로는 SOC (System on a Chip) 과 같은 고집적 회로에서 signal coupling 이나 even order distortion 같은 문제에 취약한 문제가 있다. 따라서, 이러한 취약한 문제를 해결하기 위해 차동회로를 이용하고 있다. 즉, 차동회로는 CMRR(Common Mode Rejection Ratio) 와 IIP2 가 높아 앞서 논의한 문제점에 효과적이다.
        또한, RF 회로에서 선형성은 매우 중요한 요소인데 이는 증폭회로의 트랜스컨덕턴스의 2차 미분 계수(gm") 값과 매우 밀접한 관련이 있다.
본원의 출원인은 이러한 선형성을 향상시키기 위한 방법으로 2001년 “상보소자를 이용한 싱글엔드형 차동 회로”라는 명칭으로 국내 출원(국내 출원번호10-2001-0003277)한 바 있으며, 미국특허등록(US No. 6,693,493)을 받은 바 있다. 국내 출원번호10-2001-0003277 및 미국특허 No. 6,693,493은 트랜스컨덕턴스의 2차 미분계수(gm")를 보조 트랜지스터를 사용하여 상쇄시키는 방법이다.
그러나, 국내 출원번호10-2001-0003277 및 미국특허 No. 6,693,493에서 제안한 것은 single-ended 형태의 회로이다. “Second-Order Intermodulation Mechanisms in CMOS Downconverters, IEEE, J. of Solid State Circuits, vol. 38, No. 3 Mar. 2003, pp394-406”을 참조하면, 국내 출원번호10-2001-0003277 및 미국특허 No. 6,693,493에서 제안한 방법을 단순히 차동회로에 적용할 시에는 앞서 언급한 차동회로의 장점인 높은 CMRR 과 IIP2를 얻지 못하는 문제점이 있다는 것이 개시되어져 있다.
상기와 같은 문제점을 극복하기 위한 본 발명의 목적은 차동회로의 장점인 CMRR 이나 IIP2를 크게하면서도, IIP3를 개선할 수 있는 차동증폭회로를 제공하는 데 있다.
본 발명의 다른 목적은, 차동 회로의 장점을 살리면서 선형성을 개선할 수 있는 믹서 회로를 구현할 수 있는 차동증폭회로를 제공하는 데 있다.
본 발명에 따른 차동증폭회로는, 소정의 저항값을 갖는 제1 부하단 및 제2 부하단, 제1 입력전압 및 제2 입력전압의 차를 증폭시키도록 차동쌍을 이루는 제1 차동단 및 전원전압 단자와 접지 단자 사이에 직렬 연결된 소정 크기의 전류구동능력을 갖는 정전류원을 포함하는 메인 차동증폭부; 및 상기 제1 부하단 및 제2 부하단과 접지 사이에 각각 연결되는 제3 입력전압과 제4 입력전압의 차를 증폭시키도록 차동쌍을 이루는 제2 차동단을 구비한 보조 차동증폭부;를 포함하여 이루어진다.
이에 의하면, 메인 차동증폭부의 gm"의 negative value를 보조 차동증폭부의 gm"의 positive value로 상쇄시켜 gm" 값을 최소화 시켜 선형성을 개선시킨 차동증폭회로를 구현하는 것이 가능하게 된다. 또한, 이와함께 메인 차동증폭부와 보조 차동증폭부를 결합한 차동증폭회로를 사용하여 상기와 같은 장점을 가지면서 차동 동작을 문제없이 수행할 수 있게 된다. 또한, 보조 차동증폭부만을 캐스코드로 구성한 차동증폭회로, 메인 차동증폭부만을 캐스코드로 구성한 차동증폭회로, 보조 차동증폭부 및 메인 차동증폭부를 캐스코드로 구성한 차동증폭회로로 구현할 수 있게 된다.
또한, 본 발명에 따른 믹서회로는, 소정의 저항값을 갖는 제1 부하저항과 제1 입력전압이 입력되는 제1 트랜지스터가 직렬 연결되며, 소정의 저항값을 갖는 제2 부하저항과 제2 입력전압이 입력되는 제2 트랜지스터가 직렬 연결되고, 소정 크기의 전류구동능력을 갖는 정전류원이 전원전압 단자와 접지 단자 사이에 직렬 연결되는 메인 차동증폭부, 및 상기 제1 부하저항과 제1 트랜지스터 간의 임의의 노드와 접지 단자 사이에 연결되며 제3 입력전압이 입력되는 제3 트랜지스터와, 상기 제2 부하저항과 제2 트랜지스터 간의 임의의 노드와 접지 단자 사이에 연결되며 제4 입력전압이 입력되는 제4 트랜지스터를 구비한 보조 차동증폭부을 포함하여 구성되는 차동증폭부; 및 제1, 제2 및 제3 단자를 각각 구비하는 제1 및 제2 트랜지스터로 구성되는 제1 회로부, 제1 , 제2  및 제3 단자를 각각 구비하는 제3 및 제4 트랜지스터로 구성되는 제2 회로부를 포함하고 상기 증폭단에 연결되는 믹서단;를 포함하여 이루어진다.
이에 의하면, 본 발명에 따른 차동증폭회로를 믹서회로에 구현하여 증폭단의 선형성을 개선시킨 믹서회로를 구현하는 것이 가능하게 된다.
또한, 본 발명에 따른 믹서회로는, 부하저항을 각각 구비하는 제1 부하단 및 제2 부하단; 제1, 제2 및 제3 단자를 구비하는 제1 및 제2 트랜지스터로 구성되는 제1 믹서부, 제1 , 제2  및 제3 단자를 구비하는 제3 및 제4 트랜지스터로 구성되는 제2 믹서부를 포함하며, 제1 및 제3 트랜지스터 각각의 제1 단자 및 제2 및 제4 트랜지스터 각각의 제1 단자는 커플되어 상기 제1 및 제2 부하단에 연결되고, 제1 내지 제4 트랜지스터 각각의 제2 단자에 국부발진신호가 입력되며, 제1 및 제2 트랜지스터 각각의 제3 단자 및 제3 및 제4 트랜지스터 각각의 제3 단자는 커플되어 증폭단에 연결되는 믹서단; 및 제5 및 제6 트랜지스터 및 제7 및 제8 트랜지스터가 각각 차동쌍을 이루는 증폭단을 포함하되, 상기 증폭단은, 상기 제5 및 제6 트랜지스터가 차동쌍을 이루며, 상기 제5 및 제6 트랜지스터 각각은 제1, 제2 및 제3 단자를 구비하고, 각각의 제1 단자은 스위칭단에 연결되며, 각각의 제2 단자은 입력단에 연결되고, 각각의 제3 단자 커플되어 소정 크기의 전류구동능력을 갖는 정전류원에 직렬 연결되는 메인 차동증폭부; 및 상기 제7 및 제8 트랜지스터가 차동쌍을 이루며, 상기 제7 및 제8 트랜지스터 각각은 제1, 제2 및 제3 단자를 구비하고, 각각의 제1 단자는 스위칭단에 연결되며, 각각의 제2 단자는 입력단에 연결되고, 각각의 제3 단자는 접지되는 보조 차동증폭부;를 포함하여 이루어진다.
이에 의하면, 본 발명에 따른 차동증폭회로를 믹서회로에 구현하여 증폭단의 선형성을 개선시킨 더블 밸런스 믹서회로를 구현하는 것이 가능하게 된다.
또한, 본 발명에 따른 믹서회로는, 믹서단에 바이어스 전류를 공급하기 위한 제1 및 제2 바이어스 전류원; 각각 제1, 제2 및 제3 단자를 구비하는 제1 및 제2 트랜지스터로 구성되는 제1 믹서부 및 각각 제1 , 제2  및 제3 단자를 구비하는 제3 및 제4 트랜지스터로 구성되는 제2 믹서부를 포함하며, 제1 내지 제4 트랜지스터 각각의 제3 단자는 증폭단에 연결되고, 각각의 제2 단자에 국부발진신호가 입력되며,  제1 및 제3 트랜지스터 각각의 제1 단자 및 제2 및 제4 트랜지스터 각각의 제 1 단자는 커플되어 출력단에 연결되는 믹서단; 및 제5 및 제6 트랜지스터 및 제7 및 제8 트랜지스터가 각각 차동쌍을 이루는 증폭단을 포함하되,  상기 증폭단은, 상기 제5 및 제6 트랜지스터가 차동쌍을 이루며, 상기 제5 및 제6 트랜지스터 각각은 제1, 제2 및 제3 단자를 구비하고, 각각의 제1 단자은 믹서단에 연결되며, 각각의 제2 단자은 입력단에 연결되고, 각각의 제3 단자 커플되어 소정 크기의 전류구동능력을 갖는 정전류원에 직렬 연결되는 메인 차동증폭부; 및 상기 제7 및 제8 트랜지스터가 차동쌍을 이루며, 상기 제7 및 제8 트랜지스터 각각은 제1, 제2 및 제3 단자를 구비하고, 각각의 제1 단자는 믹서단에 연결되며, 각각의 제2 단자는 입력단에 연결되고, 각각의 제3 단자는 접지되는 보조 차동증폭부;를 포함하여 이루어진다.
이에 의하면, 본 발명에 따른 차동증폭회로를 믹서회로에 구현하여 증폭단의선형성을 개선시킨 폴디드 캐스코드 믹서회로를 구현하는 것이 가능하게 되며, 상기 제1 내지 제4 트랜지스터는 PMOS로 구현하는 것이 바람직하다.
또한, 본 발명에 따른 믹서회로는, 수동소자 인덕터와 캐패시터가 병렬로 접속되는 제1 부하단 및 제2 부하단; 각각 제1, 제2 및 제3 단자를 구비하는 제1 및 제2 트랜지스터로 구성되는 제1 믹서부 및 각각 제1 , 제2  및 제3 단자를 구비하는 제3 및 제4 트랜지스터로 구성되는 제2 믹서부를 포함하며, 제1 내지 제4 트랜지스터 각각의 제3 단자는 증폭단에 연결되고, 각각의 제2 단자에 국부발진신호가 입력되며,  제1 및 제3 트랜지스터 각각의 제1 단자 및 제2 및 제4 트랜지스터 각각의 제1 단자는 커플되어 출력단에 연결되는 믹서단; 및  제5 및 제6 트랜지스터 및 제7 및 제8 트랜지스터가 각각 차동쌍을 이루는 증폭단을 포함하되, 상기 증폭단은, 상기 제5 및 제6 트랜지스터가 차동쌍을 이루며, 상기 제5 및 제6 트랜지스터 각각은 제1, 제2 및 제3 단자를 구비하고, 각각의 제1 단자은 믹서단에 연결되며, 각각의 제2 단자은 입력단에 연결되고, 각각의 제3 단자 커플되어 소정 크기의 전류구동능력을 갖는 정전류원에 직렬 연결되는 메인 차동증폭부; 및 상기 제7 및 제8 트랜지스터가 차동쌍을 이루며, 상기 제7 및 제8 트랜지스터 각각은 제1, 제2 및 제3 단자를 구비하고, 각각의 제1 단자는 믹서단에 연결되며, 각각의 제2 단자는 입력단에 연결되고, 각각의 제3 단자는 접지되는 보조 차동증폭부;를 포함하여 이루어진다.
이에 의하면, 본 발명에 따른 차동증폭회로를 믹서회로에 구현하여 증폭단의 선형성을 개선시킨 LC-폴리드 캐스코드 믹서회로를 구현하는 것이 가능하게 되며, 상기 제1 내지 제4 트랜지스터는 PMOS로 구현하는 것이 바람직하다.
또한, 본 발명에 따른 믹서회로는, 믹서단에 바이어스 전류를 공급하기 위한 제1 및 제2 바이어스 전류원; 각각 제1, 제2 및 제3 단자를 구비하는 제1 및 제2 트랜지스터로 구성되는 제1 믹서부, 각각 제1 , 제2  및 제3 단자를 구비하는 제3 및 제4 트랜지스터로 구성되는 제2 믹서부 및 상기 제1 믹서부 및 제2 믹서부에 바이어스를 인가하기 위한 정전류원을 포함하며, 제1 및 제3 트랜지스터 각각의 제1 단자 및 제2 및 제4 트랜지스터 각각의 제1 단자는 커플되어 출력단에 연결되고, 제1 내지 제4 트랜지스터 각각의 제2 단자에는 국부발진신호가 입력되며,  제1 및 제2 트랜지스터 각각의 제3단자는 커플되어 증폭단에 연결되고 제3 및 제4 트랜지 스터 각각의 제3 단자는 커플되어 증폭단에 연결되는 믹서단; 및 제5 및 제6 트랜지스터 및 제7 및 제8 트랜지스터가 각각 차동쌍을 이루는 증폭단을 포함하되, 상기 증폭단은, 상기 제5 및 제6 트랜지스터가 차동쌍을 이루며, 상기 제5 및 제6 트랜지스터 각각은 제1, 제2 및 제3 단자를 구비하고, 각각의 제1 단자은 믹서단에 연결되며, 각각의 제2 단자은 입력단에 연결되고, 각각의 제3 단자 커플되어 소정 크기의 전류구동능력을 갖는 정전류원에 직렬 연결되는 메인 차동증폭부; 및 상기 제7 및 제8 트랜지스터가 차동쌍을 이루며, 상기 제7 및 제8 트랜지스터 각각은 제1, 제2 및 제3 단자를 구비하고, 각각의 제1 단자는 믹서단에 연결되며, 각각의 제2 단자는 입력단에 연결되고, 각각의 제3 단자는 접지되는 보조 차동증폭부;를 포함하여 이루어진다.
또한, 본 발명에 따른 믹서회로는, 수동소자 인덕터와 캐패시터가 병렬로 접속되는 제1 부하단 및 제2 부하단; 각각 제1, 제2 및 제3 단자를 구비하는 제1 및 제2 트랜지스터로 구성되는 제1 믹서부, 각각 제1 , 제2  및 제3 단자를 구비하는 제3 및 제4 트랜지스터로 구성되는 제2 믹서부 상기 제1 믹서부 및 제2 믹서부에 바이어스를 인가하기 위한 정전류원을 포함하며, 제1 및 제3 트랜지스터 각각의 제1 단자 및 제2 및 제4 트랜지스터 각각의 제1 단자는 커플되어 출력단에 연결되고, 제1 내지 제4 트랜지스터 각각의 제2 단자에는 국부발진신호가 입력되며,  제1 및 제2 트랜지스터 각각의 제3단자는 커플되어 증폭단에 연결되고 제3 및 제4 트랜지스터 각각의 제3 단자는 커플되어 증폭단에 연결되는 믹서단; 및 제5 및 제6 트랜지스터 및 제7 및 제8 트랜지스터가 각각 차동쌍을 이루는 증폭단을 포함하되, 상 기 증폭단은, 상기 제5 및 제6 트랜지스터가 차동쌍을 이루며, 상기 제5 및 제6 트랜지스터 각각은 제1, 제2 및 제3 단자를 구비하고, 각각의 제1 단자은 믹서단에 연결되며, 각각의 제2 단자은 입력단에 연결되고, 각각의 제3 단자 커플되어 소정 크기의 전류구동능력을 갖는 정전류원에 직렬 연결되는 메인 차동증폭부; 및 상기 제7 및 제8 트랜지스터가 차동쌍을 이루며, 상기 제7 및 제8 트랜지스터 각각은 제1, 제2 및 제3 단자를 구비하고, 각각의 제1 단자는 믹서단에 연결되며, 각각의 제2 단자는 입력단에 연결되고, 각각의 제3 단자는 접지되는 보조 차동증폭부;를 포함하여 이루어진다.
이하에서는 본 발명에 따른 차동증폭회로의 기본 구성을 설명하고, 이러한 기본 구성을 활용한 실시예를 구체적으로 설명한다.
또한, 이하의 설명에서는 MOSFET을 중심으로 설명하고자 한다. 그러나, 본 발명의 정신은 MOSFET 뿐만 아니라 증폭기로 사용될 수 있는 바이폴라 정션 트랜지스터에도 적용할 수 있다. 따라서, 비록 본 명세서에서는 MOSFET을 중심으로 설명하지만, 본 발명의 개념과 범위가 MOSFET으로 한정되는 것은 아니다.
도 1은 본 발명에서 제안하고자 하는 차동증폭회로 중에서 전류 바이어스된 차동증폭회로의 차동 증폭부(Fully Differential Amplifier, FDA)를 도시한 것이다.
도시된 바와 같이, 차동 증폭부는 제1 및 제2 부하 저항(R11, R12), 제1 및 제2 NMOS 트랜지스터(MN11, MN12), 및 바이어스 전류 소오스(Ibias)를 포함한다. 일반적으로 차동증폭기에 있어서, 제1 및 제2 부하저항(R11, R12)는 동일한 저항값 을 가지며, 제1 및 제2 NMOS 트랜지스터(MN11, MN12)는 동일한 특성을 갖도록 설정된다.  제1 및 제2 NMOS 트랜지스터(MN11, MN12) 각각의 게이트에는 제1 및 제2 입력전압(Vin+, Vin-)이 인가되며, 차동증폭기는 입력 전압의 차를 증폭하게 된다.
도 2는 본 발명에서 제안하고자 하는 차동증폭회로 중에서 전류 바이어스가 없는 차동증폭회로의 차동 증폭부(Pseudo Differential Amplifier, PDA)를 도시한 것이다.
도시된 바와 같이, 차동 증폭부는 제1 및 제2 부하 저항(R21, R22) 및 제1 및 제2 NMOS 트랜지스터(MN21, MN22)를 포함한다. 도 1에 도시된 차동증폭회로의 차동증폭부와 마찬가지로, 제1 및 제2 부하저항(R11, R12)는 동일한 저항값을 가지며, 제1 및 제2 NMOS 트랜지스터(MN21, MN22)는 동일한 특성을 갖도록 설정된다. 제1 및 제2 NMOS 트랜지스터(MN21, MN22) 각각의 게이트에는 제1 및 제2 입력전압(Vin+, Vin-)이 인가되며, 차동증폭기는 입력 전압의 차를 증폭하게 된다.
도 3은 본 발명에 따른 차동증폭회로를 설명하기 위한 기본적인 구성을 갖는 회로도를 도시한 것이다.
도 3에 도시된 바와 같이, 본 발명에 따른 차동증폭회로는 상기 도 1에 도시된 전류 바이어스된 차동증폭회로의 차동 증폭부(FDA)를 메인 차동증폭부로 사용하고, 도 2에 도시된 전류 바이어스가 없는 차동증폭회로의 차동 증폭부(PDA)를 보조 차동증폭부로하여 병렬로 결합시킨 형태를 갖는다.
제1 및 제2 부하 저항(R31, R32), 제1 및 제2 NMOS 트랜지스터(MN31, MN32), 및 바이어스 전류 소오스(Ibias)를 포함하는 메인 차동 증폭부(31) 및 제3 및 제4 NMOS 트랜지스터(MN33, MN34)를 포함하는 보조 차동 증폭부(32)을 갖는다.
메인 차동 증폭부(31)는 제1 부하저항(R31)과 제1 트랜지스터(MN31)이 직렬 연결되며, 제2 부하저항(R32)와 제2 트랜지스터(MN32)가 직렬 연결된다. 제1 및 제2 트랜지스터(MN31, MN32)는 제1 및 제2 부하저항(R31, R32)에 의해 각각 내부 공급 전압(Vdd)에 연결되고, 차동 모드로 동작하기 위한 전류원(Ibias)이 상기 제1 및 제2 트랜지스터(MN31, MN32)의 소오스와 기준전위 GND 간에 연결되어 있다. 
또한, 제1 트랜지스터(MN31)의 게이트에는 제1 입력전압(Vin+)이 입력되며, 제2 트랜지스터(MN32)의 게이트에는 제2 입력전압(Vin-)이 입력되어, 두 입력간의 차에 해당하는 전압을 출력한다.
보조 차동 증폭부(32)는 제3 및 제4 트랜지스터(MN33, MN34)를 가진다. 제3 트랜지스터(MN33)의 드레인는 제1 트랜지스터(MN31)의 드레인과 공유하며, 소오스는 기준전위 GND와 연결되며, 제4 트랜지스터(MN34)의 드레인는 제2 트랜지스터(MN32)의 드레인과 공유하며, 소오스는 기준전위 GND와 연결된다.  제3 및 제4 트랜지스터(MN33, MN34)의 게이트에는 각각 제1 및 제2 입력전압(Vin+, Vin-)이 입력되며, 바이어스 전압(Vbias)이 인가된다.
이하, 본 발명의 일실시에 따른 회로의 동작 특성을 도 3 내지 도 6를 참조하여 설명한다.
먼저, 메인 차동 증폭부로 사용된 전류원이 있는 차동회로 (Fully differential amplifier, FDA)와 와 보조 차동 증폭부로 사용된 전류원이 없는 차동회로 (Pseudo differential amplifier, PDA)에 있어서의 차동회로의 장점인 IIP2 와 CMRR과 관련한 특성을 살펴보면, 메인 차동 증폭부(31)에는 바이어스 전류 소오스(Ibias)가 동상(common mode) 신호에는 무한대의 피드백을 걸어주고, 차동(differentail mode) 신호에는 가상 접지로 작용을 하기 때문에 CMRR(Common Mode Rejection Ratio)와 IIP2(Input 2nd Intercept Point)가 비교적 높게 나타난다. 반면에, 보조 차동 증폭부에는 바이어스 전류 소오스 Ibias가 존재하지 않기 때문에 메인 차동 증폭부와는 달리 CMRR이 낮고 IIP2 또한 낮게 나타나게 된다.
메인 차동 증폭부(31) 만의 증폭회로를 구동시킬 경우, 전류(I) 및 드레인 전류에 대한 게이트 전압의 1차 2차 3차 미분값(gm,gm',gm")가 도 4a에 도시되어 있다.
특히, 드레인 전류에 대한 게이트 전압의 3차 미분값(gm")의 크기는 3차 왜곡 신호(IMD3, 3rd order inter-modulation distortion)와 밀접한 관련이 있는 값이며, gm"의 크기가 작을수록 선형성(IIP3)이 향상된다.
그러나, 도 4b에 도시된 바와 같이, 사용하고자 하는 바이어스 영역에서 IP3의 특성을 좌우하는 gm"의 값이 음의 값(negative value)로 나타나고 있다.
메인 차동 증폭부(31) 구조에서는 gm"의 음의 값을 전류원 Ibias를 변화시키는 방법으로는 양의 값(positive value)으로 변환할 수 없으며, 다만, 전류원 Ibias를 변화시킴에 의해 gm"의 크기만을 변환시킬 수 있을 뿐이다. 따라서, gm"의 음의 값을 양의 값으로 변환하기 위해서, 보조 차동 증폭부(32)을 이용하게 된다.
도 4c는 본 발명의 일실시예에 따른 보조 차동 증폭부에서 바이어스 변화에 따른 gm"의 값의 변화를 도시한 것이다.
도 4c에 도시된 바와 같이, 보조 차동 증폭부에 바이어스 전압을 변화시킴으로 인해 gm"의 음의 값을 양의 값으로 만들어 줄 수 있음을 알 수 있다.
도 3으로 돌아가서, 본 발명의 일실시예 따른 차동 증폭 회로는 메인 차동 증폭부(31)와 보조 차동 증폭부(32)가 병렬로 구성되게 함으로써, 메인 차동 증폭부(31)의 gm"의 음의 값을 보조 증폭부(32)의 gm"의 양의 값으로 상쇄시켜 gm"를 무시할 수 있는 값으로 만들어 줄 수 있게된다.  또한, 보조 차동 증폭부(32)의 제3 및 제4 트랜지스터 MN33, MN34에는 전류가 거의 흐르지 않으므로 이득(gain)이 존재하지 않으며, 따라서 CMRR은 메인 차동 증폭부(31)에 의해 좌우되는 동작을 수행하므로, CMRR이 높으며 이로 인하여 IIP2 역시 높으므로, 차동증폭회로의 장점을 살리면서 선형성을 개선시킬 수 있게 된다.
도 5는 보조 증폭부와 메인 증폭부의 결합에 따른 트랜스 컨덕턴스의 2차 미분 계수(gm") 상쇄를 통한 선형성 개선를 보여주기 위한 그래프를 도시한 것이다.
도 5에 도시된 바와 같이, 보조 증폭부(510)에서의 gm"특성과 메인 증폭부(520)의 gm"특성의 합의 결과가 본 발명에 따른 차동증폭부(530)에서의 상쇄되어 선형화된 구간으로 나타나는 것을 알 수 있다.    
도 6은 본 발명에 따른 차동 증폭 회로를 가지고 보조 차동 증폭부의 트랜지스터 MN33, MN34에 인가되는 바이어스를 조절하여 IIP3를 시뮬레이션한 결과을 도시한 것이다.
도시된 바와 같이, 바이어스가 없는 경우에는 IIP3의 값이 -1.315dBm 이고, 바이어스 값이 60인 경우에는 IIP3가 9.917dBm, 바이어스 값이 145인 경우에는 IIP3가 11.720dBm으로 전체적으로 10dB 정도 개선시킬 수 있다.
도 7은 본 발명의 일실시예에 따른 캐스코드 보조 차동증폭부를 갖는 차동증폭기를 설명하기 위해 도시한 것이다.
도시된 바와 같이, 본 발명에 따른 차동증폭회로는 전류 바이어스된 메인 차동 증폭부와 전류 바이어스가 없는 보조 캐스코드 차동 증폭부를 병렬로 결합시킨 형태를 갖는다.
메인 차동 증폭부(71)는 제1 및 제2 부하 저항(R71, R72), 제1 및 제2 NMOS 트랜지스터(MN71, MN72), 및 바이어스 전류 소오스(Ibias)를 포함한다.
보조 캐스코드 차동 증폭부(72)는 캐스코드 연결된 제3 트랜지스터(MN73) 및 제4 트랜지스터(MN74)를 포함하는 제1 회로부 및 캐스코드 연결된 제5 트랜지스터(MN75) 및 제6 트랜지스터(MN76)를 포함하는 제2 회로부로 구성된다. 제1 회로부(73)와 제2 회로부(74)는 차동쌍을 이루며, 제3 및 제5 트랜지스터(MN73, MN75)의 게이트는 GND에 연결되고, 제4 및 제6 트랜지스터(MN74, MN76)의 게이트에는 바이어스 전압(Vbias)dl 인가된다.
메인 차동 증폭부(71)는 제1 부하저항(R71)과 제1 트랜지스터(MN71)가 직렬 연결되며, 제2 부하저항(R72)와 제2 트랜지스터(MN72)가 직렬 연결된다. 제1 및 제2 트랜지스터(MN71, MN72)는 제1 및 제2 부하저항(R71, R72)에 의해 각각 내부 공급 전압(Vdd)에 연결되고, 차동 모드로 동작하기 위한 전류원(Ibias)가 상기 제1 및 제2 트랜지스터(MN71, MN72)의 소오스와 기준전위 GND 간에 연결되어 있다. 
또한, 제1 트랜지스터(MN71)의 게이트에는 제1 입력전압(Vin+)이 입력되며, 제2 트랜지스터(MN72)의 게이트에는 제2 입력전압(Vin-)이 입력된다. 차동증폭기는 입력 전압의 차를 증폭하게 된다.
보조 캐스코드 차동증폭부(72)의 캐스코드 증폭기는 트랜지스터의 게이트와 드레인간의 밀러 커패시턴스(Miller capacitance)가 감소된다. 이에 따라, 증폭기의 주파수 특성이 개선되고, 트랜지스터 드레인측에서 취하는 출력 저항이 증가된다. 이에 따라, 드레인측에 부하를 접속하여 획득할 수 있는 이득이 증가된다.
또한, 메인 차동 증폭부(71)와 보조 캐스코드 차동 증폭부(72)가 병렬로 구성되게 함으로써, 메인 차동 증폭부(71)의 gm"의 음의 값을 보조 캐스코드 증폭부(72)의 gm"의 양의 값으로 상쇄시켜 gm"를 무시할 수 있는 값으로 만들어 줄 수 있게된다. 또한, 보조 캐스코드 차동 증폭부(72)의 제3 내지 제6 트랜지스터(MN73 내지 MN74)에는 전류가 거의 흐르지 않으므로 이득이 존재하지 않으며, 따라서 CMRR은 메인 차동 증폭부(71)에 의해 좌우되는 동작을 수행하므로, CMRR이 높으며 이로 인하여 IIP2 역시 높게 되고, 차동증폭회로의 장점을 살리면서 선형성을 개선시킬 수 있게 된다.
도 7에 도시된 캐스코드 보조 차동증폭부를 갖는 차동증폭회로와 마찬가지로, 메인 차동증폭부를 캐스코드로 구성하여 차동증폭회로를 구성하는 것도 가능하며, 보조 차동증폭부와 메인 차동증폭부를 캐스코드로 구성하여 차동증폭회로를 구성하는 것도 가능한 것은 물론이다.
도 8은 본 발명의 일실시예 따른 캐스코드 보조 차동증폭부를 갖는 더블 밸 런스 믹서회로를 도시한 것이다.
더블 밸런스 믹서회로는 부하단(81), 믹서단(82) 및 증폭단(83)으로 구성된다.
부하단(81)는 부하저항(R81, R82)를 구비하며, 각각의 부하저항(R81, R82)는 믹서단(82)에 연결된다.
믹서단(82)는 제1 및 제2 트랜지스터(MN81, MN82)가 차동쌍을 이루는 제1 믹서부와 제3 및 제4 트랜지스터(MN83, MN84)가 차동쌍을 이루는 제2 믹서부를 포함한다. 제1 내지 제 4 트랜지스터(MN81, MN82, MN83, MN84)의 게이트에는 국부발진신호(LO+, LO-)가 각각 입력되며, 제1 및 제2 트랜지스터(MN81, MN82)의 소오스 및 제3 및 제4 트랜지스터(MN83, MN84)의 소오스는 각각 커플되어 증폭단에 연결된다.
증폭단(83)은 제5 및 제6 트랜지스터(MN85, MN86)가 차동쌍을 이루고, 제5 및 제6 트랜지스터(MN85, MN86)의 소오스와 GND간에 연결되는 전류원(Ibias)으로 이루어지는 메인 차동증폭부(83a)와 제7 및 제8 트랜지스터(MN87, MN88)가 차동쌍을 이루는 보조 차동증폭부(83b)로 구성된다.
메인 차동증폭부(83a)의 제5 및 제6 트랜지스터(MN85, MN86)의 게이트에는 입력신호(위상이 반전된 신호; RF+, RF-)가 각각 입력되며, 보조 차동증폭부(83b)의 제7 및 제8 트랜지스터(MN87, MN88)의 게이트에는 보조 차동증폭부(83b) 바이어스 전류원(Ibias)이 인가된다.   
여기서, 증폭단에서 증폭된 RF신호를 국부발진신호(LO+, LO-)와 믹싱하여 중간주파수 신호(IF+, IF-)를 출력단으로 출력하게 된다.
상기와 같은 구성에 의하여 이득등의 다른 이익들을 변화시키지 않으면서 IIP3를 개선시키는 효과를 가져오는 믹서회로를 구성하는 것이 가능하게 된다.
도 9는 본 발명의 일실시예 따른 차동증폭부를 갖는 폴디드 캐스코드 믹서회로를 도시한 것이다.
폴디드 캐스코드 믹서회로는 부하단(91), 믹서단(92) 및 증폭단(93)으로 구성된다.
부하단(91)는 바이어스 전류원(Ibias1, Ibias2)을 포함하며, 노드(N91, N92)에 연결된다.
노드(N91, N92)에는 믹서단(92)과 증폭단(93)이 연결된다.
믹서단(92)는 제1 및 제2 트랜지스터(MP91, MP92)가 차동쌍을 이루는 제1 믹서부(92a)와 제3 및 제4 트랜지스터(MP93, MP94)가 차동쌍을 이루는 제2 믹서부(92b)를 포함한다.
제1 내지 제 4 트랜지스터(MP91, MP92, MP93, MP94)의 게이트에는 국부발진신호(LO+, LO-)가 입력되며, 제1 및 제3 트랜지스터(MP91, MP93)의 드레인 및 제2 및 제4 트랜지스터(MP92, MP94)의 드레인은 각각 커플되어 GND에 연결되고, 제1 및 제2 트랜지스터(MP91, MP92)의 소오스 및 제3 및 제4 트랜지스터(MP93, MP94)의 소오스는 각각 커플되어 노드(N91, N92)에 연결된다.
여기서, 상기 제1 내지 제 4 트랜지스터(MP91, MP92, MP93, MP94)는 PMOS 트랜지스터인 것이 바람직하다.
증폭단(93)의 구조는 도 8에 도시된 더블 밸런스 믹서의 증폭단(83)의 구조 와 동일하므로 이하에서는 설명을 생략하기로 한다.
도 8과 마찬가지로, 증폭단에서 증폭된 RF신호를 국부발진신호(LO+, LO-)와 믹싱하여 중간주파수 신호(IF+, IF-)를 출력하게 되며, 상기와 같은 구성에 의하여 이득 등의 다른 이익들을 변화시키지 않으면서 IIP3를 개선시키는 효과를 가져오는 폴디드 캐스코드 믹서회로를 구성하는 것이 가능하게 된다.
도 10은 본 발명의 일실시예 따른 차동증폭부를 갖는 LC-폴디드 캐스코드 믹서회로를 도시한 것이다.
LC-폴디드 캐스코드 믹서회로는 부하단(101), 믹서단(102) 및 증폭단(103)으로 구성되며, 부하단(101)는 수동소자 인덕터(L101) 및 캐패시터(C101)가 병렬로 연결된 제1 부하단(101a) 및 수동소자 인덕터(L102) 및 캐패시터(C102)가 병렬로 연결된 제2 부하단(101b)으로 구성된다. 믹서단(102) 및 증폭단(103)은 도 9에 도시된 믹서단(92) 및 증폭단(93)의 구조와 동일하므로 이하에서는 설명을 생략하기로 한다. 
도 11은 도 9에 도시된 폴디드 캐스코드 믹서회로에서 믹서단이 NMOS트랜지스터로 구성되는 경우의 회로 구성도이며, 도 12는 도 10에 도시된 LC-폴디드 캐스코드 믹서회로에서 믹서단이 NMOS트랜지스터로 구성되는 경우의 회로 구성도이다.
도 11 에 도시된 폴디드 캐스코드 믹서회로는 제1 및 제2 믹서부(112a, 112b)를 NMOS 트랜지스터(MN111, MN112, MN113, MN114)로 구성하며, 이에 따라 제1 및 제2 믹서부(112a, 112b) 각각에는 바이어스를 위한 정전류원(Ibias3, Ibias4)이 연결된다. 이외에는 도 9에 도시된 폴디드 캐스코드 믹서회로와 동일한 구성을 가 지며, 그 작용 및 효과도 동일하다.
도 12 에 도시된 LC-폴디드 캐스코드 믹서회로는 제1 및 제2 믹서부(122a, 122b)를 NMOS 트랜지스터(MN121, MN122, MN123, MN124)로 구성하며, 이에 따라 제1 및 제2 믹서부(122a, 122b) 각각에는 바이어스를 위한 정전류원(Ibias3, Ibias4)이 연결된다. 이외에는 도 10에 도시된 LC-폴디드 캐스코드 믹서회로와 동일한 구성을 가지며, 그 작용 및 효과도 동일하다.
본 발명에 따른 차동증폭회로는 차동회로의 장점인 CMRR 이나 IIP2를 크게할 수 있고, IIP3를 개선할 수 있게 된다.
또한, 본 발명에 따른 차동증폭부를 구비한 믹서 회로에도 적용이 가능하여 차동 회로의 장점을 살리면서 선형성을 개선할 수 있는 믹서 회로를 구현할 수 있게 된다.

Claims (22)

  1. 소정의 저항값을 갖는 제1 부하단 및 제2 부하단,
    제1 입력전압 및 제2 입력전압의 차를 증폭시키도록 차동쌍을 이루는 제1 차동단 및 전원전압 단자와 접지 단자 사이에 직렬 연결된 소정 크기의 전류구동능력을 갖는 정전류원을 포함하는 메인 차동증폭부; 및
    상기 제1 부하단 및 제2 부하단과 접지 사이에 각각 연결되는 제3 입력전압과 제4 입력전압의 차를 증폭시키도록 차동쌍을 이루는 제2 차동단을 구비한 보조 차동증폭부;
          를 포함하여 구성되는 것을 특징으로 하는 차동증폭회로.
  2. 제1항에 있어서,
    상기 제1 차동단은 제1 및 제2 트랜지스터가 차동쌍을 이루며, 제2 차동단은 제3 및 제4 트랜지스터가 차동쌍을 이루는 것을 특징으로 하는 차동증폭회로.
  3. 제1항에 있어서,
    상기 제1 차동단은 제1 및 제2 트랜지스터가 차동쌍을 이루며, 제2 차동단은 캐스코드 연결된 제3 및 제4 트랜지스터와 캐스코드 연결된 제5 및 제6 트랜지스터가 차동쌍을 이루는 것을 특징으로 하는 차동증폭회로.
  4. 제1항에 있어서,
    상기 제1 차동단은 캐스코드 연결된 제1 및 제2 트랜지스터와 캐스코드 연결된 제3 및 제4 트랜지스터가 차동쌍을 이루며, 제2 차동단은 제5 및 제6 트랜지스터가 차동쌍을 이루는 것을 특징으로 하는 차동증폭회로.
  5. 제1항에 있어서,
    상기 제1 차동단은 캐스코드 연결된 제1 및 제2 트랜지스터와 캐스코드 연결된 제3 및 제4 트랜지스터가 차동쌍을 이루며, 제2 차동단은 캐스코드 연결된 제5 및 제6 트랜지스터와 캐스코드 연결된 제7 및 제8 트랜지스터가 차동쌍을 이루는 것을 특징으로 하는 차동증폭회로.
  6. 제1항에 있어서,
    상기 제1 차동단은 캐스코드 연결된 제1 및 제2 트랜지스터와 캐스코드 연결된 제3 및 제4 트랜지스터가 차동쌍을 이루며, 제2 차동단은 캐스코드 연결된 제5 및 제6 트랜지스터와 캐스코드 연결된 제7 및 제8 트랜지스터가 차동쌍을 이루는 것을 특징으로 하는 차동증폭회로.
  7. 소정의 부하능력을 갖는 제1 부하단 및 제2 부하단;
    제1 입력전압 및 제2 입력전압의 차를 증폭시키도록 차동쌍을 이루는 제1 차동단 및 전원전압 단자와 접지 단자 사이에 직렬 연결된 소정 크기의 전류구동능력 을 갖는 정전류원을 포함하는 메인 차동증폭부, 및 상기 제1 부하단 및 제2 부하단과 접지 사이에 각각 연결되는 제3 입력전압과 제4 입력전압의 차를 증폭시키도록 차동쌍을 이루는 제2 차동단을 구비한 보조 차동증폭부를 포함하는 차동증폭부; 및
    제1, 제2 및 제3 단자를 각각 구비하는 제1 및 제2 트랜지스터로 구성되는 제1 믹서부, 제1 , 제2  및 제3 단자를 각각 구비하는 제3 및 제4 트랜지스터로 구성되는 제2 믹서부를 포함하고, 상기 제1 믹서부 및 제2 믹서부는 각각 상기 제1 부하단 및 제2 부하단과 차동증폭부 사이에 연결되는 믹서부;
    를 포함하여 이루어지는 차동증폭부를 포함하는 믹서회로.       
  8. 제7항에 있어서,
    상기 제1 차동단은 제1 및 제2 트랜지스터가 차동쌍을 이루며, 제2 차동단은 제3 및 제4 트랜지스터가 차동쌍을 이루는 것을 특징으로 하는 차동증폭부를 포함하는 믹서회로.
  9. 제7항에 있어서,
    상기 제1 차동단은 제1 및 제2 트랜지스터가 차동쌍을 이루며, 제2 차동단은 캐스코드 연결된 제3 및 제4 트랜지스터와 캐스코드 연결된 제5 및 제6 트랜지스터가 차동쌍을 이루는 것을 특징으로 하는 차동증폭부를 포함하는 믹서회로.
  10. 제7항에 있어서,
    상기 제1 차동단은 캐스코드 연결된 제1 및 제2 트랜지스터와 캐스코드 연결된 제3 및 제4 트랜지스터가 차동쌍을 이루며, 제2 차동단은 제5 및 제6 트랜지스터가 차동쌍을 이루는 것을 특징으로 하는 차동증폭부를 포함하는 믹서회로.
  11. 제7항에 있어서,
    상기 제1 차동단은 캐스코드 연결된 제1 및 제2 트랜지스터와 캐스코드 연결된 제3 및 제4 트랜지스터가 차동쌍을 이루며, 제2 차동단은 캐스코드 연결된 제5 및 제6 트랜지스터와 캐스코드 연결된 제7 및 제8 트랜지스터가 차동쌍을 이루는 것을 특징으로 하는 차동증폭부를 포함하는 믹서회로.
  12. 제8항 내지 제11항 중 어느 한 항에 있어서,
    상기 제1 차동단 및 제2 차동단을 이루는 각각의 트랜지스터는 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET) 또는 바이폴라 정션 트랜지스터(BJT)인 것을 특징으로 하는 차동증폭부를 포함하는 믹서회로.
  13. 부하저항을 각각 구비하는 제1 부하단 및 제2 부하단;
    제1, 제2 및 제3 단자를 구비하는 제1 및 제2 트랜지스터로 구성되는 제1 믹서부, 제1 , 제2  및 제3 단자를 구비하는 제3 및 제4 트랜지스터로 구성되는 제2 믹서부를 포함하며, 제1 및 제3 트랜지스터 각각의 제1 단자 및 제2 및 제4 트랜지스터 각각의 제1 단자는 커플되어 상기 제1 및 제2 부하단에 연결되고, 제1 내지 제4 트랜지스터 각각의 제2 단자에 국부발진신호가 입력되며, 제1 및 제2 트랜지스터 각각의 제3 단자 및 제3 및 제4 트랜지스터 각각의 제3 단자는 커플되어 증폭단에 연결되는 믹서단; 및
    제5 및 제6 트랜지스터 및 제7 및 제8 트랜지스터가 각각 차동쌍을 이루는 증폭단을 포함하되,
    상기 증폭단은,
    상기 제5 및 제6 트랜지스터가 차동쌍을 이루며, 상기 제5 및 제6 트랜지스터 각각은 제1, 제2 및 제3 단자를 구비하고, 각각의 제1 단자은 스위칭단에 연결되며, 각각의 제2 단자은 입력단에 연결되고, 각각의 제3 단자 커플되어 소정 크기의 전류구동능력을 갖는 정전류원에 직렬 연결되는 메인 차동증폭부; 및
    상기 제7 및 제8 트랜지스터가 차동쌍을 이루며, 상기 제7 및 제8 트랜지스터 각각은 제1, 제2 및 제3 단자를 구비하고, 각각의 제1 단자는 스위칭단에 연결되며, 각각의 제2 단자는 입력단에 연결되고, 각각의 제3 단자는 접지되는 보조 차동증폭부;
    를 포함하여 구성되는 것을 특징으로 하는 더블 밸런스 믹서회로.
  14. 제13항에 있어서,
    상기 제1 내지 제8 트랜지스터는 MOS 트랜지스터 또는 바이폴라 정션 트랜지스터인 것을 특징으로 하는 더블 밸런스 믹서회로.
  15. 믹서단에 바이어스 전류를 공급하기 위한 제1 및 제2 바이어스 전류원;
    각각 제1, 제2 및 제3 단자를 구비하는 제1 및 제2 트랜지스터로 구성되는 제1 믹서부 및 각각 제1 , 제2  및 제3 단자를 구비하는 제3 및 제4 트랜지스터로 구성되는 제2 믹서부를 포함하며, 제1 내지 제4 트랜지스터 각각의 제3 단자는 증폭단에 연결되고, 각각의 제2 단자에 국부발진신호가 입력되며,  제1 및 제3 트랜지스터 각각의 제1 단자 및 제2 및 제4 트랜지스터 각각의 제1 단자는 커플되어 출력단에 연결되는 믹서단; 및
    제5 및 제6 트랜지스터 및 제7 및 제8 트랜지스터가 각각 차동쌍을 이루는 증폭단을 포함하되,
    상기 증폭단은,
    상기 제5 및 제6 트랜지스터가 차동쌍을 이루며, 상기 제5 및 제6 트랜지스터 각각은 제1, 제2 및 제3 단자를 구비하고, 각각의 제1 단자은 믹서단에 연결되며, 각각의 제2 단자은 입력단에 연결되고, 각각의 제3 단자 커플되어 소정 크기의 전류구동능력을 갖는 정전류원에 직렬 연결되는 메인 차동증폭부; 및
    상기 제7 및 제8 트랜지스터가 차동쌍을 이루며, 상기 제7 및 제8 트랜지스터 각각은 제1, 제2 및 제3 단자를 구비하고, 각각의 제1 단자는 믹서단에 연결되며, 각각의 제2 단자는 입력단에 연결되고, 각각의 제3 단자는 접지되는 보조 차동증폭부;
    를 포함하여 구성되는 것을 특징으로 하는 폴디드 캐스코드 믹서회로.
  16. 제15항에 있어서,
    상기 제1 내지 제4 트랜지스터는 PMOS 트랜지스터 또는 바이폴라 정션 트랜지스터이고, 상기 제5 내지 제8 트랜지스터는 MOS 트랜지스터 또는 바이폴라 정션 트랜지스터인 것을 특징으로 하는 폴디드 캐스코드 믹서회로.
  17. 수동소자 인덕터와 캐패시터가 병렬로 접속되는 제1 부하단 및 제2 부하단;
    각각 제1, 제2 및 제3 단자를 구비하는 제1 및 제2 트랜지스터로 구성되는 제1 믹서부 및 각각 제1 , 제2  및 제3 단자를 구비하는 제3 및 제4 트랜지스터로 구성되는 제2 믹서부를 포함하며, 제1 내지 제4 트랜지스터 각각의 제3 단자는 증폭단에 연결되고, 각각의 제2 단자에 국부발진신호가 입력되며,  제1 및 제3 트랜지스터 각각의 제1 단자 및 제2 및 제4 트랜지스터 각각의 제1 단자는 커플되어 출력단에 연결되는 믹서단; 및
    제5 및 제6 트랜지스터 및 제7 및 제8 트랜지스터가 각각 차동쌍을 이루는 증폭단을 포함하되,
    상기 증폭단은,
    상기 제5 및 제6 트랜지스터가 차동쌍을 이루며, 상기 제5 및 제6 트랜지스터 각각은 제1, 제2 및 제3 단자를 구비하고, 각각의 제1 단자은 믹서단에 연결되며, 각각의 제2 단자은 입력단에 연결되고, 각각의 제3 단자 커플되어 소정 크기의 전류구동능력을 갖는 정전류원에 직렬 연결되는 메인 차동증폭부; 및
    상기 제7 및 제8 트랜지스터가 차동쌍을 이루며, 상기 제7 및 제8 트랜지스 터 각각은 제1, 제2 및 제3 단자를 구비하고, 각각의 제1 단자는 믹서단에 연결되며, 각각의 제2 단자는 입력단에 연결되고, 각각의 제3 단자는 접지되는 보조 차동증폭부;
    를 포함하여 구성되는 것을 특징으로 하는 LC-폴디드 캐스코드 믹서회로.
  18. 제17항에 있어서,
    상기 제1 내지 제4 트랜지스터는 PMOS 트랜지스터 또는 바이폴라 정션 트랜지스터이고, 상기 제5 내지 제8 트랜지스터는 MOS 트랜지스터 또는 바이폴라 정션 트랜지스터인 것을 특징으로 하는 LC-폴디드 캐스코드 믹서회로.
  19. 믹서단에 바이어스 전류를 공급하기 위한 제1 및 제2 바이어스 전류원;
    각각 제1, 제2 및 제3 단자를 구비하는 제1 및 제2 트랜지스터로 구성되는 제1 믹서부, 각각 제1 , 제2  및 제3 단자를 구비하는 제3 및 제4 트랜지스터로 구성되는 제2 믹서부 및 상기 제1 믹서부 및 제2 믹서부에 바이어스를 인가하기 위한 정전류원을 포함하며, 제1 및 제3 트랜지스터 각각의 제1 단자 및 제2 및 제4 트랜지스터 각각의 제1 단자는 커플되어 출력단에 연결되고, 제1 내지 제4 트랜지스터 각각의 제2 단자에는 국부발진신호가 입력되며,  제1 및 제2 트랜지스터 각각의 제3단자는 커플되어 증폭단에 연결되고 제3 및 제4 트랜지스터 각각의 제3 단자는 커플되어 증폭단에 연결되는 믹서단; 및
    제5 및 제6 트랜지스터 및 제7 및 제8 트랜지스터가 각각 차동쌍을 이루는 증폭단을 포함하되,
    상기 증폭단은,
    상기 제5 및 제6 트랜지스터가 차동쌍을 이루며, 상기 제5 및 제6 트랜지스터 각각은 제1, 제2 및 제3 단자를 구비하고, 각각의 제1 단자은 믹서단에 연결되며, 각각의 제2 단자은 입력단에 연결되고, 각각의 제3 단자 커플되어 소정 크기의 전류구동능력을 갖는 정전류원에 직렬 연결되는 메인 차동증폭부; 및
    상기 제7 및 제8 트랜지스터가 차동쌍을 이루며, 상기 제7 및 제8 트랜지스터 각각은 제1, 제2 및 제3 단자를 구비하고, 각각의 제1 단자는 믹서단에 연결되며, 각각의 제2 단자는 입력단에 연결되고, 각각의 제3 단자는 접지되는 보조 차동증폭부;
    를 포함하여 구성되는 것을 특징으로 하는 폴디드 캐스코드 믹서회로.
  20. 제19항에 있어서,
    상기 제1 내지 제4 트랜지스터는 PMOS 트랜지스터 또는 바이폴라 정션 트랜지스터이고, 상기 제5 내지 제8 트랜지스터는 MOS 트랜지스터 또는 바이폴라 정션 트랜지스터인 것을 특징으로 하는 폴디드 캐스코드 믹서회로.
  21. 수동소자 인덕터와 캐패시터가 병렬로 접속되는 제1 부하단 및 제2 부하단;
    각각 제1, 제2 및 제3 단자를 구비하는 제1 및 제2 트랜지스터로 구성되는 제1 믹서부, 각각 제1 , 제2  및 제3 단자를 구비하는 제3 및 제4 트랜지스터로 구 성되는 제2 믹서부 상기 제1 믹서부 및 제2 믹서부에 바이어스를 인가하기 위한 정전류원을 포함하며, 제1 및 제3 트랜지스터 각각의 제1 단자 및 제2 및 제4 트랜지스터 각각의 제1 단자는 커플되어 출력단에 연결되고, 제1 내지 제4 트랜지스터 각각의 제2 단자에는 국부발진신호가 입력되며,  제1 및 제2 트랜지스터 각각의 제3단자는 커플되어 증폭단에 연결되고 제3 및 제4 트랜지스터 각각의 제3 단자는 커플되어 증폭단에 연결되는 믹서단; 및
    제5 및 제6 트랜지스터 및 제7 및 제8 트랜지스터가 각각 차동쌍을 이루는 증폭단을 포함하되,
    상기 증폭단은,
    상기 제5 및 제6 트랜지스터가 차동쌍을 이루며, 상기 제5 및 제6 트랜지스터 각각은 제1, 제2 및 제3 단자를 구비하고, 각각의 제1 단자은 믹서단에 연결되며, 각각의 제2 단자은 입력단에 연결되고, 각각의 제3 단자 커플되어 소정 크기의 전류구동능력을 갖는 정전류원에 직렬 연결되는 메인 차동증폭부; 및
    상기 제7 및 제8 트랜지스터가 차동쌍을 이루며, 상기 제7 및 제8 트랜지스터 각각은 제1, 제2 및 제3 단자를 구비하고, 각각의 제1 단자는 믹서단에 연결되며, 각각의 제2 단자는 입력단에 연결되고, 각각의 제3 단자는 접지되는 보조 차동증폭부;
    를 포함하여 구성되는 것을 특징으로 하는 LC-폴디드 캐스코드 믹서회로.
  22. 제21항에 있어서,
    상기 제1 내지 제4 트랜지스터는 PMOS 트랜지스터 또는 바이폴라 정션 트랜지스터이고, 상기 제5 내지 제8 트랜지스터는 MOS 트랜지스터 또는 바이폴라 정션 트랜지스터인 것을 특징으로 하는 LC-폴디드 캐스코드 믹서회로.
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