KR100736394B1 - 선형성이 향상된 차동 회로, 이를 구비하는 차동 증폭 회로및 믹서 회로 - Google Patents

선형성이 향상된 차동 회로, 이를 구비하는 차동 증폭 회로및 믹서 회로 Download PDF

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Abstract

선형성이 향상된 차동 회로, 이를 구비하는 차동 증폭 회로 및 믹서 회로가 개시된다. 본 발명의 차동 회로는 차동 입력 신호를 입력받아 차동 전류로 변환하여 두 출력단자로 출력하는 차동 출력부, 및 제1단자가 공통 노드에 연결되고, 제2단자가 상기 차동 입력 신호를 수신하며, 제3단자가 상기 두 출력단자에 각각 연결되어 상기 차동 입력 신호를 보상 전류로 변환하여 상기 제3단자로 출력하는 적어도 하나의 트랜지스터 쌍을 포함하며, 상기 차동 출력부는 MOS(metal-oxide semiconductor) 형 트랜지스터를 구비하고, 상기 적어도 하나의 트랜지스터 쌍은 쌍극성 트랜지스터(BJT)로 이루어질 수 있다.

Description

선형성이 향상된 차동 회로, 이를 구비하는 차동 증폭 회로 및 믹서 회로{Differential circuit having improved linearity, differential amplifier and mixer circuit comprising the same}
도 1은 일반적인 RF 수신기에 구비되는 주파수 변환기의 구조를 도시한 것이다.
도 2(a) 및 2(b)는 종래의 MOS 트랜지스터 및 BJT를 이용한 차동 회로를 각각 도시한 것이다.
도 3은 트랜지스터에서 vgs에 대한 gm' 및 gm''값의 분포를 도시한 것이다.
도 4는 본 발명의 차동 회로에 대한 일실시예를 도시한 것이다.
도 5는 본 발명의 차동 회로에 대한 다른 실시예를 도시한 것이다.
도 6은 본 발명의 차동 증폭기에 대한 회로도이다.
도 7은 본 발명의 믹서에 대한 회로도이다.
본 발명은 차동 회로, 이를 구비하는 차동 증폭 회로 및 믹서 회로에 관한 것으로, 특히 트랜지스터의 트랜스컨덕턴스(transconductance)를 선형화함으로써 선형성이 향상되는 차동 회로, 이를 구비하는 차동 증폭 회로 및 믹서 회로에 관한 것이다.
다양한 유무선 통신 환경에서 수신기의 선형성이 점점 중요해지고 있다. 고주파(RF, Radio Frequency) 수신기에서 증폭기와 주파수 변환기의 선형성은 송수신기 설계에 있어서 중요한 변수로 작용한다. 주파수 변환기는 고주파 송수신 신호(RF, Radio Frequency)를 RF와 기저대역(baseband) 신호의 중간인 IF(Intermediate Frequency) 신호로 변환시키는데, 주파수 변환기의 선형성은 원래 신호성분이 주위의 신호에 간섭받지 않고 그대로 유지하게 하는 특성을 말한다. 특히 수신기 설계에서는 주파수 변환기의 신호가 저잡음 증폭기(LNA, Low Noise Amplifier)의 입력신호와 비교하여 상대적으로 큰 신호이기 때문에, 전체 수신기의 선형성은 주파수 하향 변환을 담당하는 믹서(mixer)에 의해 결정된다.
따라서 수신기의 선형성을 향상시키기 위해서 증폭기와 믹서에 포함되는 차동회로의 선형성을 향상시킬 필요가 있다.
본 발명이 이루고자 하는 기술적 과제는 복수의 쌍극성 트랜지스터(BJT, Bipolar Junction Transistor) 쌍(pair)를 더 포함하여 전압을 전류로 변환하는 트랜스컨덕턴스(transconductance)를 선형화하는 차동 회로, 이를 구비하는 차동 증폭 회로 및 믹서 회로를 제공하는데 있다.
상기 기술적 과제를 이루기 위한, 본 발명의 일면에 따른 차동 회로는 차동 출력부 및 적어도 하나의 트랜지스터 쌍을 포함한다. 상기 차동 출력부는 차동 입력 신호를 입력받아 차동 전류로 변환하여 두 출력단자로 출력한다. 상기 트랜지스터 쌍의 각 트랜지스터는 제1단자가 소정 임피던스 혹은 공통 노드에 연결되고, 제2단자로 상기 차동 입력 신호를 수신하며, 제3단자가 상기 두 출력단자에 각각 연결되어 상기 차동 입력 신호를 보상 전류로 변환하여 상기 제3단자로 출력한다.
상기 기술적 과제를 이루기위한, 본 발명의 다른 일면에 따른 차동 회로는 전류원, 메인 트랜지스터쌍 및 적어도 하나의 보상 트랜지스터 쌍을 포함한다.
메인 트랜지스터쌍은 제1 단자가 상기 전류원에 공통으로 접속되고, 제2 단자가 차동 입력 단자에 각각 접속되고, 제3 단자가 차동 출력 단자에 각각 접속되며, 상기 차동 입력 단자로 입력되는 차동 전압 신호를 차동 전류 신호로 변환하여 출력한다. 보상 트랜지스터쌍은 각각 제1단자가 소정 임피던스에 연결되고, 제2단자가 상기 차동 입력 단자에 각각 접속되고, 제3단자가 상기 차동 출력 단자에 각각 연결된다.
상기 기술적 과제를 이루기 위한, 본 발명의 차동 증폭 회로는 차동 입력신호를 증폭하여 출력하며, 차동 출력부, 적어도 하나의 트랜지스터 쌍, 제1 및 제2부하를 포함한다. 상기 차동 출력부는 차동 입력 신호를 입력받아 차동 전류로 변환하여 두 출력단자로 출력한다. 상기 트랜지스터 쌍의 각 트랜지스터는 제1단자가 소정 임피던스 혹은 소정의 공통 노드에 연결되고, 제2단자로 상기 차동 입력 신호를 수신하며, 제3단자가 상기 두 출력단자에 각각 연결되어 상기 차동 입력 신호를 보상 전류로 변환하여 상기 제3단자로 출력한다. 상기 제1 및 제2부하는 상기 트랜지스터 쌍의 제3단자에 연결되고, 상기 제1 및제2부하에 걸리는 전압차가 출력 전압으로 출력된다.
상기 기술적 과제를 이루기 위한, 본 발명의 믹서 회로는 국부 발진 신호를 이용하여 차동 입력 신호의 주파수를 변환하며, 차동 출력부, 적어도 하나의 트랜지스터 쌍 및 스위칭 수단을 포함한다. 상기 차동 출력부는 차동 입력 신호를 입력받아 차동 전류로 변환하여 두 출력단자로 출력한다. 상기 트랜지스터 쌍의 각 트랜지스터는 제1단자가 소정 임피던스 혹은 공통 노드에 연결되고, 제2단자로 상기 차동 입력 신호를 수신하며, 제3단자가 상기 두 출력단자에 각각 연결되어 상기 차동 입력 신호를 보상 전류로 변환하여 상기 제3단자로 출력한다. 상기 스위칭 수단은 상기 두 출력단자에 각각 연결되고, 국부 발진신호에 따라 스위칭 온/오프되어 상기 스위칭 온일 때 상기 두 출력단자를 통해 입력되는 신호를 출력함으로써 상기 두 출력단자들에서 출력되는 신호들의 주파수를 변환한다.
이하에서 첨부된 도면을 참조하여 본 발명에 대해 보다 상세하게 설명하기로 한다.
도 1은 일반적인 RF 수신기에 구비되는 주파수 변환기의 구조를 도시한 것이다. 도시된 바에 따르면, RF 신호는 안테나(10)를 통해 수신되고, LNA(11)를 통해 증폭되며, 믹서(12)를 통해 국부 발진 신호(LO, Local Oscillating signal)와 곱해져서 IF신호 또는 기저대역 신호로 변환된다.
도 2(a) 및 2(b)는 종래의 MOS 트랜지스터 및 BJT를 이용한 차동 회로를 각 각 도시한 것이다.
도 2(a)에 도시된 MOS 트랜지스터를 이용한 차동 회로는 제1 및 제2구동전압(Vn1, Vn2)에 각각 게이트 단자(gn1, gn2)가 연결되고, 바이어스 전류(IN)에 각 소스 단자(sn1, sn2)가 연결되는 제1 및 제2MOS 트랜지스터(N1,N2)를 포함한다. 각 드레인 단자(dn1, dn2)에는 차동 회로가 증폭 회로에 사용되는 경우 부하(load, 미도시)가 연결되거나, 믹서 회로로 사용되는 경우 스위칭 수단(미도시)이 연결된다. 도시된 차동 회로가 RF 수신기에 사용된다면, 제1 및 제2입력 전압(vn1, vn2)은 RF 수신신호이고 각각 vRF+, vRF-이다.
도 2(b)에 도시된 BJT 차동 회로는 제1 및 제2입력전압(vq1, vq2)에 각각 베이스 단자(bq1, bq2)가 연결되고, 바이어스 전류(IQ)에 각 이미터 단자(ee1,ee2)가 연결되는 제1 및 제2BJT(Q1,Q2)를 포함한다. 각 콜렉터 단자(cq1, cq2)에는 차동 회로가 증폭 회로에 사용되는 경우 부하(미도시)가 연결되거나, 믹서 회로로 사용되는 경우 스위칭 수단(미도시)이 연결된다. 도시된 차동 회로가 RF 수신기에 사용되는 경우, 제1 및 제2입력 전압(vq1, vq2)은 RF 수신신호이고 각각 vRF+, vRF-이다.
도시된 각 차동 회로는 입력 전압을 트랜스컨덕턴스 gm에 의해 각각 전류(In1, In2, Iq1, Iq2)로 변환한다.
트랜지스터의 선형성에 대해 고려해보면, 예를 들어, 도 2(a)의 제1MOS 트랜 지스터(N1)에서 전류(In1)은 게이트 단자(gn1)와 소스 단자(sn1) 간의 전압 vgs에 대해, 드레인 단자(dn1)와 소스 단자(sn1)간 전류 ids는 다음 식과 같이 결정된다.
Figure 112005062782790-pat00001
여기서, Idc는 dc성분을 나타내고, gm'은 gm의 1차 미분값이고, gm''은 gm의 2차 미분값이다.
수학식 1에 따르면, vgs의 3승 제곱은 1차 주파수 성분을 포함하므로, gm'' 값이 차동 회로의 선형성에 영향을 미치게 된다. 또한 gm'' 값은 도 3에 도시된 바와 같이 (vgs-vT)의 값이 0.1~0.45V인 구간에서 음의 값을 갖게 된다. 여기서, vT는 MOS 트랜지스터가 턴온되는 임계 전압이다.
따라서 gm'' 값을 양의 값으로 상쇄한다면 차동 회로의 선형성을 향상시킬 수 있다.
한편, MOS 차동회로 및 BJT 차동회로의 비선형성에 대해 보다 분석적으로 설명하면 다음과 같다.
먼저, MOS 트랜지스터의 I-V특성은 다음 식과 같이 표현될 수 있다.
Figure 112005062782790-pat00002
여기서, k'은 이동성(mobility) 및 MOS의 산화막 두께 등과 같은 MOS 트랜지스터 특성에 따른 상수, W는 MOS 트랜지스터의 폭, L은 MOS 트랜지스터의 길이이다.
수학식 2에 따라 도 2(a)의 MOS 차동 회로에서 전류 In1 및 In2는 다음 식과 같이 표현된다.
Figure 112005062782790-pat00003
차동 동작은 대칭적인 특징이 있으므로 좌측 부분만을 설명하면 다음과 같다. In1에 대해서 멱급수 전개를 하면 다음식과 같이 표현할 수 있다.
Figure 112005062782790-pat00004
Figure 112005062782790-pat00005
Figure 112005062782790-pat00006
Figure 112005062782790-pat00007
수학식 4에 나타난 바와 같이 3차 성분 α3는 항상 음수를 갖는다.
다음으로, BJT의 I-V특성은 다음 식과 같이 표현될 수 있다.
Figure 112005062782790-pat00008
Vbe는 베이스 단자와 이미터 단자간의 전압이고, IS는 포화전류(saturation current)이다.
수학식 5에 따라 도 2(b)의 BJT 차동 회로에서 전류 Iq1 및 Iq2는 다음 식과 같이 표현된다.
Figure 112005062782790-pat00009
마찬가지로, 좌측 부분만을 설명하면 다음과 같다. Iq1에 대해서 멱급수 전개를 하면 다음식과 같이 표현할 수 있다.
Figure 112005062782790-pat00010
Figure 112005062782790-pat00011
여기서 αF는 순방향(foward) 전류의 이득이다.
수학식 7에 나타난 바와 같이 3차 성분 α3는 항상 음수를 갖는다.
도 4는 본 발명의 차동 회로에 대한 일실시예를 도시한 것이다. 도시된 차동 회로는 MOS 차동 회로로서, 도 2(a)에 도시된 차동 회로에 복수의 BJT 쌍(Qa1, Qb1, …, Qan, Qbn)을 더 포함한 것이다. 각 BJT 쌍(Qa1, Qb1, …,Qan, Qbn)의 콜렉터 단자(ca1, cb1, …, can, cbn)는 제1 및 제2MOS 트랜지스터(N1, N2)의 드레인 단자(dn1, dn2)에 각각 연결되고, 베이스 단자(ga1, gb1, …,gan, gbn)는 제1 및 제2MOS 트랜지스터(N1, N2)의 제1 및 제2입력 전압(vn1, vn2)에 각각 연결되며, 이미터 단자(ea1, eb1, …, ean, ebn)는 디제너레이트 임피던스(degenerate impedance)(Za1, Zb1, …,Zan, Zbn)를 통해 접지된다. 이 때, 이미터 단자(ea1, eb1, …, ean, ebn)는 디제너레이트 임피던스(degenerate impedance)(Za1, Zb1, …,Zan, Zbn)를 통하지 않고 직접 소정의 공통 노드(여기서는 접지 노드)에 접속될 수도 있다.
도 5는 본 발명의 차동 회로에 대한 다른 실시예를 도시한 것이다. 도시된 차동 회로는 BJT 차동 회로로서, 도 2(b)에 도시된 차동회로에 4복수의 BJT 쌍(Qa1, Qb1, …, Qan, Qbn)을 더 포함한 것이다. 각 BJT 쌍(Qa1, Qb1, …,Qan, Qbn)의 콜렉터 단자(ca1, cb1, …, can, cbn)는 제1 및 제2BJT(Q1, Q2)의 콜렉터 단자(cn1, cn2)에 각각 연결되고, 베이스 단자(ba1, bb1, …, ban, bbn)는 제1 및 제BJT(Q1, Q2)의 제1 및 제2입력 전압(vn1, vn2)에 각각 연결되며, 이미터 단자(ea1, eb1, …, ean, ebn)는 디제너레이트 임피던스(Za1, Zb1, …,Zan, Zbn)를 통해 접지된다. 이 때, 이미터 단자(ea1, eb1, …, ean, ebn)는 디제너레이트 임피던스(degenerate impedance)(Za1, Zb1, …,Zan, Zbn)를 통하지 않고 직접 소정의 공통 노드(여기서는 접지 노드)에 접속될 수도 있다.
여기서, 각 디제너레이트 임피던스(Za1, Zb1, …,Zan, Zbn)의 개수와 값들은 후술되는 바에 따라 실험적으로 정해질 수 있다.
도 4 및 도 5에서 추가된 BJT 쌍들(Qa1, Qb1, …,Qan, Qbn)의 입력 전압 신호에 대한 출력 전류 신호, 예를 들어 Ia1은 디제너레이트 임피던스 Za1을 고려하지않는다면 수학식 5에 따라 다음 식과 같이 표현될 수 있다.
Figure 112005062782790-pat00012
마찬가지로 좌측 BJT에 대해서만 설명하면 다음과 같다. Ia1에 대해서 멱급수 전개를 하면 다음식과 같이 표현할 수 있다.
Figure 112005062782790-pat00013
Figure 112005062782790-pat00014
수학식 9에 따르면 β3는 항상 양수이다. 따라서 복수의 BJT쌍(Qa1, Qb1, …,Qan, Qbn)을 연결함으로써 수학식 4 및 7의 α3를 보상할 수 있다.
한편, 수학식 3에 따른 β3에 대해 디제너레이트 임피던스를 고려한 유효 β3.Z 는 다음 식과 같이 표현될 수 있다.
Figure 112005062782790-pat00015
여기서, Za1은 디제너레이트 임피던스, Iz는 Za1이 연결된 트랜지스터에 흐르는 바이어스 전류값, n은 피팅 인자(fitting factor)이다. 피팅 인자 n은 실험적으로 혹은 시뮬레이션을 통해 얻어질 수 있다.
따라서, 디제너레이트 임피던스 Za1의 값에 따라 Gm이 좌우되며, 디제너레이트 임피던스(Za1, Zb1, …,Zan, Zbn)를 구비하는 복수의 BJT 쌍(Qa1, Qb1, …,Qan, Qbn)의 개수를 조절함으로써 α3에 대응하는 Gm의 값들을 조절할 수 있고, 결과적으로 α3값을 상쇄할 수 있다. 따라서 N1에 의해 출력되는 전류 In1은 Ia1, Ia2, …, Ian에 의해 보상됨으로써 간섭으로인한 왜곡이 감소될 수 있다.
도 6은 도 4 또는 도 5에 도시된 본 발명의 차동회로를 포함하는 차동 증폭기에 대한 회로도이다. 도시된 차동 증폭기는 도 4 또는 도 5에 도시된 본 발명의 차동 회로(60)의 출력단에 부하(RL)를 더 포함하여 이루어진다.
도 7은 도 4 또는 도 5에 도시된 본 발명의 차동회로를 포함하는 믹서에 대한 회로도이다. 도시된 믹서는 도 4 또는 도 5에 도시된 본 발명의 차동 회로(70)의 출력단에 스위칭 수단(71)을 더 포함하여 이루어진다. 본 실시예에서 스위칭 수단(71)으로는 공지된 길버트 셀(Gilbert cell) 믹서에 사용되는 스위칭 수단이 도시되어있으나, 다른 어떠한 스위칭 수단도 사용될 수 있다. 도시된 스위칭 수단(71)은 전압 제어 발진기(미도시)에서 출력되는 차동 국부 발진 신호(LO)를 각각 입력받아서 각각 스위칭되는 복수의 트랜지스터(Q11, Q12, Q13, Q14)를 구비한다. Q11 및 Q14, Q12 및 Q13의 스위칭이 차동 LO신호에 따라 번갈아 이루어지면서 차동 회로(71)에서 출력되는 RF신호의 주파수에 LO주파수가 가산 또는 감산되어 주파수 믹싱이 이루어진다.
본 발명의 차동회로를 포함하는 차동 증폭 회로 및 믹서 회로에 대해 ADS 모의실험 프로그램을 이용하여 모의실험한 결과, 선형성을 나타내는 지표인 IIP3(input third order intercept point)에서 본 발명의 BJT를 이용한 차동 증폭회로 및 믹서 회로는 종래에 비해 약 10dB 이상 개선되었고, MOS 트랜지스터를 이용한 차동 증폭 회로 및 믹서 회로는 종래에 비해 약 4dB 이상 개선되었다. 한편, BJT쌍들의 추가로 인한 파워 소모량은 아주 작아서 거의 무시할 정도이다.
본 발명에 대해 상기 실시예를 참고하여 설명하였으나, 이는 예시적인 것에 불과하며, 본 발명에 속하는 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른 차동 회로는 종래의 차동 회로에 BJT쌍을 더 포함함으로써 트랜스컨덕턴스를 선형화할 수 있다. 또한 BJT쌍은 전류 소모량이 적은 영역에서 동작하는 경우에도 MOS 트랜지스터 및 BJT 차동 회로의 선형성을 향상시킬 수 있다.
또한 본 발명의 차동 회로는 BJT, SiGe HBT(Heterojunction Bipolar Transistor), InP HBT, BiCMOS, 버티칼(vertical) BJT를 갖는 CMOS 공정 등에서 사용될 수 있으며, BJT 쌍을 제조하는 공정은 MOS 트랜지스터의 경우보다 공정 변동(variation)이 작아서 보다 안정적인 모델링이 가능하다.

Claims (8)

  1. 차동 입력 신호를 입력받아 차동 전류로 변환하여 두 출력단자로 출력하는 차동 출력부; 및
    제1단자가 공통 노드에 연결되고, 제2단자가 상기 차동 입력 신호를 수신하며, 제3단자가 상기 두 출력단자에 각각 연결되어 상기 차동 입력 신호를 보상 전류로 변환하여 상기 제3단자로 출력하는 적어도 하나의 트랜지스터 쌍을 포함하며,
    상기 차동 출력부는 MOS(metal-oxide semiconductor) 형 트랜지스터를 구비하고, 상기 적어도 하나의 트랜지스터 쌍은 쌍극성 트랜지스터(BJT)로 이루어지는 것을 특징으로 하는 차동 회로.
  2. 제1항에 있어서, 상기 적어도 하나의 트랜지스터 쌍은
    상기 제1 단자가 소정의 임피던스를 통하여 상기 공통 노드에 연결되어, 상기 소정의 임피던스가 반영된 상기 보상 전류를 상기 제3 단자로 출력하는 것을 특징으로 하는 차동 회로.
  3. 차동 입력신호를 증폭하여 출력하는 차동 증폭회로에 있어서,
    차동 입력 신호를 입력받아 차동 전류로 변환하여 두 출력단자로 출력하는 차동 출력부;
    제1단자가 소정 임피던스에 연결되고, 제2단자로 상기 차동 입력 신호를 수신하며, 제3단자가 상기 두 출력단자에 각각 연결되어 상기 차동 입력 신호를 보상 전류로 변환하여 상기 제3단자로 출력하는 적어도 하나의 트랜지스터 쌍; 및
    상기 트랜지스터 쌍들의 제3단자에 연결되는 제1 및 제2부하를 포함하고,
    상기 차동 출력부는 MOS(metal-oxide semiconductor) 형 트랜지스터를 구비하고, 상기 적어도 하나의 트랜지스터 쌍은 쌍극성 트랜지스터(BJT)로 이루어지며,
    상기 제1 및 제2부하에 걸리는 전압차를 출력 전압으로 출력하는 것을 특징으로 하는 차동 증폭 회로.
  4. 국부 발진 신호를 이용하여 차동 입력 신호의 주파수를 변환하는 믹서 회로에 있어서,
    차동 입력 신호를 입력받아 차동 전류로 변환하여 두 출력단자로 출력하는 차동 출력부;
    제1단자가 소정 임피던스 혹은 소정의 공통 노드에 연결되고, 제2단자로 상기 차동 입력 신호를 수신하며, 제3단자가 상기 두 출력단자에 각각 연결되어 상기 차동 입력 신호를 보상 전류로 변환하여 상기 제3단자로 출력하는 적어도 하나의 트랜지스터 쌍; 및
    상기 두 출력단자에 각각 연결되고, 국부 발진신호에 따라 스위칭 온/오프되어 상기 스위칭 온일 때 상기 두 출력단자를 통해 입력되는 신호를 출력함으로써 상기 두 출력단자들에서 출력되는 신호들의 주파수를 변환하는 스위칭 수단을 포함하며,
    상기 차동 출력부는 MOS(metal-oxide semiconductor) 형 트랜지스터를 구비하고, 상기 적어도 하나의 트랜지스터 쌍은 쌍극성 트랜지스터(BJT)로 이루어지는 것을 특징으로 하는 믹서 회로.
  5. 전류원;
    제1 단자가 상기 전류원에 공통으로 접속되고, 제2 단자가 차동 입력 단자에 각각 접속되고, 제3 단자가 차동 출력 단자에 각각 접속되며, 상기 차동 입력 단자로 입력되는 차동 전압 신호를 차동 전류 신호로 변환하여 출력하는 메인 트랜지스터쌍; 및
    제1단자가 소정 임피던스 혹은 소정의 공통 노드에 연결되고, 제2단자가 상기 차동 입력 단자에 각각 접속되고, 제3단자가 상기 차동 출력 단자에 각각 연결되는 적어도 하나의 보상 트랜지스터 쌍을 포함함을 특징으로 하며,
    상기 메인 트랜지스터 쌍은 MOS 형 트랜지스터이고, 상기 적어도 하나의 보상 트랜지스터 쌍은 쌍극성 트랜지스터로 이루어지는 차동 회로.
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