JP2008118320A - 低雑音増幅回路 - Google Patents

Abstract

【課題】消費電力の増加を招くことなく歪み特性の向上を図った低雑音増幅回路を得る。
【解決手段】低雑音増幅回路１１はＮＭＯＳソース接地アンプ１Ａ及びＰＭＯＳソース接地アンプ２Ａの直列接続により構成される。ＮＭＯＳソース接地アンプ１Ａは増幅用トランジスタとしてＮＭＯＳトランジスタＭ１のみを含み、ＰＭＯＳソース接地アンプ２Ａは増幅用トランジスタとしてＰＭＯＳトランジスタＭ２のみを含む。低雑音増幅回路１１は低雑音を実現すべく、高周波用の整合回路ＭＣ１、コイルＬ１、及びバイアス部（抵抗Ｒ１１を介してバイアス電圧Ｂias１をＮＭＯＳトランジスタＭ１のゲートに付与する部分）を設けている。
【選択図】図２

Description

この発明は、２段以上の低雑音増幅器が多段接続されて構成される低雑音増幅回路に関する。

「ＭＯＳ」という用語は、古くは金属／酸化物／半導体の積層構造に用いられており、Metal-Oxide-Semiconductorの頭文字を採ったものとされている。しかしながら特にＭＯＳ構造を有する電界効果トランジスタ（以下、単に「ＭＯＳトランジスタ」と称す）においては、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜やゲート電極の材料が改善されている。

例えばＭＯＳトランジスタにおいては、主としてソース・ドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されてきている。また電気的特性を改善する観点から、ゲート絶縁膜の材料として高誘電率の材料が採用されるが、当該材料は必ずしも酸化物には限定されない。

従って「ＭＯＳ」という用語は必ずしも金属／酸化物／半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。即ち、技術常識に鑑みて、ここでは「ＭＯＳ」とはその語源に起因した略語としてのみならず、広く導電体／絶縁体／半導体の積層構造をも含む意義を有する。

無線通信用ＩＣの開発において、受信系フロントエンドとして低雑音増幅器（ＬＮＡ（Low Noise Amplifier））が用いられる。例えば、特許文献１に無線システムの受信機に適用される低雑音増幅器（ＬＮＡ）が開示されている。ＬＮＡに要求される特性として、利得（Ｇｐ）、ノイズフィギュア（ＮＦ（noise figure））、歪み特性等がある。利得（ゲイン）と歪みとは相反する特性である。ＬＮＡを用いる際、少なくとも２段以上のＬＮＡを多段接続して低雑音増幅回路を構成することが一般的に行われている。

ＬＮＡを多段接続して低雑音増幅回路を構成する場合、２段目以降の歪み特性が悪化する傾向がある。このため、従来は２段目以降のＬＮＡをより多くの電流が流れるようにして「Ｖeff＝Ｖgs−Ｖth」を大きくしたり、ＬＮＡに抵抗やインダクタを使用しデジェネレーションを行ったり、フィードバック回路を付加する等の種々の処理を施すことにより、歪みを低減してきた。なお、上記において、Ｖeffは有効ゲート電圧を意味し、Ｖgs及びＶthはＬＮＡに用いられる増幅用ＭＯＳトランジスタゲート・ソース間電圧及び閾値電圧を意味する。

特開２００４−１７２９５６号公報

上述したように、歪みを低減するために、「Ｖeff＝Ｖgs−Ｖth」を大きくしたり、抵抗やインダクタを使用しデジェネレーションを行ったりすることは、消費電力の増加を招く問題点があった。また、抵抗やインダクタを挿入することによりレイアウトを複雑化するという問題点があった。特に、インダクタは面積が数百μｍ角と大きいためチップ（回路）面積が広くなり、コスト増加を招くという問題点があった。

この発明は上記問題点を解決するためになされたもので、消費電力の増加を招くことなく歪み特性の向上を図った低雑音増幅回路を得ることを目的とする。さらに、コスト低減を図った低雑音増幅回路を得ることを目的とする。

本発明の一実施の形態によれば、低雑音増幅回路を第１及び第２の低雑音増幅器（ＬＮＡ）の直列接続により構成し、第１のＬＮＡとしてＮＭＯＳソース接地アンプを採用し、第２のＬＮＡとしてＰＭＯＳソース接地アンプを採用している。ＮＭＯＳソース接地アンプは増幅用トランジスタとしてＮＭＯＳトランジスタのみを含み、ＰＭＯＳソース接地アンプは増幅用トランジスタとしてＰＭＯＳトランジスタのみを含んで構成される。

上記実施の形態によれば、増幅用トランジスタとしてＰＭＯＳトランジスタのみを含むＰＭＯＳソース接地アンプで第２のＬＮＡを構成することにより、電流を増加させることなく良好な歪み特性を得ることができる。加えて、増幅用トランジスタとしてＮＭＯＳトランジスタのみを含むＮＭＯＳソース接地アンプで第１のＬＮＡを構成することにより高い利得を得ることができる。

＜原理＞
図１はこの発明の低雑音増幅回路の基本構成を示す回路図である。同図に示すように、低雑音増幅回路はＬＮＡ１及びＬＮＡ２（第１及び第２の低雑音増幅器）の直列接続からなり、ＬＮＡ１は入力部に入力信号ＬＮＡｉｎを受け、入力信号ＬＮＡｉｎを増幅して出力信号ＯＵＴ１（第１の出力信号）を出力する。後段増幅部を構成するＬＮＡ２は入力部に出力信号ＯＵＴ１を受け、出力信号ＯＵＴ１を増幅して（最終）出力信号ＬＮＡｏｕｔを出力する。この際、ＬＮＡ１の増幅用トランジスタをＮＭＯＳトランジスタのみを用いて構成し、後段増幅部であるＬＮＡ２の増幅用トランジスタをＰＭＯＳトランジスタのみを用いて構成したことを特徴とする。

一般に通常のＣＭＯＳあるはＢｉＣＭＯＳプロセスにおいて、移動度の関係から、同じゲート長・ゲート幅であれば、ＮＭＯＳトランジスタの方がＰＭＯＳトランジスタに比べて電流増幅率βが高い。このため、ＮＭＯＳトランジスタで増幅器を構成する方が高い利得が得られる。しかし、歪み特性に関しては、「Ｖeff＝Ｖgs−Ｖth」を大きくした方が向上することから、電流条件を同一に設定した場合、電流増幅率βが小さいＰＭＯＳトランジスタの方が優れている。

また、従来は「ｆＴ／ｆｍａｘ」が低く、高周波回路では使えないと認識されていたＰＭＯＳトランジスタであるが、近年のＣＭＯＳプロセスの微細化に伴い低雑音増幅回路として十分に使用できるレベルにまで向上したことを本出願人は見いだした。なお、上記した「ｆＴ」は電流利得遮断周波数を意味し、「ｆｍａｘ」は最大動作周波数を意味する。

その結果、多段接続されたＬＮＡよりなる低雑音増幅回路において、歪み特性に対して厳しい性能が要求される２段目以降のＬＮＡにおいてＰＭＯＳトランジスタを採用することにより、電流増加や回路面積の増大を伴うことなく、歪み特性の改善を図ったのが本願発明である。

＜実施の形態１＞
（構成）
図２はこの発明の実施の形態１である低雑音増幅回路１１の内部構成を詳細に示す回路図である。

同図に示すように、低雑音増幅回路１１はＬＮＡ１としてＮＭＯＳソース接地アンプ１Ａを採用し、ＬＮＡ２としてＰＭＯＳソース接地アンプ２Ａを採用している。すなわち、ＮＭＯＳソース接地アンプ１Ａ及びＰＭＯＳソース接地アンプ２Ａの直列接続により低雑音増幅回路１１は構成される。

ＮＭＯＳソース接地アンプ１Ａは高周波用の整合回路ＭＣ１、キャパシタＣ１、抵抗Ｒ１１、コイルＬ１，Ｌ２及びＮＭＯＳトランジスタＭ１から構成される。増幅用トランジスタであるＮＭＯＳトランジスタＭ１のゲートにキャパシタＣ１の一方電極が接続され、キャパシタＣ１の他方電極が整合回路ＭＣ１を介して入力信号ＬＮＡｉｎを受ける。ＮＭＯＳトランジスタＭ１のソースはコイルＬ１を介して接地され、ドレインはコイルＬ２を介して電源Ｖddに接続される。また、ＮＭＯＳトランジスタＭ１のゲートは抵抗Ｒ１１を介してバイアス電圧Ｂias１を受ける。ＮＭＯＳソース接地アンプ１Ａにおいて、ＮＭＯＳトランジスタＭ１のドレインであるノードＮ１が出力部となる。なお、コイルＬ１は雑音特性を向上させるために設けられる。

ＰＭＯＳソース接地アンプ２ＡはキャパシタＣ２、抵抗Ｒ３，Ｒ１２、ＰＭＯＳトランジスタＭ２より構成される。増幅用トランジスタであるＰＭＯＳトランジスタＭ２のゲートにキャパシタＣ２の一方電極が接続され、キャパシタＣ２の他方電極がＮＭＯＳソース接地アンプ１ＡのノードＮ１に接続される。ＰＭＯＳトランジスタＭ２のソースが電源Ｖddに接続され、ドレインが抵抗Ｒ３を介して接地される。また、ＰＭＯＳトランジスタＭ２のゲートは抵抗Ｒ１２を介してバイアス電圧Ｂias２を受ける。ＮＭＯＳゲート接地アンプ１Ｂにおいて、ＰＭＯＳトランジスタＭ２のドレインであるノードＮ２が出力部となる。

このような構成において、低雑音増幅回路１１は低雑音を実現すべく、高周波用の整合回路ＭＣ１、コイルＬ１、及びバイアス部（抵抗Ｒ１１を介してバイアス電圧Ｂias１をＮＭＯＳトランジスタＭ１のゲートに付与する部分）を設けている。そして、低雑音増幅回路１１は以下に示す増幅動作を行う。

初段のＮＭＯＳソース接地アンプ１Ａは、入力信号ＬＮＡｉｎを整合回路ＭＣ１及びキャパシタＣ１を介してＮＭＯＳトランジスタＭ１のゲートに受けることにより、入力信号ＬＮＡｉｎを増幅してＮＭＯＳトランジスタＭ１のドレインであるノードＮ１より出力信号ＯＵＴ１（第１の出力信号）を得る。

そして、２段目のＰＭＯＳソース接地アンプ２Ａは、出力信号ＯＵＴ１をキャパシタＣ２を介してＰＭＯＳトランジスタＭ２のゲートに受けることにより、出力信号ＯＵＴ１を増幅してＰＭＯＳトランジスタＭ２のドレインであるノードＮ２より（最終）出力信号ＬＮＡｏｕｔを出力する。

（従来回路）
図５は従来の低雑音増幅回路２０の一構成例を示す回路図である。同図に示すように、低雑音増幅回路２０はＬＮＡ１としてＮＭＯＳソース接地アンプ１Ｅとして採用し、ＬＮＡ２としてＮＭＯＳソース接地アンプ２Ｅを採用している。

ＮＭＯＳソース接地アンプ１Ｅは整合回路ＭＣ１１，ＭＣ１２、キャパシタＣ１１，Ｃ２１、負荷３１，４１、コイルＬ３１，Ｌ４１及びＮＭＯＳトランジスタＭ３１，Ｍ４１から構成される。ＮＭＯＳトランジスタＭ３１のゲートは整合回路ＭＣ１１及びキャパシタＣ１１を介して入力信号ＬＮＡｉｎを受け、ＮＭＯＳトランジスタＭ４１のゲートは整合回路ＭＣ１２及びキャパシタＣ２１を介して反転入力信号バーＬＮＡｉｎを受ける。ＮＭＯＳトランジスタＭ３１のソースはコイルＬ３１を介して接地され、ドレインは負荷３１を介して電源Ｖddに接続される。ＮＭＯＳトランジスタＭ４１のソースはコイルＬ４１を介して接地され、ドレインは負荷４１を介して電源Ｖddに接続される。このような構成のＮＭＯＳソース接地アンプ１Ｅにおいて、増幅用トランジスタであるＮＭＯＳトランジスタＭ３１及びＭ３２のドレインであるノードＮ１１及びＮ２１が正転出力部及び反転出力部となる。

ＮＭＯＳソース接地アンプ２ＥはキャパシタＣ１２，Ｃ２２、負荷３２，４２、コイルＬ３２，Ｌ４２及びＮＭＯＳトランジスタＭ３２，Ｍ４２より構成される。ＮＭＯＳトランジスタＭ３２のゲートはキャパシタＣ１２を介してノードＮ１１に接続され、ＮＭＯＳトランジスタＭ４２のゲートはキャパシタＣ２２を介してノードＮ２１に接続される。ＮＭＯＳトランジスタＭ３２及びＮＭＯＳトランジスタＭ４２のドレインが負荷３２及び４２を介して電源Ｖddにそれぞれ接続され、ソースがコイルＬ３２及びＬ４２を介してそれぞれ接地される。このような構成のＮＭＯＳソース接地アンプ２Ｅにおいて、増幅用トランジスタであるＮＭＯＳトランジスタＭ４１及びＭ４２のドレインであるノードＮ１２及びＮ２２が正転出力部及び反転出力部となる。

このような構成において、初段のＮＭＯＳソース接地アンプ１Ｅは入力信号ＬＮＡｉｎを増幅してノードＮ１１より出力信号ＯＵＴ１を得るとともに、反転入力信号バーＬＮＡｉｎを増幅してノードＮ２１より反転出力信号バーＯＵＴ１を得る。

そして、２段目のＮＭＯＳソース接地アンプ２Ｅは出力信号ＯＵＴ１を増幅してノードＮ１２より出力信号ＬＮＡｏｕｔを出力するともに、反転出力信号バーＯＵＴ１を増幅してノードＮ２２より反転出力信号バーＬＮＡｏｕｔを得る。

（効果）
このように、実施の形態１の低雑音増幅回路１１では、増幅用トランジスタとしてＰＭＯＳトランジスタＭ２のみを含むＰＭＯＳソース接地アンプ２Ａで後段のＬＮＡ２を構成することにより、電流を増加させることなく良好な歪み特性を得ることができる。上記した効果は、２段目のＬＮＡ２をＮＭＯＳトランジスタＭ３２及びＭ４３を含むＮＭＯＳソース接地アンプ２Ｅで構成した従来の低雑音増幅回路２０（図５参照）では得ることができない。

加えて、実施の形態１の低雑音増幅回路１１は、増幅用トランジスタとしてＮＭＯＳトランジスタＭ１のみを含むＮＭＯＳソース接地アンプ１Ａで初段のＬＮＡ１を構成することにより高い利得を得ることができる。

また、実施の形態１の低雑音増幅回路１１では、２段接続のＬＮＡ１，２により構成され、かつ、歪み特性向上のためのデジェネレーションを行っていないため、レイアウト面積の増大を招くことなくコスト低減を図ることができる。

さらに、低雑音増幅回路１１ではＬＮＡ１をＮＭＯＳソース接地アンプ１Ａで構成することにより、高い利得を得るとともに、ＮＦを小さくすることができる効果を奏する。

なお、コイルＬ２に変えて抵抗を用いても良く、抵抗Ｒ３に代えてコイル（インダクタ）を用いても良い。集積度向上を重視するのであれば抵抗を用いることが望ましく、歪み特性のさらなる向上を図るにはコイルを用いる方が望ましい。

＜実施の形態２＞
（構成）
図３はこの発明の実施の形態２である低雑音増幅回路１２の内部構成を詳細に示す回路図である。

同図に示すように、低雑音増幅回路１２はＬＮＡ１としてＮＭＯＳゲート接地アンプ１Ｂを採用し、ＬＮＡ２としてＰＭＯＳカスコードアンプ２Ｂを採用している。すなわち、ＮＭＯＳゲート接地アンプ１Ｂ及びＰＭＯＳカスコードアンプ２Ｂの直列接続により低雑音増幅回路１２は構成される。

ＮＭＯＳゲート接地アンプ１Ｂは高周波用の整合回路ＭＣ１、キャパシタＣ１、抵抗Ｒ１、コイルＬ２及びＮＭＯＳトランジスタＭ４から構成される。増幅用トランジスタであるＮＭＯＳトランジスタＭ４のソースにキャパシタＣ１の一方電極が接続され、キャパシタＣ１の他方電極が整合回路ＭＣ１を介して入力信号ＬＮＡｉｎを受ける。さらに、ＮＭＯＳトランジスタＭ４のソースは抵抗Ｒ１を介して接地される。ＮＭＯＳトランジスタＭ４のドレインはコイルＬ２を介して電源Ｖddに接続される。また、ＮＭＯＳトランジスタＭ４のゲートはバイアス電圧Ｂias３を受ける。ＮＭＯＳゲート接地アンプ１Ｂにおいて、ＮＭＯＳトランジスタＭ４のドレインであるノードＮ３が出力部となる。

ＰＭＯＳカスコードアンプ２ＢはキャパシタＣ２、抵抗Ｒ３，Ｒ１３、ＰＭＯＳトランジスタＭ２及びＭ３より構成される。増幅用トランジスタであるＰＭＯＳトランジスタＭ２のゲートにキャパシタＣ２の一方電極が接続され、キャパシタＣ２の他方電極がノードＮ１１に接続される。ＰＭＯＳトランジスタＭ２のソースが電源Ｖddに接続され、ドレインがＰＭＯＳトランジスタＭ３のソースに接続される。また、ＰＭＯＳトランジスタＭ２のゲートは抵抗Ｒ１３を介してバイアス電圧Ｂias４を受ける。増幅用トランジスタであるＰＭＯＳトランジスタＭ３のドレインが抵抗Ｒ３を介して接地される。また、ＰＭＯＳトランジスタＭ３のゲートにバイアス電圧Ｂias５を受ける。ＰＭＯＳカスコードアンプ２Ｂにおいて、ＰＭＯＳトランジスタＭ３が増幅用トランジスタであり、ＰＭＯＳトランジスタＭ３のドレインであるノードＮ４が出力部となる。

このような構成において、低雑音増幅回路１２は低雑音を実現すべく、高周波用の整合回路ＭＣ１、及びバイアス部（バイアス電圧Ｂias３をＮＭＯＳトランジスタＭ４のゲートに付与する部分）を設けている。そして、低雑音増幅回路１２は以下に示す増幅動作を行う。

初段のＮＭＯＳゲート接地アンプ１Ｂは、入力信号ＬＮＡｉｎを整合回路ＭＣ１及びキャパシタＣ１を介してＰＭＯＳトランジスタＭ２のゲートに受けることにより、ＮＭＯＳトランジスタＭ４のドレインであるノードＮ１１より出力信号ＯＵＴ１を得る。

そして、２段目のＰＭＯＳカスコードアンプ２Ｂは出力信号ＯＵＴ１をキャパシタＣ２を介してＰＭＯＳトランジスタＭ２に受けることにより、ＰＭＯＳトランジスタＭ２にカスコード接続されたＰＭＯＳトランジスタＭ３のドレインであるノードＮ４から、出力信号ＯＵＴ１を増幅した出力信号ＬＮＡｏｕｔを出力する。

（効果）
このように、実施の形態２の低雑音増幅回路１２では、カスコード接続された増幅用トランジスタとしてＰＭＯＳトランジスタＭ２及びＭ３のみを含むＰＭＯＳカスコードアンプ２Ｂにより２段目のＬＮＡ２を構成することにより、電流を増加させることなく良好な歪み特性を得ることができる。上記した効果は、２段目のＬＮＡ２をＮＭＯＳソース接地アンプ２Ｅで構成した従来の低雑音増幅回路２０（図５参照）では得ることができない。

一方、増幅用トランジスタとしてＮＭＯＳトランジスタＭ４のみを含むＮＭＯＳゲート接地アンプ１Ｂにより初段のＬＮＡ１を構成することにより高い利得を得ることができる。

また、実施の形態２の低雑音増幅回路１２では、実施の形態１の低雑音増幅回路１１と同様、歪み特性向上のためのデジェネレーションを行っていないため、回路面積の増大を招くことなくコスト低減を図ることができる。

さらに、ＬＮＡ１をＮＭＯＳゲート接地アンプ１Ｂで構成することにより、帯域を広くすることができる効果を奏する。

なお、コイルＬ２に変えて抵抗を用いても良く、抵抗Ｒ１及びＲ３に代えてコイル（インダクタ）を用いても良い。集積度向上を重視するのであれば抵抗を用いることが望ましく、歪み特性のさらなる向上を図るにはコイルを用いる方が望ましい。

＜実施の形態３＞
（構成）
図４はこの発明の実施の形態３である低雑音増幅回路１３の内部構成を詳細に示す回路図である。

同図に示すように、低雑音増幅回路１３はＬＮＡ１としてＮＭＯＳ差動アンプ１Ｃを採用し、ＬＮＡ２としてＰＭＯＳソース接地アンプ２Ｃを採用している。すなわち、ＮＭＯＳ差動アンプ１Ｃ及びＰＭＯＳソース接地アンプ２Ｃの直列接続により低雑音増幅回路１３は構成される。

ＮＭＯＳ差動アンプ１Ｃは高周波用の整合回路ＭＣ１，ＭＣ２、キャパシタＣ１１，Ｃ２１、抵抗Ｒ１５，Ｒ１６、コイルＬ１１，Ｌ１２，Ｌ２１，Ｌ２２及びＮＭＯＳトランジスタＭ５，Ｍ１１，Ｍ２１から構成される。増幅用トランジスタであるＮＭＯＳトランジスタＭ１１のゲートにキャパシタＣ１１の一方電極が接続され、キャパシタＣ１１の他方電極が整合回路ＭＣ１を介して入力信号ＬＮＡｉｎを受ける。増幅用トランジスタであるＮＭＯＳトランジスタＭ２１のゲートにキャパシタＣ２１の一方電極が接続され、キャパシタＣ２１の他方電極が整合回路ＭＣ２を介して反転入力信号バーＬＮＡｉｎを受ける。

さらに、ＮＭＯＳトランジスタＭ１１及びＭ２１のソースはコイルＬ１１及びＬ２１の一端にそれぞれ接続され、コイルＬ１１及びＬ１２の他端はノードＮ５に共通接続される。ノードＮ５はＮＭＯＳトランジスタＭ５を介して接地され、ＮＭＯＳトランジスタＭ５は定電圧Ｖ５を受ける。

ＮＭＯＳトランジスタＭ１１及びＭ２１のドレインはコイルＬ１２及びＬ２２を介して電源Ｖddに接続される。また、ＮＭＯＳトランジスタＭ１１及びＭ２１のゲートはそれぞれ抵抗Ｒ１５及びＲ１６を介してバイアス電圧Ｂias６を受ける。ＮＭＯＳ差動アンプ１Ｃにおいて、差動対を形成するＮＭＯＳトランジスタＭ１１及びＭ２１のドレインであるノードＮ１１及びＮ１２が正転出力部及び反転出力部となる。

ＰＭＯＳソース接地アンプ２ＣはキャパシタＣ１２，Ｃ２２、抵抗Ｒ１７，Ｒ１８，Ｒ３１，Ｒ３２、ＰＭＯＳトランジスタＭ１２及びＭ２２より構成される。ＰＭＯＳトランジスタＭ１２のゲートにキャパシタＣ１２の一方電極が接続され、キャパシタＣ１２の他方電極がノードＮ１１に接続される。ＰＭＯＳトランジスタＭ２２のゲートにキャパシタＣ２２の一方電極が接続され、キャパシタＣ２２の他方電極がノードＮ２１に接続される。

ＰＭＯＳトランジスタＭ１２及びＭ２２のソースが共に電源Ｖddに接続され、ドレインが抵抗Ｒ３１及びＲ３２を介して接地される。また、ＰＭＯＳトランジスタＭ１２及びＭ２２のゲートはそれぞれ抵抗Ｒ１７及びＲ１８を介してバイアス電圧Ｂias７を受ける。ＰＭＯＳソース接地アンプ２Ｃにおいて、ＰＭＯＳトランジスタＭ１２及びＭ２２のドレインであるノードＮ１２及びＮ２２が正転出力部及び反転出力部となる。

このような構成において、低雑音増幅回路１３は低雑音を実現すべく、高周波用の整合回路ＭＣ１，ＭＣ２、コイルＬ１１，Ｌ２１、及びバイアス部（抵抗Ｒ１５，Ｒ１６を介してバイアス電圧Ｂias６をＮＭＯＳトランジスタＭ１１，Ｍ１２のゲートに付与する部分）を設けている。そして、低雑音増幅回路１３は以下に示す増幅動作を行う。

初段のＮＭＯＳ差動アンプ１Ｃは、入力信号ＬＮＡｉｎを整合回路ＭＣ１及びキャパシタＣ１１を介してＮＭＯＳトランジスタＭ１１のゲート受け、反転入力信号バーＬＮＡｉｎを整合回路ＭＣ２及びキャパシタＣ２１を介してＮＭＯＳトランジスタＭ２１のゲートに受ける。その結果、ＮＭＯＳトランジスタＭ１１及びＭ２１は互いに差動対を形成しているため、入力信号ＬＮＡｉｎと反転入力信号バーＬＮＡｉｎとの電位差を増幅してＮＭＯＳトランジスタＭ１１及びＭ２１のドレインであるノードＮ１１及びＮ２１より出力信号ＯＵＴ１及び反転出力信号バーＯＵＴ１をそれぞれ得る。

そして、２段目のＰＭＯＳソース接地アンプ２Ｃは、出力信号ＯＵＴ１をキャパシタＣ１２を介してＰＭＯＳトランジスタＭ１２のゲートに受けることにより、出力信号ＯＵＴ１を増幅してＰＭＯＳトランジスタＭ１２のドレインであるノードＮ１２より出力信号ＬＮＡｏｕｔを出力する。さらに、ＰＭＯＳソース接地アンプ２Ｃは、反転出力信号バーＯＵＴ１をキャパシタＣ２２を介してＰＭＯＳトランジスタＭ２２のゲート受けることにより、反転出力信号バーＯＵＴ１を増幅してＰＭＯＳトランジスタＭ２２のドレインであるノードＮ２２より反転出力信号バーＬＮＡｏｕｔを出力する。

（効果）
このように、実施の形態３の低雑音増幅回路１３では、増幅用トランジスタとしてＰＭＯＳトランジスタＭ１２及びＭ２２のみを含むＰＭＯＳソース接地アンプ２Ｃにより２段目のＬＮＡ２を構成することにより、電流を増加させることなく良好な歪み特性を得ることができる。上記した効果は、２段目のＬＮＡ２をＮＭＯＳソース接地アンプ２Ｅで構成した従来の低雑音増幅回路２０（図５参照）では得ることができない。

一方、増幅用トランジスタとしてＮＭＯＳトランジスタＭ１１及びＭ２１のみを含むＮＭＯＳ差動アンプ１Ｃにより初段のＬＮＡ１を構成することにより高い利得を得ることができる。

また、実施の形態３の低雑音増幅回路１３では、実施の形態１及び実施の形態２と同様、歪み特性向上のためのデジェネレーションを行っていないため、回路面積の増大を招くことなくコスト低減を図ることができる。

さらに、ＬＮＡ１をＮＭＯＳ差動アンプ１Ｃで構成することにより、コモンモードのノイズを抑制することができる効果を奏する。

なお、コイルＬ１２，Ｌ２２に変えて抵抗を用いても良く、抵抗Ｒ３１及びＲ３２に代えてコイル（インダクタ）を用いても良い。集積度向上を重視するのであれば抵抗を用いることが望ましく、歪み特性のさらなる向上を図るにはコイルを用いる方が望ましい。

＜その他＞
なお、実施の形態１〜実施の形態３では２段接続のＬＮＡにおいて後段のＬＮＡにおいて、増幅動作を行うＭＯＳトランジスタをＰＭＯＳトランジスタで構成する構成を示した。すなわち、一段構成のＬＮＡのみからなる後段増幅部を有する低雑音増幅回路を示した。

しかし、本願発明は３段以上の多段接続のＬＮＡにおいても、すなわち、後段増幅部が複数のＬＮＡが直列接続されてなる複数段構成を呈する場合においても適用可能である。この場合、２段以降のＬＮＡのうち、少なくとも一つのＬＮＡにおいて増幅動作を行うＭＯＳトランジスタをＰＭＯＳトランジスタで構成することにより、上述した歪み特性の向上効果を奏する。すなわち、後段接続部を構成する複数段のＬＮＡのうち、少なくとも一つのＬＮＡの増幅用トランジスタをＰＭＯＳトランジスタで構成することにより本願発明の効果を発揮することができる。ただし、３段以上の多段接続の場合は最終段により近いＬＮＡをＰＭＯＳトランジスタで構成する方が望ましい。

本願発明はＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの製造プロセスを含む全てのプロセスで製造された無線通信用回路に用いる低雑音増幅回路として適用可能である。

この発明の低雑音増幅回路の基本構成を示す回路図である。 この発明の実施の形態１である低雑音増幅回路の内部構成を詳細に示す回路図である。 この発明の実施の形態２である低雑音増幅回路の内部構成を詳細に示す回路図である。 この発明の実施の形態３である低雑音増幅回路の内部構成を詳細に示す回路図である。 従来の低雑音増幅回路の構成を示す回路図である。

符号の説明

１ ＬＮＡ（ＮＭＯＳ）、１Ａ ＮＭＯＳソース接地アンプ、１Ｂ ＮＭＯＳゲート接地アンプ、１Ｃ ＮＭＯＳ差動アンプ、２ ＬＮＡ（ＰＭＯＳ）、２Ａ，２Ｃ ＰＭＯＳソース接地アンプ、２Ｂ ＰＭＯＳカスコードアンプ、１１〜１３ 低雑音増幅回路、Ｍ１，Ｍ４，Ｍ１１，Ｍ２１ ＮＭＯＳトランジスタ、Ｍ２，Ｍ３，Ｍ１２，Ｍ２２ ＰＭＯＳトランジスタ。

Claims (5)

1. 入力信号を増幅して第１の出力信号を出力する第１の低雑音増幅器と、
   前記第１の出力信号を増幅して最終出力信号を出力する後段増幅部とを備え、
   前記第１の低雑音増幅器は増幅用トランジスタをＮＭＯＳトランジスタのみを用いて構成し、
   前記後段増幅部は少なくとも一段の低雑音増幅器を含み、前記少なくとも一段の低雑音増幅器のうち少なくとも一つは増幅用トランジスタをＰＭＯＳトランジスタのみを用いて構成したことを特徴とする、
   低雑音増幅回路。
2. 請求項１記載の低雑音増幅回路であって、
   前記少なくとも一段の低雑音増幅器は一段構成の第２の低雑音増幅器を含み、前記第２の低雑音増幅器は前記第１の出力信号を増幅して前記最終出力信号を出力する、
   低雑音増幅回路。
3. 請求項１あるいは請求項２記載の低雑音増幅回路であって、
   前記第１の低雑音増幅器はソース接地型増幅器を含む、
   低雑音増幅回路。
4. 請求項１あるいは請求項２記載の低雑音増幅回路であって、
   前記第１の低雑音増幅器はゲート接地型増幅器を含む、
   低雑音増幅回路。
5. 請求項１あるいは請求項２記載の低雑音増幅回路であって、
   前記第１の低雑音増幅器は差動増幅器を含む、
   低雑音増幅回路。

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