KR20210019825A - 폴디드 스위칭 구조의 단측파대역 주파수 혼합기 - Google Patents

폴디드 스위칭 구조의 단측파대역 주파수 혼합기 Download PDF

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KR20210019825A
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Abstract

본 발명은 입력단 스위칭을 이용한 캐스코드 구조의 단측파대 주파수 혼합기에 관한 것으로서, 일실시예에 따른 주파수 혼합기는 공급 전압(VDD) 라인과 연결되는 부하부와, 부하부의 출력과 연결되고, 중간 주파수(IF) 신호를 입력으로 수신하여 증폭된 중간 주파수 신호를 출력하는 신호 증폭부 및 폴디드 캐스코드(folded cascode) 구조로 연결되는 복수의 신호 혼합 트랜지스터를 포함하고, 증폭된 중간 주파수 신호를 수신하는 복수의 신호 혼합 트랜지스터의 스위칭 동작을 통해 RF 신호를 출력하는 신호 혼합부를 포함한다.

Description

폴디드 스위칭 구조의 단측파대역 주파수 혼합기{SINGLE-SIDE-BAND FREQUENCY MIXER BASED ON FOLDED SWITCHING STRUCTURE}
본 발명은 단측파대역 주파수 혼합기에 관한 것으로, 보다 상세하게는 입력단 스위칭을 이용한 캐스코드 구조의 단측파대 주파수 혼합기의 기술적 사상에 관한 것이다.
무선 통신 시스템은 데이터를 전송하기 위해 일정 대역의 주파수를 사용하고 있으며, 최근 무선 통신 시스템을 이용하여 전송하고자하는 데이터의 양이 증가하면서 주파수 대역이 넓어지고 있다.
이러한 넓은 주파수 대역을 UWB(ultra wide band)라 칭하며, UWB 주파수 발생기에는 단측파대 주파수 혼합기가 적용되고 있다.
참고로, 무선 통신 시스템에서 송신측은 하나 이상의 반송파 신호를 이용하여 하나 이상의 기조 대역 정보 신호를 변조하고 RF 신호로 변환하여 전송하며, 수신 측은 수신된 RF 신호에 대해 반송파 성분을 제거하고 중간 주파수(IF) 신호로 변환하여 IF 신호를 복조, 혹은 중간주파수 없이 RF 신호를 직접 복조하기도 한다.
또한, 정보신호가 반송파의 진폭을 변조시키는 진폭변조에서, 변조된 신호를 푸리에 변환하여 주파수해석을 하면 반송주파수(carrier frequency)만큼씩 상하로 천이되어 똑같은 정보량을 가진 상측파대와 하측파대가 생성된다. 이 두 측파대를 모두 전송하는 것을 양측파대역(DSB; double side band) 변조라 하고 필터로 불필요한 한측파대를 제거하여 나머지 한측파대만을 전송하는 것을 단측파대역(SSB; single side band) 변조라 한다.
한편, 기존의 단측파대역 주파수 혼합기는 길버트 셀 구조를 사용하였으며, 3단 이상의 스택(stacked) 트랜지스터 구조를 적용함으로써, 1.8V 이상의 전압과 많은 전류를 필요로 하였다.
그러나, 최근의 트랜지스터 공정은 스케일링으로 인하여 게이트의 길이가 짧아지고 있으며, 이로 인해 드레인-소스의 브레이크-다운(break-down) 전압이 낮아지게 되어 트랜지스터가 높은 전압에서는 동작이 어렵게 되었다.
또한, 기존 단측파대역 주파수 혼합기는 공급 전압이 낮아지면 각 단의 트랜지스터에서 충분한 포화영역 확보가 어렵고 변환 이득이나 각종 특성들이 나빠진다는 문제가 있다.
한국등록특허 제10-0703595호 "개선된 선형특성을 갖는 캐스코드형 증폭기"
본 발명은 코어 회로의 트랜지스터 스택을 폴디드(folded) 형태로 나누어 각각 다른 전류원으로 동작시킴으로써, 1.5V 이하의 저 전원전압으로 동작이 가능하며, 저 전원전압에서도 우수한 성능의 주파수 혼합 동작을 수행할 수 있는 주파수 혼합기를 제공하고자 한다.
또한, 본 발명은 전계효과 트랜지스터를 부하로 사용함으로써, 인덕터 및 캐패시터를 부하로 사용하는 기존 기술 대비 회로의 면적을 줄일 수 있는 주파수 혼합기를 제공하고자 한다.
일실시예에 따른 입력단 스위칭을 이용한 캐스코드 구조의 단측파대 주파수 혼합기는 공급 전압(VDD) 라인과 연결되는 부하부와, 부하부의 출력과 연결되고, 중간 주파수(IF) 신호를 입력으로 수신하여 증폭된 중간 주파수 신호를 출력하는 신호 증폭부 및 폴디드 캐스코드(folded cascode) 구조로 연결되는 복수의 신호 혼합 트랜지스터를 포함하고, 증폭된 중간 주파수 신호를 수신하는 복수의 신호 혼합 트랜지스터의 스위칭 동작을 통해 RF 신호를 출력하는 신호 혼합부를 포함할 수 있다.
일측에 따르면, 부하부는 공급전압 라인과 소스 단자를 통해 연결되는 제3 트랜지스터 및 제4 트랜지스터를 포함할 수 있다.
일측에 따르면, 신호 증폭부는 제3 트랜지스터와 드레인 단자를 통해 연결되는 제1 트랜지스터 및 제4 트랜지스터와 드레인 단자를 통해 연결되는 제2 트랜지스터를 포함하고, 중간 주파수 신호를 제1 트랜지스터 및 제2 트랜지스터 각각의 게이트 입력 신호로 수신할 수 있다.
일측에 따르면, 제1 트랜지스터 및 제2 트랜지스터 각각은 서로 다른 위상을 갖는 중간 주파수 신호를 게이트 입력 신호로 수신할 수 있다.
일측에 따르면, 신호 혼합부는 소스 단자를 통해 증폭된 중간 주파수 신호를 수신하고, 폴디드 캐스코드 구조로 연결되는 제5 내지 제8 트랜지스터를 포함할 수 있다.
일측에 따르면, 제5 트랜지스터 및 제6 트랜지스터는 제1 폴디드 라인과 소스 단자를 통해 연결되고, 제1 폴디드 라인을 통해 증폭된 중간 주파수 신호를 수신할 수 있다.
일측에 따르면, 제7 트랜지스터 및 제8 트랜지스터는 제2 폴디드 라인과 소스 단자를 통해 연결되고, 제2 폴디드 라인을 통해 증폭된 중간 주파수 신호를 수신할 수 있다.
일측에 따르면, 제5 내지 제8 트랜지스터는 국부 발진(LO) 신호를 게이트 입력 신호로 수신할 수 있다.
일측에 따르면, 제5 트랜지스터 및 제8 트랜지스터는 국부발진 신호의 포지티브 펄스(positive pulse)에 대응하여 턴-온(turn-on)되고, 제6 트랜지스터 및 제7 트랜지스터는 국부발진 신호의 네거티브 펄스(negative pulse)에 대응하여 턴-온될 수 있다.
일측에 따르면, 제5 트랜지스터 및 제8 트랜지스터는 국부발진 신호의 네거티브 펄스(negative pulse)에 대응하여 턴-온(turn-on)되고, 제6 트랜지스터 및 제7 트랜지스터는 국부발진 신호의 포지티브 펄스(positive pulse)에 대응하여 턴-온될 수 있다.
일측에 따르면, 입력단 스위칭을 이용한 캐스코드 구조의 단측파대 주파수 혼합기는 RF 신호가 출력되는 출력 노드와 드레인 단자를 통해 연결되는 제9 트랜지스터를 구비하는 출력 부하부를 더 포함할 수 있다.
일실시예에 따르면, 코어 회로의 트랜지스터 스택을 폴디드(folded) 형태로 나누어 각각 다른 전류원으로 동작시킴으로써, 1.5V 이하의 저 전원전압으로 동작이 가능하며, 저 전원전압에서도 우수한 성능의 주파수 혼합 동작을 수행할 수 있다.
일실시예에 따르면, 전계효과 트랜지스터를 부하로 사용함으로써, 인덕터 및 캐패시터를 부하로 사용하는 기존 기술 대비 회로의 면적을 줄일 수 있다.
도 1은 일실시예에 따른 무선통신 시스템을 설명하기 위한 도면이다.
도 2는 일실시예에 따른 무선통신 시스템에서의 스위칭을 통한 주파수 혼합의 예시를 설명하기 위한 도면이다.
도 3은 일실시예에 따른 주파수 혼합기를 설명하기 위한 도면이다.
도 4는 일실시예에 따른 주파수 혼합기에 대한 동작예를 설명하기 위한 도면이다.
도 5는 일실시예에 따른 주파수 혼합기의 구현예를 설명하기 위한 도면이다.
도 6a 내지 도 6b는 일실시예에 따른 주파수 혼합기의 동작을 위한 신호의 예시를 설명하기 위한 도면이다.
도 7은 일실시예에 따른 주파수 혼합기의 출력에 관한 예시를 설명하기 위한 도면이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시예들은 다양한 형태로 실시될 수 있으며 본 명세서에 설명된 실시예들에 한정되지 않는다.
본 발명의 개념에 따른 실시예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시예들을 특정한 개시형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어를 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만, 예를 들어 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 표현들, 예를 들어 "~사이에"와 "바로~사이에" 또는 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함으로 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 특허출원의 범위가 이러한 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
도 1은 일실시예에 따른 무선통신 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 일실시예에 따른 무선 통신 시스템(100)은 I/Q 스위치(110), IF 위상 필터(120), LO 위상 필터(130) 및 입력단 스위칭을 이용한 캐스코드 구조의 단측파대 주파수 혼합기(frequency mixer)(140)를 포함할 수 있다.
예를 들면, 일실시예에 따른 주파수 혼합기(140)는 단측파대 쿼드러처 주파수 혼합기(quadrature frequency mixer)일 수 있다.
일실시예에 따른 무선통신 시스템(100)은 I/Q 스위치(110) 및 IF 위상 필터(120)를 이용하여 중간 주파수(IF) 신호가 주파수 혼합기(140)의 코어(core)에 입력되기 전에 중간 주파수(IF) 신호의 위상(phase)을 조절할 수 있다.
구체적으로, 일실시예에 따른 주파수 혼합기(140)의 입력 단자에는 4개의 중간 주파수 쿼드러처 신호가 입력되어야만 영상주파수(image frequency)를 제거해 단측파대 출력이 가능한데, 일반적으로 입력되는 중간 주파수 신호는 하나의 위상만을 가지기 때문에 I/Q 스위치(110) 및 IF 위상 필터(120)를 이용하여 4개의 중간 주파수 쿼드러처 신호를 생성할 수 있다.
마찬가지로, 일실시예에 따른 주파수 혼합기(140)는 4개의 국부 발진(LO) 쿼드러처 신호가 입력되어야만 하기 때문에, LO 위상 필터(130)를 이용하여 4개의 국부 발진(LO) 쿼드러처 신호를 생성할 수 있다.
일실시예에 따른 주파수 혼합기(140)는 I/Q 스위치(110) 및 IF 위상 필터(120)를 통해 생성된 4개의 중간 주파수 쿼드러처 신호와, LO 위상 필터(130)를 통해 생성된 4개의 국부 발진 쿼드러처 신호를 수신하여 동작하는 I-채널 코어 및 Q-채널 코어를 포함할 수 있다.
여기서, 주파수 혼합기(140)는 동일한 타이밍에서 I-채널 코어에서 포지티브 RF 신호(positive RF signal)를 출력하고, Q-채널 코어에서는 네거티브 RF 신호(negative RF signal)를 출력할 수 있다.
또한, 주파수 혼합기(140)는 동일한 타이밍에서 I-채널 코어에서 네거티브 RF 신호를 출력하고, Q-채널 코어에서 포지티브 RF 신호를 출력할 수도 있다.
또한, 주파수 혼합기(140)는 I-채널 코어의 동작을 통해 출력되는 RF 신호와 Q-채널 코어의 동작을 통해 출력되는 RF 신호를 합산하는 가산기를 더 포함할 수 있으며, 가산기의 합산 동작을 통해 합산된 RF 신호를 최종 출력을 출력할 수 있다.
일실시예에 따른 주파수 혼합기(140)는 이후 실시예 도 3 내지 도 6b를 통해 보다 구체적으로 설명하기로 한다.
도 2는 일실시예에 따른 무선통신 시스템에서의 스위칭을 통한 주파수 혼합의 예시를 설명하기 위한 도면이다.
도 2를 참조하면, 참조부호 200은 스위칭 동작으로 중간 주파수(IF)를 조합하여 출력하는 스위치 회로를 나타낸다. 즉, 참조부호 200의 스위치 회로는 도 1을 통해 설명한 I/Q 스위치 및 IF 위상 필터일 수 있다.
참조부호 200에 따르면, 스위치 회로의 스위칭 동작을 통해 하기 표1과 같은 결과가 출력될 수 있다.
Figure pat00001
표1에 따르면, 스위치 회로에 구비된 각각에 트랜지스터에는 '0' 또는 '1'의 제어 신호(Vctrl)가 인가될 수 있고, 인가되는 제어 신호(Vctrl)에 따라 제1 내지 제4 IF 출력 단자(IF_1 내지 IF_4)는 서로 다른 위상을 갖는 중간 주파수 신호를 출력할 수 있다.
예를 들면, 제어 신호(Vctrl)가 '0'인 경우, 제1 IF 출력 단자(IF_1)는 0˚의 위상을 갖는 중간 주파수 신호를 출력하고, 제2 IF 출력 단자(IF_2)는 90˚의 위상을 갖는 중간 주파수 신호를 출력하며, 제3 IF 출력 단자(IF_3)는 180˚의 위상을 갖는 중간 주파수 신호를 출력하고, 제4 IF 출력 단자(IF_4)는 270˚의 위상을 갖는 중간 주파수 신호를 출력할 수 있다.
또한, 제어 신호(Vctrl)가 '1'인 경우, 제1 IF 출력 단자(IF_1)는 90˚의 위상을 갖는 중간 주파수 신호를 출력하고, 제2 IF 출력 단자(IF_2)는 0˚의 위상을 갖는 중간 주파수 신호를 출력하며, 제3 IF 출력 단자(IF_3)는 270˚의 위상을 갖는 중간 주파수 신호를 출력하고, 제4 IF 출력 단자(IF_4)는 180˚의 위상을 갖는 중간 주파수 신호를 출력할 수 있다.
즉, 일실시예에 따른 스위치 회로는 '0' 또는 '1'의 제어 신호(Vctrl)를 입력으로 수신하여, 중간 주파수 신호의 입력 성분의 위상을 제어할 수 있으며, 이를 입력으로 수신하는 일실시예에 따른 주파수 혼합기는 특정 주파수의 단측파의 형태를 갖는 RF 신호를 출력할 수 있다.
도 3은 일실시예에 따른 주파수 혼합기를 설명하기 위한 도면이다.
다시 말해, 도 3의 주파수 혼합기는 도 1을 통해 설명한 주파수 혼합기 일 수 있다.
도 3을 참조하면, 일실시예에 따른 주파수 혼합기(300)는 코어 회로의 트랜지스터 스택을 폴디드(folded) 형태로 나누어 각각 다른 전류원으로 동작시킴으로써, 1.5V 이하의 저 전원전압으로 동작이 가능하며, 저 전원전압에서도 우수한 성능의 주파수 혼합 동작을 수행할 수 있다.
또한, 주파수 혼합기(300)는 전계효과 트랜지스터를 부하로 사용함으로써, 인덕터 및 캐패시터를 부하로 이용하는 기존 기술 대비 회로의 면적을 줄일 수 있다.
이를 위해, 일실시예에 따른 주파수 혼합기(300)는 부하부(310), 신호 증폭부(320) 및 신호 혼합부(330)를 포함할 수 있다.
일실시예에 따른 부하부(310)는 공급 전압(VDD) 라인과 연결될 수 있다.
또한, 신호 증폭부(320)는 부하부(310)의 출력과 연결되고, 중간 주파수(IF) 신호를 입력으로 수신하여 증폭된 중간 주파수 신호를 출력할 수 있다.
또한, 신호 혼합부(330)는 폴디드 캐스코드(folded cascode) 구조로 연결되는 복수의 신호 혼합 트랜지스터를 포함하고, 신호 증폭부(320)를 통해 증폭된 중간 주파수 신호를 수신하는 복수의 신호 혼합 트랜지스터의 스위칭 동작을 통해 RF 신호를 출력할 수 있다.
예를 들면, 복수의 신호 혼합 트랜지스터의 스위칭 동작은 국부 발진(LO) 신호를 통해 제어될 수 있다.
또한, 신호 혼합부(330)는 부하부(310)와 신호 증폭부(320) 사이에 구비되는 노드(node)를 통해 연결될 수 있다.
일측에 따르면, 신호 혼합부(330)는 RF 신호가 외부로 출력되는 출력 노드에 연결되는 출력 부하부를 더 포함할 수도 있다.
일실시예에 따른 주파수 혼합기(300)는 이후 실시예 도 5를 통해 보다 구체적으로 설명하기로 한다.
도 4는 일실시예에 따른 주파수 혼합기에 대한 동작예를 설명하기 위한 도면이다.
도 4를 참조하면, 일실시예에 따른 주파수 혼합기는 복수의 코어 및 가산기를 포함할 수 있으며, 가산기는 복수의 코어를 통해 출력되는 포지티브 RF 신호(positive RF signal) 및 네거티브 RF 신호(negative RF signal)를 합산하여 최종 출력 신호(Vout)를 외부로 출력할 수 있다.
구체적으로, 복수의 코어는 서로 다른 위상을 갖는 4개의 중간 주파수(IF) 쿼드러처 신호인
Figure pat00002
신호,
Figure pat00003
신호,
Figure pat00004
신호 및
Figure pat00005
를 입력으로 수신하여 포지티브 RF 신호 및 네거티브 RF 신호를 생성할 수 있다.
보다 구체적으로, 가산기를 통해 합산되는 최종 출력 신호(Vout)는 하기 수학식1로 표현될 수 있다.
[수학식1]
Figure pat00006
도 5는 일실시예에 따른 주파수 혼합기의 구현예를 설명하기 위한 도면이다.
도 5를 참조하면, 일실시예에 따른 주파수 혼합기(500)는 I-채널 코어(510) 및 Q-채널 코어(520)를 포함할 수 있으며, 각각의 코어(510 및 520)는 부하부(511), 신호 증폭부(512), 신호 혼합부(513) 및 출력 부하부(514)를 포함할 수 있다.
예를 들면, 부하부(511)는 제3 트랜지스터(M3)와 제4 트랜지스터(M4)를 포함하고, 신호 증폭부(512)는 제1 트랜지스터(M1)와 제2 트랜지스터(M2)를 포함하며, 신호 혼합부(513)는 제5 내지 제8 트랜지스터(M5 내지 M8)를 포함하고, 출력 부하부(514)는 제9 트랜지스터(M9)를 포함할 수 있다.
다시 말해, 주파수 혼합기(500)에 구비되는 I-채널 코어(510) 및 Q-채널 코어(520)는 서로 대칭(symmetric) 구조로, 서로 동일한 회로로 구성될 수 있다.
즉, I-채널 코어(510) 및 Q-채널 코어(520)는 서로 동일한 회로로 구성되므로, 이하에서는 I-채널 코어(510)에 구비된 회로를 중심으로 설명하기로 하며, 이하에서 설명하는 내용은 Q-채널 코어(520)에 구비된 회로에서도 동일하게 적용될 수 있다.
구체적으로, 부하부(511)의 제3 트랜지스터(M3) 및 제4 트랜지스터(M4)는 공급전압(VDD) 라인과 소스 단자를 통해 연결될 수 있으며, 게이트 입력 신호(VB)에 기초하여 스위칭 동작이 제어될 수 있다.
또한, 제3 트랜지스터(M3)의 드레인 단자는 제1 노드(N1)와 연결되고, 제4 트랜지스터(M4)의 드레인 단자는 제2 노드(N2)와 연결될 수 있다.
예를 들면, 부하부(511)에 구비되는 제3 트랜지스터(M3) 및 제4 트랜지스터(M4)는 PMOS 트랜지스터일 수 있다.
일반적으로 길버트 셀 구조에 기반하는 기존의 주파수 혼합기에서는 충분한 전압 헤드룸(voltage headroom)을 확보하기가 어려웠으며, 변환이득이 부하의 크기에 비례하므로 저전압 동작을 위해서는 이득 또는 선형성(헤드룸)을 포기 해야만 했다.
그러나, 본 발명은 신호 증폭부(512)의 소스 단자에 연결되는 전류원을 제거하고, 부하부(511)에 구비되는 전계효과 트랜지스터를 동적 부하(active load)로 사용함으로써, 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)의 드레인-소스 전압과 전압 헤드룸(voltage headroom)을 확보할 수 있으며, 이를 통해 높은 증폭비와 주파수 혼합기의 선형성을 확보할 수 있다.
또한, 본 발명은 전계효과 트랜지스터를 동적 부하로 사용함으로써, 인덕터 및 캐패시터와 같은 소자를 부하로 사용하는 기존 기술과 비교하여 회로의 면적을 줄일 수 있으며, 소모되는 전압 대비 높은 저항을 만들 수 있다.
일측에 따르면, 신호 증폭부(512)의 제1 트랜지스터(M1)는 제3 트랜지스터(M3)와 드레인 단자를 통해 연결되고, 신호 증폭부(512)의 제2 트랜지스터(M2)는 제4 트랜지스터(M4)와 드레인 단자를 통해 연결될 수 있다.
다시 말해, 제1 트랜지스터(M1)의 드레인 단자는 제1 노드(N1)와 연결되고, 제2 트랜지스터(M2)의 드레인 단자는 제2 노드(N2)와 연결될 수 있다.
예를 들면, 신호 증폭부(512)에 구비되는 제1 트랜지스터(M1)와 제2 트랜지스터(M2)는 NMOS 트랜지스터일 수 있다.
또한, 제1 트랜지스터(M1)와 제2 트랜지스터(M2)는 일실시예에 따른 주파수 혼합기(500)가 동작하는 시간동안 턴-온(turn-on) 상태를 유지하여 입력되는 중간 주파수(IF) 신호를 증폭할 수 있다.
일측에 따르면, 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)의 게이트 각각은 중간 주파수 신호를 게이트 입력 신호로 수신할 수 있다.
일측에 따르면, 제1 트랜지스터(M1) 및 제2 트랜지스터(M2) 각각은 서로 다른 위상을 갖는 중간 주파수 신호를 게이트 입력 신호로 수신할 수 있다.
보다 구체적으로, I-채널 코어(510) 및 Q-채널 코어(520)에 각각 구비된 제1 내지 제2 트랜지스터는 도 2를 통해 설명한 스위치 회로의 스위칭 동작을 통해 생성된 서로 다른 위상을 갖는 중간 주파수 신호를 게이트 단자의 입력으로 수신할 수 있다.
예를 들면, 스위치 회로의 제1 스위칭 동작을 통해, I-채널 코어(510)에 구비된 제1 트랜지스터(M1)의 게이트 단자에는 0˚의 위상을 갖는 중간 주파수 신호(IF_0;
Figure pat00007
)가 입력되고, I-채널 코어(510)에 구비된 제2 트랜지스터(N2)의 게이트 단자에는 180˚의 위상을 갖는 중간 주파수 신호(IF_180;
Figure pat00008
)가 입력될 수 있다.
또한, 스위치 회로의 제1 스위칭 동작을 통해, Q-채널 코어(520)에 구비된 제1 트랜지스터의 게이트 단자에는 90˚의 위상을 갖는 중간 주파수 신호(IF_90;
Figure pat00009
)가 입력되고, Q-채널 코어(520)에 구비된 제2 트랜지스터의 게이트 단자에는 270˚의 위상을 갖는 중간 주파수 신호(IF_270;
Figure pat00010
)가 입력될 수 있다.
또한, 스위치 회로의 제2 스위칭 동작을 통해, I-채널 코어(510)에 구비된 제1 트랜지스터(M1)의 게이트 단자에는 90˚의 위상을 갖는 중간 주파수 신호(IF_90;
Figure pat00011
)가 입력되고, I-채널 코어(510)에 구비된 제2 트랜지스터(N2)의 게이트 단자에는 270˚의 위상을 갖는 중간 주파수 신호(IF_270;
Figure pat00012
)가 입력될 수도 있다.
또한, 스위치 회로의 제2 스위칭 동작을 통해, Q-채널 코어(520)에 구비된 제1 트랜지스터의 게이트 단자에는 0˚의 위상을 갖는 중간 주파수 신호(IF_0;
Figure pat00013
)가 입력되고, Q-채널 코어(520)에 구비된 제2 트랜지스터의 게이트 단자에는 180˚의 위상을 갖는 중간 주파수 신호(IF_180;
Figure pat00014
)가 입력될 수도 있다.
일실시예에 따른 신호 혼합부(513)는 폴디드 캐스코드(folded cascode) 구조로 연결되는 제5 내지 제8 트랜지스터(M5 내지 M8)의 스위칭 동작을 통해 RF 신호를 출력할 수 있다.
일측에 따르면, 신호 혼합부(513)에 구비되는 제5 내지 제8 트랜지스터(M5 내지 M8)는 소스 단자를 통해 증폭된 중간 주파수 신호를 수신할 수 있다.
예를 들면, 신호 혼합부(513)에 구비되는 제5 내지 제8 트랜지스터(M5 내지 M8)는 PMOS 트랜지스터일 수 있다.
구체적으로, 제5 트랜지스터(M5) 및 제6 트랜지스터(M6)는 제1 폴디드 라인과 소스 단자를 통해 연결되고, 제1 폴디드 라인을 통해 증폭된 중간 주파수 신호를 수신할 수 있다.
또한, 제7 트랜지스터 및 제8 트랜지스터는 제2 폴디드 라인과 소스 단자를 통해 연결되고, 제2 폴디드 라인을 통해 증폭된 중간 주파수 신호를 수신할 수 있다.
예를 들면, 제1 폴디드 라인은 제1 노드(N1)와 연결되는 라인이고, 제2 폴디드 라인은 제2 노드(N2)와 연결되는 라인일 수 있다.
일측에 따르면, 제5 내지 제8 트랜지스터(M5 내지 M8)는 국부 발진(LO) 신호를 게이트 입력 신호로 수신할 수 있다.
다시 말해, 신호 혼합부(513)에 구비되는 제5 내지 제8 트랜지스터(M5 내지 M8)는 폴디드 라인을 통해 인가되는 증폭된 중간 주파수 신호를 소스 단자를 통해 입력받고, 게이트 단자를 통해 입력 받는 국부 발진 신호의 크기에 따른 제5 내지 제8 트랜지스터(M5 내지 M8)의 스위칭 동작을 통해 주파수의 혼합 동작을 수행할 수 있다.
예를 들면, 제5 트랜지스터(M5) 및 제8 트랜지스터(M6)는 제1 국부 발진 라인(ILO_P)에 연결되고, 제6 트랜지스터(M6) 및 제7 트랜지스터(M7)는 제2 국부 발진 라인(ILO_N)에 연결될 수 있다. 여기서, 제1 국부 발진 라인(ILO_P)은 포지티브 국부 발진 신호가 인가되고 제2 국부 발진 라인은 네거티브 국부 발진 신호가 인가될 수 있다.
또한, 제5 내지 제8 트랜지스터(M5 내지 M8)는 하나의 국부 발진 라인에 연결될 수도 있으며, 하나의 국부 발진 라인은 포지티브 국부 발진 신호 및 네거티브 국부 발진 신호가 인가될 수도 있다.
일측에 따르면, I-채널 코어(510)에 구비된 제5 트랜지스터(M5) 및 제8 트랜지스터(M8)는 국부발진 신호의 포지티브 펄스(positive pulse)에 대응하여 턴-온(turn-on)되고, I-채널 코어(510)에 구비된 제6 트랜지스터(M6) 및 제7 트랜지스터(M7)는 국부발진 신호의 네거티브 펄스(negative pulse)에 대응하여 턴-온될 수 있다.
또한, Q-채널 코어(520)에 구비된 제5 트랜지스터 및 제8 트랜지스터는 국부발진 신호의 네거티브 펄스에 대응하여 턴-온되고, Q-채널 코어(520)에 구비된 제6 트랜지스터 및 제7 트랜지스터는 국부발진 신호의 포지티브 펄스에 대응하여 턴-온될 수 있다.
다시 말해, I-채널 코어(510) 및 Q-채널 코어(520)에 구비되는 제5 트랜지스터 및 제8 트랜지스터에 인가되는 국부발진 신호는 제6 트랜지스터 및 제7 트랜지스터에 인가되는 국부발진 신호와 180˚의 위상 차이를 보이며, 이로 인해, 제5 및 제8 트랜지스터와 제6 및 제7 트랜지스터는 동일한 타이밍에 서로 다른 스위칭 동작을 수행할 수 있다.
즉, 본 발명은 신호 혼합부(513)에 신호 증폭부(512)가 병렬로 연결되기 때문에 모든 스테이지가 충분한 포화영역에서 동작할 수 있으며, 신호 증폭부(512)와 전류를 분배하여 사용하므로, 신호 혼합부(513)로 흐르는 전류를 최소화하여 전체적인 전력 소모를 감소시키고 성능의 열화를 최소화할 수 있다.
일측에 따르면, 출력 부하부(514)에 구비되는 제9 트랜지스터(M9)는 RF 신호가 외부로 출력되는 출력 노드(N_out)와 드레인 단자를 통해 연결될 수 있다.
즉, 본 발명은 출력 부하부(514)에 구비되는 전계효과 트랜지스터를 동적 부하로 사용함으로써, 인덕터 및 캐패시터와 같은 소자를 부하로 사용하는 경우와 비교하여 회로의 면적을 줄일 수 있으며, 소모되는 전압 대비 높은 저항을 만들 수 있다.
결국, 본 발명의 주파수 혼합기(500)는 3단 이상의 스택 트랜지스터 구조로 구현되는 기존의 주파수 혼합기와 달리, 2단의 스택 트랜지스터 구조로 구현됨으로써, 1.5V 이하의 저 전원전압으로 동작이 가능하고, 저 전원전압에서도 성능이 우수한 주파수 혼합 동작을 수행할 수 있다.
구체적으로, 주파수 혼합기(500)는 제1 트랜지스터(M1), 제2 트랜지스터(M2) 및 제9 트랜지스터(M9)로 구성되는 제1 스택(first stack)과, 제3 내지 제8 트랜지스터(M3 내지 M8)로 구성되는 제2 스택(second stack)으로 구성될 수 있다.
도 6a 내지 도 6b는 일실시예에 따른 주파수 혼합기의 동작을 위한 신호의 예시를 설명하기 위한 도면이다.
도 6a 내지 도 6b를 참조하면, 참조부호 610은 일실시예에 따른 주파수 혼합기의 I-채널 코어에서 입력 및 출력되는 신호의 파형을 나타내고, 참조부호 620은 일실시예에 따른 주파수 혼합기의 Q-채널 코어에서 입력 및 출력되는 신호의 파형을 나타낸다.
여기서, 'IF'는 도 5를 통해 설명한 제1 내지 제2 트랜지스터의 게이트 단자로 인가되는 중간 주파수 신호를 나타내고, 'LO'는 도 5를 통해 설명한 제5 내지 제8 트랜지스터의 게이트 단자로 인가되는 국부발진 신호를 나타내며, 'RF'는 도 5를 통해 설명한 제5 내지 제8 트랜지스터 각각의 스위칭 동작(주파수 혼합 동작)을 통해 출력되는 RF 신호를 나타낸다.
참조부호 610에 따르면, I-채널 코어에 구비된 제1 트랜지스터 및 제2 트랜지스터는 일실시예에 따른 주파수 혼합기가 동작하는 동안 항시 턴-온(turn-on)이 되어 입력되는 중간 주파수 신호를 증폭시킬 수 있다.
여기서, 증폭된 중간 주파수 신호는 폴디드된 라인을 통해 I-채널 코어에 구비된 제5 내지 제8 트랜지스터의 소스 단자에 입력되며, 국부발진 신호의 크기에 기초한 제5 내지 제8 트랜지스터의 스위칭 동작을 통해 주파수가 혼합될 수 있다.
예를 들면, I-채널 코어에 구비된 제5 내지 제8 트랜지스터 각각은 기설정된 전압보다 낮을 때, 턴-온될 수 있으며, 기설정된 전압은 '소스 전압(Vs) - 문턱 전압(Vth)'일 수 있다.
일측에 따르면, I-채널 코어에 구비된 제5 트랜지스터 및 제8 트랜지스터는 국부발진 신호의 포지티브 펄스(positive pulse)(611)에 대응하여 턴-온(turn-on)되고, 제6 트랜지스터 및 제7 트랜지스터는 국부발진 신호의 네거티브 펄스(negative pulse)(612)에 대응하여 턴-온될 수 있다.
다시 말해, I-채널 코어에 구비된 제5 트랜지스터 및 제8 트랜지스터에 입력되는 국부발진 신호는 제6 트랜지스터 및 제7 트랜지스터에 인가되는 국부발진 신호와 180˚의 위상 차가 나는 신호이므로, 제5 및 제8 트랜지스터와 제6 및 제7 트랜지스터는 동일한 타이밍에 서로 다른 스위칭 동작을 수행할 수 있다.
여기서, I-채널 코어에 구비된 제5 내지 제8 트랜지스터의 스위칭 동작의 결과로 RF 신호가 출력될 수 있다.
참조부호 620에 따르면, Q-채널 코어에 구비된 제1 트랜지스터 및 제2 트랜지스터는 일실시예에 따른 주파수 혼합기가 동작하는 동안 항시 턴-온(turn-on)이 되어 입력되는 중간 주파수 신호를 증폭시킬 수 있다.
여기서, 증폭된 중간 주파수 신호는 폴디드된 라인을 통해 Q-채널 코어에 구비된 제5 내지 제8 트랜지스터의 소스 단자에 입력되며, 국부발진 신호의 크기에 기초한 제5 내지 제8 트랜지스터의 스위칭 동작을 통해 주파수가 혼합될 수 있다.
예를 들면, Q-채널 코어에 구비된 제5 내지 제8 트랜지스터 각각은 기설정된 전압보다 낮을 때, 턴-온될 수 있으며, 기설정된 전압은 '소스 전압(Vs) - 문턱 전압(Vth)'일 수 있다.
일측에 따르면, Q-채널 코어에 구비된 제5 트랜지스터 및 제8 트랜지스터는 국부발진 신호의 네거티브 펄스(622)에 대응하여 턴-온되고, Q-채널 코어에 구비된 제6 트랜지스터 및 제7 트랜지스터는 국부발진 신호의 포지티브 펄스(621)에 대응하여 턴-온될 수 있다.
다시 말해, Q-채널 코어에 구비된 제5 트랜지스터 및 제8 트랜지스터에 입력되는 국부발진 신호는 제6 트랜지스터 및 제7 트랜지스터에 인가되는 국부발진 신호와 180˚의 위상 차가 나는 신호이므로, 제5 및 제8 트랜지스터와 제6 및 제7 트랜지스터는 동일한 타이밍에 서로 다른 스위칭 동작을 수행할 수 있다.
여기서, Q-채널 코어에 구비된 제5 내지 제8 트랜지스터의 스위칭 동작의 결과로 RF 신호가 출력될 수 있다.
도 7은 일실시예에 따른 주파수 혼합기의 출력에 관한 예시를 설명하기 위한 도면이다.
도 7을 참조하면, 참조부호 700은 일실시예에 따른 주파수 혼합기에서 국부발진 신호의 주파수 대역에 따른 출력 결과 그래프를 나타낸다.
참조부호 700의 출력 결과 그래프에서 상부에 도시된 라인은 원하는 성분을 도시하고, 하부에 도시된 라인은 이미지(image) 성분을 나타낼 수 있다.
참조부호 700에 따르면, 일실시예에 따른 주파수 혼합기를 이용한 실험 결과, 입력-출력의 변환이득이 약 10 dB이고, 3-db대역폭은 3.960~8.184GHz 대역으로 나타났다. 또한, 이때의 이미지제거비가 20 dBc 이상이며, 이득이 가장 높은 5~6 GHz에서는 약 30 dBc인 것으로 나타났다.
기존의 길버트셀 믹서는 10 mA 이상의 큰 전류가 필요하였으나, 일실시예에 따른 주파수 혼합기에서는 하나의 코어당 약 1.7 mA(884 uA X2)를 사용하여 두 개의 코어에서 3.4 mA(1.7 mA X 2) 정도의 전력만을 사용해도 동작이 가능하다는 것을 확인할 수 있었다.
또한, 일실시예에 따른 주파수 혼합기를 이용한 실험 결과, 주파수 혼합기는 입력되는 국부 발진(LO) 신호가 5.28GHz이고, 입력되는 중간 주파수(IF) 신호가 264 MHz인 경우에, 5.016 GHz 또는 5.544 GHz의 RF 신호를 출력하는 것으로 나타났다. 즉, 일실시예에 따른 주파수 혼합기는 출력이 특정 주파수의 단측파로 나타나는 것을 확인할 수 있다.
결국, 본 발명을 이용하면, 코어 회로의 트랜지스터 스택을 폴디드(folded) 형태로 나누어 각각 다른 전류원으로 동작시킴으로써, 1.5V 이하의 저 전원전압으로 동작이 가능하며, 저 전원전압에서도 우수한 성능의 주파수 혼합 동작을 수행할 수 있다.
또한, 전계효과 트랜지스터를 부하로 사용함으로써, 인덕터 및 캐패시터를 부하로 이용하는 기존 기술 대비 회로의 면적을 줄일 수 있다.
이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
300: 주파수 혼합기 310: 부하부
320: 신호 증폭부 330: 신호 혼합부

Claims (11)

  1. 공급 전압(VDD) 라인과 연결되는 부하부;
    상기 부하부의 출력과 연결되고, 중간 주파수(IF) 신호를 입력으로 수신하여 증폭된 중간 주파수 신호를 출력하는 신호 증폭부 및
    폴디드 캐스코드(folded cascode) 구조로 연결되는 복수의 신호 혼합 트랜지스터를 포함하고, 상기 증폭된 중간 주파수 신호를 수신하는 상기 복수의 신호 혼합 트랜지스터의 스위칭 동작을 통해 RF 신호를 출력하는 신호 혼합부
    를 포함하는 입력단 스위칭을 이용한 캐스코드 구조의 단측파대 주파수 혼합기.
  2. 1항에 있어서,
    상기 부하부는,
    상기 공급전압 라인과 소스 단자를 통해 연결되는 제3 트랜지스터 및 제4 트랜지스터를 포함하는
    입력단 스위칭을 이용한 캐스코드 구조의 단측파대 주파수 혼합기.
  3. 제2항에 있어서,
    상기 신호 증폭부는,
    상기 제3 트랜지스터와 드레인 단자를 통해 연결되는 제1 트랜지스터 및 상기 제4 트랜지스터와 드레인 단자를 통해 연결되는 제2 트랜지스터를 포함하고, 상기 중간 주파수 신호를 상기 제1 트랜지스터 및 상기 제2 트랜지스터 각각의 게이트 입력 신호로 수신하는
    입력단 스위칭을 이용한 캐스코드 구조의 단측파대 주파수 혼합기.
  4. 제3항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터 각각은,
    서로 다른 위상을 갖는 중간 주파수 신호를 상기 게이트 입력 신호로 수신하는
    입력단 스위칭을 이용한 캐스코드 구조의 단측파대 주파수 혼합기.
  5. 제1항에 있어서,
    상기 신호 혼합부는,
    소스 단자를 통해 상기 증폭된 중간 주파수 신호를 수신하고, 폴디드 캐스코드 구조로 연결되는 제5 내지 제8 트랜지스터를 포함하는
    입력단 스위칭을 이용한 캐스코드 구조의 단측파대 주파수 혼합기.
  6. 제5항에 있어서,
    상기 제5 트랜지스터 및 상기 제6 트랜지스터는,
    제1 폴디드 라인과 소스 단자를 통해 연결되고, 상기 제1 폴디드 라인을 통해 상기 증폭된 중간 주파수 신호를 수신하는
    입력단 스위칭을 이용한 캐스코드 구조의 단측파대 주파수 혼합기.
  7. 제5항에 있어서,
    상기 제7 트랜지스터 및 상기 제8 트랜지스터는,
    제2 폴디드 라인과 소스 단자를 통해 연결되고, 상기 제2 폴디드 라인을 통해 상기 증폭된 중간 주파수 신호를 수신하는
    입력단 스위칭을 이용한 캐스코드 구조의 단측파대 주파수 혼합기.
  8. 제5항에 있어서,
    상기 제5 내지 제8 트랜지스터는,
    국부 발진(LO) 신호를 게이트 입력 신호로 수신하는
    입력단 스위칭을 이용한 캐스코드 구조의 단측파대 주파수 혼합기.
  9. 제8항에 있어서,
    상기 제5 트랜지스터 및 상기 제8 트랜지스터는,
    상기 국부발진 신호의 포지티브 펄스(positive pulse)에 대응하여 턴-온(turn-on)되고,
    상기 제6 트랜지스터 및 상기 제7 트랜지스터는,
    상기 국부발진 신호의 네거티브 펄스(negative pulse)에 대응하여 턴-온 되는
    입력단 스위칭을 이용한 캐스코드 구조의 단측파대 주파수 혼합기.
  10. 제8항에 있어서,
    상기 제5 트랜지스터 및 상기 제8 트랜지스터는,
    상기 국부발진 신호의 네거티브 펄스(negative pulse)에 대응하여 턴-온(turn-on)되고,
    상기 제6 트랜지스터 및 상기 제7 트랜지스터는,
    상기 국부발진 신호의 포지티브 펄스(positive pulse)에 대응하여 턴-온 되는
    입력단 스위칭을 이용한 캐스코드 구조의 단측파대 주파수 혼합기.
  11. 제1항에 있어서,
    상기 RF 신호가 출력되는 출력 노드와 드레인 단자를 통해 연결되는 제9 트랜지스터를 구비하는 출력 부하부
    를 더 포함하는 입력단 스위칭을 이용한 캐스코드 구조의 단측파대 주파수 혼합기.
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