JP4536737B2 - ミキサ回路それを利用した電子機器 - Google Patents

Description

本発明は、ミキサ回路に関し、特にシングルバランスミキサに関する。

有線、無線通信において、搬送波を変調信号を利用して変調するアップコンバージョンや、変調された搬送波の周波数を低い周波数帯域に変換するダウンコンバージョンに、ミキサ回路が利用される。ミキサ回路としては、ギルバートセルタイプのシングルバランスミキサが広く利用される。

ギルバートセルミキサは、接地端子と電源電圧端子との間に、定電流回路、第１の信号が入力されるトランジスタ、第２信号が入力されるトランジスタ、インピーダンス回路が縦積み（スタック）されて構成される。
特開２００３−３１８６７４号公報

近年、半導体プロセスの微細化に伴い、回路の低電圧化が進んでいる。こうした状況において、従来のギルバートセルミキサを用いた場合、多段に積み上げられたトランジスタが飽和することにより、出力信号が歪むという問題がある。

本発明はこうした課題に鑑みてなされたものであり、その包括的な目的は、低電源電圧で動作可能なミキサ回路の提供にある。

本発明のある態様のミキサ回路は、第１入力端子に入力されたシングルエンドの第１信号と、２つの第２入力端子に差動入力される第２信号を受け、第１、第２信号を乗算し、２つの出力端子から差動出力する。このミキサ回路は、第１端子同士、第２端子同士が互いに接続された、Ｎチャンネルの第１ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)およびＰチャンネルの第２ＭＯＳＦＥＴと、第１端子同士、第２端子同士が互いに接続された、Ｎチャンネルの第３ＭＯＳＦＥＴおよびＰチャンネルの第４ＭＯＳＦＥＴと、第１ＭＯＳＦＥＴのゲートと第２入力端子の一方との間に設けられた第１キャパシタと、第２ＭＯＳＦＥＴのゲートと第２入力端子の他方との間に設けられた第２キャパシタと、第３ＭＯＳＦＥＴのゲートと第２入力端子の他方との間に設けられた第３キャパシタと、第４ＭＯＳＦＥＴのゲートと第２入力端子の一方との間に設けられた第４キャパシタと、一端が第１ＭＯＳＦＥＴのゲートに接続され、他端に第１電圧を受ける第１インピーダンス素子と、一端が第２ＭＯＳＦＥＴのゲートに接続され、他端に第２電圧を受ける第２インピーダンス素子と、一端が第３ＭＯＳＦＥＴのゲートに接続され、他端に第１電圧を受ける第３インピーダンス素子と、一端が第４ＭＯＳＦＥＴのゲートに接続され、他端に第２電圧を受ける第４インピーダンス素子と、第１、第２、第３、第４ＭＯＳＦＥＴの第１端子と、第１入力端子の間に設けられた第５キャパシタと、一端が第１、第２ＭＯＳＦＥＴの第２端子と接続され、他端に第３電圧を受ける第５インピーダンス素子と、一端が第３、第４ＭＯＳＦＥＴの第２端子と接続され、他端に第３電圧を受ける第６インピーダンス素子と、を備える。第１、第２ＭＯＳＦＥＴの第２端子を出力端子の一方とし、第３、第４ＭＯＳＦＥＴの第２端子を出力端子の他方とする。

トランジスタの第１、第２端子とは、チャネルを形成する端子をいい、ドレイン、ソースのいずれかに対応する。この態様によると、第３電圧と第１入力端子の間には、第５インピーダンス素子（または第６インピーダンス素子）と、第１、第２ＭＯＳＦＥＴ（または第３、第４ＭＯＳＦＥＴ）のペアと、第５キャパシタが縦積みされる。したがって、能動素子は１段のみとなるため、第３電圧を従来の電源電圧に比べて低く設定することができ、低電圧状態で動作させることができる。

ある態様のミキサ回路は、出力端子の一方と接地端子の間に設けられた第６キャパシタと、出力端子の他方と接地端子の間に設けられた第７キャパシタと、をさらに備えてもよい。
第６、第７キャパシタを設けることにより、アイソレーションを改善することができ、また、第６インピーダンス素子Ｚ６、第７インピーダンス素子Ｚ７と同様に負荷として機能させることができる。

ある態様のミキサ回路は、２つの出力端子の間に設けられた第８キャパシタをさらに備えてもよい。
第８キャパシタを設けることにより、アイソレーションが向上し、第２入力端子から出力端子への信号の漏洩を抑制することができる。

ミキサ回路は、シリコンＣＭＯＳプロセスで形成されてもよい。この場合、製造コストを下げることができる。

本発明のある態様は、電子機器である。電子機器は、第１周波数の第１信号と、第２周波数の第２信号の和周波信号または差周波信号を生成する周波数変換器を備える。周波数変換器は、第１信号と第２信号をミキシングする上述のミキサ回路を含む。

なお、以上の構成要素の任意の組合せ、本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。

本発明によれば、低電圧で動作するミキサ回路が提供される。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａと部材Ｂが接続」された状態とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ａと部材Ｂの間に部材Ｃが設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

図１は、本発明の実施の形態に係るミキサ回路１００の構成を示す回路図である。ミキサ回路１００は、第１〜第４トランジスタＭ１〜Ｍ４、第１〜第８キャパシタＣ１〜Ｃ８、第１〜第６インピーダンス素子Ｚ１〜Ｚ６、第１バイアス回路１０、第２バイアス回路１２、第３バイアス回路１４を備える。ミキサ回路１００は、シリコンＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスを利用して構成することができる。

ミキサ回路１００は、第１入力端子１０２に入力されたシングルエンドの第１信号Ｓ１と、２つの第２入力端子１０４ｎ、１０４ｐに差動入力される第２信号Ｓ２ｎ、Ｓ２ｐを受ける。ミキサ回路１００は、第１信号Ｓ１、第２信号Ｓ２を乗算し、２つの出力端子１０６ｎ、１０６ｐから差動信号ＯＵＴｐ、ＯＵＴｎを出力する。

第１トランジスタＭ１、第２トランジスタＭ２は、それぞれＮチャンネルＭＯＳＦＥＴおよびＰチャンネルＭＯＳＦＥＴであり、第１端子同士、第２端子同士が互いに接続されて第１のトランジスタペアを構成する。
同様に、第３トランジスタＭ３、第４トランジスタＭ４も、それぞれＮチャンネルＭＯＳＦＥＴおよびＰチャンネルＭＯＳＦＥＴであり、第１端子同士、第２端子同士が互いに接続され、第２のトランジスタペアを構成する。

別の観点から見れば、ＮチャンネルＭＯＳＦＥＴである第１トランジスタＭ１および第３トランジスタＭ３が、第５インピーダンス素子Ｚ５、第６インピーダンス素子Ｚ６を負荷とする差動対を形成する。同様に、ＰチャンネルＭＯＳＦＥＴである第２トランジスタＭ２および第４トランジスタＭ４が、第５インピーダンス素子Ｚ５、第６インピーダンス素子Ｚ６を負荷とする差動対を形成する。差動対を形成する同一導電性を有するトランジスタのゲートには、相補的に変動する第２信号Ｓ２ｎ、Ｓ２ｐが入力される。

差動対を構成する第１トランジスタＭ１、第３トランジスタＭ３はペアリングし、第２トランジスタＭ２、第４トランジスタＭ４も同様にペアリングして形成するのが好ましい。ペアリングによって、後述するフィードスルーをより減少させることができる。また、ミキサ回路１００をダイレクトコンバージョン形式の受信ミキサとして使用する場合、ペアのミスマッチに起因する低周波帯域に現れるオフセットを低減できる。

第５インピーダンス素子Ｚ５、第６インピーダンス素子Ｚ６のインピーダンスは等しく設定する。インピーダンスの値は、周波数変換後の出力信号ＯＵＴｎ、ＯＵＴｐの周波数帯域が、第３バイアス回路１４側に漏れない程度に設定する。

第１キャパシタＣ１〜第４キャパシタＣ４は、直流防止用のカップリングキャパシタであり、容量値を等しく設定する。
第１キャパシタＣ１は、第１トランジスタＭ１のゲートと、第２入力端子の一方１０４ｎとの間に設けられる。第２キャパシタＣ２は、第２トランジスタＭ２のゲートと、第２入力端子の一方１０４ｐとの間に設けられる。
第３キャパシタＣ３は、第３トランジスタＭ３のゲートと、第２入力端子の他方１０４ｐとの間に設けられる。第４キャパシタＣ４は、第４トランジスタＭ４のゲートと、第２入力端子の一方１０４ｎとの間に設けられる。

第１バイアス回路１０、第２バイアス回路１２、第３バイアス回路１４は、それぞれ第１バイアス電圧Ｖｂ１、第２バイアス電圧Ｖｂ２、第３バイアス電圧Ｖｂ３を生成する。
第１バイアス電圧Ｖｂ１は、ＮチャンネルＭＯＳＦＥＴである第１トランジスタＭ１、第３トランジスタＭ３のゲートの直流バイアス点を設定する電圧である。第２バイアス電圧Ｖｂ２は、ＰチャンネルＭＯＳＦＥＴである第２トランジスタＭ２、第４トランジスタＭ４のゲートの直流バイアス点を設定する電圧である。第３バイアス電圧Ｖｂ３は、第１〜第４トランジスタＭ１〜Ｍ４のドレイン、もしくはソースの直流バイアス点を設定する電圧である。

第１バイアス電圧Ｖｂ１、第２バイアス電圧Ｖｂ２は、第３バイアス電圧Ｖｂ３を基準として、
Ｖｂ１＝Ｖｂ３＋Ｖｔｎ
Ｖｂ２＝Ｖｂ３−Ｖｔｐ
付近の値に設定する。Ｖｔ（ｎ）、Ｖｔ（ｐ）は、ＮチャンネルおよびＰチャンネルＭＯＳＦＥＴのゲートソース間のしきい値電圧である。また、第３バイアス電圧Ｖｂ３は、電源電圧Ｖｄｄの１／２程度に設定してもよい。たとえば、Ｖｄｄ＝１．２Ｖ、Ｖｔｎ＝Ｖｔｐ＝０．５Ｖの場合、Ｖｂ１＝１．１Ｖ、Ｖｂ２＝０．１Ｖ、Ｖｂ３＝０．６Ｖ程度に設定される。
バイアス電圧Ｖｂ１〜Ｖｂ３は、電源電圧Ｖｄｄを抵抗分圧して生成してもよいし、またはレギュレータなどの回路を利用して生成してもよい。

第１〜第６インピーダンス素子Ｚ１〜Ｚ６は、抵抗やインダクタンスのいずれか一方、あるいはそれらの組み合わせで構成される。
第１インピーダンス素子Ｚ１は、一端が第１トランジスタＭ１のゲートに接続され、他端に第１バイアス電圧Ｖｂ１が印加される。第２インピーダンス素子Ｚ２は、一端が第２トランジスタＭ２のゲートに接続され、他端に第２バイアス電圧Ｖｂ２が印加される。
第３インピーダンス素子Ｚ３は、一端が第３トランジスタＭ３のゲートに接続され、他端に第１バイアス電圧Ｖｂ１が印加される。第４インピーダンス素子Ｚ４は、一端が第４トランジスタＭ４のゲートに接続され、他端に第２バイアス電圧Ｖｂ２が印加される。
第１インピーダンス素子Ｚ１〜第４インピーダンス素子Ｚ４の値も、互いに等しく設定する。インピーダンスの値は、第１トランジスタＭ１〜第４トランジスタＭ４を介して漏洩する第２信号Ｓ２ｎ、Ｓ２ｐが、第１バイアス回路１０、第２バイアス回路１２に混入しないように、高い値に設定する。

第１〜第４トランジスタＭ１〜Ｍ４の第１端子は、共通に接続されている。第５キャパシタＣ５は、共通接続された第１〜第４トランジスタＭ１〜Ｍ４の第１端子と、第１入力端子１０２の間に設けられる。

第５インピーダンス素子Ｚ５は、その一端が共通接続された第１トランジスタＭ１、第２トランジスタＭ２の第２端子と接続されており、その他端に第３バイアス電圧Ｖｂ３が印加される。

第６インピーダンス素子Ｚ６は、その一端が共通接続された第３トランジスタＭ３、第４トランジスタＭ４の第２端子と接続されており、その他端に第３バイアス電圧Ｖｂ３が印加される。

第１トランジスタＭ１、第２トランジスタＭ２の第２端子が出力端子の一方１０６ｎと接続され、第３トランジスタＭ３、第４トランジスタＭ４の第２端子が出力端子の他方１０６ｐと接続される。

回路の特性をより改善するために、第６キャパシタＣ６〜第８キャパシタＣ８を任意に追加してもよい。
第６キャパシタＣ６は、出力端子の一方１０６ｎと接地端子の間に設けられ、第７キャパシタＣ７は、出力端子の他方１０６ｐと接地端子の間に設けられる。第６キャパシタＣ６、第７キャパシタＣ７の容量値は、出力信号ＯＵＴｎ、ＯＵＴｐを減衰させず、出力端子１０６ｎ、１０６ｐに漏洩する第２信号を減衰させる値に設定するのが好ましい。

第８キャパシタＣ８は、２つの出力端子１０６ｎ、１０６ｐの間に設けられる。第８キャパシタＣ８の容量値も、出力信号ＯＵＴｎ、ＯＵＴｐを減衰させず、出力端子１０６ｎ、１０６ｐに漏洩する第２信号を減衰させる値に設定するのが好ましい。

第１信号Ｓ１の信号レベルは、第１トランジスタＭ１〜第４トランジスタＭ４の動作点に影響を与えないように小信号レベルとし、第２信号Ｓ２ｎ、Ｓ２ｐとしては、互いに逆相の信号を印加する。第２信号Ｓ２ｎ、Ｓ２ｐの信号レベルは、第１トランジスタＭ１〜第４トランジスタＭ４がスイッチングする程度の大信号レベルとする。

以上のように構成されたミキサ回路１００の利点を説明する。
図２（ａ）、（ｂ）は、図１のミキサ回路１００と比較すべき一般的なミキサ回路の構成を示す回路図である。図２（ａ）は、ギルバートセルタイプのシングルバランスミキサを、図２（ｂ）は、パッシブタイプのダブルバランスミキサを示す。

図２（ａ）のミキサ回路では、たとえば、定電流源３０で０．３Ｖ、トランジスタＭ１２で０．２Ｖ、トランジスタＭ１０で０．３Ｖ、インピーダンス素子Ｚ１０で１Ｖの電圧降下が発生すると、電源電圧Ｖｄｄとして１．８Ｖ程度の電圧が必要とされる。

これに対して、図１の本実施の形態に係るミキサ回路１００では、第３バイアス電圧Ｖｂ３と、第１入力端子１０２との間には、第５インピーダンス素子Ｚ５（第６インピーダンス素子Ｚ６）、第１トランジスタＭ１〜第４トランジスタＭ４、第５キャパシタＣ５が接続されている。したがって、図２（ａ）のように、電源電圧Ｖｄｄから接地電圧０Ｖに至る経路にトランジスタが縦積みされないため、低い電源電圧で動作させることができる。上述したように、ミキサ回路１００は、第３バイアス電圧Ｖｂ３が１．１Ｖ程度でも動作可能であり、トランジスタのしきい値電圧が小さければさらに低電圧で動作させることができる。

また、図２（ａ）の回路では、定電流源３０により生成される直流電流が、トランジスタＭ１０、Ｍ１１に定常的に流れるため、回路の消費電流が大きくなる。
これに対して、図１のミキサ回路１００では、第１トランジスタＭ１〜第４トランジスタＭ４には、定常的な直流電流がほとんど流れないため、消費電流を低減することができる。回路の低消費電力化は、特に携帯電話端末などのバッテリ駆動型の機器において重要である。

さらに、図１の回路では、第１トランジスタＭ１〜第４トランジスタＭ４のドレインソース間に、直流バイアス電流が流れないため、式（１）で与えられる低周波のフリッカノイズ（１／ｆノイズ）を低減することができる。特に、ミキサ回路１００の出力信号ＯＵＴの周波数が低周波数帯域の場合、フリッカノイズの減少によって、Ｓ／Ｎ比を改善することができる。
（Ｖ_{ｎ，ｌ／ｆ}）^２＝Ｋ_ｆ・Ｉ_ｄｓ ^Ａｆ／（Ｃ_ｏｘＬ^２）／ｆ^Ｅｆ …（１）
Ｋ_ｆ： プロセスに依存した定数
Ａｆ、Ｅｆ：モデルパラメータ
Ｉ_ｄｓ：ドレインソース間電流
Ｃ_ｏｘ：ゲート酸化膜容量
Ｌ： チャネル長
ｆ： 周波数

また、図２（ａ）の回路では、トランジスタＭ１０、Ｍ１１のゲートソース間、ゲートドレイン間の寄生容量によって、第２信号Ｓ２が、出力ＯＵＴに漏れるフィードスルーが発生し、アイソレーションが確保できないという問題がある。
これに対して、図１のミキサ回路１００では、ＮチャンネルＭＯＳＦＥＴとＰチャンネルＭＯＳＦＥＴを相補的に接続している。ＮチャンネルＭＯＳＦＥＴである第１トランジスタＭ１によるフィードスルー成分と、ＰチャンネルＭＯＳＦＥＴである第２トランジスタＭ２によるフィードスルー成分は逆相であるため、互いに相殺させることができる。同様に、第３トランジスタＭ３によるフィードスルー成分と第４トランジスタＭ４によるフィードスルー成分を相殺することができる。その結果、第２信号Ｓ２ｎ、Ｓ２ｐと、出力信号ＯＵＴｎ、ＯＵＴｐの間のアイソレーションを改善することができる。

アイソレーションの改善の観点から、ＰチャンネルＭＯＳＦＥＴの第２トランジスタＭ２、第４トランジスタＭ４のサイズは、ＮチャンネルＭＯＳＦＥＴの第１トランジスタＭ１、第４トランジスタＭ４のフィードスルーが相殺し合うように設定するのが望ましい。また、第２トランジスタＭ２、第４トランジスタＭ４に対する第２バイアス電圧Ｖｂ２も、フィードスルーが相殺し合うように設定するのが好ましい。

また、図１のミキサ回路１００は、図２（ｂ）の回路との比較において以下の利点を有する。
電圧変換利得に着目すると、図１のミキサ回路１００は、図２（ｂ）の回路のダブルバランスミキサの２倍の利得を有する。これは、第２信号Ｓ２が小さくても、大きな振幅の出力信号ＯＵＴを得ることができることを意味するためメリットがある。

また、図２（ｂ）の回路では、ＮチャンネルのＭＯＳＦＥＴのみで構成しているのに対して、図１のミキサ回路１００は、ＮチャンネルとＰチャンネルＭＯＳＦＥＴを組み合わせて使用する。一般に、ＮチャンネルＭＯＳＦＥＴに比べて、ＰチャンネルＭＯＳＦＥＴの方が雑音が小さいため、ミキサ回路１００全体の雑音を抑制することができる。
さらに、フリッカノイズを見積もる式（１）の定数Ｋｆは、ＰチャンネルＭＯＳＦＥＴの方が小さいため、フリッカノイズを低減することができる。

また、ノイズが低減されることにより、シリコンＣＭＯＳプロセスで構成した場合でも、十分な特性を得ることができ、ミキサ回路１００を含む回路の製造コストを下げることができる。

図１のミキサ回路１００は、携帯電話端末、無線ＬＡＮなどの無線通信機器や、有線通信機器に利用できる。その用途としては、周波数変換器、直交変調器、直交復調器が例示される。特に、図１のミキサ回路１００は、低電圧での動作が可能であり、消費電力が低減されるという効果を有するため、電池駆動型の端末に好適に利用することができる。

図３は、図１のミキサ回路１００を利用した電子機器（通信機器）の構成を示すブロック図である。図３の電子機器は、Ｗ−ＣＤＭＡ（Wideband-Code Division Multiple Access）方式の携帯電話端末である。狭帯域ＣＤＭＡや、ＰＤＣ（Personal Digital Cellular）、ＧＳＭ（Global System for Mobile Communications）などの携帯電話端末など、無線ＬＡＮの送受信機も、周波数変換器、直交変調器、直交復調器のそれぞれにおいて、同様の構成を有している。

携帯電話端末３００は、ベースバンドＩＣ３０２、直交復調器３０４、直交変調器３０６、周波数変換器であるダウンコンバータ３０８ならびにアップコンバータ３１０、バンドパスフィルタ（ソーフィルタ）３１２、バンドパスフィルタ３１４、ローノイズアンプ（ＬＮＡ）３１６、パワーアンプ（ＰＡ）３１８、デュプレクサ３２０、アンテナ３２２を含む。

送信側から説明する。ベースバンドＩＣ３０２は、同相信号Ｉ、直交信号Ｑを生成し、直交変調器３０６に出力する。同相信号Ｉ、直交信号Ｑは、差動信号として出力される。直交変調器３０６は、２つのミキサ回路１００ａ、１００ｂ、およびオシレータ３２４を含む。ミキサ回路１００ａ、１００ｂは図１のミキサ回路１００である。オシレータ３２４は、所定の周波数の余弦信号ｃｏｓおよび正弦信号ｓｉｎを出力する。ミキサ回路１００ａは、第１入力端子１０２に、余弦信号ｃｏｓを受ける。ミキサ回路１００ａは、第２入力端子１０４ｎ、第２入力端子１０４ｐに、同相信号Ｉの相補的な差動成分を受ける。その結果、ミキサ回路１００ａの出力端子１０６ｎ、１０６ｐから、周波数変換された同相信号Ｉが出力される。ミキサ回路１００ｂは同様の処理を、直交信号Ｑに対して行う。加算器３２５は、ミキサ回路１００ａ、１００ｂの出力信号を加算合成する。直交変調器３０６からは直交変調された信号が出力される。以上が直交変調器３０６の構成および動作である。

アップコンバータ３１０は、オシレータ３２６、ミキサ回路１００ｃを含む。ミキサ回路１００ｃは、図１のミキサ回路１００である。オシレータ３２６は、２ＧＨｚ程度の送信周波数の搬送波ｔｘを生成する。ミキサ回路１００ｃは、搬送波ｔｘを第１入力端子１０２に受け、直交変調器３０６からの差動信号を第２入力端子１０４ｎ、１０４ｐに受ける。アップコンバータ３１０によって送信周波数に変換された信号が生成される。
バンドパスフィルタ３１４は、アップコンバータ３１０の不要帯域を除去し、ＰＡ３１８はバンドパスフィルタ３１４の出力を増幅する。バンドパスフィルタ３１４の出力はデュプレクサ３２０を経てアンテナ３２２から送信される。

次に受信側について説明する。アンテナ３２２によって受信された信号は、デュプレクサ３２０を経てＬＮＡ３１６に入力される。ＬＮＡ３１６は受信信号を増幅し、バンドパスフィルタ３１２は不要帯域を除去する。

ダウンコンバータ３０８は、オシレータ３２８、ミキサ回路１００ｄを含む。オシレータ３２８は、受信周波数の差動信号ｒｘを生成する。ミキサ回路１００ｄは、第１入力端子１０２にバンドパスフィルタ３１２の出力信号を受け、第２入力端子１０４ｎ、１０４ｐにオシレータからの差動信号ｒｘを受ける。ミキサ回路１００ｄはダイレクトコンバージョンによって、受信信号の周波数をＤＣ成分付近に変換する。

直交復調器３０４は、ミキサ回路１００ｅ、１００ｆ、オシレータ３３０を含む。オシレータ３３０は、所定の周波数の余弦信号ｃｏｓ、正弦信号ｓｉｎを生成する。ミキサ回路１００ｅは、第１入力端子１０２に余弦信号ｃｏｓを、第２入力端子１０４ｎ、１０４ｐにダウンコンバータ３０８からの変調された受信信号を受ける。ミキサ回路１００ｅは受信信号と余弦信号ｃｏｓをミキシングし、同相成分Ｉのみを抽出してベースバンドＩＣ３０２に出力する。ミキサ回路１００ｆは、正弦信号ｓｉｎに対して同様の処理を行う。直交復調器３０４によって、受信信号がＩ成分とＱ成分に分解される。

このように図１のミキサ回路１００は、携帯電話端末３００やその他の通信機器に利用することができる。

実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。

本発明の実施の形態に係るミキサ回路の構成を示す回路図である。 図２（ａ）、（ｂ）は、図１のミキサ回路と比較すべき一般的なミキサ回路の構成を示す回路図である。 図１のミキサ回路を利用した電子機器（通信機器）の構成を示すブロック図である。

符号の説明

１００ ミキサ回路、 １０ 第１バイアス回路、 １２ 第２バイアス回路、 １４ 第３バイアス回路、 １０２ 第１入力端子、 １０４ｐ 第２入力端子、 １０４ｎ 第２入力端子、 １０６ｐ 出力端子、 １０６ｎ 出力端子、 Ｍ１ 第１トランジスタ、 Ｍ２ 第２トランジスタ、 Ｍ３ 第３トランジスタ、 Ｍ４ 第４トランジスタ、 Ｃ１ 第１キャパシタ、 Ｃ２ 第２キャパシタ、 Ｃ３ 第３キャパシタ、 Ｃ４ 第４キャパシタ、 Ｃ５ 第５キャパシタ、 Ｃ６ 第６キャパシタ、 Ｃ７ 第７キャパシタ、 Ｃ８ 第８キャパシタ、 Ｚ１ 第１インピーダンス素子、 Ｚ２ 第２インピーダンス素子、 Ｚ３ 第３インピーダンス素子、 Ｚ４ 第４インピーダンス素子、 Ｚ５ 第５インピーダンス素子、 Ｚ６ 第６インピーダンス素子。

Claims (4)

1. 第１入力端子に入力されたシングルエンドの第１信号と、２つの第２入力端子に差動入力される第２信号を受け、前記第１、第２信号を乗算し、２つの出力端子から差動出力するミキサ回路であって、
   第１端子同士、第２端子同士が互いに接続された、Ｎチャンネルの第１ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)およびＰチャンネルの第２ＭＯＳＦＥＴと、
   第１端子同士、第２端子同士が互いに接続された、Ｎチャンネルの第３ＭＯＳＦＥＴおよびＰチャンネルの第４ＭＯＳＦＥＴと、
   前記第１ＭＯＳＦＥＴのゲートと、前記第２入力端子の一方との間に設けられた第１キャパシタと、
   前記第２ＭＯＳＦＥＴのゲートと、前記第２入力端子の他方との間に設けられた第２キャパシタと、
   前記第３ＭＯＳＦＥＴのゲートと、前記第２入力端子の他方との間に設けられた第３キャパシタと、
   前記第４ＭＯＳＦＥＴのゲートと、前記第２入力端子の一方との間に設けられた第４キャパシタと、
   一端が前記第１ＭＯＳＦＥＴのゲートに接続され、他端に第１電圧を受ける第１インピーダンス素子と、
   一端が前記第２ＭＯＳＦＥＴのゲートに接続され、他端に第２電圧を受ける第２インピーダンス素子と、
   一端が前記第３ＭＯＳＦＥＴのゲートに接続され、他端に第１電圧を受ける第３インピーダンス素子と、
   一端が前記第４ＭＯＳＦＥＴのゲートに接続され、他端に第２電圧を受ける第４インピーダンス素子と、
   前記第１、第２、第３、第４ＭＯＳＦＥＴの前記第１端子と、前記第１入力端子の間に設けられた第５キャパシタと、
   一端が前記第１、第２ＭＯＳＦＥＴの前記第２端子と接続され、他端に第３電圧を受ける第５インピーダンス素子と、
   一端が前記第３、第４ＭＯＳＦＥＴの前記第２端子と接続され、他端に第３電圧を受ける第６インピーダンス素子と、
   を備え、
   前記第１、第２ＭＯＳＦＥＴの第２端子を前記出力端子の一方とし、前記第３、第４ＭＯＳＦＥＴの第２端子を前記出力端子の他方としたことを特徴とするミキサ回路。
2. 前記出力端子の一方と接地端子の間に設けられた第６キャパシタと、
   前記出力端子の他方と接地端子の間に設けられた第７キャパシタと、
   をさらに備えることを特徴とする請求項１に記載のミキサ回路。
3. ２つの前記出力端子の間に設けられた第８キャパシタをさらに備えることを特徴とする請求項１または２に記載のミキサ回路。
4. 第１周波数の第１信号と、第２周波数の第２信号の和周波信号または差周波信号を生成する周波数変換器を備える電子機器であって、
   前記周波数変換器は、前記第１信号と前記第２信号をミキシングする請求項１または２に記載のミキサ回路を含むことを特徴とする電子機器。

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