KR20060043939A - 공통모드 피드백 회로를 구비한 상보형 트랜스컨덕턴스증폭기 및 트랜스컨덕턴스 증폭방법 - Google Patents

공통모드 피드백 회로를 구비한 상보형 트랜스컨덕턴스증폭기 및 트랜스컨덕턴스 증폭방법 Download PDF

Info

Publication number
KR20060043939A
KR20060043939A KR1020040091678A KR20040091678A KR20060043939A KR 20060043939 A KR20060043939 A KR 20060043939A KR 1020040091678 A KR1020040091678 A KR 1020040091678A KR 20040091678 A KR20040091678 A KR 20040091678A KR 20060043939 A KR20060043939 A KR 20060043939A
Authority
KR
South Korea
Prior art keywords
coupled
control signal
transconductor
transistor
gate
Prior art date
Application number
KR1020040091678A
Other languages
English (en)
Other versions
KR100638487B1 (ko
Inventor
양성기
문연국
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040091678A priority Critical patent/KR100638487B1/ko
Priority to JP2005324183A priority patent/JP2006141014A/ja
Priority to US11/271,455 priority patent/US7323935B2/en
Priority to CNB2005101203837A priority patent/CN100555847C/zh
Publication of KR20060043939A publication Critical patent/KR20060043939A/ko
Application granted granted Critical
Publication of KR100638487B1 publication Critical patent/KR100638487B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
    • H03F3/4578—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with BiFET transistors as the active amplifying circuit
    • H03F3/45784—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with BiFET transistors as the active amplifying circuit by using feedback means
    • H03F3/45789—Measuring at the loading circuit of the differential amplifier
    • H03F3/45807—Controlling the loading circuit of the differential amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45251—Complementary Pl types having parallel inputs and being supplied in series
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45278—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using BiFET transistors as the active amplifying circuit
    • H03F3/45282—Long tailed pairs
    • H03F3/45286—Non-folded cascode stages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45424—Indexing scheme relating to differential amplifiers the CMCL comprising a comparator circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)
  • Control Of Amplification And Gain Control (AREA)

Abstract

공통모드 피드백 회로를 구비한 상보형 트랜스컨덕턴스 증폭기가 개시되어 있다. 트랜스컨덕턴스 증폭기는 제 1 형 트랜스컨덕터, 제 2 형 트랜스컨덕터, 및 공통모드 피드백 회로를 구비한다. 제 1 형 트랜스컨덕터는 제 1 제어신호의 제어하에 차동입력 신호쌍에 응답하여 제 1 차동출력 신호쌍을 발생시킨다. 제 2 형 트랜스컨덕터는 제 2 제어신호의 제어하에 차동입력 신호쌍에 응답하여 제 2 차동출력 신호쌍을 발생시킨다. 공통모드 피드백 회로는 공통모드 제어신호의 제어하에 제 1 및 제 2 차동출력 신호쌍에 응답하여 제 2 제어신호를 발생시킨다. 따라서, 트랜스컨덕턴스 증폭기는 선형성이 우수하고, 소모전류가 적으며, 트랜스컨덕턴스의 조절범위가 넓다.

Description

공통모드 피드백 회로를 구비한 상보형 트랜스컨덕턴스 증폭기 및 트랜스컨덕턴스 증폭방법{COMPLEMENTARY TRANSCONDUCTANCE AMPLIFIER HAVING COMMON MODE FEEDBACK CIRCUIT AND METHOD OF AMPLIFYING TRANSCONDUCTANCE THEREOF}
도 1은 종래 기술에 따른 트랜스컨덕턴스 증폭기의 일례를 나타내는 회로도이다.
도 2는 종래 기술에 따른 트랜스컨덕턴스 증폭기의 다른 일례를 나타내는 회로도이다.
도 3은 종래 기술에 따른 트랜스컨덕턴스 증폭기의 또 다른 일례를 나타내는 회로도이다.
도 4는 본 발명의 하나의 실시예에 따른 트랜스컨덕턴스 증폭기를 나타내는 회로도이다.
도 5는 도 4에 있는 공통모드 피드백 회로의 일례를 나타내는 회로도이다.
도 6은 본 발명의 다른 하나의 실시예에 따른 트랜스컨덕턴스 증폭기를 나타내는 회로도이다.
도 7은 본 발명의 또 다른 하나의 실시예에 따른 트랜스컨덕턴스 증폭기를 나타내는 회로도이다.
도 8a 및 도 8b는 각각 도 2에 도시된 종래기술과 도 4에 도시된 본 발명의 일 실시예에 따른 트랜스컨덕턴스 증폭기에 대한 트랜스컨덕턴스 대 입력전압을 나타내는 그래프이다.
도 9는 도 4에 도시된 본 발명의 일 실시예에 따른 트랜스컨덕턴스 증폭기에 대하여 출력전류 대 입력전압을 나타내는 그래프이다.
도 10은 도 2에 도시된 종래기술과 도 4에 도시된 본 발명의 일 실시예에 따른 트랜스 컨덕턴스 증폭기에 대하여 입력노이즈 전압 대 주파수를 나타내는 그래프이다.
도 11은 본 발명의 또 다른 하나의 실시예에 따른 트랜스컨덕턴스 증폭기를 나타내는 회로도이다.
도 12는 도 11에 도시된 본 발명의 일 실시예에 따른 트랜스 컨덕턴스 증폭기에 대하여 트랜스컨덕턴스 대 입력전압을 나타내는 그래프이다.
도 13은 도 11에 도시된 본 발명의 일 실시예에 따른 트랜스 컨덕턴스 증폭기의 N-형 트랜스컨덕터와 P-형 트랜스컨덕터에 대하여 3차 미분계수 대 입력전압을 나타내는 그래프이다.
도 14는 도 2에 도시된 종래기술과 도 11에 도시된 본 발명의 일 실시예에 따른 트랜스 컨덕턴스 증폭기에 대해 2-톤 3차 미분특성을 서로 비교하여 나타낸 그래프이다.
도 15는 도 4, 도 6, 도 7, 및 도 11에 도시된 본 발명의 실시예들에 따른 트랜스컨덕턴스 증폭기들을 대표하는 블록도이다.
도 16은 외부 제어신호가 P-형 트랜스컨덕터에 입력되는 경우의 본 발명의 하나의 실시예에 따른 트랜스컨덕턴스 증폭기를 나타내는 블록도이다.
*도면의 주요부분에 대한 부호의 설명*
410, 450, 460, 510 : P형 트랜스컨덕턴스 증폭기
420 : 공통모드 피드백 회로
422 : 공통모드 성분 비교기
424 : 전압레벨 제한회로
430, 440, 530 : N형 트랜스컨덕턴스 증폭기
본 발명은 트랜스컨덕턴스 증폭기에 관한 것으로, 특히 공통모드 피드백 회로를 구비하고 선형성이 우수하고 소모전류와 노이즈가 감소된 상보형 트랜스컨덕턴스 증폭기 및 트랜스컨덕턴스 증폭방법에 관한 것이다.
트랜스컨덕턴스 증폭기는 전압신호를 수신하여 일정한 이득으로 증폭된 전류신호를 출력하는 회로 블록으로서, Gm-C 필터 등에 사용된다. 트랜스컨덕턴스 증폭기는 높은 주파수 특성, 낮은 소모전류, 높은 선형성, 및 넓은 튜닝 범위를 가질 것이 요구된다. 트랜스컨덕턴스 증폭기는 기본적으로 차동증폭기의 구조를 가지며, 가변이득 조절의 기능을 가진다.
도 1은 도 1은 종래 기술에 따른 트랜스컨덕턴스 증폭기의 일례를 나타내는 회로도로서, 미국등록특허 제 6,272,688호에 개시되어 있다. 도 1을 참조하면, 포 화영역에서 동작하는 NMOS(N-channel Metal Oxide Semiconductor) 트랜지스터들(MN1, MN2)의 게이트에 입력전압들(VIP, VIN)이 각각 인가된다. NMOS 트랜지스터들(MN1, MN2)의 소스들 사이에 연결된 NMOS 트랜지스터(MN3)는 트라이오드(triode) 영역에서 동작하며, 가변저항의 기능을 한다. 트랜스컨덕턴스(Gm(=IO/VI))는 NMOS 트랜지스터(MN3)의 게이트에 인가되는 제어전압(VC)을 조절함으로써 제어된다. 또한, 도 1의 트랜스컨덕턴스 증폭기는 출력 공통모드 전압을 안정화시키기 위한 공통모드 피드백 회로(12)를 구비한다.
도 2는 종래 기술에 따른 트랜스컨덕턴스 증폭기의 다른 일례를 나타내는 회로도로서, 미국등록특허 제 5,332,937호에 개시되어 있다. 도 2를 참조하면, 입력전압들(VIP, VIN)이 인가되는 NMOS 트랜지스터들(MN4, MN5)은 트라이오드 영역에서 동작한다. 바이폴라 트랜지스터들(Q1, Q2)의 베이스에 인가되는 제어전압(VC)에 응답하여 NMOS 트랜지스터들(MN4, MN5)의 드레인 전압이 조절되고, 트랜스컨덕턴스(Gm)가 조절된다.
도 3은 종래 기술에 따른 트랜스컨덕턴스 증폭기의 또 다른 일례를 나타내는 회로도로서, IEEE J. Solid-State Circuits, pp.216-224, Vol.38, Nov. 2, 2003에 "A 60-mW 200-MHz continuous time seventh-order linear phase filter with on-chip automatic tuning system"의 제목으로 Martinez 등에 의해 발표되었다. 도 3의 트랜스컨덕턴스 증폭기는 상보형 구조(complementary structure)를 가지며, 공통모드 피드백 회로(32)를 구비하고 있기 때문에 트랜스컨덕턴스(Gm)가 변화하더라도 출력 공통모드 전압은 일정하게 유지될 수 있다. 도 3의 트랜스컨덕턴스 증폭기 와 같은 상보형 구조를 갖는 트랜스컨덕턴스 증폭기는 소모전류와 노이즈가 적다는 장점이 있다. 도 3의 트랜스컨덕턴스 증폭기에서, NMOS 트랜지스터들(MN6, MN7)로 구성된 N 형 트랜스컨덕터의 트랜스컨덕턴스는 제어전압(VCN)에 의해 제어되고, PMOS(P-channel Metal Oxide Semiconductor) 트랜지스터들(MP1, MP2)로 구성된 P 형 트랜스컨덕터의 트랜스컨덕턴스는 제어전압(VCP)에 의해 제어된다. 그런데, 도 3의 트랜스컨덕턴스 증폭기에서, 제어전압들(VCP, VCN)은 서로 독립적이므로, 실제로 제어전압들(VCP, VCN) 중 하나는 일정한 값으로 고정해야 한다. 따라서, 상보형 구조를 갖는 도 3의 트랜스컨덕턴스 증폭기는 도 1에 도시된 트랜스컨덕턴스 증폭기에 비해 트랜스컨덕턴스(Gm)를 조절할 수 있는 범위가 1/2 수준으로 떨어지고, 트랜스컨덕턴스(Gm)가 변화함에 따라 P 형 트랜스컨덕터와 N 형 트랜스컨덕터 사이의 대칭성도 줄어들 수 있다. 또한, 도 3의 트랜스컨덕턴스 증폭기는 P 형 트랜스컨덕터와 전원전압(VDD) 사이, 및 N 형 트랜스컨덕터와 접지(GND) 사이에 있는 전류원들(IP1, IP2, IN1, IN2) 때문에 노이즈가 증가할 수 있다. 또한, 도 3의 트랜스컨덕턴스 증폭기에서, P 형 트랜스컨덕터를 구성하는 트랜지스터들(MP1, MP2)과, N 형 트랜스컨덕터를 구성하는 트랜지스터들(MN1, MN2)은 포화영역에서 동작하므로, 트라이오드 영역에서 동작하는 트랜지스터들(MN4, MN5)을 구비한 도 2의 트랜스컨덕턴스 증폭기에 비해 선형성이 떨어진다.
따라서, 높은 선형성을 가지면서도 소모전류가 적고 노이즈 특성이 우수하고 트랜스컨덕턴스(Gm)의 조절범위가 넓은 트랜스컨덕턴스 증폭기가 요구된다.
본 발명은 상술한 종래의 문제점을 해결하고자 고안된 발명으로서, 본 발명의 목적은 선형성이 우수한 트랜스컨덕턴스 증폭기를 제공하는 것이다.
본 발명의 다른 목적은 소모전류가 적은 트랜스컨덕턴스 증폭기를 제공하는 것이다.
본 발명의 또 다른 목적은 트랜스컨덕턴스의 조절범위가 넓은 트랜스컨덕턴스 증폭기를 제공하는 것이다.
본 발명의 또 다른 목적은 선형성이 우수하고 트랜스컨덕턴스의 조절범위가 넓은 트랜스컨덕턴스 증폭기의 증폭방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 트랜스컨덕턴스 증폭기는 제 1 형 트랜스컨덕터, 제 2 형 트랜스컨덕터, 및 공통모드 피드백 회로를 구비한다. 제 1 형 트랜스컨덕터는 제 1 제어신호의 제어하에 차동입력 신호쌍에 응답하여 제 1 차동출력 신호쌍을 발생시킨다. 제 2 형 트랜스컨덕터는 제 2 제어신호의 제어하에 상기 차동입력 신호쌍에 응답하여 제 2 차동출력 신호쌍을 발생시킨다. 공통모드 피드백 회로는 공통모드 제어신호의 제어하에 상기 제 1 및 제 2 차동출력 신호쌍에 응답하여 상기 제 2 제어신호를 발생시킨다.
상기 제 1 제어신호는 트랜스컨덕턴스 증폭기 회로의 외부로부터 입력되는 신호인 것을 특징으로 한다. 상기 제 1 형 트랜스컨덕터는 제 1 전원전압에 결합되고, 상기 제 2 형 트랜스컨덕터는 제 1 전원전압과 상보적인(complementary) 제 2 전원전압에 결합될 수 있다.
본 발명의 하나의 실시형태에 따른 트랜스컨덕턴스 증폭방법은 제 1 제어신호의 제어하에 차동입력 신호쌍에 응답하여 제 1 차동출력 신호쌍을 발생시키는 단계; 제 2 제어신호의 제어하에 상기 차동입력 신호쌍에 응답하여 제 2 차동출력 신호쌍을 발생시키는 단계; 및 공통모드 제어신호의 제어하에 상기 제 1 및 제 2 차동출력 신호쌍에 응답하여 상기 제 2 제어신호를 발생시키는 단계를 구비한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 4는 본 발명의 하나의 실시예에 따른 트랜스컨덕턴스 증폭기를 나타내는 회로도이다. 도 4를 참조하면, 트랜스컨덕턴스 증폭기는 N 형 트랜스컨덕터(430), P 형 트랜스컨덕터(410), 및 공통모드 피드백 회로(420)를 구비한다.
N 형 트랜스컨덕터(430)는 제어신호(VCN)의 제어하에 차동입력 신호쌍(VIP, VIN)에 응답하여 제 1 차동출력 신호쌍(IOP1, IOM1)을 발생시킨다. P 형 트랜스컨덕터(410)는 제어신호(VCP)의 제어하에 차동입력 신호쌍(VIP, VIN)에 응답하여 제 2 차동출력 신호쌍(IOP2, IOM2)을 발생시킨다. 공통모드 피드백 회로(420)는 공통모드 제어신호(VCM)의 제어하에 제 1 및 제 2 차동출력 신호쌍(IOP1, IOM1, IOP2, IOM2)에 응답하여 제어신호(VCP)를 발생시킨다.
N 형 트랜스컨덕터(430)는 NMOS 트랜지스터들(MN10, MN11)과 NPN 바이폴라 트랜지스터들(Q3, Q4)을 포함한다. NMOS 트랜지스터(MN10)는 입력 신호(VIP)가 인가되는 게이트와 접지전압(GND)에 결합된 소스를 갖는다. NMOS 트랜지스터(MN11)는 입력 신호(VIM)가 인가되는 게이트와 접지전압(GND)에 결합된 소스를 갖는다. NPN 바이폴라 트랜지스터(Q3)는 제어신호(VCN)가 인가되는 베이스와 NMOS 트랜지스터 (MN10)의 드레인에 결합된 에미터와 제 1 출력단자(TO1)에 결합된 콜렉터를 갖는다. NPN 바이폴라 트랜지스터(Q4)는 제어신호(VCN)가 인가되는 베이스와 NMOS 트랜지스터(MN11)의 드레인에 결합된 에미터와 제 2 출력단자(TO2)에 결합된 콜렉터를 갖는다.
P 형 트랜스컨덕터(410)는 PMOS 트랜지스터들(MP3, MP4, MP5, MP6)을 포함한다. PMOS 트랜지스터(MP3)는 입력 신호(VIP)가 인가되는 게이트와 전원전압(VDD)에 결합된 소스를 갖는다. PMOS 트랜지스터(MP4)는 입력 신호(VIM)가 인가되는 게이트와 전원전압(VDD)에 결합된 소스를 갖는다. PMOS 트랜지스터(MP5)는 제어신호(VCP)가 인가되는 게이트와 PMOS 트랜지스터(MP3)의 드레인에 결합된 소스와 제 1 출력단자(TO1)에 결합된 드레인을 갖는다. PMOS 트랜지스터(MP6)는 제어신호(VCP)가 인가되는 게이트와 PMOS 트랜지스터(MP4)의 드레인에 결합된 소스와 제 2 출력단자(TO2)에 결합된 드레인을 갖는다.
이하, 도 4에 도시된 본 발명의 하나의 실시예에 따른 트랜스컨덕턴스 증폭기의 동작을 설명한다.
도 4의 트랜스컨덕턴스 증폭기는 N 형 트랜스컨덕터(430)와 P 형 트랜스컨덕터(410)를 포함하는 상보형 트랜스컨덕턴스 증폭기이다. N 형 트랜스컨덕터(430)는 NMOS 트랜지스터들(MN10, MN11)과 NPN 바이폴라 트랜지스터들(Q3, Q4)을 포함하고, P 형 트랜스컨덕터(410)는 PMOS 트랜지스터들(MP3, MP4, MP5, MP6)을 포함한다. 차동출력 신호(IOP1)와 차동출력 신호(IOP2)는 합해져 제 1 출력전류(IOP)가 된다. 차동출력 신호(IOM1)와 차동출력 신호(IOM2)는 합해져 제 2 출력전류(IOM)가 된다. 공통모드 피드백 회로(420)는 제 1 출력전류(IOP)와 제 2 출력전류(IOM)에 응답하여 제어신호(VCP)를 발생시킨다. 두 신호의 공통모드 성분이 증가하면, 제어신호(VCP)는 증가하고 P 형 트랜스컨덕터(410)의 출력신호들인 차동출력 신호들(IOP2, IOM2)은 감소한다. 또한, 두 신호의 공통모드 성분이 감소하면, 제어신호(VCP)가 감소하고 차동출력 신호들(IOP2, IOM2)은 증가한다. 즉, 공통모드 피드백 회로(420)는 공통모드 성분을 부궤환(negative feedback)시킨다. 이와 같이, 공통모드 성분을 부궤환시키면, 출력단자들(TO1, TO2)의 전압이 안정화된다.
도 5는 도 4에 있는 공통모드 피드백 회로의 일례를 나타내는 회로도이다. 도 5를 참조하면, 공통모드 피드백 회로(420)는 공통모드 성분 비교기(422) 및 전압레벨 제한회로(424)를 구비한다. 공통모드 성분 비교기(422)는 제 1 출력전류(IOP)와 제 2 출력전류(IOM)의 공통모드 성분을 공통모드 제어신호(VCM)와 비교하여 출력한다. 전압레벨 제한회로(424)는 공통모드 성분 비교기(422)의 출력신호의 변동범위를 제한하고 제어신호(VCP)를 출력한다.
공통모드 성분 비교기(422)는 PMOS 트랜지스터들(MP9, MP10), NMOS 트랜지스터들(MN12, MN13, MN14), 및 NPN 바이폴라 트랜지스터들(Q5, Q6)을 구비한다. PMOS 트랜지스터(MP9)는 전원전압(VDD)에 연결된 소스와 노드(N51)에 연결된 드레인을 갖는다. PMOS 트랜지스터(MP10)는 전원전압(VDD)에 연결된 소스와 PMOS 트랜지스터(MP9)의 게이트에 공통 연결된 게이트와 드레인을 갖는다. 노드(N51)에 연결된 드레인을 갖는다. NPN 바이폴라 트랜지스터(Q5)는 노드(N51)에 연결된 콜렉터와 기준전압(VREF1)이 인가되는 베이스를 갖는다. NPN 바이폴라 트랜지스터(Q6)는 PMOS 트 랜지스터(MP10)의 드레인에 연결된 콜렉터와 기준전압(VREF1)이 인가되는 베이스를 갖는다. NMOS 트랜지스터(MN12)는 NPN 바이폴라 트랜지스터(Q5)의 에미터에 연결된 드레인, 접지전압(GND)에 연결된 소스, 및 공통모드 제어신호(VCM)가 인가되는 게이트를 갖는다. NMOS 트랜지스터(MN13)와 NMOS 트랜지스터(MN14)는 NPN 바이폴라 트랜지스터(Q6)의 에미터와 접지전압(GND) 사이에 병렬 연결되어 있다.
전압레벨 제한회로(424)는 PMOS 트랜지스터들(MP7, MP8)을 구비한다. PMOS 트랜지스터(MP7)는 전원전압(VDD)에 연결된 소스와 공통모드 제어신호(VCM)가 인가되는 게이트를 갖는다. PMOS 트랜지스터(MP8)는 PMOS 트랜지스터(MP7)의 드레인에 연결된 소스와 노드(N51)에 공통 연결된 게이트와 드레인을 갖는다.
이하, 도 5의 공통모드 피드백 회로(420)의 동작을 설명한다.
NPN 바이폴라 트랜지스터들(Q5, Q6)의 게이트에 인가되는 기준전압(VREF1)은 적절한 값을 갖는 기준전압으로 설정되며, N 형 트랜스컨덕터(430)에 인가되는 제어전압(VCN)을 이용할 수도 있다. 차동출력 신호들(IOP, IOM)의 공통모드 성분은 공통모드 제어신호(VCM)와 비교된다. 도 5에서 알 수 있듯이, NMOS 트랜지스터(MN13)와 NMOS 트랜지스터(MN14)는 서로 병렬 연결되어 있으므로 차동출력 신호들(IOP, IOM)의 차동모드 성분은 노드(N51)의 전압레벨에 영향을 주지 못한다.
차동출력 신호들(IOP, IOM)의 공통모드 성분이 증가하면, NPN 바이폴라 트랜지스터(Q6)에 흐르는 전류가 증가한다. 따라서, PMOS 트랜지스터(MP10)에 흐르는 전류가 증가하고, PMOS 트랜지스터(MP10)에 전류미러 연결되어 있는 PMOS 트랜지스터(MP9)에 흐르는 전류가 증가한다. 공통모드 제어신호(VCM)는 일정한 값을 유지하 므로, NPN 바이폴라 트랜지스터(Q5)에 흐르는 전류는 변화되지 않는다. 따라서, 노드(N51)의 전압 즉, P 형 트랜스컨덕터(410)의 제어신호(VCP)는 증가한다. 제어신호(VCP)가 증가하면, 도 4에 있는 PMOS 트랜지스터들(MP5, MP6)의 드레인에 흐르는 전류, 즉 P 형 트랜스컨덕터(410)의 차동출력 신호쌍(IOP2, IOM2)은 감소하게 된다.
차동출력 신호들(IOP, IOM)의 공통모드 성분이 감소하면, NPN 바이폴라 트랜지스터(Q6)에 흐르는 전류가 감소한다. 따라서, PMOS 트랜지스터(MP10)에 흐르는 전류가 감소하고, PMOS 트랜지스터(MP10)에 전류미러 연결되어 있는 PMOS 트랜지스터(MP9)에 흐르는 전류가 감소한다. 공통모드 제어신호(VCM)는 일정한 값을 유지하므로, NPN 바이폴라 트랜지스터(Q5)에 흐르는 전류는 변화되지 않는다. 따라서, 노드(N51)의 전압 즉, P 형 트랜스컨덕터(410)의 제어신호(VCP)는 감소한다. 제어신호(VCP)가 감소하면, 도 4에 있는 PMOS 트랜지스터들(MP5, MP6)의 드레인에 흐르는 전류, 즉 P 형 트랜스컨덕터(410)의 차동출력 신호쌍(IOP2, IOM2)은 증가하게 된다.
상술한 바와 같이, 도 5의 공통모드 피드백 회로(420)에 의해, 도 4에 도시된 본 발명의 하나의 실시예에 따른 트랜스컨덕턴스 증폭기는 그 출력단자들(TO1, TO2)에서의 전압이 안정화된다. 또한, 도 4의 트랜스컨덕턴스 증폭기는 도 3에 도시된 종래의 트랜스컨덕턴스 증폭기와는 달리, 외부로부터 하나의 제어전압(VCN)만 수신하여 N 형 트랜스컨덕터(430)를 제어하고, P 형 트랜스컨덕터(430)를 위한 제어전압(VCP)은 공통모드 피드백 회로(420)의 출력신호를 사용한다. 따라서, 도 4에 도시된 본 발명의 하나의 실시예에 따른 트랜스컨덕턴스 증폭기는 도 3에 도시된 종래의 트랜스컨덕턴스 증폭기와는 달리, 트랜스컨덕턴스(Gm)가 변화하더라도 대칭성이 유지된다.
도 6은 본 발명의 다른 하나의 실시예에 따른 트랜스컨덕턴스 증폭기를 나타내는 회로도이다. 도 6의 트랜스컨덕턴스 증폭기는 도 4의 회로와 마찬가지로 N 형 트랜스컨덕터(440)와 P 형 트랜스컨덕터(410)를 포함하는 상보형 트랜스컨덕턴스 증폭기이다. 도 6의 트랜스컨덕턴스 증폭기는 도 4의 회로와 비교할 때, N 형 트랜스컨덕터(440) 부분과 공통모드 피드백 회로(420) 부분이 다르고 나머지 부분은 같다. 도 6에서 공통모드 피드백 회로(420)에서는 도 5에 있는 NPN 바이폴라 트랜지스터들(Q5, Q6)이 NMOS 트랜지스터들로 치환되어 설계된다.
도 6을 참조하면, N 형 트랜스컨덕터(440)는 NMOS 트랜지스터들(MN10, MN11, MN15, MN16)을 포함한다. NMOS 트랜지스터(MN10)는 입력 신호(VIP)가 인가되는 게이트와 접지전압(GND)에 결합된 소스를 갖는다. NMOS 트랜지스터(MN11)는 입력 신호(VIM)가 인가되는 게이트와 접지전압(GND)에 결합된 소스를 갖는다. NMOS 트랜지스터(MN15)는 제어신호(VCN)가 인가되는 게이트와 NMOS 트랜지스터(MN10)의 드레인에 결합된 소스와 제 1 출력단자(TO1)에 결합된 드레인을 갖는다. NMOS 트랜지스터(MN16)는 제어신호(VCN)가 인가되는 게이트와 NMOS 트랜지스터(MN11)의 드레인에 결합된 소스와 제 2 출력단자(TO2)에 결합된 드레인을 갖는다.
도 6에 도시된 트랜스컨덕턴스 증폭기는 N 형 트랜스컨덕터(440), P 형 트랜스컨덕터(410), 및 공통모드 피드백 회로(420)가 모두 MOS 트랜지스터로 구성되므 로 CMOS 공정을 상용하여 반도체 집적회로로 구현할 수 있다. 도 6의 트랜스컨덕턴스 증폭기의 동작은 도 4에 도시된 트랜스컨덕턴스 증폭기의 동작과 유사하므로, 그 설명을 생략한다.
도 7은 본 발명의 또 다른 하나의 실시예에 따른 트랜스컨덕턴스 증폭기를 나타내는 회로도이다. 도 7의 트랜스컨덕턴스 증폭기는 도 4의 회로와 마찬가지로 N 형 트랜스컨덕터(430)와 P 형 트랜스컨덕터(410)를 포함하는 상보형 트랜스컨덕턴스 증폭기이다. 도 7의 트랜스컨덕턴스 증폭기는 도 4의 회로와 비교할 때, P 형 트랜스컨덕터(450) 부분만 다르고 나머지 부분은 같다.
도 7을 참조하면, P 형 트랜스컨덕터(450)는 PMOS 트랜지스터들(MP3, MP4), 및 PNP 바이폴라 트랜지스터들(Q7, Q8)을 포함한다. PMOS 트랜지스터(MP3)는 입력 신호(VIP)가 인가되는 게이트와 전원전압(VDD)에 결합된 소스를 갖는다. PMOS 트랜지스터(MP4)는 입력 신호(VIM)가 인가되는 게이트와 전원전압(VDD)에 결합된 소스를 갖는다. PNP 바이폴라 트랜지스터(Q7)는 제어신호(VCP)가 인가되는 베이스와 PMOS 트랜지스터(MP3)의 드레인에 결합된 에미터와 제 1 출력단자(TO1)에 결합된 콜렉터를 갖는다. PNP 바이폴라 트랜지스터(Q8)는 제어신호(VCP)가 인가되는 베이스와 PMOS 트랜지스터(MP4)의 드레인에 결합된 에미터와 제 2 출력단자(TO2)에 결합된 콜렉터를 갖는다.
도 7에 도시된 트랜스컨덕턴스 증폭기에서, 제어신호(VCN)에 의해 제어되는 트랜지스터들(Q3, Q4)에 의해 차동입력 신호들(VIP, VIM)이 인가되는 MOS 트랜지스터들(MN10, MN11)의 드레인 전압들은 각각 제어신호(VCN)에서 트랜지스터들(Q3, Q4)의 베이스-에미터 전압(Vbe)을 뺀 값을 갖는다. 마찬가지로, 제어신호(VCP)에 의해 제어되는 트랜지스터들(Q7, Q8)에 의해 차동입력 신호들(VIP, VIM)이 인가되는 MOS 트랜지스터들(MP3, MP4)의 드레인 전압들은 각각 제어신호(VCP)에 트랜지스터들(Q7, Q8)의 베이스-에미터 전압(Vbe)을 더한 값을 갖는다. 따라서, 차동입력 신호들(VIP, VIM)이 인가되는 MOS 트랜지스터들(MN10, MN11, MP3, MP4)의 드레인 전압들은 안정화되어 있어, 도 7의 트랜스컨덕턴스 증폭기는 우수한 특성을 갖는다.
도 8a 및 도 8b는 각각 도 2에 도시된 종래기술과 도 4에 도시된 본 발명의 일 실시예에 따른 트랜스컨덕턴스 증폭기에 대한 트랜스컨덕턴스(Gm) 대 입력전압(Vi)을 나타내는 그래프이다. 도 8a 및 도 8b는 도 2 및 도 4에 도시된 트랜스컨덕턴스 증폭기들을 사용하여 Gm-C 필터를 구성하고 바이어스 전류를 변화시키면서 측정한 시뮬레이션 결과를 나타내는 그래프이다. 도 8a 및 도 8b를 참조하면, 도 2에 도시된 종래기술에 따른 트랜스컨덕턴스(Gm)와 도 4에 도시된 본 발명에 따른 트랜스컨덕턴스(Gm)의 선형성은 유사함을 알 수 있다. 그런데, 동일한 Gm 값을 얻는 데 필요한 바이어스 전류(I_bias)는 종래의 트랜스컨덕턴스 증폭기에 비해 본 발명에 따른 트랜스컨덕턴스 증폭기의 경우가 훨씬 적음을 알 수 있다. 도 8a 및 도 8b를 참조하면, 30 uS(micro-Siemens)의 Gm을 얻는 데 필요한 바이어스 전류는, 종래의 트랜스컨덕턴스 증폭기가 67 uA가 필요한 반면, 본 발명에 따른 트랜스컨덕턴스 증폭기는 34 uA가 필요하다. 즉, 동일한 Gm을 얻기 위해서 종래의 트랜스컨덕턴스 증폭기에 비해 본 발명의 트랜스컨덕턴스 증폭기는 약 1/2의 바이어스 전류가 필요하 다.
도 9는 도 4에 도시된 본 발명의 일 실시예에 따른 트랜스컨덕턴스 증폭기에 대하여 출력전류(Iout) 대 입력전압(Vi)을 나타내는 그래프이다. 도 9를 참조하면, 본 발명에 따른 트랜스컨덕턴스 증폭기에서 N 형 트랜스 컨덕터의 출력전류와 P 형 트랜스컨덕터의 출력전류가 잘 일치하며 상보적 특성이 잘 유지되고 있음을 알 수 있다.
도 10은 도 2에 도시된 종래기술과 도 4에 도시된 본 발명의 일 실시예에 따른 트랜스 컨덕턴스 증폭기에 대하여 입력노이즈 전압 대 주파수를 나타내는 그래프이다. 도 10을 참조하면, 종래의 트랜스컨덕턴스 증폭기에 비해 본 발명의 트랜스컨덕턴스 증폭기의 경우 노이즈 전압이 훨씬 작음을 알 수 있다. 시뮬레이션 결과, 본 발명의 트랜스컨덕턴스 증폭기의 노이즈 전압은 종래의 트랜스컨덕턴스 증폭기의 노이즈 전압의 약 65 %를 나타내었다.
도 11은 본 발명의 또 다른 하나의 실시예에 따른 트랜스컨덕턴스 증폭기를 나타내는 회로도이다. 도 11의 회로에서, N형 트랜스컨덕터와 P형 트랜스컨덕터가 도 4, 도 6, 및 도 7에 도시된 트랜스컨덕턴스 증폭기와는 달리, 완전 대칭인 구조를 갖지 않는다. 도 11의 트랜스컨덕턴스 증폭기는 도 4의 회로에 비해 P형 트랜스컨덕터(460) 부분이 다르다.
도 11을 참조하면, 트랜스컨덕턴스 증폭기는 N형 트랜스컨덕터(430), P형 트랜스컨덕터(460), 및 공통모드 피드백 회로(420)를 구비한다. P형 트랜스컨덕터(460)는 PMOS 트랜지스터들(MP7, MP8, MP9, MP10), 및 저항들(R1, R2)을 포함한다. PMOS 트랜지스터(MP7)는 제어신호(VCP)가 인가되는 게이트와 전원전압(VDD)에 결합된 소스를 갖는다. PMOS 트랜지스터(MP8)는 제어신호(VCP)가 인가되는 게이트와 전원전압(VDD)에 결합된 소스를 갖는다. 저항(R1)은 PMOS 트랜지스터(MP7)의 드레인에 일단이 연결되어 있고, 저항(R2)은 PMOS 트랜지스터(MP8)의 드레인에 일단이 연결되어 있다. PMOS 트랜지스터(MP9)는 입력 신호(VIP)가 인가되는 게이트와 저항(R1)의 타단에 연결된 소스와 제 1 출력단자(TO1)에 결합된 드레인을 갖는다. PMOS 트랜지스터(MP10)는 입력 신호(VIM)가 인가되는 게이트와 저항(R2)의 타단에 연결된 소스와 제 2 출력단자(TO2)에 결합된 드레인을 갖는다.
이하, 도 11에 도시된 트랜스컨덕턴스 증폭기의 동작을 설명한다.
도 11의 회로에서, N형 트랜스컨덕터(430)에서 입력 트랜지스터쌍(MN10, MN11)은 트라이오드 영역에서 동작하는 NMOS 트랜지스터들이고, P형 트랜스컨덕터(460)에서 입력 트랜지스터쌍(MP9, MP10)은 포화 영역에서 동작하는 소스 축퇴된(source-degenerated) PMOS 트랜지스터들이다. 두 저항(R1, R2)은 PMOS 트랜지스터들(MP7, MP8)을 안정적으로 트라이오드 영역에서 동작시켜 P형 트랜스컨덕터(460)의 선형성을 향상시키는 기능을 한다. 또한, 두 저항(R1, R2)은 외부에서 인가되는 제어전압(VCN)의 변화에 따라 P형 트랜스컨덕터(460)의 Gm의 변화량을 조절하는 기능도 한다. 도 11에 도시된 상보형 트랜스컨덕턴스 회로는 서로 비대칭인 P형 트랜스컨덕터(460)와 N형 트랜스컨덕터(430)를 구비함으로써, 양 트랜스컨덕터들(430, 또는 460) 사이에서 발생할 수 있는 비선형성을 상쇄할 수 있다.
도 12는 도 11에 도시된 본 발명의 일 실시예에 따른 트랜스 컨덕턴스 증폭 기에 대하여 트랜스컨덕턴스 대 입력전압을 나타내는 그래프이다. 도 12의 그래프는 도 4의 트랜스컨덕턴스 증폭기의 Gm을 나타내는 도 8b의 그래프와 비교할 때, Gm 값을 일정하게 유지하는 입력전압의 범위가 좁음을 알 수 있다. 이것은 도 11의 트랜스컨덕턴스 증폭기에서, P형 트랜스컨덕터를 구성하는 입력 트랜지스터쌍(MP9, MP10)이 도 4의 입력 트랜지스터쌍(MP3, MP4)과 달리 포화 영역에서 동작하기 때문이다.
도 11의 트랜스컨덕턴스 증폭기에서, N형 트랜스컨덕터(430)의 입력 트랜지스터들(MN10, MN11)은 트라이오드 영역에서 동작하고, P형 트랜스컨덕터(460)의 입력 트랜지스터들(MP9, MP10)은 포화 영역에서 동작한다. 이와 같이, 상보적인 관계에 있는 두 트랜스컨덕터가 서로 다른 영역에서 동작하는 경우에, 각각의 트랜스컨덕터에서 발생하는 3차 비선형 성분이 서로 상쇄될 수 있다. 이 원리는 IEEE Trans. Circuit and Systems, pp.1138-1141, Vol.48, Nov. 9, 2001에 "A realization of low-distortion CMOS transconductor amplifier"의 제목으로 Morozov 등에 의해 발표된 논문에 설명되어 있다. 이 논문에서는 서로 다른 영역에서 동작하는 병렬 연결된 2 개의 N형 트랜스컨덕터에서 비선형 성분이 서로 상쇄되는 현상이 설명되어 있다.
도 13은 도 11에 도시된 본 발명의 일 실시예에 따른 트랜스 컨덕턴스 증폭기의 N-형 트랜스컨덕터(430)와 P-형 트랜스컨덕터(460)에 대하여 3차 미분계수 대 입력전압을 나타내는 그래프이다. 입력전압(Vi)이 0 V일 때의 출력전류(Iout)의 값이 출력전류(Iout)의 3차 비선형 계수에 해당한다. 도 13을 참조하면, N-형 트랜스 컨덕터의 3차 비선형 계수는 2×10-6이고, P-형 트랜스컨덕터의 3차 비선형 계수는 - 2×10-6 으로서 크기는 같고 부호가 반대임을 알 수 있다.
따라서, N-형 트랜스컨덕터(430)의 출력전류와 P-형 트랜스컨덕터(460)의 출력전류를 합한 상보형 트랜스컨덕턴스 증폭기 전체의 출력전류 특성은 3차 비선형 계수가 "0"에 가까운 값을 가지고, 적정 레벨 범위의 2-톤(tone) 입력시 매우 낮은 IM3(third-order inter-modulation product) 특성을 보일 수 있다.
도 14는 도 11에 도시된 종래기술과 도 4에 도시된 본 발명의 일 실시예에 따른 트랜스 컨덕턴스 증폭기에 대해 2-톤 3차 미분특성을 서로 비교하여 나타낸 그래프이다. 도 14를 참조하면, 도 11에 도시된 본 발명에 따른 상보형 트랜스컨덕턴스 증폭기의 IM3는 도 2에 도시된 종래의 회로의 IM3에 비해 훨씬 낮은 값을 가짐을 알 수 있다.
도 15는 도 4, 도 6, 도 7, 및 도 11에 도시된 본 발명의 실시예들에 따른 트랜스컨덕턴스 증폭기들을 모두 나타내는 블록도이다.
도 15를 참조하면, 트랜스컨덕턴스 증폭기는 N형 트랜스컨덕터(530), P형 트랜스컨덕터(510), 및 공통모드 피드백 회로(520)를 구비한다. N형 트랜스컨덕터(530)는 입력단자쌍(Vi+, Vi-), 출력단자쌍(IO+, IO-), 및 제어단자(CONT)를 갖는다. 입력단자쌍(Vi+, Vi-)을 통해 입력신호들(VIP, VIM)이 인가되고, 출력단자쌍(IO+, IO-)을 통해 출력신호들(IOP1, IOM1)이 출력된다. 제어단자(CONT)를 통해서 제어신호(VCN)가 입력된다. P형 트랜스컨덕터(510)는 입력단자쌍(Vi+, Vi-), 출력단자쌍(IO+, IO-), 및 제어단자(CONT)를 갖는다. 입력단자쌍(Vi+, Vi-)을 통해 입력신호들(VIP, VIM)이 인가되고, 출력단자쌍(IO+, IO-)을 통해 출력신호들(IOP2, IOM2)이 출력된다. 제어단자(CONT)를 통해서 제어신호(VCP)가 입력된다. 공통모드 피드백 회로(520)는 공통모드 제어신호(VCM)의 제어하에 트랜스컨덕턴스 증폭기의 출력신호쌍(IOP, IOM)에 응답하여 제어신호(VCP)를 발생시킨다. 도 15에 도시된 본 발명에 따른 트랜스컨덕턴스 증폭기는 전원전압(VDD)과 접지전압(GND) 사이에 N형 트랜스컨덕터(530)와 P형 트랜스컨덕터(510)를 구비하는 상보형 트랜스컨덕턴스 증폭기이다.
도 16은 외부 제어신호가 P-형 트랜스컨덕터에 입력되는 경우의 본 발명의 하나의 실시예에 따른 트랜스컨덕턴스 증폭기들을 모두 나타내는 블록도이다. 도 16의 트랜스컨덕턴스 증폭기는 도 15의 회로와 달리, 외부에서 인가되는 제어신호(VCP)가 P-형 트랜스컨덕터(510)에 인가되고, N형 트랜스컨덕터(530)의 제어단자(CONT)에는 공통모드 피드백 회로(520)의 출력신호가 제어신호(VCN)로서 인가된다. 그 외의 도 16의 회로구성은 도 15의 회로 구성과 동일하고, 도 16의 회로의 동작도 도 15의 회로의 동작과 유사하다. 따라서, 여기서 도 16의 트랜스컨덕턴스 증폭기에 대한 설명을 생략한다.
실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 따른 트랜스컨덕턴스 증폭기는 상보형으로 구성되고, 선형성이 우수하고, 소모전류가 적다. 또한, 본 발명에 따른 트랜스컨덕턴스 증폭기는 종래의 트랜스컨덕턴스 증폭기에 비해 트랜스컨덕턴스의 조절범위가 넓다.

Claims (29)

  1. 제 1 제어신호의 제어하에 차동입력 신호쌍에 응답하여 제 1 차동출력 신호쌍을 발생시키는 제 1 형 트랜스컨덕터;
    제 2 제어신호의 제어하에 상기 차동입력 신호쌍에 응답하여 제 2 차동출력 신호쌍을 발생시키는 제 2 형 트랜스컨덕터; 및
    공통모드 제어신호의 제어하에 상기 제 1 및 제 2 차동출력 신호쌍에 응답하여 상기 제 2 제어신호를 발생시키는 공통모드 피드백 회로를 구비하는 것을 특징으로 하는 트랜스컨덕턴스 증폭기.
  2. 제 1 항에 있어서, 상기 제 1 제어신호는
    외부로부터 입력되는 신호인 것을 특징으로 하는 트랜스컨덕턴스 증폭기.
  3. 제 2 항에 있어서,
    상기 제 1 형 트랜스컨덕터는 제 1 전원전압에 결합되어 있고, 상기 제 2 형 트랜스컨덕터는 제 1 전원전압과 상보적인(complementary) 제 2 전원전압에 결합되어 있는 것을 특징으로 하는 트랜스컨덕턴스 증폭기.
  4. 제 3 항에 있어서,
    상기 제 1 전원전압은 저 전원전압이고, 상기 제 2 전원전압은 고 전원전압 인 것을 특징으로 하는 트랜스컨덕턴스 증폭기.
  5. 제 4 항에 있어서,
    상기 제 1 형 트랜스컨덕터는 NMOS 트랜지스터들로 구성된 N 형 트랜스컨덕터이고, 상기 제 2 형 트랜스컨덕터는 PMOS 트랜지스터들로 구성된 P 형 트랜스컨덕터인 것을 특징으로 하는 트랜스컨덕턴스 증폭기.
  6. 제 5 항에 있어서, 상기 제 1 형 트랜스컨덕터는
    제 1 입력 신호가 인가되는 게이트와 상기 저 전원전압에 결합된 소스를 갖는 제 1 NMOS 트랜지스터;
    제 2 입력 신호가 인가되는 게이트와 상기 저 전원전압에 결합된 소스를 갖는 제 2 NMOS 트랜지스터;
    상기 제 1 제어신호가 인가되는 게이트와 상기 제 1 NMOS 트랜지스터의 드레인에 결합된 소스와 제 1 출력단자에 결합된 드레인을 갖는 제 3 NMOS 트랜지스터; 및
    상기 제 1 제어신호가 인가되는 게이트와 상기 제 2 NMOS 트랜지스터의 드레인에 결합된 소스와 제 2 출력단자에 결합된 드레인을 갖는 제 4 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 트랜스컨덕턴스 증폭기.
  7. 제 6 항에 있어서,
    상기 제 1 입력 신호와 상기 제 2 입력 신호는 상기 차동입력 신호쌍을 형성하는 것을 특징으로 하는 트랜스컨덕턴스 회로.
  8. 제 7 항에 있어서, 상기 제 2 형 트랜스컨덕터는
    상기 제 1 입력 신호가 인가되는 게이트와 상기 고 전원전압에 결합된 소스를 갖는 제 1 PMOS 트랜지스터;
    상기 제 2 입력 신호가 인가되는 게이트와 상기 고 전원전압에 결합된 소스를 갖는 제 2 PMOS 트랜지스터;
    상기 제 2 제어신호가 인가되는 게이트와 상기 제 1 PMOS 트랜지스터의 드레인에 결합된 소스와 상기 제 1 출력단자에 결합된 드레인을 갖는 제 3 PMOS 트랜지스터; 및
    상기 제 2 제어신호가 인가되는 게이트와 상기 제 2 PMOS 트랜지스터의 드레인에 결합된 소스와 상기 제 2 출력단자에 결합된 드레인을 갖는 제 4 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 트랜스컨덕턴스 증폭기.
  9. 제 4 항에 있어서,
    상기 제 1 형 트랜스컨덕터는 NMOS 트랜지스터와 NPN 바이폴라 트랜지스터로 구성되고, 상기 제 2 형 트랜스컨덕터는 PMOS 트랜지스터와 PNP 바이폴라 트랜지스터로 구성된 것을 특징으로 하는 가변 트랜스컨덕턴스 증폭기.
  10. 제 9 항에 있어서, 상기 제 1 형 트랜스컨덕터는
    제 1 입력 신호가 인가되는 게이트와 상기 저 전원전압에 결합된 소스를 갖는 제 1 NMOS 트랜지스터;
    제 2 입력 신호가 인가되는 게이트와 상기 저 전원전압에 결합된 소스를 갖는 제 2 NMOS 트랜지스터;
    상기 제 1 제어신호가 인가되는 베이스와 상기 제 1 NMOS 트랜지스터의 드레인에 결합된 에미터와 제 1 출력단자에 결합된 콜렉터를 갖는 제 1 NPN 바이폴라 트랜지스터; 및
    상기 제 1 제어신호가 인가되는 게이트와 상기 제 2 NMOS 트랜지스터의 드레인에 결합된 에미터와 제 2 출력단자에 결합된 콜렉터를 갖는 제 2 NPN 바이폴라 트랜지스터를 구비하는 것을 특징으로 하는 트랜스컨덕턴스 증폭기.
  11. 제 10 항에 있어서,
    상기 제 1 입력 신호와 상기 제 2 입력 신호는 상기 차동입력 신호쌍을 형성하는 것을 특징으로 하는 트랜스컨덕턴스 증폭기.
  12. 제 11 항에 있어서, 상기 제 2 형 트랜스컨덕터는
    상기 제 1 입력 신호가 인가되는 게이트와 상기 고 전원전압에 결합된 소스를 갖는 제 1 PMOS 트랜지스터;
    상기 제 2 입력 신호가 인가되는 게이트와 상기 고 전원전압에 결합된 소스 를 갖는 제 2 PMOS 트랜지스터;
    상기 제 2 제어신호가 인가되는 베이스와 상기 제 1 PMOS 트랜지스터의 드레인에 결합된 에미터와 상기 제 1 출력단자에 결합된 콜렉터를 갖는 제 1 PNP 트랜지스터; 및
    상기 제 2 제어신호가 인가되는 베이스와 상기 제 2 PMOS 트랜지스터의 드레인에 결합된 에미터와 상기 제 2 출력단자에 결합된 콜렉터를 갖는 제 2 PNP 트랜지스터를 구비하는 것을 특징으로 하는 트랜스컨덕턴스 증폭기.
  13. 제 4 항에 있어서,
    상기 제 1 형 트랜스컨덕터는 NMOS 트랜지스터와 NPN 바이폴라 트랜지스터로 구성되고, 상기 제 2 형 트랜스컨덕터는 PMOS 트랜지스터들로 구성된 것을 특징으로 하는 가변 트랜스컨덕턴스 증폭기.
  14. 제 13 항에 있어서, 상기 제 1 형 트랜스컨덕터는
    제 1 입력 신호가 인가되는 게이트와 상기 저 전원전압에 결합된 소스를 갖는 제 1 NMOS 트랜지스터;
    제 2 입력 신호가 인가되는 게이트와 상기 저 전원전압에 결합된 소스를 갖는 제 2 NMOS 트랜지스터;
    상기 제 1 제어신호가 인가되는 베이스와 상기 제 1 NMOS 트랜지스터의 드레인에 결합된 에미터와 제 1 출력단자에 결합된 콜렉터를 갖는 제 1 NPN 바이폴라 트랜지스터; 및
    상기 제 1 제어신호가 인가되는 게이트와 상기 제 2 NMOS 트랜지스터의 드레인에 결합된 에미터와 제 2 출력단자에 결합된 콜렉터를 갖는 제 2 NPN 바이폴라 트랜지스터를 구비하는 것을 특징으로 하는 트랜스컨덕턴스 증폭기.
  15. 제 14 항에 있어서,
    상기 제 1 입력 신호와 상기 제 2 입력 신호는 상기 차동입력 신호쌍을 형성하는 것을 특징으로 하는 트랜스컨덕턴스 증폭기.
  16. 제 15 항에 있어서, 상기 제 2 형 트랜스컨덕터는
    상기 제 1 입력 신호가 인가되는 게이트와 상기 고 전원전압에 결합된 소스를 갖는 제 1 PMOS 트랜지스터;
    상기 제 2 입력 신호가 인가되는 게이트와 상기 고 전원전압에 결합된 소스를 갖는 제 2 PMOS 트랜지스터;
    상기 제 2 제어신호가 인가되는 게이트와 상기 제 1 PMOS 트랜지스터의 드레인에 결합된 소스와 상기 제 1 출력단자에 결합된 드레인을 갖는 제 3 PMOS 트랜지스터; 및
    상기 제 2 제어신호가 인가되는 게이트와 상기 제 2 PMOS 트랜지스터의 드레인에 결합된 소스와 상기 제 2 출력단자에 결합된 드레인을 갖는 제 4 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 트랜스컨덕턴스 증폭기.
  17. 제 4 항에 있어서,
    상기 제 1 형 트랜스컨덕터는 NMOS 트랜지스터와 NPN 바이폴라 트랜지스터로 구성되고, 상기 제 2 형 트랜스컨덕터는 PMOS 트랜지스터들과 저항들로 구성된 것을 특징으로 하는 가변 트랜스컨덕턴스 증폭기.
  18. 제 17 항에 있어서, 상기 제 1 형 트랜스컨덕터는
    제 1 입력 신호가 인가되는 게이트와 상기 저 전원전압에 결합된 소스를 갖는 제 1 NMOS 트랜지스터;
    제 2 입력 신호가 인가되는 게이트와 상기 저 전원전압에 결합된 소스를 갖는 제 2 NMOS 트랜지스터;
    상기 제 1 제어신호가 인가되는 베이스와 상기 제 1 NMOS 트랜지스터의 드레인에 결합된 에미터와 제 1 출력단자에 결합된 콜렉터를 갖는 제 1 NPN 바이폴라 트랜지스터; 및
    상기 제 1 제어신호가 인가되는 게이트와 상기 제 2 NMOS 트랜지스터의 드레인에 결합된 에미터와 제 2 출력단자에 결합된 콜렉터를 갖는 제 2 NPN 바이폴라 트랜지스터를 구비하는 것을 특징으로 하는 트랜스컨덕턴스 증폭기.
  19. 제 18 항에 있어서,
    상기 제 1 입력 신호와 상기 제 2 입력 신호는 상기 차동입력 신호쌍을 형성 하는 것을 특징으로 하는 트랜스컨덕턴스 회로.
  20. 제 19 항에 있어서, 상기 제 2 형 트랜스컨덕터는
    상기 제 2 제어신호가 인가되는 게이트와 상기 고 전원전압에 결합된 소스를 갖는 제 1 PMOS 트랜지스터;
    상기 제 2 제어신호가 인가되는 게이트와 상기 고 전원전압에 결합된 소스를 갖는 제 2 PMOS 트랜지스터;
    상기 제 1 PMOS 트랜지스터의 드레인에 결합된 일단을 갖는 제 1 저항;
    상기 제 2 PMOS 트랜지스터의 드레인에 결합된 일단을 갖는 제 2 저항;
    상기 제 1 입력 신호가 인가되는 게이트와 상기 제 1 저항의 타단에 결합된 소스와 상기 제 1 출력단자에 결합된 드레인을 갖는 제 3 PMOS 트랜지스터; 및
    상기 제 2 입력신호가 인가되는 게이트와 상기 제 2 저항의 타단에 결합된 소스와 상기 제 2 출력단자에 결합된 드레인을 갖는 제 4 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 트랜스컨덕턴스 증폭기.
  21. 제 3 항에 있어서,
    상기 제 1 전원전압은 고 전원전압이고, 상기 제 2 전원전압은 저 전원전압인 것을 특징으로 하는 트랜스컨덕턴스 증폭기.
  22. 제 21 항에 있어서,
    상기 제 1 형 트랜스컨덕터는 PMOS 트랜지스터들로 구성된 P 형 트랜스컨덕터이고, 상기 제 2 형 트랜스컨덕터는 NMOS 트랜지스터들로 구성된 N 형 트랜스컨덕터인 것을 특징으로 하는 트랜스컨덕턴스 회로.
  23. 제 21 항에 있어서,
    상기 제 1 형 트랜스컨덕터는 NMOS 트랜지스터와 NPN 바이폴라 트랜지스터로 구성되고, 상기 제 2 형 트랜스컨덕터는 PMOS 트랜지스터와 PNP 바이폴라 트랜지스터로 구성된 것을 특징으로 하는 가변 트랜스컨덕턴스 증폭기.
  24. 제 21항에 있어서,
    상기 제 1 형 트랜스컨덕터는 NMOS 트랜지스터와 NPN 바이폴라 트랜지스터로 구성되고, 상기 제 2 형 트랜스컨덕터는 PMOS 트랜지스터들로 구성된 것을 특징으로 하는 가변 트랜스컨덕턴스 증폭기.
  25. 제 21항에 있어서,
    상기 제 1 형 트랜스컨덕터는 NMOS 트랜지스터와 NPN 바이폴라 트랜지스터로 구성되고, 상기 제 2 형 트랜스컨덕터는 PMOS 트랜지스터들과 저항들로 구성된 것을 특징으로 하는 가변 트랜스컨덕턴스 증폭기.
  26. 제 4 항에 있어서, 상기 공통모드 피드백 회로는
    트랜스 컨덕턴스 증폭기의 제 1 출력신호와 제 2 출력신호의 공통모드 성분을 상기 공통모드 제어신호와 비교하여 출력하는 공통모드 성분 비교기; 및
    상기 공통모드 성분 비교기의 출력신호의 변동범위를 제한하고 상기 제 2 제어신호를 출력하는 전압레벨 제한회로를 구비하는 것을 특징으로 하는 트랜스컨덕턴스 증폭기.
  27. 제 1 제어신호의 제어하에 차동입력 신호쌍에 응답하여 제 1 차동출력 신호쌍을 발생시키는 단계;
    제 2 제어신호의 제어하에 상기 차동입력 신호쌍에 응답하여 제 2 차동출력 신호쌍을 발생시키는 단계; 및
    공통모드 제어신호의 제어하에 상기 제 1 및 제 2 차동출력 신호쌍에 응답하여 상기 제 2 제어신호를 발생시키는 단계를 구비하는 것을 특징으로 하는 트랜스컨덕턴스 증폭방법.
  28. 제 27 항에 있어서, 상기 제 1 제어신호는
    외부로부터 입력되는 신호인 것을 특징으로 하는 트랜스컨덕턴스 증폭방법.
  29. 제 27 항에 있어서, 상기 제 2 제어신호를 발생시키는 단계는
    트랜스 컨덕턴스 증폭기의 제 1 출력신호와 제 2 출력신호의 공통모드 성분을 상기 공통모드 제어신호와 비교하고 상기 제 2 제어신호를 출력하는 단계; 및
    상기 제 2 제어신호의 변동범위를 제한하는 단계를 구비하는 것을 특징으로 하는 트랜스컨덕턴스 증폭방법.
KR1020040091678A 2004-11-11 2004-11-11 공통모드 피드백 회로를 구비한 상보형 트랜스컨덕턴스증폭기 및 트랜스컨덕턴스 증폭방법 KR100638487B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020040091678A KR100638487B1 (ko) 2004-11-11 2004-11-11 공통모드 피드백 회로를 구비한 상보형 트랜스컨덕턴스증폭기 및 트랜스컨덕턴스 증폭방법
JP2005324183A JP2006141014A (ja) 2004-11-11 2005-11-08 共通モードフィードバック回路を具備したトランスコンダクタンス増幅器、及びトランスコンダクタンス増幅器の動作方法
US11/271,455 US7323935B2 (en) 2004-11-11 2005-11-10 Transconductance amplifier having common mode feedback circuit and method of operating the transconductance amplifier
CNB2005101203837A CN100555847C (zh) 2004-11-11 2005-11-11 跨导放大器及放大跨导的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040091678A KR100638487B1 (ko) 2004-11-11 2004-11-11 공통모드 피드백 회로를 구비한 상보형 트랜스컨덕턴스증폭기 및 트랜스컨덕턴스 증폭방법

Publications (2)

Publication Number Publication Date
KR20060043939A true KR20060043939A (ko) 2006-05-16
KR100638487B1 KR100638487B1 (ko) 2006-10-26

Family

ID=36315727

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040091678A KR100638487B1 (ko) 2004-11-11 2004-11-11 공통모드 피드백 회로를 구비한 상보형 트랜스컨덕턴스증폭기 및 트랜스컨덕턴스 증폭방법

Country Status (4)

Country Link
US (1) US7323935B2 (ko)
JP (1) JP2006141014A (ko)
KR (1) KR100638487B1 (ko)
CN (1) CN100555847C (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100851528B1 (ko) * 2007-07-25 2008-08-11 전자부품연구원 무선통신 시스템에서의 차동 트랜스컨덕턴스 회로와 그를이용한 채널선택필터

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7155185B2 (en) * 2004-06-09 2006-12-26 Theta Microelectronics, Inc. Apparatus and methods for eliminating DC offset in a wireless communication device
US7368993B2 (en) * 2006-02-10 2008-05-06 Mediatek Inc. Transconductance circuit with improved linearity
EP2466745A1 (en) 2010-12-17 2012-06-20 Dialog Semiconductor GmbH Amplifier common-mode control methods
CN103095231B (zh) * 2011-11-06 2016-03-30 复旦大学 一种共模反馈电路
JP5848679B2 (ja) * 2012-09-04 2016-01-27 ルネサスエレクトロニクス株式会社 差動出力回路および半導体装置
JP6115991B2 (ja) * 2013-03-15 2017-04-19 国立大学法人東京工業大学 差動増幅器
US9077331B1 (en) * 2013-06-26 2015-07-07 Maxim Integrated Products, Inc. Harmonic distortion reduction in continuous time filters
US9590560B2 (en) * 2015-03-17 2017-03-07 Realtek Semiconductor Corporation Summing amplifier and method thereof
JP6565325B2 (ja) * 2015-05-20 2019-08-28 株式会社ソシオネクスト セレクタ回路、イコライザ回路、受信回路、及び半導体集積回路
US9826291B2 (en) * 2015-10-09 2017-11-21 Avago Technologies General Ip (Singapore) Pte. Ltd. Low distortion single-to-differential wide-band variable gain amplifier for optical communications
US10797655B2 (en) * 2016-11-04 2020-10-06 Taiwan Semiconductor Manufacturing Co., Ltd. Wireless receiver
KR20210121688A (ko) 2020-03-31 2021-10-08 에스케이하이닉스 주식회사 기준 전압 회로

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1252392B (it) 1991-11-13 1995-06-12 Sgs Thomson Microelectronics Stadio transconduttore perfezionato per filtri ad alta frequenza
EP0690561B1 (en) * 1994-06-30 2001-10-31 STMicroelectronics S.r.l. Method for erasing a common mode current signal and transconductor assembly using such method
KR100284024B1 (ko) * 1997-07-29 2001-03-02 윤종용 저전압 씨모오스 연산 증폭기 회로 및 그것을 구비한 샘플 앤드 홀드 회로
US5936466A (en) * 1997-08-04 1999-08-10 International Business Machines Corporation Differential operational transconductance amplifier
US6272688B1 (en) * 2001-01-08 2001-08-14 Toney Hugh Wilson High visibility detached safety sleeve and method of manufacture
US6577183B1 (en) * 2001-06-15 2003-06-10 Analog Devices, Inc. Offset correction circuit
JP2003017955A (ja) * 2001-07-04 2003-01-17 Fujitsu Ltd Ｏｔａおよびフィルタ回路
KR100423494B1 (ko) * 2002-03-07 2004-03-18 삼성전자주식회사 교차쌍 구조의 트랜스 컨덕터
KR100450755B1 (ko) 2002-06-04 2004-10-01 한국전자통신연구원 고선형성 및 고이득을 갖는 트랜스컨덕터 증폭기
KR100892584B1 (ko) 2002-08-26 2009-04-08 삼성전자주식회사 전원공급장치와 이를 갖는 백라이트 어셈블리 및 액정표시 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100851528B1 (ko) * 2007-07-25 2008-08-11 전자부품연구원 무선통신 시스템에서의 차동 트랜스컨덕턴스 회로와 그를이용한 채널선택필터

Also Published As

Publication number Publication date
US7323935B2 (en) 2008-01-29
JP2006141014A (ja) 2006-06-01
CN100555847C (zh) 2009-10-28
CN1783706A (zh) 2006-06-07
KR100638487B1 (ko) 2006-10-26
US20060097788A1 (en) 2006-05-11

Similar Documents

Publication Publication Date Title
US4958133A (en) CMOS complementary self-biased differential amplifier with rail-to-rail common-mode input-voltage range
JP2006141014A (ja) 共通モードフィードバック回路を具備したトランスコンダクタンス増幅器、及びトランスコンダクタンス増幅器の動作方法
US4766394A (en) Operational amplifier circuit having wide operating range
CN100481718C (zh) Ab类轨到轨运算放大器
US6437645B1 (en) Slew rate boost circuitry and method
US7786803B2 (en) Operational transconductance amplifier (OTA)
CN107733382B (zh) 自偏置轨到轨恒定跨导放大器
JP2008543178A (ja) 高速整定、低ノイズ、低オフセットの演算増幅器および方法
JPH0831752B2 (ja) 差動演算増幅器装置
US4045747A (en) Complementary field effect transistor amplifier
JPH0360209A (ja) 増幅器回路とこの回路を含む半導体集積回路
KR20000035417A (ko) 차동전압을 전평형전류로 변환하는 장치 및 방법
KR0177511B1 (ko) 선형 cmos 출력단
US5469092A (en) Electronic circuit including means for reflecting signal current and feed forward means for compensating operational speed thereof
JP2005244276A (ja) 差動増幅回路
US7098736B2 (en) Amplifier circuit
US5777514A (en) Differential to single ended conversion technique for an operational amplifier having low input offset voltage, high speed and high gain
US6788143B1 (en) Cascode stage for an operational amplifier
US6538513B2 (en) Common mode output current control circuit and method
US5424681A (en) Wide range operational amplifier
US6937100B2 (en) Amplifier circuit with common mode feedback
JPH0685570A (ja) 演算増幅回路装置
US7411459B2 (en) Current mode transconductor tuning device
JP3618189B2 (ja) 安定化カレントミラー回路
Yan et al. A programmable rail-to-rail constant-g/sub m/input structure for LV amplifier

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120925

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130930

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee