JP2003017955A - Ｏｔａおよびフィルタ回路 - Google Patents
Ｏｔａおよびフィルタ回路Info
- Publication number
- JP2003017955A JP2003017955A JP2001204020A JP2001204020A JP2003017955A JP 2003017955 A JP2003017955 A JP 2003017955A JP 2001204020 A JP2001204020 A JP 2001204020A JP 2001204020 A JP2001204020 A JP 2001204020A JP 2003017955 A JP2003017955 A JP 2003017955A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- ota
- gate
- circuit
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000005259 measurement Methods 0.000 claims abstract 2
- 238000010586 diagram Methods 0.000 description 16
- 238000012795 verification Methods 0.000 description 7
- 238000004088 simulation Methods 0.000 description 3
- 102100033041 Carbonic anhydrase 13 Human genes 0.000 description 2
- 101000867860 Homo sapiens Carbonic anhydrase 13 Proteins 0.000 description 2
- 238000000342 Monte Carlo simulation Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 235000013599 spices Nutrition 0.000 description 1
- 238000010408 sweeping Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
- H03F3/45632—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit
- H03F3/45744—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit by offset reduction
- H03F3/45757—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit by offset reduction by using a feedforward circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/04—Frequency selective two-port networks
- H03H11/0422—Frequency selective two-port networks using transconductance amplifiers, e.g. gmC filters
- H03H11/0444—Simulation of ladder networks
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【課題】 ＯＴＡ（Operational Transconductance Amp
lifier）およびそれを用いたフィルタ回路において、入
力オフセット電圧によるＯＴＡのＧｍ値のずれをほぼゼ
ロにすること。 【解決手段】 Ｇｍ値の制御に供せられるＭＯＳＦＥＴ
１３に対し、中心電圧測定回路３および電圧加算回路４
により、入力オフセット電圧Ｖｏｆｆによってソース電
圧がずれた分だけゲート電圧をずらす構成とし、それに
よって、ゲート・ソース間電圧Ｖｇｓが入力オフセット
電圧Ｖｏｆｆに起因して変化するのを抑制し、Ｇｍ値の
ずれをほぼゼロに抑える。
lifier）およびそれを用いたフィルタ回路において、入
力オフセット電圧によるＯＴＡのＧｍ値のずれをほぼゼ
ロにすること。 【解決手段】 Ｇｍ値の制御に供せられるＭＯＳＦＥＴ
１３に対し、中心電圧測定回路３および電圧加算回路４
により、入力オフセット電圧Ｖｏｆｆによってソース電
圧がずれた分だけゲート電圧をずらす構成とし、それに
よって、ゲート・ソース間電圧Ｖｇｓが入力オフセット
電圧Ｖｏｆｆに起因して変化するのを抑制し、Ｇｍ値の
ずれをほぼゼロに抑える。
Description
【０００１】
【発明の属する技術分野】本発明は、相互コンダクタン
ス値（以下、Ｇｍ値とする）を制御可能な増幅器である
ＯＴＡ（Operational Transconductance Amplifier）お
よびそのＯＴＡを用いたフィルタ回路に関し、特にＣＭ
ＯＳデバイスにより構成されたＯＴＡおよびフィルタ回
路に関する。
ス値（以下、Ｇｍ値とする）を制御可能な増幅器である
ＯＴＡ（Operational Transconductance Amplifier）お
よびそのＯＴＡを用いたフィルタ回路に関し、特にＣＭ
ＯＳデバイスにより構成されたＯＴＡおよびフィルタ回
路に関する。
【０００２】ＯＴＡのＧｍ値は入力オフセット電圧によ
り変化する。そのため、複数個のＯＴＡを用いて回路を
構成すると、ＯＴＡのＧｍ値の変化により回路のバラツ
キが大きくなる。これを抑制するため、ＯＴＡのＧｍ値
が入力オフセット電圧の影響をできるだけ受けないよう
な構成とするのが望ましい。
り変化する。そのため、複数個のＯＴＡを用いて回路を
構成すると、ＯＴＡのＧｍ値の変化により回路のバラツ
キが大きくなる。これを抑制するため、ＯＴＡのＧｍ値
が入力オフセット電圧の影響をできるだけ受けないよう
な構成とするのが望ましい。
【０００３】
【従来の技術】従来、ＣＭＯＳデバイスにより構成され
たＯＴＡとして図１２に示す構成のものが知られてい
る。このＯＴＡは、図１２に示すように、３個のＮチャ
ネルＭＯＳＦＥＴ（以下、ＮＭＯＳとする）１１，１
２，１３と、４個の電流源１４，１５，１６，１７と、
２個の入力端子１８，１９と、２個の出力端子２０，２
１と、制御電圧入力端子２２とにより構成されている。
たＯＴＡとして図１２に示す構成のものが知られてい
る。このＯＴＡは、図１２に示すように、３個のＮチャ
ネルＭＯＳＦＥＴ（以下、ＮＭＯＳとする）１１，１
２，１３と、４個の電流源１４，１５，１６，１７と、
２個の入力端子１８，１９と、２個の出力端子２０，２
１と、制御電圧入力端子２２とにより構成されている。
【０００４】第１のＮＭＯＳ１１のゲートは、入力電圧
Ｖｉｎが印加される第１の入力端子１８に接続されてい
る。第１のＮＭＯＳ１１のドレインは、出力電流Ｉｏｕ
ｔＸを出力する第２の出力端子２０に接続されていると
ともに、第１の電流源１４を介して電源端子に接続され
ている。第１のＮＭＯＳ１１のソースは、第３のＮＭＯ
Ｓ１３のソースに接続されているとともに、第３の電流
源１６を介して接地されている。
Ｖｉｎが印加される第１の入力端子１８に接続されてい
る。第１のＮＭＯＳ１１のドレインは、出力電流Ｉｏｕ
ｔＸを出力する第２の出力端子２０に接続されていると
ともに、第１の電流源１４を介して電源端子に接続され
ている。第１のＮＭＯＳ１１のソースは、第３のＮＭＯ
Ｓ１３のソースに接続されているとともに、第３の電流
源１６を介して接地されている。
【０００５】第２のＮＭＯＳ１２のゲートは、入力電圧
ＶｉｎＸが印加される第２の入力端子１９に接続されて
いる。第２のＮＭＯＳ１２のドレインは、出力電流Ｉｏ
ｕｔを出力する第１の出力端子２１に接続されていると
ともに、第２の電流源１５を介して電源端子に接続され
ている。第２のＮＭＯＳ１２のソースは、第３のＮＭＯ
Ｓ１３のドレインに接続されているとともに、第４の電
流源１７を介して接地されている。第３のＮＭＯＳ１３
のゲートは、外部から制御電圧Ｖｃが印加される制御電
圧入力端子２２に接続されている。
ＶｉｎＸが印加される第２の入力端子１９に接続されて
いる。第２のＮＭＯＳ１２のドレインは、出力電流Ｉｏ
ｕｔを出力する第１の出力端子２１に接続されていると
ともに、第２の電流源１５を介して電源端子に接続され
ている。第２のＮＭＯＳ１２のソースは、第３のＮＭＯ
Ｓ１３のドレインに接続されているとともに、第４の電
流源１７を介して接地されている。第３のＮＭＯＳ１３
のゲートは、外部から制御電圧Ｖｃが印加される制御電
圧入力端子２２に接続されている。
【０００６】上述した従来のＯＴＡでは、制御電圧Ｖｃ
の大きさを調節して第３のＮＭＯＳ１３の抵抗値を変化
させることにより、Ｇｍ値を制御するようになってい
る。このＯＴＡのＧｍ値は、第３のＮＭＯＳ１３のゲー
ト・ソース間電圧Ｖｇｓおよび閾値電圧Ｖｔｈ、並びに
トランスコンダクタンス係数Ｋを用いて、次の（１）式
で表される。 Ｇｍ＝Ｋ（Ｖｇｓ−Ｖｔｈ） ・・・（１）
の大きさを調節して第３のＮＭＯＳ１３の抵抗値を変化
させることにより、Ｇｍ値を制御するようになってい
る。このＯＴＡのＧｍ値は、第３のＮＭＯＳ１３のゲー
ト・ソース間電圧Ｖｇｓおよび閾値電圧Ｖｔｈ、並びに
トランスコンダクタンス係数Ｋを用いて、次の（１）式
で表される。 Ｇｍ＝Ｋ（Ｖｇｓ−Ｖｔｈ） ・・・（１）
【０００７】
【発明が解決しようとする課題】一般に、ＯＴＡには数
十ｍＶ程度の入力オフセット電圧が存在する。そのた
め、第３のＮＭＯＳ１３のソース電圧は入力オフセット
電圧の分だけ上がってしまう。したがって、入力オフセ
ット電圧をＶｏｆｆとすると、上記（１）式はつぎの
（２）式のように変化する。つまり、従来のＯＴＡで
は、入力オフセット電圧Ｖｏｆｆによって、Ｇｍ値がそ
の設定値から−ＫＶｏｆｆだけずれてしまうという問題
点がある。 Ｇｍ＝Ｋ（Ｖｇｓ−Ｖｏｆｆ−Ｖｔｈ）＝Ｋ（Ｖｇｓ−Ｖｔｈ）−ＫＶｏｆｆ ・・・（２）
十ｍＶ程度の入力オフセット電圧が存在する。そのた
め、第３のＮＭＯＳ１３のソース電圧は入力オフセット
電圧の分だけ上がってしまう。したがって、入力オフセ
ット電圧をＶｏｆｆとすると、上記（１）式はつぎの
（２）式のように変化する。つまり、従来のＯＴＡで
は、入力オフセット電圧Ｖｏｆｆによって、Ｇｍ値がそ
の設定値から−ＫＶｏｆｆだけずれてしまうという問題
点がある。 Ｇｍ＝Ｋ（Ｖｇｓ−Ｖｏｆｆ−Ｖｔｈ）＝Ｋ（Ｖｇｓ−Ｖｔｈ）−ＫＶｏｆｆ ・・・（２）
【０００８】本発明は、上記問題点に鑑みてなされたも
のであって、入力オフセット電圧によるＧｍ値のずれが
ほぼゼロであるＯＴＡおよびそれを用いたフィルタ回路
を提供することを目的とする。
のであって、入力オフセット電圧によるＧｍ値のずれが
ほぼゼロであるＯＴＡおよびそれを用いたフィルタ回路
を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、Ｇｍ値の制御に供せられるＦＥＴに対
し、入力オフセット電圧によってソース電圧がずれた分
だけゲート電圧をずらすことによって、ゲート・ソース
間電圧が変化するのを抑制し、Ｇｍ値のずれをほぼゼロ
に抑えるものである。入力オフセット電圧によってずれ
るソース電圧の変化分に応じてゲート電圧をずらしたと
きのゲート電圧の変化量をＶ１とすると、Ｖ１＝Ｖｏｆ
ｆであり、Ｇｍ値はつぎの（３）式で与えられる。した
がって、Ｇｍ値が入力オフセットの影響を受けないこと
がわかる。 Ｇｍ＝Ｋ（Ｖｇｓ−Ｖｏｆｆ−Ｖｔｈ＋Ｖ１）＝Ｋ（Ｖｇｓ−Ｖｔｈ） ・・・（３）
め、本発明は、Ｇｍ値の制御に供せられるＦＥＴに対
し、入力オフセット電圧によってソース電圧がずれた分
だけゲート電圧をずらすことによって、ゲート・ソース
間電圧が変化するのを抑制し、Ｇｍ値のずれをほぼゼロ
に抑えるものである。入力オフセット電圧によってずれ
るソース電圧の変化分に応じてゲート電圧をずらしたと
きのゲート電圧の変化量をＶ１とすると、Ｖ１＝Ｖｏｆ
ｆであり、Ｇｍ値はつぎの（３）式で与えられる。した
がって、Ｇｍ値が入力オフセットの影響を受けないこと
がわかる。 Ｇｍ＝Ｋ（Ｖｇｓ−Ｖｏｆｆ−Ｖｔｈ＋Ｖ１）＝Ｋ（Ｖｇｓ−Ｖｔｈ） ・・・（３）
【００１０】上述したように、ソース電圧がずれた分だ
けゲート電圧をずらすためには、以下のような構成とす
る。なお、図１２に示す従来のＯＴＡと同様の構成につ
いては同一の符号を付し、説明を省略する。図１は、本
発明にかかるＯＴＡの第１の構成を示す原理図である。
このＯＴＡは、図１に示すように、３個のＮＭＯＳ１
１，１２，１３、４個の電流源１４，１５，１６，１
７、２個の入力端子１８，１９および２個の出力端子２
０，２１を備えた従来同様のＯＴＡに、中心電圧測定回
路３と電圧加算回路４を追加した構成となっている。中
心電圧測定回路３は、２個の入力端子１８，１９に印加
された２つの電圧の中心電圧を出力する。この中心電圧
は入力オフセット電圧分だけ変化する。つまり、入力電
圧が入力オフセット電圧Ｖｏｆｆだけ上がると中心電圧
測定回路３の出力電圧もＶｏｆｆだけ上がる。
けゲート電圧をずらすためには、以下のような構成とす
る。なお、図１２に示す従来のＯＴＡと同様の構成につ
いては同一の符号を付し、説明を省略する。図１は、本
発明にかかるＯＴＡの第１の構成を示す原理図である。
このＯＴＡは、図１に示すように、３個のＮＭＯＳ１
１，１２，１３、４個の電流源１４，１５，１６，１
７、２個の入力端子１８，１９および２個の出力端子２
０，２１を備えた従来同様のＯＴＡに、中心電圧測定回
路３と電圧加算回路４を追加した構成となっている。中
心電圧測定回路３は、２個の入力端子１８，１９に印加
された２つの電圧の中心電圧を出力する。この中心電圧
は入力オフセット電圧分だけ変化する。つまり、入力電
圧が入力オフセット電圧Ｖｏｆｆだけ上がると中心電圧
測定回路３の出力電圧もＶｏｆｆだけ上がる。
【００１１】電圧加算回路４は、電圧制御電流源４１
と、中心電圧測定回路３の出力をゲート入力とするＰチ
ャネルＭＯＳＦＥＴ（以下、ＰＭＯＳとする）４２より
なるソースフォロワを備える。この電圧加算回路４の出
力は制御電圧Ｖｃとして第３のＮＭＯＳ１３のゲートに
供給される。電圧加算回路４がソースフォロワで構成さ
れるため、中心電圧測定回路３の出力電圧、すなわちソ
ースフォロワの入力がＶｏｆｆだけ上がると、電圧加算
回路４から出力される制御電圧ＶｃもＶｏｆｆだけ上が
る。つまり、第３のＮＭＯＳ１３に関し、入力オフセッ
トによりソース電圧がＶｏｆｆだけずれても、ゲート電
圧もＶｏｆｆだけずれるため、ゲート・ソース間電圧は
変化しない。したがって、Ｇｍ値は変化しない。ここ
で、制御電圧Ｖｃは、電圧制御電流源４１を制御するた
めに外部から電流源制御電圧入力端子２３に入力される
電流源制御電圧Ｖｉｃにより制御される。
と、中心電圧測定回路３の出力をゲート入力とするＰチ
ャネルＭＯＳＦＥＴ（以下、ＰＭＯＳとする）４２より
なるソースフォロワを備える。この電圧加算回路４の出
力は制御電圧Ｖｃとして第３のＮＭＯＳ１３のゲートに
供給される。電圧加算回路４がソースフォロワで構成さ
れるため、中心電圧測定回路３の出力電圧、すなわちソ
ースフォロワの入力がＶｏｆｆだけ上がると、電圧加算
回路４から出力される制御電圧ＶｃもＶｏｆｆだけ上が
る。つまり、第３のＮＭＯＳ１３に関し、入力オフセッ
トによりソース電圧がＶｏｆｆだけずれても、ゲート電
圧もＶｏｆｆだけずれるため、ゲート・ソース間電圧は
変化しない。したがって、Ｇｍ値は変化しない。ここ
で、制御電圧Ｖｃは、電圧制御電流源４１を制御するた
めに外部から電流源制御電圧入力端子２３に入力される
電流源制御電圧Ｖｉｃにより制御される。
【００１２】図２は、本発明にかかるＯＴＡの第２の構
成を示す原理図である。このＯＴＡは、図２に示すよう
に、３個のＮＭＯＳ１１，１２，１３、４個の電流源１
４，１５，１６，１７、２個の入力端子１８，１９およ
び２個の出力端子２０，２１を備えた従来同様のＯＴＡ
に、第１の電圧加算回路（電圧加算回路１）５および第
２の電圧加算回路（電圧加算回路２）６と中心電圧測定
回路７を追加した構成となっている。
成を示す原理図である。このＯＴＡは、図２に示すよう
に、３個のＮＭＯＳ１１，１２，１３、４個の電流源１
４，１５，１６，１７、２個の入力端子１８，１９およ
び２個の出力端子２０，２１を備えた従来同様のＯＴＡ
に、第１の電圧加算回路（電圧加算回路１）５および第
２の電圧加算回路（電圧加算回路２）６と中心電圧測定
回路７を追加した構成となっている。
【００１３】第１の電圧加算回路５は、電圧制御電流源
５１と、第１の入力端子１８への入力をゲート入力とす
るＰＭＯＳ５２よりなるソースフォロワを備える。第２
の電圧加算回路６は、電圧制御電流源６１と、第２の入
力端子１９への入力をゲート入力とするＰＭＯＳ６２よ
りなるソースフォロワを備える。中心電圧測定回路７
は、第１および第２の電圧加算回路５，６から出力され
る２つの電圧の中心電圧を制御電圧Ｖｃとして第３のＮ
ＭＯＳ１３のゲートに供給する。
５１と、第１の入力端子１８への入力をゲート入力とす
るＰＭＯＳ５２よりなるソースフォロワを備える。第２
の電圧加算回路６は、電圧制御電流源６１と、第２の入
力端子１９への入力をゲート入力とするＰＭＯＳ６２よ
りなるソースフォロワを備える。中心電圧測定回路７
は、第１および第２の電圧加算回路５，６から出力され
る２つの電圧の中心電圧を制御電圧Ｖｃとして第３のＮ
ＭＯＳ１３のゲートに供給する。
【００１４】２つの電圧加算回路５，６がソースフォロ
ワで構成されるため、入力電圧が入力オフセット電圧Ｖ
ｏｆｆだけ上がると、２つの電圧加算回路５，６の出力
電圧もＶｏｆｆだけ上がる。したがって、中心電圧測定
回路７から出力される制御電圧ＶｃもＶｏｆｆだけ上が
る。つまり、第３のＮＭＯＳ１３に関し、入力オフセッ
トによりソース電圧がＶｏｆｆだけずれても、ゲート電
圧もＶｏｆｆだけずれるため、ゲート・ソース間電圧は
変化しない。したがって、Ｇｍ値は変化しない。ここ
で、制御電圧Ｖｃは、電圧制御電流源５１，６１を制御
するために外部から電流源制御電圧入力端子２３に入力
される電流源制御電圧Ｖｉｃにより制御される。
ワで構成されるため、入力電圧が入力オフセット電圧Ｖ
ｏｆｆだけ上がると、２つの電圧加算回路５，６の出力
電圧もＶｏｆｆだけ上がる。したがって、中心電圧測定
回路７から出力される制御電圧ＶｃもＶｏｆｆだけ上が
る。つまり、第３のＮＭＯＳ１３に関し、入力オフセッ
トによりソース電圧がＶｏｆｆだけずれても、ゲート電
圧もＶｏｆｆだけずれるため、ゲート・ソース間電圧は
変化しない。したがって、Ｇｍ値は変化しない。ここ
で、制御電圧Ｖｃは、電圧制御電流源５１，６１を制御
するために外部から電流源制御電圧入力端子２３に入力
される電流源制御電圧Ｖｉｃにより制御される。
【００１５】図３は、本発明にかかるＯＴＡの第３の構
成を示す原理図である。このＯＴＡは、図３に示すよう
に、図１に示すＯＴＡにおいて、制御電圧Ｖｃをゲート
入力とする第３のＮＭＯＳ１３を同じ特性の２つのＮＭ
ＯＳ８１，８２に分け、これら２つのＮＭＯＳ８１，８
２に、制御電圧ＶｃによるＧｍ値の制御機能と、中心電
圧測定回路の機能とを兼ね備える構成としたものであ
る。すなわち、２つのＮＭＯＳ８１，８２の抵抗値は、
それらのゲートに入力される制御電圧Ｖｃに応じた値と
なり、それらの抵抗値の変化によりＧｍ値が変化する。
成を示す原理図である。このＯＴＡは、図３に示すよう
に、図１に示すＯＴＡにおいて、制御電圧Ｖｃをゲート
入力とする第３のＮＭＯＳ１３を同じ特性の２つのＮＭ
ＯＳ８１，８２に分け、これら２つのＮＭＯＳ８１，８
２に、制御電圧ＶｃによるＧｍ値の制御機能と、中心電
圧測定回路の機能とを兼ね備える構成としたものであ
る。すなわち、２つのＮＭＯＳ８１，８２の抵抗値は、
それらのゲートに入力される制御電圧Ｖｃに応じた値と
なり、それらの抵抗値の変化によりＧｍ値が変化する。
【００１６】また、２つのＮＭＯＳ８１，８２の接続ノ
ード（Ｎ１）の電圧は、入力電圧が入力オフセット電圧
Ｖｏｆｆだけ上がると、それに伴ってＶｏｆｆだけ上が
る。この接続ノードＮ１の電圧が電圧加算回路４のソー
スフォロワの入力となるため、接続ノードＮ１の電圧Ｖ
ｏｆｆだけ上がると、それに伴ってソースフォロワの出
力、すなわち制御電圧ＶｃもＶｏｆｆだけ上がる。つま
り、第３のＮＭＯＳ１３の代わりのＮＭＯＳ８１，８２
では、入力オフセットによりソース電圧とゲート電圧が
ともにＶｏｆｆだけずれるため、ゲート・ソース間電圧
は変化しない。したがって、Ｇｍ値は変化しない。
ード（Ｎ１）の電圧は、入力電圧が入力オフセット電圧
Ｖｏｆｆだけ上がると、それに伴ってＶｏｆｆだけ上が
る。この接続ノードＮ１の電圧が電圧加算回路４のソー
スフォロワの入力となるため、接続ノードＮ１の電圧Ｖ
ｏｆｆだけ上がると、それに伴ってソースフォロワの出
力、すなわち制御電圧ＶｃもＶｏｆｆだけ上がる。つま
り、第３のＮＭＯＳ１３の代わりのＮＭＯＳ８１，８２
では、入力オフセットによりソース電圧とゲート電圧が
ともにＶｏｆｆだけずれるため、ゲート・ソース間電圧
は変化しない。したがって、Ｇｍ値は変化しない。
【００１７】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照しつつ詳細に説明する。
いて図面を参照しつつ詳細に説明する。
【００１８】（実施の形態１）図４は、本発明の実施の
形態１にかかるＯＴＡの構成を示す回路図である。実施
の形態１は、図１に示す第１の構成のＯＴＡの実施例で
ある。したがって、図４では、図１に示す構成と同様の
構成については図１と同一の符号を付してある。
形態１にかかるＯＴＡの構成を示す回路図である。実施
の形態１は、図１に示す第１の構成のＯＴＡの実施例で
ある。したがって、図４では、図１に示す構成と同様の
構成については図１と同一の符号を付してある。
【００１９】実施の形態１では、図４に示すように、第
１のＮＭＯＳ１１のソースと第２のＮＭＯＳ１２のソー
スとの間に第３のＮＭＯＳ１３のソースおよびドレイン
が接続されている。第３のＮＭＯＳ１３は制御電圧Ｖｃ
をゲート入力とし、制御電圧Ｖｃの大きさによって第３
のＮＭＯＳ１３の抵抗値が変化する。この抵抗値を変化
させることによってＧｍ値を制御することができる。第
１のＮＭＯＳ１１は入力電圧Ｖｉｎをゲート入力とし、
ドレイン電流として出力電流ＩｏｕｔＸを出力する。第
２のＮＭＯＳ１２は入力電圧ＶｉｎＸをゲート入力と
し、ドレイン電流として出力電流Ｉｏｕｔを出力する。
１のＮＭＯＳ１１のソースと第２のＮＭＯＳ１２のソー
スとの間に第３のＮＭＯＳ１３のソースおよびドレイン
が接続されている。第３のＮＭＯＳ１３は制御電圧Ｖｃ
をゲート入力とし、制御電圧Ｖｃの大きさによって第３
のＮＭＯＳ１３の抵抗値が変化する。この抵抗値を変化
させることによってＧｍ値を制御することができる。第
１のＮＭＯＳ１１は入力電圧Ｖｉｎをゲート入力とし、
ドレイン電流として出力電流ＩｏｕｔＸを出力する。第
２のＮＭＯＳ１２は入力電圧ＶｉｎＸをゲート入力と
し、ドレイン電流として出力電流Ｉｏｕｔを出力する。
【００２０】中心電圧測定回路３は、抵抗値が同じ２個
の抵抗素子３１，３２、２個のＮＭＯＳ３３，３４およ
び４個の電流源３５，３６，３７，３８を備えている。
抵抗素子３１，３２は第４のＮＭＯＳ３３のソースと第
５のＮＭＯＳ３４のソースとの間に直列に接続されてい
る。これら２個の抵抗素子３１，３２の接続ノードの電
圧が中心電圧測定回路３の出力として電圧加算回路４に
供給される。
の抵抗素子３１，３２、２個のＮＭＯＳ３３，３４およ
び４個の電流源３５，３６，３７，３８を備えている。
抵抗素子３１，３２は第４のＮＭＯＳ３３のソースと第
５のＮＭＯＳ３４のソースとの間に直列に接続されてい
る。これら２個の抵抗素子３１，３２の接続ノードの電
圧が中心電圧測定回路３の出力として電圧加算回路４に
供給される。
【００２１】第４のＮＭＯＳ３３のゲートは、入力電圧
Ｖｉｎが印加される第１の入力端子１８に接続されてい
る。第４のＮＭＯＳ３３のドレインは第５の電流源３５
を介して電源端子に接続されている。第４のＮＭＯＳ３
３のソースは第７の電流源３７を介して接地されてい
る。第５のＮＭＯＳ３４のゲートは、入力電圧ＶｉｎＸ
が印加される第２の入力端子１９に接続されている。第
５のＮＭＯＳ３４のドレインは第６の電流源３６を介し
て電源端子に接続されている。第５のＮＭＯＳ３４のソ
ースは第８の電流源３８を介して接地されている。
Ｖｉｎが印加される第１の入力端子１８に接続されてい
る。第４のＮＭＯＳ３３のドレインは第５の電流源３５
を介して電源端子に接続されている。第４のＮＭＯＳ３
３のソースは第７の電流源３７を介して接地されてい
る。第５のＮＭＯＳ３４のゲートは、入力電圧ＶｉｎＸ
が印加される第２の入力端子１９に接続されている。第
５のＮＭＯＳ３４のドレインは第６の電流源３６を介し
て電源端子に接続されている。第５のＮＭＯＳ３４のソ
ースは第８の電流源３８を介して接地されている。
【００２２】電圧加算回路４は、電圧制御電流源４１を
構成するＰＭＯＳ４３、および中心電圧測定回路３の出
力をゲート入力とするＰＭＯＳ４２よりなるソースフォ
ロワを備える。このソースフォロワの出力は制御電圧Ｖ
ｃとして第３のＮＭＯＳ１３のゲートに供給される。電
圧制御電流源４１を構成するＰＭＯＳ４３は、外部から
供給される電流源制御電圧Ｖｉｃをゲート入力とし、こ
の電流源制御電圧Ｖｉｃに応じて制御電圧Ｖｃの大きさ
を制御する。
構成するＰＭＯＳ４３、および中心電圧測定回路３の出
力をゲート入力とするＰＭＯＳ４２よりなるソースフォ
ロワを備える。このソースフォロワの出力は制御電圧Ｖ
ｃとして第３のＮＭＯＳ１３のゲートに供給される。電
圧制御電流源４１を構成するＰＭＯＳ４３は、外部から
供給される電流源制御電圧Ｖｉｃをゲート入力とし、こ
の電流源制御電圧Ｖｉｃに応じて制御電圧Ｖｃの大きさ
を制御する。
【００２３】図４に示す構成のＯＴＡにおいて、入力電
圧が入力オフセット電圧Ｖｏｆｆだけ変化すると第３の
ＮＭＯＳ１３のソース電圧がＶｏｆｆだけ変化する。ま
た、入力電圧が入力オフセット電圧Ｖｏｆｆだけ変化す
ると中心電圧測定回路３の出力電圧がＶｏｆｆだけ変化
する。電圧加算回路４は上述したようにソースフォロワ
で構成されるため、中心電圧測定回路３から供給された
ソースフォロワの入力電圧がＶｏｆｆだけ変化すると、
電圧加算回路４から出力される制御電圧ＶｃはＶｏｆｆ
だけ変化する。この制御電圧Ｖｃは第３のＮＭＯＳ１３
のゲート電圧であるため、第３のＮＭＯＳ１３のゲート
電圧およびソース電圧はともにＶｏｆｆだけ変化するこ
とになる。したがって、第３のＮＭＯＳ１３のゲート・
ソース間電圧は、Ｖｏｆｆの有無および大小に拘わら
ず、変化しない。したがって、このＯＴＡのＧｍ値は変
化しない。
圧が入力オフセット電圧Ｖｏｆｆだけ変化すると第３の
ＮＭＯＳ１３のソース電圧がＶｏｆｆだけ変化する。ま
た、入力電圧が入力オフセット電圧Ｖｏｆｆだけ変化す
ると中心電圧測定回路３の出力電圧がＶｏｆｆだけ変化
する。電圧加算回路４は上述したようにソースフォロワ
で構成されるため、中心電圧測定回路３から供給された
ソースフォロワの入力電圧がＶｏｆｆだけ変化すると、
電圧加算回路４から出力される制御電圧ＶｃはＶｏｆｆ
だけ変化する。この制御電圧Ｖｃは第３のＮＭＯＳ１３
のゲート電圧であるため、第３のＮＭＯＳ１３のゲート
電圧およびソース電圧はともにＶｏｆｆだけ変化するこ
とになる。したがって、第３のＮＭＯＳ１３のゲート・
ソース間電圧は、Ｖｏｆｆの有無および大小に拘わら
ず、変化しない。したがって、このＯＴＡのＧｍ値は変
化しない。
【００２４】つぎに、図４に示す構成のＯＴＡの有効性
を確かめるために本発明者がおこなった２つの検証内容
について説明する。この検証では、図４に示すＯＴＡ
と、比較対象として図１２に示す従来のＯＴＡを用い
た。まず、第１の検証では、それぞれのＯＴＡに対し、
入力電圧ＶｉｎとＶｉｎＸにオフセット電圧がかかった
として−０．０８Ｖから０．０８Ｖまで同方向にスイー
プさせてＧｍ値の変化を調べた。
を確かめるために本発明者がおこなった２つの検証内容
について説明する。この検証では、図４に示すＯＴＡ
と、比較対象として図１２に示す従来のＯＴＡを用い
た。まず、第１の検証では、それぞれのＯＴＡに対し、
入力電圧ＶｉｎとＶｉｎＸにオフセット電圧がかかった
として−０．０８Ｖから０．０８Ｖまで同方向にスイー
プさせてＧｍ値の変化を調べた。
【００２５】なお、テクノロジーは０．３５μｍとし、
電源電圧を２．８Ｖとした。検証結果を図５に示すが、
同図から明らかなように、本実施の形態１のＯＴＡでは
スイープ範囲でのＧｍ値の変化はほぼゼロであるが、そ
れに対して従来例のＯＴＡではＧｍ値が大きく変化して
いるのがわかる。したがって、実施の形態１によれば、
入力オフセット電圧があってもＧｍ値のずれをほぼゼロ
に抑えることができることが確かめられた。
電源電圧を２．８Ｖとした。検証結果を図５に示すが、
同図から明らかなように、本実施の形態１のＯＴＡでは
スイープ範囲でのＧｍ値の変化はほぼゼロであるが、そ
れに対して従来例のＯＴＡではＧｍ値が大きく変化して
いるのがわかる。したがって、実施の形態１によれば、
入力オフセット電圧があってもＧｍ値のずれをほぼゼロ
に抑えることができることが確かめられた。
【００２６】第２の検証として、図４に示すＯＴＡと、
比較対象として図１２に示す従来のＯＴＡを用いて、そ
れぞれ図６に示す構成の２次のバイクワット回路でバン
ドパスフィルタを作製し、ＳＰＩＣＥのモンテカルロシ
ミュレーションをおこなってバラツキを調べた。バンド
パスフィルタの中心周波数は４５０ｋＨｚであり、４５
０ｋ±５０ｋＨｚの減衰量は１０ｄＢであった。図６に
おいて、Ｇｍ２、Ｇｍ３、Ｇｍ４およびＧｍ５はＯＴＡ
であり、ＣａおよびＣｂは容量である。
比較対象として図１２に示す従来のＯＴＡを用いて、そ
れぞれ図６に示す構成の２次のバイクワット回路でバン
ドパスフィルタを作製し、ＳＰＩＣＥのモンテカルロシ
ミュレーションをおこなってバラツキを調べた。バンド
パスフィルタの中心周波数は４５０ｋＨｚであり、４５
０ｋ±５０ｋＨｚの減衰量は１０ｄＢであった。図６に
おいて、Ｇｍ２、Ｇｍ３、Ｇｍ４およびＧｍ５はＯＴＡ
であり、ＣａおよびＣｂは容量である。
【００２７】図４に示すＯＴＡを用いたバンドパスフィ
ルタ、および図１２に示すＯＴＡを用いたバンドパスフ
ィルタのそれぞれのシミュレーション結果を図７および
図８に示す。本実施の形態１のＯＴＡを用いたもので
は、−５０ｋＨｚ離れの減衰量の３σは０．２６であ
り、＋５０ｋＨｚ離れの減衰量の３σは０．２３である
（図７）。それに対して、従来例のＯＴＡを用いたもの
では、−５０ｋＨｚ離れおよび＋５０ｋＨｚ離れの各減
衰量の３σは０．３７および０．３２であり、いずれも
本実施の形態１のＯＴＡを用いたものよりも大きい。す
なわち、本実施の形態１のＯＴＡを用いた回路のほう
が、従来例のＯＴＡを用いた回路よりもバラツキが小さ
いことが確認された。
ルタ、および図１２に示すＯＴＡを用いたバンドパスフ
ィルタのそれぞれのシミュレーション結果を図７および
図８に示す。本実施の形態１のＯＴＡを用いたもので
は、−５０ｋＨｚ離れの減衰量の３σは０．２６であ
り、＋５０ｋＨｚ離れの減衰量の３σは０．２３である
（図７）。それに対して、従来例のＯＴＡを用いたもの
では、−５０ｋＨｚ離れおよび＋５０ｋＨｚ離れの各減
衰量の３σは０．３７および０．３２であり、いずれも
本実施の形態１のＯＴＡを用いたものよりも大きい。す
なわち、本実施の形態１のＯＴＡを用いた回路のほう
が、従来例のＯＴＡを用いた回路よりもバラツキが小さ
いことが確認された。
【００２８】上述した実施の形態１によれば、Ｇｍ値の
制御に供せられる第３のＮＭＯＳ１３のゲート電圧が、
入力オフセット電圧によってソース電圧がずれた分だけ
ずれるので、第３のＮＭＯＳ１３のゲート・ソース間電
圧が変化するのが抑制され、Ｇｍ値のずれがほぼゼロに
抑えられる。したがって、入力オフセット電圧によるＧ
ｍ値のずれがほぼゼロであるＯＴＡおよびそれを用いた
フィルタ回路が得られる。
制御に供せられる第３のＮＭＯＳ１３のゲート電圧が、
入力オフセット電圧によってソース電圧がずれた分だけ
ずれるので、第３のＮＭＯＳ１３のゲート・ソース間電
圧が変化するのが抑制され、Ｇｍ値のずれがほぼゼロに
抑えられる。したがって、入力オフセット電圧によるＧ
ｍ値のずれがほぼゼロであるＯＴＡおよびそれを用いた
フィルタ回路が得られる。
【００２９】（実施の形態２）図９は、本発明の実施の
形態２にかかるＯＴＡの構成を示す回路図である。実施
の形態２は、図２に示す第２の構成のＯＴＡの一実施例
である。したがって、図９では、図２に示す構成と同様
の構成については図２と同一の符号を付してある。この
実施の形態２において、第１のＮＭＯＳ１１、第２のＮ
ＭＯＳ１２および第３のＮＭＯＳ１３によるＯＴＡの基
本的な構成および第３のＮＭＯＳ１３の抵抗値を変化さ
せることによってＧｍ値を制御することについては実施
の形態１と同様である。
形態２にかかるＯＴＡの構成を示す回路図である。実施
の形態２は、図２に示す第２の構成のＯＴＡの一実施例
である。したがって、図９では、図２に示す構成と同様
の構成については図２と同一の符号を付してある。この
実施の形態２において、第１のＮＭＯＳ１１、第２のＮ
ＭＯＳ１２および第３のＮＭＯＳ１３によるＯＴＡの基
本的な構成および第３のＮＭＯＳ１３の抵抗値を変化さ
せることによってＧｍ値を制御することについては実施
の形態１と同様である。
【００３０】第１の電圧加算回路５は、電圧制御電流源
５１を構成するＰＭＯＳ５３、および入力電圧Ｖｉｎを
ゲート入力とするＰＭＯＳ５２よりなるソースフォロワ
を備える。電圧制御電流源５１を構成するＰＭＯＳ５３
は、外部から供給される電流源制御電圧Ｖｉｃをゲート
入力とし、この電流源制御電圧Ｖｉｃに応じた電圧を中
心電圧測定回路７に供給する。第２の電圧加算回路６
は、電圧制御電流源６１を構成するＰＭＯＳ６３、およ
び入力電圧ＶｉｎＸをゲート入力とするＰＭＯＳ６２よ
りなるソースフォロワを備える。電圧制御電流源６１を
構成するＰＭＯＳ６３は、外部から供給される電流源制
御電圧Ｖｉｃをゲート入力とし、この電流源制御電圧Ｖ
ｉｃに応じた電圧を中心電圧測定回路７に供給する。
５１を構成するＰＭＯＳ５３、および入力電圧Ｖｉｎを
ゲート入力とするＰＭＯＳ５２よりなるソースフォロワ
を備える。電圧制御電流源５１を構成するＰＭＯＳ５３
は、外部から供給される電流源制御電圧Ｖｉｃをゲート
入力とし、この電流源制御電圧Ｖｉｃに応じた電圧を中
心電圧測定回路７に供給する。第２の電圧加算回路６
は、電圧制御電流源６１を構成するＰＭＯＳ６３、およ
び入力電圧ＶｉｎＸをゲート入力とするＰＭＯＳ６２よ
りなるソースフォロワを備える。電圧制御電流源６１を
構成するＰＭＯＳ６３は、外部から供給される電流源制
御電圧Ｖｉｃをゲート入力とし、この電流源制御電圧Ｖ
ｉｃに応じた電圧を中心電圧測定回路７に供給する。
【００３１】中心電圧測定回路７は、抵抗値が同じ２個
の抵抗素子７１，７２で構成されており、これらの抵抗
素子７１，７２が第１の電圧加算回路５のソースフォロ
ワの出力端と第２の電圧加算回路６のソースフォロワの
出力端との間で直列に接続された構成となっている。こ
れら２個の抵抗素子７１，７２の接続ノードの電圧が制
御電圧Ｖｃとして第３のＮＭＯＳ１３のゲートに供給さ
れる。
の抵抗素子７１，７２で構成されており、これらの抵抗
素子７１，７２が第１の電圧加算回路５のソースフォロ
ワの出力端と第２の電圧加算回路６のソースフォロワの
出力端との間で直列に接続された構成となっている。こ
れら２個の抵抗素子７１，７２の接続ノードの電圧が制
御電圧Ｖｃとして第３のＮＭＯＳ１３のゲートに供給さ
れる。
【００３２】図９に示す構成のＯＴＡにおいて、入力電
圧が入力オフセット電圧Ｖｏｆｆだけ変化すると第３の
ＮＭＯＳ１３のソース電圧がＶｏｆｆだけ変化する。ま
た、入力電圧が入力オフセット電圧Ｖｏｆｆだけ変化す
ると、第１の電圧加算回路５および第２の電圧加算回路
６が上述したようにソースフォロワで構成されるため、
第１の電圧加算回路５の出力電圧および第２の電圧加算
回路６の出力電圧もＶｏｆｆだけ変化する。それによっ
て、中心電圧測定回路７から出力される制御電圧Ｖｃも
Ｖｏｆｆだけ変化するので、第３のＮＭＯＳ１３のゲー
ト電圧およびソース電圧はともにＶｏｆｆだけ変化する
ことになる。したがって、第３のＮＭＯＳ１３のゲート
・ソース間電圧は、Ｖｏｆｆの有無および大小に拘わら
ず、変化しない。したがって、このＯＴＡのＧｍ値は変
化しない。
圧が入力オフセット電圧Ｖｏｆｆだけ変化すると第３の
ＮＭＯＳ１３のソース電圧がＶｏｆｆだけ変化する。ま
た、入力電圧が入力オフセット電圧Ｖｏｆｆだけ変化す
ると、第１の電圧加算回路５および第２の電圧加算回路
６が上述したようにソースフォロワで構成されるため、
第１の電圧加算回路５の出力電圧および第２の電圧加算
回路６の出力電圧もＶｏｆｆだけ変化する。それによっ
て、中心電圧測定回路７から出力される制御電圧Ｖｃも
Ｖｏｆｆだけ変化するので、第３のＮＭＯＳ１３のゲー
ト電圧およびソース電圧はともにＶｏｆｆだけ変化する
ことになる。したがって、第３のＮＭＯＳ１３のゲート
・ソース間電圧は、Ｖｏｆｆの有無および大小に拘わら
ず、変化しない。したがって、このＯＴＡのＧｍ値は変
化しない。
【００３３】上述した実施の形態２によれば、Ｇｍ値の
制御に供せられる第３のＮＭＯＳ１３のゲート電圧が、
入力オフセット電圧によってソース電圧がずれた分だけ
ずれるので、第３のＮＭＯＳ１３のゲート・ソース間電
圧が変化するのが抑制され、Ｇｍ値のずれがほぼゼロに
抑えられる。したがって、入力オフセット電圧によるＧ
ｍ値のずれがほぼゼロであるＯＴＡおよびそれを用いた
フィルタ回路が得られる。
制御に供せられる第３のＮＭＯＳ１３のゲート電圧が、
入力オフセット電圧によってソース電圧がずれた分だけ
ずれるので、第３のＮＭＯＳ１３のゲート・ソース間電
圧が変化するのが抑制され、Ｇｍ値のずれがほぼゼロに
抑えられる。したがって、入力オフセット電圧によるＧ
ｍ値のずれがほぼゼロであるＯＴＡおよびそれを用いた
フィルタ回路が得られる。
【００３４】なお、図１０に示すように、第１の電圧加
算回路５のソースフォロワを構成するＰＭＯＳ５２のゲ
ート入力を、入力電圧Ｖｉｎに代えて、入力電圧Ｖｉｎ
をゲート入力とする第１のＮＭＯＳ１１のソース電圧と
し、かつ第２の電圧加算回路６のソースフォロワを構成
するＰＭＯＳ６２のゲート入力を、入力電圧ＶｉｎＸを
ゲート入力とする第２のＮＭＯＳ１２のソース電圧とす
る構成としても同様の効果が得られる。
算回路５のソースフォロワを構成するＰＭＯＳ５２のゲ
ート入力を、入力電圧Ｖｉｎに代えて、入力電圧Ｖｉｎ
をゲート入力とする第１のＮＭＯＳ１１のソース電圧と
し、かつ第２の電圧加算回路６のソースフォロワを構成
するＰＭＯＳ６２のゲート入力を、入力電圧ＶｉｎＸを
ゲート入力とする第２のＮＭＯＳ１２のソース電圧とす
る構成としても同様の効果が得られる。
【００３５】（実施の形態３）図１１は、本発明の実施
の形態３にかかるＯＴＡの構成を示す回路図である。実
施の形態３は、図３に示す第３の構成のＯＴＡの一実施
例である。したがって、図１１では、図３に示す構成と
同様の構成については図３と同一の符号を付してある。
この実施の形態３では、図４に示す実施の形態１におけ
る第３のＮＭＯＳ１３を同じ特性のＮＭＯＳ８１とＮＭ
ＯＳ８２の２つに分け、これら２つのＮＭＯＳ８１，８
２のゲートに制御電圧Ｖｃを供給している。
の形態３にかかるＯＴＡの構成を示す回路図である。実
施の形態３は、図３に示す第３の構成のＯＴＡの一実施
例である。したがって、図１１では、図３に示す構成と
同様の構成については図３と同一の符号を付してある。
この実施の形態３では、図４に示す実施の形態１におけ
る第３のＮＭＯＳ１３を同じ特性のＮＭＯＳ８１とＮＭ
ＯＳ８２の２つに分け、これら２つのＮＭＯＳ８１，８
２のゲートに制御電圧Ｖｃを供給している。
【００３６】一方のＮＭＯＳ８１のソースは、入力電圧
Ｖｉｎをゲート入力とする第１のＮＭＯＳ１１のソース
に接続する。ＮＭＯＳ８１のドレインは他方のＮＭＯＳ
８２のソースに接続する。この他方のＮＭＯＳ８２のド
レインは、入力電圧ＶｉｎＸをゲート入力とする第２の
ＮＭＯＳ１２のソースに接続する。この実施の形態３に
おいて、第１のＮＭＯＳ１１、第２のＮＭＯＳ１２、お
よび第３のＮＭＯＳ１３の代わりとなる２つのＮＭＯＳ
８１，８２よりなるＯＴＡの基本的な構成、および２つ
のＮＭＯＳ８１，８２の抵抗値を変化させることによっ
てＧｍ値を制御することについては実施の形態１と同様
である。
Ｖｉｎをゲート入力とする第１のＮＭＯＳ１１のソース
に接続する。ＮＭＯＳ８１のドレインは他方のＮＭＯＳ
８２のソースに接続する。この他方のＮＭＯＳ８２のド
レインは、入力電圧ＶｉｎＸをゲート入力とする第２の
ＮＭＯＳ１２のソースに接続する。この実施の形態３に
おいて、第１のＮＭＯＳ１１、第２のＮＭＯＳ１２、お
よび第３のＮＭＯＳ１３の代わりとなる２つのＮＭＯＳ
８１，８２よりなるＯＴＡの基本的な構成、および２つ
のＮＭＯＳ８１，８２の抵抗値を変化させることによっ
てＧｍ値を制御することについては実施の形態１と同様
である。
【００３７】２つのＮＭＯＳ８１，８２は中心電圧測定
回路の機能を備えており、これらＮＭＯＳ８１，８２の
接続ノードＮ１の電圧が、電圧加算回路４のソースフォ
ロワを構成するＰＭＯＳ４２のゲートに供給される。ソ
ースフォロワの出力は制御電圧Ｖｃとして、第３のＮＭ
ＯＳ１３の代わりの２つのＮＭＯＳ８１，８２の各ゲー
トに供給される。
回路の機能を備えており、これらＮＭＯＳ８１，８２の
接続ノードＮ１の電圧が、電圧加算回路４のソースフォ
ロワを構成するＰＭＯＳ４２のゲートに供給される。ソ
ースフォロワの出力は制御電圧Ｖｃとして、第３のＮＭ
ＯＳ１３の代わりの２つのＮＭＯＳ８１，８２の各ゲー
トに供給される。
【００３８】図１１に示す構成のＯＴＡにおいて、入力
電圧が入力オフセット電圧Ｖｏｆｆだけ変化すると、第
１のＮＭＯＳ１１のソースに接続されたＮＭＯＳ８１の
ソース電圧がＶｏｆｆだけ変化し、かつ第２のＮＭＯＳ
１２のソースに接続されたＮＭＯＳ８２のドレイン電圧
がＶｏｆｆだけ変化する。したがって、ＮＭＯＳ８１と
ＮＭＯＳ８２との接続ノードＮ１の電圧もＶｏｆｆだけ
変化する。これは、第２のＮＭＯＳ１２のソースに接続
されたＮＭＯＳ８２のソース電圧がＶｏｆｆだけ変化し
たことと同じである。
電圧が入力オフセット電圧Ｖｏｆｆだけ変化すると、第
１のＮＭＯＳ１１のソースに接続されたＮＭＯＳ８１の
ソース電圧がＶｏｆｆだけ変化し、かつ第２のＮＭＯＳ
１２のソースに接続されたＮＭＯＳ８２のドレイン電圧
がＶｏｆｆだけ変化する。したがって、ＮＭＯＳ８１と
ＮＭＯＳ８２との接続ノードＮ１の電圧もＶｏｆｆだけ
変化する。これは、第２のＮＭＯＳ１２のソースに接続
されたＮＭＯＳ８２のソース電圧がＶｏｆｆだけ変化し
たことと同じである。
【００３９】電圧加算回路４は上述したようにソースフ
ォロワで構成されるため、接続ノードＮ１の電圧、すな
わちソースフォロワの入力電圧がＶｏｆｆだけ変化する
と、電圧加算回路４から出力される制御電圧ＶｃはＶｏ
ｆｆだけ変化する。この制御電圧Ｖｃは、第３のＮＭＯ
Ｓ１３の代わりに設けた２つのＮＭＯＳ８１，８２の各
ゲートに印加される電圧であるため、これら２つのＮＭ
ＯＳ８１，８２では、ゲート電圧およびソース電圧がと
もにＶｏｆｆだけ変化することになる。したがって、２
つのＮＭＯＳ８１，８２の各ゲート・ソース間電圧は、
Ｖｏｆｆの有無および大小に拘わらず、変化しない。し
たがって、このＯＴＡのＧｍ値は変化しない。
ォロワで構成されるため、接続ノードＮ１の電圧、すな
わちソースフォロワの入力電圧がＶｏｆｆだけ変化する
と、電圧加算回路４から出力される制御電圧ＶｃはＶｏ
ｆｆだけ変化する。この制御電圧Ｖｃは、第３のＮＭＯ
Ｓ１３の代わりに設けた２つのＮＭＯＳ８１，８２の各
ゲートに印加される電圧であるため、これら２つのＮＭ
ＯＳ８１，８２では、ゲート電圧およびソース電圧がと
もにＶｏｆｆだけ変化することになる。したがって、２
つのＮＭＯＳ８１，８２の各ゲート・ソース間電圧は、
Ｖｏｆｆの有無および大小に拘わらず、変化しない。し
たがって、このＯＴＡのＧｍ値は変化しない。
【００４０】上述した実施の形態３によれば、Ｇｍ値の
制御に供せられる２つのＮＭＯＳ８１，８２の各ゲート
電圧が、入力オフセット電圧によってそれぞれのソース
電圧がずれた分だけずれるので、２つのＮＭＯＳ８１，
８２のゲート・ソース間電圧が変化するのが抑制され、
Ｇｍ値のずれがほぼゼロに抑えられる。したがって、入
力オフセット電圧によるＧｍ値のずれがほぼゼロである
ＯＴＡおよびそれを用いたフィルタ回路が得られる。
制御に供せられる２つのＮＭＯＳ８１，８２の各ゲート
電圧が、入力オフセット電圧によってそれぞれのソース
電圧がずれた分だけずれるので、２つのＮＭＯＳ８１，
８２のゲート・ソース間電圧が変化するのが抑制され、
Ｇｍ値のずれがほぼゼロに抑えられる。したがって、入
力オフセット電圧によるＧｍ値のずれがほぼゼロである
ＯＴＡおよびそれを用いたフィルタ回路が得られる。
【００４１】なお、実施の形態３において、接続ノード
Ｎ１から中心電圧が出力されればよいので、２個のＮＭ
ＯＳ（８１，８２）に限定されることなく、複数個であ
ればよい。また、複数個とした場合に、すべてのＮＭＯ
Ｓの抵抗値は同じである必要はない。接続ノードＮ１か
ら中心電圧が出力されればよいので、Ｎ１を中心に左右
が対称で、抵抗値の合計が左右で等しければよい。
Ｎ１から中心電圧が出力されればよいので、２個のＮＭ
ＯＳ（８１，８２）に限定されることなく、複数個であ
ればよい。また、複数個とした場合に、すべてのＮＭＯ
Ｓの抵抗値は同じである必要はない。接続ノードＮ１か
ら中心電圧が出力されればよいので、Ｎ１を中心に左右
が対称で、抵抗値の合計が左右で等しければよい。
【００４２】より具体的には、相関をとるため、ミラー
型である必要がある。ミラー型であるためには、左右の
ＮＭＯＳの数が同数であること、左右のＮＭＯＳの抵抗
値の合計が同じであること、左右のＮＭＯＳが複数の異
なる抵抗値のＮＭＯＳで構成される場合に、構成される
ＮＭＯＳの抵抗値が左右で同じであること、のすべての
条件を満たしていればよい。
型である必要がある。ミラー型であるためには、左右の
ＮＭＯＳの数が同数であること、左右のＮＭＯＳの抵抗
値の合計が同じであること、左右のＮＭＯＳが複数の異
なる抵抗値のＮＭＯＳで構成される場合に、構成される
ＮＭＯＳの抵抗値が左右で同じであること、のすべての
条件を満たしていればよい。
【００４３】以上において本発明は、種々変更可能であ
り、電圧加算回路や中心電圧測定回路は上述した構成に
限らない。また、本発明にかかるＯＴＡは、フィルタ回
路に限らず、ＯＴＡを用いる種々の回路に適用可能であ
る。
り、電圧加算回路や中心電圧測定回路は上述した構成に
限らない。また、本発明にかかるＯＴＡは、フィルタ回
路に限らず、ＯＴＡを用いる種々の回路に適用可能であ
る。
【００４４】
【発明の効果】本発明によれば、Ｇｍ値の制御に供せら
れるＦＥＴのゲート電圧が、入力オフセット電圧によっ
てソース電圧がずれた分だけずれるので、ゲート・ソー
ス間電圧が入力オフセット電圧に起因して変化するのが
抑制され、Ｇｍ値のずれがほぼゼロに抑えられる。した
がって、入力オフセット電圧によるＧｍ値のずれがほぼ
ゼロであるＯＴＡおよびそれを用いたフィルタ回路が得
られる。
れるＦＥＴのゲート電圧が、入力オフセット電圧によっ
てソース電圧がずれた分だけずれるので、ゲート・ソー
ス間電圧が入力オフセット電圧に起因して変化するのが
抑制され、Ｇｍ値のずれがほぼゼロに抑えられる。した
がって、入力オフセット電圧によるＧｍ値のずれがほぼ
ゼロであるＯＴＡおよびそれを用いたフィルタ回路が得
られる。
【図１】本発明にかかるＯＴＡの第１の構成を示す原理
図である。
図である。
【図２】本発明にかかるＯＴＡの第２の構成を示す原理
図である。
図である。
【図３】本発明にかかるＯＴＡの第３の構成を示す原理
図である。
図である。
【図４】本発明の実施の形態１にかかるＯＴＡの構成を
示す回路図である。
示す回路図である。
【図５】図４に示すＯＴＡの検証結果を示す特性図であ
る。
る。
【図６】検証に用いたバイクワット回路の構成を示す回
路図である。
路図である。
【図７】図４に示すＯＴＡを用いて構成した図６のバイ
クワット回路に対するシミュレーション結果を示す図表
である。
クワット回路に対するシミュレーション結果を示す図表
である。
【図８】図１２に示す従来のＯＴＡを用いて構成した図
６のバイクワット回路に対するシミュレーション結果を
示す図表である。
６のバイクワット回路に対するシミュレーション結果を
示す図表である。
【図９】本発明の実施の形態２にかかるＯＴＡの構成を
示す回路図である。
示す回路図である。
【図１０】本発明の実施の形態２にかかるＯＴＡの他の
構成を示す回路図である。
構成を示す回路図である。
【図１１】本発明の実施の形態３にかかるＯＴＡの構成
を示す回路図である。
を示す回路図である。
【図１２】従来のＯＴＡの構成を示す回路図である。
Ｎ１ 接続ノード
Ｖｉｎ，ＶｉｎＸ 入力電圧
３，７ 中心電圧測定回路
４ 電圧加算回路
５ 第１の電圧加算回路（電圧加算回路１）
６ 第２の電圧加算回路（電圧加算回路２）
１３，８１，８２ （相互コンダクタンス値を制御す
る）ＭＯＳＦＥＴ ４１，６１ 電圧制御電流源 ４２，６２ （ソースフォロワを構成する）ＭＯＳＦＥ
Ｔ ４３，６３ （電圧制御電流源を構成する）ＭＯＳＦＥ
Ｔ
る）ＭＯＳＦＥＴ ４１，６１ 電圧制御電流源 ４２，６２ （ソースフォロワを構成する）ＭＯＳＦＥ
Ｔ ４３，６３ （電圧制御電流源を構成する）ＭＯＳＦＥ
Ｔ
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5J066 AA01 AA12 CA13 FA12 HA10
HA17 HA25 HA29 KA00 KA05
KA07 KA08 KA12 KA26 MA02
MA21 ND01 ND11 ND23 PD02
TA01 TA02
5J091 AA01 AA12 CA13 FA12 HA10
HA17 HA25 HA29 KA00 KA05
KA07 KA08 KA12 KA26 MA02
MA21 TA01 TA02
Claims (8)
- 【請求項１】 ゲートに印加される電圧に応じてＭＯＳ
ＦＥＴの抵抗値が変化し、その抵抗値に応じて相互コン
ダクタンス値が変化するＯＴＡにおいて、 ２つの入力電圧の中心電圧を測定し、測定した中心電圧
に基づく電圧または電流を出力する中心電圧測定回路
と、 前記中心電圧測定回路から出力された電圧または電流と
制御電圧または制御電流とを加算して得られた電圧を前
記ＭＯＳＦＥＴのゲートに供給する電圧加算回路と、 を具備することを特徴とするＯＴＡ。 - 【請求項２】 ゲートに印加される電圧に応じてＭＯＳ
ＦＥＴの抵抗値が変化し、その抵抗値に応じて相互コン
ダクタンス値が変化するＯＴＡにおいて、 一方の入力電圧に基づく電圧または電流と制御電圧また
は制御電流とを加算して得られた電圧または電流を出力
する第１の電圧加算回路と、 もう一方の入力電圧に基づく電圧または電流と制御電圧
または制御電流とを加算して得られた電圧または電流を
出力する第２の電圧加算回路と、 前記第１の電圧加算回路から出力された電圧または電流
と前記第２の電圧加算回路から出力された電圧または電
流との中心値を測定し、測定した中心値に基づく電圧を
前記ＭＯＳＦＥＴのゲートに供給する中心電圧測定回路
と、 を具備することを特徴とするＯＴＡ。 - 【請求項３】 ゲートに印加される電圧に応じてＭＯＳ
ＦＥＴの抵抗値が変化し、その抵抗値に応じて相互コン
ダクタンス値が変化するＯＴＡにおいて、 ゲートに印加される電圧に応じて抵抗値が変化し、かつ
ゲート電圧に応じて同じ抵抗値の抵抗が直列接続される
ように接続されてなり、前記直接接続された抵抗の接続
ノードから２つの入力電圧の中心電圧に基づく電圧また
は電流を出力するＭＯＳＦＥＴと、 前記ＭＯＳＦＥＴの接続ノードから出力された電圧また
は電流と制御電圧または制御電流とを加算して得られた
電圧を前記ＭＯＳＦＥＴのゲートに供給する電圧加算回
路と、 を具備することを特徴とするＯＴＡ。 - 【請求項４】 前記電圧加算回路はＭＯＳＦＥＴよりな
るソースフォロワで構成されていることを特徴とする請
求項１または３に記載のＯＴＡ。 - 【請求項５】 前記電圧加算回路は、外部から入力され
る電流源制御電圧に基づいて前記制御電圧または制御電
流を制御する電圧制御電流源となるＭＯＳＦＥＴを有す
ることを特徴とする請求項１、３または４のいずれか一
つに記載のＯＴＡ。 - 【請求項６】 前記第１の電圧加算回路および前記第２
の電圧加算回路はＭＯＳＦＥＴよりなるソースフォロワ
で構成されていることを特徴とする請求項２に記載のＯ
ＴＡ。 - 【請求項７】 前記第１の電圧加算回路および前記第２
の電圧加算回路は、外部から入力される電流源制御電圧
に基づいて前記制御電圧または制御電流を制御する電圧
制御電流源となるＭＯＳＦＥＴを有することを特徴とす
る請求項２または６に記載のＯＴＡ。 - 【請求項８】 上記請求項５または７に記載のＯＴＡを
複数用いて構成されたフィルタ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001204020A JP2003017955A (ja) | 2001-07-04 | 2001-07-04 | Ｏｔａおよびフィルタ回路 |
| US10/096,862 US6608525B2 (en) | 2001-07-04 | 2002-03-14 | Operational transconductance amplifier and filter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001204020A JP2003017955A (ja) | 2001-07-04 | 2001-07-04 | Ｏｔａおよびフィルタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003017955A true JP2003017955A (ja) | 2003-01-17 |
Family
ID=19040561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001204020A Withdrawn JP2003017955A (ja) | 2001-07-04 | 2001-07-04 | Ｏｔａおよびフィルタ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6608525B2 (ja) |
| JP (1) | JP2003017955A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020122596A1 (en) * | 2018-12-11 | 2020-06-18 | Samsung Electronics Co., Ltd. | Method for adjusting output of amplifier by using sensing circuit configured to sense power supplied to amplifier and electronic device therefor |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1414206A1 (en) * | 2001-07-31 | 2004-04-28 | Fujitsu Limited | Semiconductor device and data transfer system |
| KR100452825B1 (ko) * | 2002-12-27 | 2004-10-15 | 삼성전기주식회사 | 선형 채널 선택 필터 |
| KR100638487B1 (ko) * | 2004-11-11 | 2006-10-26 | 삼성전자주식회사 | 공통모드 피드백 회로를 구비한 상보형 트랜스컨덕턴스증폭기 및 트랜스컨덕턴스 증폭방법 |
| US8949083B2 (en) * | 2011-07-29 | 2015-02-03 | Globalfoundries Inc. | Modeling gate transconductance in a sub-circuit transistor model |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6070588A (ja) | 1983-09-28 | 1985-04-22 | Hitachi Ltd | センス・アンプ回路 |
| US5384501A (en) * | 1990-06-15 | 1995-01-24 | Kabushiki Kaisha Toshiba | Integration circuit including a differential amplifier having a variable transconductance |
| JPH06268456A (ja) * | 1993-03-11 | 1994-09-22 | Nippondenso Co Ltd | 差動増幅器 |
| US5701102A (en) * | 1995-11-29 | 1997-12-23 | National Semiconductor Corporation | High-speed transmission line receiver with wide range of common mode compensation |
-
2001
- 2001-07-04 JP JP2001204020A patent/JP2003017955A/ja not_active Withdrawn
-
2002
- 2002-03-14 US US10/096,862 patent/US6608525B2/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020122596A1 (en) * | 2018-12-11 | 2020-06-18 | Samsung Electronics Co., Ltd. | Method for adjusting output of amplifier by using sensing circuit configured to sense power supplied to amplifier and electronic device therefor |
| US11183972B2 (en) | 2018-12-11 | 2021-11-23 | Samsung Electronics Co., Ltd. | Method for adjusting output of amplifier by using sensing circuit configured to sense power supplied to amplifier and electronic device therefor |
Also Published As
| Publication number | Publication date |
|---|---|
| US6608525B2 (en) | 2003-08-19 |
| US20030011429A1 (en) | 2003-01-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6407623B1 (en) | Bias circuit for maintaining a constant value of transconductance divided by load capacitance | |
| JP5012412B2 (ja) | 増幅装置及びバイアス回路 | |
| US20050140397A1 (en) | Method and circuit for controlling a resistance of a field effect transistor configured to conduct a signal with a varying voltage | |
| JPS58187015A (ja) | スイツチト・キヤパシタ回路 | |
| JPH07212185A (ja) | アナログフィルタ回路 | |
| US20080204107A1 (en) | Mos resistance controlling device and mos attenuator | |
| US20050162194A1 (en) | Transconductance varying circuit of transconductor circuit, varying bandwidth filter circuit using the same and digital tuning circuit of transconductor-capacitor filter | |
| GB2125995A (en) | Improvements in or relating to circuits including a transconductance element | |
| JP2003347866A (ja) | オペレーショナルトランスコンダクタンスアンプ及びオペレーショナルトランスコンダクタンスアンプを用いたａｇｃアンプ | |
| US6472932B2 (en) | Transconductor and filter circuit | |
| US5006733A (en) | Filter control circuit | |
| US6930544B2 (en) | Filter | |
| US6724258B1 (en) | Highly-linear, wide-input-range, wide control-range, low-voltage differential voltage controlled transconductor | |
| JP2003017955A (ja) | Ｏｔａおよびフィルタ回路 | |
| JP4098701B2 (ja) | 可変時定数回路及びこれを用いたフィルタ回路 | |
| EP0695030A1 (en) | Transconductor stage with controlled gain | |
| CN101651452B (zh) | 一种rc积分电路 | |
| US20100127775A1 (en) | Amplifier for driving external capacitive loads | |
| US6812780B2 (en) | Filter circuit and detection circuit having filter circuit | |
| JP2000278053A (ja) | バイアス回路 | |
| US6211731B1 (en) | Impedance altering apparatus | |
| JP2005536925A (ja) | 演算増幅器 | |
| JP2002198755A (ja) | 可変利得増幅回路 | |
| JPH10283040A (ja) | 電圧分圧回路、差動増幅回路および半導体集積回路装置 | |
| JP6964880B2 (ja) | コンダクタンスアンプ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080526 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080730 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20090216 |