JP3054013B2 - バイアス回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】この発明は、例えば携帯電話器等
の高周波信号を扱う機器に適用される差動増幅器やミキ
サ回路のバイアス回路に関する。
の高周波信号を扱う機器に適用される差動増幅器やミキ
サ回路のバイアス回路に関する。
【０００２】
【従来の技術】図６は、従来の差動増幅器を示すもので
ある。この差動増幅器１１はトランジスタＱ１、Ｑ２、
Ｑ３、抵抗Ｒ１〜Ｒ６、キャパシタＣ１、Ｃ２、定電流
源Ｉ１によって構成されている。この差動増幅器１１は
抵抗Ｒ１によってトランジスタＱ１、Ｑ２に流れる電流
値を決めている。トランジスタＱ１のベースに供給され
る入力信号ＩＮのレベルが小さい時、差動増幅器１１に
流れる電流値は一定になっている。入力信号のレベルが
大きくなると、トランジスタＱ１、Ｑ２の非線型動作に
より差動増幅器１１に流れる電流は増加しだす。さら
に、大きな入力信号が入るとトランジスタＱ１、Ｑ２の
エミッタ電位が接地レベルでクランプされ、差動増幅器
１１に流れる電流が急激に増加するという欠点がある。
ある。この差動増幅器１１はトランジスタＱ１、Ｑ２、
Ｑ３、抵抗Ｒ１〜Ｒ６、キャパシタＣ１、Ｃ２、定電流
源Ｉ１によって構成されている。この差動増幅器１１は
抵抗Ｒ１によってトランジスタＱ１、Ｑ２に流れる電流
値を決めている。トランジスタＱ１のベースに供給され
る入力信号ＩＮのレベルが小さい時、差動増幅器１１に
流れる電流値は一定になっている。入力信号のレベルが
大きくなると、トランジスタＱ１、Ｑ２の非線型動作に
より差動増幅器１１に流れる電流は増加しだす。さら
に、大きな入力信号が入るとトランジスタＱ１、Ｑ２の
エミッタ電位が接地レベルでクランプされ、差動増幅器
１１に流れる電流が急激に増加するという欠点がある。
【０００３】図７は、従来のダブルバランスミキサ回路
１２を示すものである。このミキサ回路１２は入力信号
ＩＮの供給段を構成するトランジスタＱ１１、Ｑ１２、
これらトランジスタＱ１１、Ｑ１２に接続され、図示せ
ぬ局部発振器から供給される局部発振信号ＬＯＣＡＬが
供給されるトランジスタＱ１４〜Ｑ１７、及び抵抗Ｒ１
１〜Ｒ１６、キャパシタＣ１１、Ｃ１２、定電流源Ｉ１
１によって構成されている。このミキサ回路も入力信号
ＩＮのレベルが大きくなると電流が増加し特性が劣化し
やすい。
１２を示すものである。このミキサ回路１２は入力信号
ＩＮの供給段を構成するトランジスタＱ１１、Ｑ１２、
これらトランジスタＱ１１、Ｑ１２に接続され、図示せ
ぬ局部発振器から供給される局部発振信号ＬＯＣＡＬが
供給されるトランジスタＱ１４〜Ｑ１７、及び抵抗Ｒ１
１〜Ｒ１６、キャパシタＣ１１、Ｃ１２、定電流源Ｉ１
１によって構成されている。このミキサ回路も入力信号
ＩＮのレベルが大きくなると電流が増加し特性が劣化し
やすい。
【０００４】
【発明が解決しようとする課題】ところで、例えば携帯
電話器は、アンテナ同志が接触した場合等において、ア
ンテナから＋１０ｄＢｍ以上の大レベルの信号が入るこ
とがある。この種の携帯電話器はバッテリによって駆動
され、この携帯電話器に内蔵された差動増幅器やミキサ
回路を含む集積回路は、例えば２．２Ｖや５．５Ｖの電
圧によって動作されている。このため、２ＶP-P 以上の
大レベルの入力信号が入った場合、図６、図７に示すト
ランジスタＱ１、Ｑ２、Ｑ１１、Ｑ１２がサチレーショ
ン領域で動作し、Ｓ／Ｎ比が劣化しやすい。また、ミキ
サ回路の場合、トランジスタＱ１１、Ｑ１２がサチレー
ション領域で動作すると、入力信号が局部発振器側に漏
れることがある。
電話器は、アンテナ同志が接触した場合等において、ア
ンテナから＋１０ｄＢｍ以上の大レベルの信号が入るこ
とがある。この種の携帯電話器はバッテリによって駆動
され、この携帯電話器に内蔵された差動増幅器やミキサ
回路を含む集積回路は、例えば２．２Ｖや５．５Ｖの電
圧によって動作されている。このため、２ＶP-P 以上の
大レベルの入力信号が入った場合、図６、図７に示すト
ランジスタＱ１、Ｑ２、Ｑ１１、Ｑ１２がサチレーショ
ン領域で動作し、Ｓ／Ｎ比が劣化しやすい。また、ミキ
サ回路の場合、トランジスタＱ１１、Ｑ１２がサチレー
ション領域で動作すると、入力信号が局部発振器側に漏
れることがある。
【０００５】前記差動増幅器やミキサ回路に大レベルの
入力信号が入った場合におけるこれら差動増幅器やミキ
サ回路の動作電流の増加は、図６、図７に示す抵抗Ｒ１
及び抵抗Ｒ１１を定電流源に替えることにより抑えるこ
とが可能である。しかし、一般に定電流源から発生する
ノイズは、抵抗Ｒ１や抵抗Ｒ１１から発生するノイズに
比べて大きく、抵抗Ｒ１及び抵抗Ｒ１１を定電流源に替
えることによりＳ／Ｎ比が劣化してしまうという問題が
ある。特に、ミキサ回路はＳ／Ｎ比が小さいことが重要
であり、抵抗Ｒ１１を定電流源に替えることは好ましく
ない。
入力信号が入った場合におけるこれら差動増幅器やミキ
サ回路の動作電流の増加は、図６、図７に示す抵抗Ｒ１
及び抵抗Ｒ１１を定電流源に替えることにより抑えるこ
とが可能である。しかし、一般に定電流源から発生する
ノイズは、抵抗Ｒ１や抵抗Ｒ１１から発生するノイズに
比べて大きく、抵抗Ｒ１及び抵抗Ｒ１１を定電流源に替
えることによりＳ／Ｎ比が劣化してしまうという問題が
ある。特に、ミキサ回路はＳ／Ｎ比が小さいことが重要
であり、抵抗Ｒ１１を定電流源に替えることは好ましく
ない。
【０００６】また、大レベルの入力信号が入力された場
合に動作電流の増加を防止する方法としては、自動利得
制御回路、アッテネータ回路、クランプ回路等を利用す
ることが考えられる。しかし、これらの回路は構成が複
雑であり、しかも、これらの回路を信号経路に挿入した
場合、Ｓ／Ｎ比が劣化するため得策ではない。
合に動作電流の増加を防止する方法としては、自動利得
制御回路、アッテネータ回路、クランプ回路等を利用す
ることが考えられる。しかし、これらの回路は構成が複
雑であり、しかも、これらの回路を信号経路に挿入した
場合、Ｓ／Ｎ比が劣化するため得策ではない。
【０００７】この発明は、上記課題を解決するものであ
り、その目的とするところは、差動対を構成するトラン
ジスタに対して大レベルの入力信号が入った場合におい
ても、動作電流の増加を防止することが可能なバイアス
回路を提供しようとするものである。
り、その目的とするところは、差動対を構成するトラン
ジスタに対して大レベルの入力信号が入った場合におい
ても、動作電流の増加を防止することが可能なバイアス
回路を提供しようとするものである。
【０００８】
【課題を解決するための手段】この発明は、第１、第２
のトランジスタを有し、これら第１、第２のトランジス
タの各電流通路の一端が抵抗を介して接地され、他端が
電源に接続され、前記第１のトランジスタのベースに入
力信号が供給された第１の差動増幅器と、第３、第４の
トランジスタを有し、これら第３、第４のトランジスタ
の各電流通路の一端は抵抗を介して接地され、各ベース
が前記第１、第２のトランジスタの各ベースにそれぞれ
接続された第２の差動増幅器と、前記第３、第４のトラ
ンジスタの各電流通路の他端と前記電源の間に接続さ
れ、前記第３、第４のトランジスタに定電流を供給する
定電流源と、前記定電流源と前記第３、第４のトランジ
スタの各電流通路の他端との接続ノードに一端が接続さ
れ、他端が接地され、前記第１、第３のトランジスタの
ベースに大レベルの入力信号が供給された場合放電さ
れ、前記第１、第２のトランジスタのベース電位を下げ
るキャパシタとを具備している。
のトランジスタを有し、これら第１、第２のトランジス
タの各電流通路の一端が抵抗を介して接地され、他端が
電源に接続され、前記第１のトランジスタのベースに入
力信号が供給された第１の差動増幅器と、第３、第４の
トランジスタを有し、これら第３、第４のトランジスタ
の各電流通路の一端は抵抗を介して接地され、各ベース
が前記第１、第２のトランジスタの各ベースにそれぞれ
接続された第２の差動増幅器と、前記第３、第４のトラ
ンジスタの各電流通路の他端と前記電源の間に接続さ
れ、前記第３、第４のトランジスタに定電流を供給する
定電流源と、前記定電流源と前記第３、第４のトランジ
スタの各電流通路の他端との接続ノードに一端が接続さ
れ、他端が接地され、前記第１、第３のトランジスタの
ベースに大レベルの入力信号が供給された場合放電さ
れ、前記第１、第２のトランジスタのベース電位を下げ
るキャパシタとを具備している。
【０００９】
【作用】すなわち、この発明において、キャパシタは第
１の差動対を構成するトランジスタのベースに大レベル
の入力信号が入った場合、定電流源から定電流が供給さ
れる第２の差動対を構成するトランジスタの動作に応じ
て充放電し、第１の差動対を構成するトランジスタのベ
ース電位を下げている。したがって、大レベルの入力信
号が入った場合においても、第１の差動対を構成するト
ランジスタの動作電流の増加を防止でき、Ｓ／Ｎ比の劣
化を抑えることができる。
１の差動対を構成するトランジスタのベースに大レベル
の入力信号が入った場合、定電流源から定電流が供給さ
れる第２の差動対を構成するトランジスタの動作に応じ
て充放電し、第１の差動対を構成するトランジスタのベ
ース電位を下げている。したがって、大レベルの入力信
号が入った場合においても、第１の差動対を構成するト
ランジスタの動作電流の増加を防止でき、Ｓ／Ｎ比の劣
化を抑えることができる。
【００１０】
【実施例】以下、この発明の実施例について図面を参照
して説明する。図１は、この発明の第１の実施例を示す
ものであり、この発明を差動増幅器に適用した場合を示
している。図１において、図６と同一部分には同一符号
を付す。
して説明する。図１は、この発明の第１の実施例を示す
ものであり、この発明を差動増幅器に適用した場合を示
している。図１において、図６と同一部分には同一符号
を付す。
【００１１】差動対を構成するトランジスタＱ１、Ｑ２
の各エミッタは、抵抗Ｒ１を介して接地されている。ト
ランジスタＱ１のベースにはキャパシタＣ１を介して入
力信号ＩＮが供給され、トランジスタＱ２のベースはキ
ャパシタＣ２を介して接地されている。これらトランジ
スタＱ１、Ｑ２のコレクタはそれぞれ抵抗Ｒ３、Ｒ４を
介して電源Ｖccに接続されている。
の各エミッタは、抵抗Ｒ１を介して接地されている。ト
ランジスタＱ１のベースにはキャパシタＣ１を介して入
力信号ＩＮが供給され、トランジスタＱ２のベースはキ
ャパシタＣ２を介して接地されている。これらトランジ
スタＱ１、Ｑ２のコレクタはそれぞれ抵抗Ｒ３、Ｒ４を
介して電源Ｖccに接続されている。
【００１２】バイアス電圧安定化回路２１において、差
動対を構成するトランジスタＱ２１、Ｑ２２の各エミッ
タは、抵抗Ｒ２１を介して接地されている。トランジス
タＱ２１のベースは前記トランジスタＱ１のベースに接
続されるとともに、抵抗Ｒ２２を介してトランジスタＱ
２１のコレクタに接続されている。トランジスタＱ２２
のベースは前記トランジスタＱ２のベースに接続される
とともに、抵抗Ｒ２３を介してトランジスタＱ２２のコ
レクタに接続されている。これらトランジスタＱ２１、
Ｑ２２のコレクタはキャパシタＣ２１を介して接地され
るとともに、定電流源Ｉ２を介して電源Ｖccに接続され
ている。
動対を構成するトランジスタＱ２１、Ｑ２２の各エミッ
タは、抵抗Ｒ２１を介して接地されている。トランジス
タＱ２１のベースは前記トランジスタＱ１のベースに接
続されるとともに、抵抗Ｒ２２を介してトランジスタＱ
２１のコレクタに接続されている。トランジスタＱ２２
のベースは前記トランジスタＱ２のベースに接続される
とともに、抵抗Ｒ２３を介してトランジスタＱ２２のコ
レクタに接続されている。これらトランジスタＱ２１、
Ｑ２２のコレクタはキャパシタＣ２１を介して接地され
るとともに、定電流源Ｉ２を介して電源Ｖccに接続され
ている。
【００１３】上記構成において、トランジスタＱ１とト
ランジスタＱ２１のベースには同一の信号が供給され、
トランジスタＱ２とトランジスタＱ２２のベースには同
一の信号が供給される。トランジスタＱ１、Ｑ２とトラ
ンジスタＱ２１、Ｑ２２のサイズの関係は、Ｑ１：Ｑ２
１＝Ｑ２：Ｑ２２（Ｑ１≧Ｑ２１、Ｑ２≧Ｑ２２）とさ
れている。したがって、トランジスタＱ１、Ｑ２とトラ
ンジスタＱ２１、Ｑ２２の入力信号対動作電流の特性は
ほぼ等しくなっている。
ランジスタＱ２１のベースには同一の信号が供給され、
トランジスタＱ２とトランジスタＱ２２のベースには同
一の信号が供給される。トランジスタＱ１、Ｑ２とトラ
ンジスタＱ２１、Ｑ２２のサイズの関係は、Ｑ１：Ｑ２
１＝Ｑ２：Ｑ２２（Ｑ１≧Ｑ２１、Ｑ２≧Ｑ２２）とさ
れている。したがって、トランジスタＱ１、Ｑ２とトラ
ンジスタＱ２１、Ｑ２２の入力信号対動作電流の特性は
ほぼ等しくなっている。
【００１４】上記構成において、動作について説明す
る。入力信号ＩＮのレベルがトランジスタＱ１、Ｑ２の
リニアな動作領域である場合、バイアス電圧安定化回路
２１は差動増幅器１１に一定のバイアス電圧を供給す
る。
る。入力信号ＩＮのレベルがトランジスタＱ１、Ｑ２の
リニアな動作領域である場合、バイアス電圧安定化回路
２１は差動増幅器１１に一定のバイアス電圧を供給す
る。
【００１５】一方、トランジスタＱ１のベースに大レベ
ルの入力信号ＩＮが入った場合、この入力信号ＩＮの正
のサイクルにおいて、トランジスタＱ１、Ｑ２、Ｑ２
１、Ｑ２２は抵抗Ｒ１、Ｒ２１に流れる電流を増加しよ
うとする。しかし、トランジスタＱ２１、Ｑ２２が抵抗
Ｒ２１に定電流源Ｉ２から出力される電流より大きな電
流を流そうとすると、キャパシタＣ２１にチャージアッ
プされた電荷が放電されるため、トランジスタＱ２１、
Ｑ２２のコレクタ電位が下がる。これとともに、トラン
ジスタＱ２１、Ｑ２２、Ｑ１、Ｑ２のベース電位も下が
るため、抵抗Ｒ２１、Ｒ１に流れる電流は減少する。
ルの入力信号ＩＮが入った場合、この入力信号ＩＮの正
のサイクルにおいて、トランジスタＱ１、Ｑ２、Ｑ２
１、Ｑ２２は抵抗Ｒ１、Ｒ２１に流れる電流を増加しよ
うとする。しかし、トランジスタＱ２１、Ｑ２２が抵抗
Ｒ２１に定電流源Ｉ２から出力される電流より大きな電
流を流そうとすると、キャパシタＣ２１にチャージアッ
プされた電荷が放電されるため、トランジスタＱ２１、
Ｑ２２のコレクタ電位が下がる。これとともに、トラン
ジスタＱ２１、Ｑ２２、Ｑ１、Ｑ２のベース電位も下が
るため、抵抗Ｒ２１、Ｒ１に流れる電流は減少する。
【００１６】次に、入力信号ＩＮの負のサイクルにおい
て、トランジスタＱ１、Ｑ２、Ｑ２１、Ｑ２２は抵抗Ｒ
１、Ｒ２１に流れる電流を減少させようとする。抵抗Ｒ
２１に流れる電流が定電流源Ｉ２から出力される電流よ
り小さくなると、キャパシタＣ２１がチャージアップす
るため、トランジスタＱ２１、Ｑ２２のコレクタ電位が
上がる。このとき、トランジスタＱ２１、Ｑ２２、Ｑ
１、Ｑ２のベース電位も上がるため、抵抗Ｒ２１、Ｒ１
に流れる電流は増加する。
て、トランジスタＱ１、Ｑ２、Ｑ２１、Ｑ２２は抵抗Ｒ
１、Ｒ２１に流れる電流を減少させようとする。抵抗Ｒ
２１に流れる電流が定電流源Ｉ２から出力される電流よ
り小さくなると、キャパシタＣ２１がチャージアップす
るため、トランジスタＱ２１、Ｑ２２のコレクタ電位が
上がる。このとき、トランジスタＱ２１、Ｑ２２、Ｑ
１、Ｑ２のベース電位も上がるため、抵抗Ｒ２１、Ｒ１
に流れる電流は増加する。
【００１７】このようにトランジスタＱ１、Ｑ２のベー
ス電位はバイアス電圧安定化回路２１によって制御さ
れ、このベース電位は最終的にキャパシタＣ２１によっ
て平滑された所定の値に安定する。このため、入力信号
ＩＮのレベルに係わらず差動増幅器１１の動作電流を一
定に保持することができる。
ス電位はバイアス電圧安定化回路２１によって制御さ
れ、このベース電位は最終的にキャパシタＣ２１によっ
て平滑された所定の値に安定する。このため、入力信号
ＩＮのレベルに係わらず差動増幅器１１の動作電流を一
定に保持することができる。
【００１８】また、このバイアス電圧安定化回路２１を
用いることにより、抵抗Ｒ１を定電流源とする必要がな
く、しかも、このバイアス電圧安定化回路２１は通常レ
ベルの入力信号に影響を与えない。このため、Ｓ／Ｎ比
の劣化を防止することができる。
用いることにより、抵抗Ｒ１を定電流源とする必要がな
く、しかも、このバイアス電圧安定化回路２１は通常レ
ベルの入力信号に影響を与えない。このため、Ｓ／Ｎ比
の劣化を防止することができる。
【００１９】さらに、このバイアス電圧安定化回路２１
は構成が簡単で回路素子の数が少ないため、集積回路に
適するものである。図２は、この発明の第２の実施例を
示すものであり、この発明をダブルバランスミキサ回路
に適用した場合を示すものである。この実施例におい
て、図７及び図１と同一部分には同一符号を付す。
は構成が簡単で回路素子の数が少ないため、集積回路に
適するものである。図２は、この発明の第２の実施例を
示すものであり、この発明をダブルバランスミキサ回路
に適用した場合を示すものである。この実施例におい
て、図７及び図１と同一部分には同一符号を付す。
【００２０】差動対を構成するトランジスタＱ１１、Ｑ
１２の各エミッタは、抵抗Ｒ１１を介して接地されてい
る。トランジスタＱ１１のベースにはキャパシタＣ１１
を介して入力信号ＩＮが供給され、トランジスタＱ１２
のベースはキャパシタＣ１２を介して接地されている。
１２の各エミッタは、抵抗Ｒ１１を介して接地されてい
る。トランジスタＱ１１のベースにはキャパシタＣ１１
を介して入力信号ＩＮが供給され、トランジスタＱ１２
のベースはキャパシタＣ１２を介して接地されている。
【００２１】一方、差動対を構成するトランジスタＱ１
４、Ｑ１５の各エミッタは、前記トランジスタＱ１１の
コレクタに接続されている。トランジスタＱ１４、Ｑ１
５のベースには図示せぬ局部発振器から局部発振信号Ｌ
ＯＣＡＬが供給されこれらトランジスタＱ１４、Ｑ１５
のコレクタはそれぞれ抵抗Ｒ１３、Ｒ１４を介して電源
Ｖccに接続されている。
４、Ｑ１５の各エミッタは、前記トランジスタＱ１１の
コレクタに接続されている。トランジスタＱ１４、Ｑ１
５のベースには図示せぬ局部発振器から局部発振信号Ｌ
ＯＣＡＬが供給されこれらトランジスタＱ１４、Ｑ１５
のコレクタはそれぞれ抵抗Ｒ１３、Ｒ１４を介して電源
Ｖccに接続されている。
【００２２】さらに、差動対を構成するトランジスタＱ
１６、Ｑ１７の各エミッタは、前記トランジスタＱ１２
のコレクタに接続されている。トランジスタＱ１６のベ
ースは前記トランジスタＱ１５のベースに接続され、ト
ランジスタＱ１７のベースは前記トランジスタＱ１４の
ベースに接続されている。これらトランジスタＱ１６、
Ｑ１７のコレクタはそれぞれ抵抗Ｒ１３、Ｒ１４を介し
て電源Ｖccに接続されている。
１６、Ｑ１７の各エミッタは、前記トランジスタＱ１２
のコレクタに接続されている。トランジスタＱ１６のベ
ースは前記トランジスタＱ１５のベースに接続され、ト
ランジスタＱ１７のベースは前記トランジスタＱ１４の
ベースに接続されている。これらトランジスタＱ１６、
Ｑ１７のコレクタはそれぞれ抵抗Ｒ１３、Ｒ１４を介し
て電源Ｖccに接続されている。
【００２３】バイアス電圧安定化回路２１を構成するト
ランジスタＱ２１のベースはミキサ回路１２を構成する
トランジスタＱ１１のベースに接続され、トランジスタ
Ｑ２２のベースはミキサ回路１２を構成するトランジス
タＱ１２のベースに接続されている。バイアス電圧安定
化回路２１の動作は前述した通りである。この回路のト
ランジスタＱ１１、Ｑ１２は従来回路に比べサチレーシ
ョン領域に入りにくく、トランジスタＱ２１、Ｑ２２が
トランジスタＱ１１、Ｑ１２より早くサチレーション領
域に入る。
ランジスタＱ２１のベースはミキサ回路１２を構成する
トランジスタＱ１１のベースに接続され、トランジスタ
Ｑ２２のベースはミキサ回路１２を構成するトランジス
タＱ１２のベースに接続されている。バイアス電圧安定
化回路２１の動作は前述した通りである。この回路のト
ランジスタＱ１１、Ｑ１２は従来回路に比べサチレーシ
ョン領域に入りにくく、トランジスタＱ２１、Ｑ２２が
トランジスタＱ１１、Ｑ１２より早くサチレーション領
域に入る。
【００２４】第２の実施例によれば、ミキサ回路１２に
大レベルの入力信号が供給された場合においても、ミキ
サ回路１２の動作電流を一定に保持することができるた
め、入力信号のレベルに係わらずミキサの特性を安定化
できる。しかも、抵抗Ｒ１１を定電流源とする必要がな
いため、Ｓ／Ｎ比の劣化を防止できる。
大レベルの入力信号が供給された場合においても、ミキ
サ回路１２の動作電流を一定に保持することができるた
め、入力信号のレベルに係わらずミキサの特性を安定化
できる。しかも、抵抗Ｒ１１を定電流源とする必要がな
いため、Ｓ／Ｎ比の劣化を防止できる。
【００２５】図３は、この発明の第３の実施例を示すも
のであり、図１と同一部分には同一符号を付す。バイア
ス電圧安定化回路２１において、トランジスタＱ２１、
Ｑ２２にはそれぞれ別々のキャパシタＣ２１ａ、Ｃ２１
ｂ、及び定電流源Ｉ２ａ、Ｉ２ｂが接続されている。す
なわち、トランジスタＱ２１のコレクタはキャパシタＣ
２１ａを介して接地されるとともに、定電流源Ｉ２ａを
介して電源Ｖccに接続され、トランジスタＱ２２のコレ
クタはキャパシタＣ２１ｂを介して接地されるととも
に、定電流源Ｉ２ｂを介して電源Ｖccに接続されてい
る。
のであり、図１と同一部分には同一符号を付す。バイア
ス電圧安定化回路２１において、トランジスタＱ２１、
Ｑ２２にはそれぞれ別々のキャパシタＣ２１ａ、Ｃ２１
ｂ、及び定電流源Ｉ２ａ、Ｉ２ｂが接続されている。す
なわち、トランジスタＱ２１のコレクタはキャパシタＣ
２１ａを介して接地されるとともに、定電流源Ｉ２ａを
介して電源Ｖccに接続され、トランジスタＱ２２のコレ
クタはキャパシタＣ２１ｂを介して接地されるととも
に、定電流源Ｉ２ｂを介して電源Ｖccに接続されてい
る。
【００２６】上記構成において、トランジスタＱ１とト
ランジスタＱ２１はカレントミラーとなっており、トラ
ンジスタＱ２とトランジスタＱ２２はカレントミラーと
なっている。定電流源Ｉ２ａとＩ２ｂの電流値は等しく
されているため、トランジスタＱ１、Ｑ２に流れる平均
電流は同一となる。これに対して、図１に示す回路の場
合、トランジスタＱ１とＱ２の平均電流は異なる。
ランジスタＱ２１はカレントミラーとなっており、トラ
ンジスタＱ２とトランジスタＱ２２はカレントミラーと
なっている。定電流源Ｉ２ａとＩ２ｂの電流値は等しく
されているため、トランジスタＱ１、Ｑ２に流れる平均
電流は同一となる。これに対して、図１に示す回路の場
合、トランジスタＱ１とＱ２の平均電流は異なる。
【００２７】この実施例において、バイアス電圧安定化
回路２１の動作は第１の実施例とほぼ同様であり、大レ
ベルの入力信号が差動増幅器１１に供給された場合にお
いても、差動増幅器１１の動作電流は安定化される。
回路２１の動作は第１の実施例とほぼ同様であり、大レ
ベルの入力信号が差動増幅器１１に供給された場合にお
いても、差動増幅器１１の動作電流は安定化される。
【００２８】図４（ａ）は、図３に示す回路のトランジ
スタＱ１のベース電圧ＶＢ１と、トランジスタＱ２のベ
ース電圧ＶＢ２を示し、同図（ｂ）は図１に示す回路の
トランジスタＱ１のベース電圧ＶＢ１と、トランジスタ
Ｑ２のベース電圧ＶＢ２を示している。図４（ａ）
（ｂ）において、Ｖａは通常レベルの入力信号に対応す
るベース電圧を示し、Ｖｂは大レベルの入力信号に対応
するベース電圧を示している。いずれの回路も大レベル
の入力信号が供給された場合、トランジスタＱ１、Ｑ２
のベース電圧を下げることにより、動作電流の増加を防
止していることが分かる。
スタＱ１のベース電圧ＶＢ１と、トランジスタＱ２のベ
ース電圧ＶＢ２を示し、同図（ｂ）は図１に示す回路の
トランジスタＱ１のベース電圧ＶＢ１と、トランジスタ
Ｑ２のベース電圧ＶＢ２を示している。図４（ａ）
（ｂ）において、Ｖａは通常レベルの入力信号に対応す
るベース電圧を示し、Ｖｂは大レベルの入力信号に対応
するベース電圧を示している。いずれの回路も大レベル
の入力信号が供給された場合、トランジスタＱ１、Ｑ２
のベース電圧を下げることにより、動作電流の増加を防
止していることが分かる。
【００２９】図５は、この発明の第４の実施例を示すも
のである。この実施例は差動増幅器の入力のダイナミッ
クレンジを広げるものであり、この発明をトランジスタ
のサイズ比の異なる差動増幅器に適用した場合を示して
いる。
のである。この実施例は差動増幅器の入力のダイナミッ
クレンジを広げるものであり、この発明をトランジスタ
のサイズ比の異なる差動増幅器に適用した場合を示して
いる。
【００３０】差動増幅器３１において、第１の差動対を
構成するトランジスタＱ１ａ、Ｑ２ａの各エミッタは、
抵抗Ｒ１ａを介して接地されている。トランジスタＱ１
ａのベースにはキャパシタＣ１を介して入力信号ＩＮが
供給され、トランジスタＱ２ａのベースはキャパシタＣ
２を介して接地されている。これらトランジスタＱ１
ａ、Ｑ２ａのコレクタはそれぞれ抵抗Ｒ３、Ｒ４を介し
て電源Ｖccに接続されている。
構成するトランジスタＱ１ａ、Ｑ２ａの各エミッタは、
抵抗Ｒ１ａを介して接地されている。トランジスタＱ１
ａのベースにはキャパシタＣ１を介して入力信号ＩＮが
供給され、トランジスタＱ２ａのベースはキャパシタＣ
２を介して接地されている。これらトランジスタＱ１
ａ、Ｑ２ａのコレクタはそれぞれ抵抗Ｒ３、Ｒ４を介し
て電源Ｖccに接続されている。
【００３１】第２の差動対を構成するトランジスタＱ１
ｂ、Ｑ２ｂの各エミッタは、抵抗Ｒ１ｂを介して接地さ
れている。トランジスタＱ１ｂのベースには前記キャパ
シタＣ１を介して入力信号ＩＮが供給され、トランジス
タＱ２ｂのベースは前記キャパシタＣ２を介して接地さ
れている。これらトランジスタＱ１ｂ、Ｑ２ｂのコレク
タはそれぞれ抵抗Ｒ３、Ｒ４を介して電源Ｖccに接続さ
れている。
ｂ、Ｑ２ｂの各エミッタは、抵抗Ｒ１ｂを介して接地さ
れている。トランジスタＱ１ｂのベースには前記キャパ
シタＣ１を介して入力信号ＩＮが供給され、トランジス
タＱ２ｂのベースは前記キャパシタＣ２を介して接地さ
れている。これらトランジスタＱ１ｂ、Ｑ２ｂのコレク
タはそれぞれ抵抗Ｒ３、Ｒ４を介して電源Ｖccに接続さ
れている。
【００３２】バイアス電圧安定化回路３２において、第
３の差動対を構成するトランジスタＱ２１ａ、Ｑ２２ａ
の各エミッタは、抵抗Ｒ２１ａを介して接地されてい
る。トランジスタＱ２１ａのベースは前記トランジスタ
Ｑ１ａのベースに接続されるとともに、抵抗Ｒ２２を介
してトランジスタＱ２１ａのコレクタに接続されてい
る。トランジスタＱ２２ａのベースは前記トランジスタ
Ｑ２ａ、Ｑ２ｂのベースに接続されるとともに、抵抗Ｒ
２３を介してトランジスタＱ２２ａのコレクタに接続さ
れている。これらトランジスタＱ２１ａ、Ｑ２２ａのコ
レクタはキャパシタＣ２１を介して接地されるととも
に、定電流源Ｉ２を介して電源Ｖccに接続されている。
３の差動対を構成するトランジスタＱ２１ａ、Ｑ２２ａ
の各エミッタは、抵抗Ｒ２１ａを介して接地されてい
る。トランジスタＱ２１ａのベースは前記トランジスタ
Ｑ１ａのベースに接続されるとともに、抵抗Ｒ２２を介
してトランジスタＱ２１ａのコレクタに接続されてい
る。トランジスタＱ２２ａのベースは前記トランジスタ
Ｑ２ａ、Ｑ２ｂのベースに接続されるとともに、抵抗Ｒ
２３を介してトランジスタＱ２２ａのコレクタに接続さ
れている。これらトランジスタＱ２１ａ、Ｑ２２ａのコ
レクタはキャパシタＣ２１を介して接地されるととも
に、定電流源Ｉ２を介して電源Ｖccに接続されている。
【００３３】また、第４の差動対を構成するトランジス
タＱ２１ｂ、Ｑ２２ｂの各エミッタは、抵抗Ｒ２１ｂを
介して接地されている。トランジスタＱ２１ｂのベース
は前記トランジスタＱ１ａのベースに接続され、トラン
ジスタＱ２２ｂのベースは前記トランジスタＱ２２ａの
ベースに接続されている。これらトランジスタＱ２１
ｂ、Ｑ２２ｂのコレクタは前記キャパシタＣ２１を介し
て接地されるとともに、定電流源Ｉ２を介して電源Ｖcc
に接続されている。
タＱ２１ｂ、Ｑ２２ｂの各エミッタは、抵抗Ｒ２１ｂを
介して接地されている。トランジスタＱ２１ｂのベース
は前記トランジスタＱ１ａのベースに接続され、トラン
ジスタＱ２２ｂのベースは前記トランジスタＱ２２ａの
ベースに接続されている。これらトランジスタＱ２１
ｂ、Ｑ２２ｂのコレクタは前記キャパシタＣ２１を介し
て接地されるとともに、定電流源Ｉ２を介して電源Ｖcc
に接続されている。
【００３４】前記トランジスタＱ１ａ、Ｑ２ｂの各エミ
ッタ面積は、トランジスタＱ２１ａ、Ｑ２２ｂの各エミ
ッタ面積の２倍とされ、トランジスタＱ２２ａ、Ｑ２１
ｂの各エミッタ面積は、トランジスタＱ２１ａ、Ｑ２２
ｂの各エミッタ面積の４倍とされている。また、トラン
ジスタＱ２ａ、Ｑ１ｂの各エミッタ面積は、トランジス
タＱ２１ａ、Ｑ２２ｂの各エミッタ面積の８倍とされて
いる。
ッタ面積は、トランジスタＱ２１ａ、Ｑ２２ｂの各エミ
ッタ面積の２倍とされ、トランジスタＱ２２ａ、Ｑ２１
ｂの各エミッタ面積は、トランジスタＱ２１ａ、Ｑ２２
ｂの各エミッタ面積の４倍とされている。また、トラン
ジスタＱ２ａ、Ｑ１ｂの各エミッタ面積は、トランジス
タＱ２１ａ、Ｑ２２ｂの各エミッタ面積の８倍とされて
いる。
【００３５】バイアス電圧安定化回路３１の動作は、第
１の実施例とほぼ同様であり、大レベルの入力信号ＩＮ
がトランジスタＱ１ａのベースに供給された場合、第
３、第４の差動対の動作に応じてキャパシタＣ２１が充
放電し、トランジスタＱ１ａ、Ｑ１ｂのベース電位を下
げて、動作電流の増加を防止する。
１の実施例とほぼ同様であり、大レベルの入力信号ＩＮ
がトランジスタＱ１ａのベースに供給された場合、第
３、第４の差動対の動作に応じてキャパシタＣ２１が充
放電し、トランジスタＱ１ａ、Ｑ１ｂのベース電位を下
げて、動作電流の増加を防止する。
【００３６】尚、上記第１乃至第４の実施例において、
キャパシタＣ２は接地されているが、これに限らず、キ
ャパシタＣ２及びＣ１を介して入力信号ＩＮを差動対を
構成するトランジスタのベースに供給しても良い。その
他、この発明の要旨を変えない範囲において、種々変形
実施可能なことは勿論である。
キャパシタＣ２は接地されているが、これに限らず、キ
ャパシタＣ２及びＣ１を介して入力信号ＩＮを差動対を
構成するトランジスタのベースに供給しても良い。その
他、この発明の要旨を変えない範囲において、種々変形
実施可能なことは勿論である。
【００３７】
【発明の効果】以上、詳述したようにこの発明によれ
ば、差動対を構成するトランジスタに対して大レベルの
入力信号が入った場合においても、動作電流の増加を防
止することが可能なバイアス回路を提供できる。
ば、差動対を構成するトランジスタに対して大レベルの
入力信号が入った場合においても、動作電流の増加を防
止することが可能なバイアス回路を提供できる。
【図１】この発明の第１の実施例を示す回路図。
【図２】この発明の第２の実施例を示す回路図。
【図３】この発明の第３の実施例を示す回路図。
【図４】図４（ａ）は図３に示す回路の動作を示す特性
図、図４（ｂ）は図１に示す回路の動作を示す特性図。
図、図４（ｂ）は図１に示す回路の動作を示す特性図。
【図５】この発明の第４の実施例を示す回路図。
【図６】従来の差動増幅器を示す回路図。
【図７】従来のダブルバランスミキサ回路を示す回路
図。
図。
【符号の説明】 １１、３１…差動増幅器、１２…ダブルバランスミキサ
回路、２１、３２…バイアス電圧安定化回路、Ｑ１、Ｑ
２、Ｑ２１、Ｑ２２…トランジスタ、Ｒ２１、Ｒ２２、
Ｒ２３…抵抗、Ｃ２１…キャパシタ、Ｉ２…定電流源、
ＩＮ…入力信号。
回路、２１、３２…バイアス電圧安定化回路、Ｑ１、Ｑ
２、Ｑ２１、Ｑ２２…トランジスタ、Ｒ２１、Ｒ２２、
Ｒ２３…抵抗、Ｃ２１…キャパシタ、Ｉ２…定電流源、
ＩＮ…入力信号。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−181807（ＪＰ，Ａ) 特開 昭63−115407（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 3/45 H03D 7/14
Claims (6)
- 【請求項１】 第１、第２のトランジスタを有し、これ
ら第１、第２のトランジスタの各電流通路の一端が抵抗
を介して接地され、他端が電源に接続され、前記第１の
トランジスタのベースに入力信号が供給された第１の差
動増幅器と、 第３、第４のトランジスタを有し、これら第３、第４の
トランジスタの各電流通路の一端は抵抗を介して接地さ
れ、各ベースが前記第１、第２のトランジスタの各ベー
スにそれぞれ接続された第２の差動増幅器と、 前記第３、第４のトランジスタの各電流通路の他端と前
記電源の間に接続され、前記第３、第４のトランジスタ
に定電流を供給する定電流源と、 前記定電流源と前記第３、第４のトランジスタの各電流
通路の他端との接続ノードに一端が接続され、他端が接
地され、前記第１、第３のトランジスタのベースに大レ
ベルの入力信号が供給された場合放電され、前記第１、
第２のトランジスタのベース電位を下げるキャパシタと
を具備することを特徴とするバイアス回路。 - 【請求項２】 前記第１の差動増幅器を構成する第１の
トランジスタのサイズと、前記第２の差動増幅器を構成
する第３のトランジスタのサイズとの比が、前記第１の
差動増幅器を構成する第２のトランジスタのサイズと、
前記第２の差動増幅器を構成する第４のトランジスタの
サイズの比と等しく設定されていることを特徴とする請
求項１記載のバイアス回路。 - 【請求項３】 第１、第２のトランジスタを有し、これ
ら第１、第２のトランジスタの各電流通路の一端は抵抗
を介して接地され、前記第１のトランジスタのベースに
入力信号が供給された第１の差動増幅器と、 第３、第４のトランジスタを有し、これら第３、第４の
トランジスタの各電流通路の一端は抵抗を介して接地さ
れ、各ベースは前記第１の差動増幅器を構成する前記第
１、第２のトランジスタの各ベースにそれぞれ接続され
る第２の差動増幅器と、 第５、第６のトランジスタを有し、これら第５、第６の
トランジスタの各電流通路の一端は前記第１の差動増幅
器を構成する第１のトランジスタの電流通路の他端に接
続され、各電流通路の他端は電源に接続され、各ベース
には局部発振信号が供給される第３の差動増幅器と、 第７、第８のトランジスタを有し、これら第７、第８の
トランジスタの各電流通路の一端は前記第１の差動増幅
器を構成する第２のトランジスタの電流通路の他端に接
続され、各電流通路の他端は電源に接続され、各ベース
には前記局部発振信号が供給される第４の差動増幅器
と、 前記第２の差動増幅器を構成する第３、第４のトランジ
スタの各電流通路の他端と前記電源の間に接続され、第
３、第４のトランジスタに定電流を供給する定電流源
と、 前記定電流源と前記第２の差動増幅器を構成する第３、
第４のトランジスタの各電流通路の他端との接続ノード
に一端が接続され、他端が接地され、前記第１の差動増
幅器を構成する前記第１のトランジスタのベースに大レ
ベルの入力信号が供給された場合放電され、前記第１の
差動増幅器を構成する前記第１、第２のトランジスタの
ベース電位を下げるキャパシタとを具備することを特徴
とするバイアス回路。 - 【請求項４】 前記定電流源は第１の定電流源及び第２
の定電流源によって構成され、前記キャパシタは第１の
キャパシタ及び第２のキャパシタによって構成され、前
記第１の定電流源及び第１のキャパシタは第２の差動増
幅器を構成する第３のトランジスタの電流通路の他端に
接続され、前記第２の定電流源及び第２のキャパシタは
第２の差動増幅器を構成する第４のトランジスタの電流
通路の他端に接続されることを特徴とする請求項１又は
３記載のバイアス回路。 - 【請求項５】 第１の差動増幅器を構成する第１、第２
のトランジスタのベース電位を制御するバイアス回路で
あって、 第３、第４のトランジスタを有し、これら第３、第４の
トランジスタの各電流通路の一端は抵抗を介して接地さ
れ、各ベースは前記第１、第２のトランジスタの各ベー
スにそれぞれ接続される第２の差動増幅器と、 前記第３、第４のトランジスタの各電流通路の他端と前
記電源の間にそれぞれ接続され、第３、第４のトランジ
スタに定電流をそれぞれ供給する第１、第２の定電流源
と、 前記第１の定電流源と前記第３のトランジスタの電流通
路の他端との接続ノードに一端が接続され、他端が接地
された第１のキャパシタと、 前記第２の定電流源と前記第４のトランジスタの電流通
路の他端との接続ノードに一端が接続され、他端が接地
された第２のキャパシタとを具備し、 前記第１、第２のキャパシタは前記第１のトランジスタ
のベースに大レベルの入力信号が供給された場合放電さ
れ、前記第１、第２のトランジスタのベース電位を下げ
ることを特徴とするバイアス回路。 - 【請求項６】 第１、第２のトランジスタを有し、これ
ら第１、第２のトランジスタの各電流通路の一端は抵抗
を介して接地され、各電流通路の他端は電源に接続さ
れ、第１のトランジスタのベースには入力信号が供給さ
れる第１の差動増幅器と、 第３、第４のトランジスタを有し、これら第３、第４の
トランジスタの各電流通路の一端は抵抗を介して接地さ
れ、各電流通路の他端は電源に接続され、第３のトラン
ジスタのベースは前記第２のトランジスタのべースに接
続され、第４のトランジスタのベースには入力信号が供
給される第２の差動増幅器と、 第５、第６のトランジスタを有し、これら第５、第６の
トランジスタの電流通路の一端は抵抗を介して接地さ
れ、第５のトランジスタのベースは前記第１のトランジ
スタのベースに接続され、第６のトランジスタのベース
は前記第２のトランジスタのベースに接続される第３の
差動増幅器と、 第７、第８のトランジスタを有し、これら第７、第８の
トランジスタの電流通路の一端は抵抗を介して接地さ
れ、第７のトランジスタのベースは前記第２のトランジ
スタのベースに接続され、第８のトランジスタのベース
は前記第１のトランジスタのベースに接続される第４の
差動増幅器と、 前記第５乃至第８のトランジスタの各電流通路の他端と
前記電源の間に接続され、第５乃至第８のトランジスタ
に定電流を供給する定電流源と、 前記定電流源と前記第５乃至第８のトランジスタの各電
流通路の他端との接続ノードに一端が接続され、他端が
接地され、前記第１、第４のトランジスタのベースに大
レベルの入力信号が供給された場合、放電され、前記第
１、第４のトランジスタのベース電位を下げるキャパシ
タとを具備することを特徴とするバイアス回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5323480A JP3054013B2 (ja) | 1993-12-22 | 1993-12-22 | バイアス回路 |
| US08/361,583 US5488330A (en) | 1993-12-22 | 1994-12-22 | Bias circuit for controlling bias voltage of differential amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5323480A JP3054013B2 (ja) | 1993-12-22 | 1993-12-22 | バイアス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07183747A JPH07183747A (ja) | 1995-07-21 |
| JP3054013B2 true JP3054013B2 (ja) | 2000-06-19 |
Family
ID=18155163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5323480A Expired - Fee Related JP3054013B2 (ja) | 1993-12-22 | 1993-12-22 | バイアス回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5488330A (ja) |
| JP (1) | JP3054013B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3125282B2 (ja) * | 1996-01-16 | 2001-01-15 | ローム株式会社 | オーディオ信号増幅回路およびこれを用いた携帯用音響機器 |
| FR2757986A1 (fr) * | 1996-12-31 | 1998-07-03 | Philips Electronics Nv | Systeme de lecture d'informations magnetiques integre |
| US6075413A (en) * | 1997-12-10 | 2000-06-13 | Sony Corporation | Amplifier circuit and control signal generator |
| US6344762B1 (en) * | 2000-12-21 | 2002-02-05 | Intersil Americas Inc. | Bias circuit for a low voltage differential circuit |
| TW472985U (en) * | 2001-01-05 | 2002-01-11 | Elan Microelectronics Corp | Current-controlled CMOS amplification circuit |
| JP2004207874A (ja) * | 2002-12-24 | 2004-07-22 | Toshiba Corp | 周波数変換器及び無線通信端末装置 |
| JP4536528B2 (ja) * | 2004-01-23 | 2010-09-01 | パナソニック株式会社 | 差動用低雑音バイアス回路及び差動信号処理装置 |
| EP1557949A1 (en) * | 2004-01-23 | 2005-07-27 | Matsushita Electric Industrial Co., Ltd. | Low-noise differential bias circuit and differential signal processing apparatus |
| KR100783492B1 (ko) * | 2004-07-31 | 2007-12-11 | 인티그런트 테크놀로지즈(주) | 차동증폭회로 및 이를 포함한 믹서회로 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1550213A (en) * | 1975-12-08 | 1979-08-08 | Rca Corp | Frequency doubler |
| JPS5441611A (en) * | 1977-09-09 | 1979-04-03 | Hitachi Ltd | Integrated circuit for frequency conversion |
| US4634995A (en) * | 1982-01-28 | 1987-01-06 | Hitachi, Ltd. | Electronic circuitry utilizing an inerted Darlington amplifier output stage to be operable with a low supply voltage |
| DE3372432D1 (en) * | 1983-07-29 | 1987-08-13 | Itt Ind Gmbh Deutsche | Monolithic integrated transistor high-frequency quartz oscillator circuit |
-
1993
- 1993-12-22 JP JP5323480A patent/JP3054013B2/ja not_active Expired - Fee Related
-
1994
- 1994-12-22 US US08/361,583 patent/US5488330A/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| US5488330A (en) | 1996-01-30 |
| JPH07183747A (ja) | 1995-07-21 |
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