KR101950449B1 - 대역폭이 향상된 트랜스임피던스 전치 증폭기 - Google Patents

대역폭이 향상된 트랜스임피던스 전치 증폭기 Download PDF

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Abstract

대역폭이 향상된 트랜스임피던스 전치 증폭기가 개시된다. 본 발명의 일 실시 예에 따른 트랜스임피던스 전치 증폭기는 레귤레이티드 캐스코드 구조에 병렬로 연결되는 피드백 회로를 추가함에 따라 입력저항 값을 작게 하여 손쉽게 대역폭을 확장한다. 또는 레귤레이티드 캐스코드 구조에 인덕터를 추가함에 따라 입력 커패시턴스를 작게 하여 손쉽게 대역폭을 확장한다.

Description

대역폭이 향상된 트랜스임피던스 전치 증폭기 {Transimpedance pre-amplifier having bandwidth improving}
본 발명은 광통신 기술에 관한 것으로, 보다 상세하게는 신호 증폭기술에 관한 것이다.
최근 유무선 통신망의 데이터 트래픽이 지속적으로 증가함에 따라 통신 사업자들은 부족한 전송용량을 확대하기 위해 이를 수용할 수 있는 대용량 전송 시스템을 요구하고 있다. 이러한 전송 시스템을 구축하기 위해서는 대용량의 유선 광통신 송수신 장치가 필수적으로 요구된다. 이 광통신 송수신 장치에서 더 많은 데이터량을 처리하기 위해서는 더 넓은 대역폭을 가지는 소자 개발이 필요하다.
트랜스임피던스 증폭기(transimpedance amplifier: 이하 TIA라 칭함)는 광통신 시스템에서 사용되는 필수 증폭회로 블록으로, 포토다이오드(Photo Diode: PD) 등의 수광소자를 통해 빛을 전류로 변환한 미약한 신호를 저잡음으로 증폭하여 다음 전자소자에 전압신호로 전달하는 소자이다. 이때 TIA의 동작 속도를 결정하는 대역폭은 설계에서 중요한 파라미터 중 하나인데, 보통 TIA의 대역폭은 데이터 속도의 70%~80% 정도로 설계한다. 이는 노이즈 영향과 심볼간간섭(Intersymbol Interference: ISI)을 고려한 값이다. 그런데 TIA의 대역폭을 제한하는 가장 큰 변수는 입력의 기생 커패시턴스(Parasitic Capacitance) 값들이다. 대개 기생 커패시터 용량은 포토다이오드, 칩의 패드(PAD), ESD 회로(electrostatic discharge circuit), 입력 트랜지스터들의 기생 커패시턴스 값이다. 그 중 가장 큰 값을 차지하는 것은 단연 포토다이오드로, 대략 300fF~1.5pF 정도의 값을 가진다.
대역폭을 증가시키기 위해서는 입력의 시정수값(τ=RC)이 무엇보다 중요한데, 이는 광 수신단 전체에서 가장 지배적인 폴(dominant pole)이 TIA의 입력단에서 결정하기 때문이다. 이 때문에 높은 주파수 이상의 고속 통신이 불가능하다. 따라서, 큰 입력 기생 커패시턴스를 극복하고 광대역화를 이루기 위해서 입력 임피던스를 줄여야 한다. 입력단의 커패시턴스가 다른 부분에 비해서 크기 때문에 입력단의 저항을 낮추면 1/RC인 폴(pole)의 위치가 고주파 쪽으로 이동하여 대역폭을 증가시킬 수 있다. 그러므로 이득은 크게 하면서 입력단의 저항은 작은 증폭기 회로가 필요하다.
일 실시 예에 따라, 대역폭을 확장시킬 수 있는 트랜스임피던스 전치 증폭기 회로를 제안한다.
일 실시 예에 따른 트랜스임피던스 전치 증폭기는, 입력전류를 증폭하여 출력전압을 발생하는 증폭부와, 증폭부의 입력노드와 연결되고 입력전류를 증폭하여 증폭부에 음의 피드백을 수행하는 제1 피드백 증폭부를 포함하는 레귤레이티드 캐스코드 회로와, 레귤레이티드 캐스코드 회로의 입력저항을 감소시키기 위하여 제1 피드백 증폭부의 출력을 입력받아 증폭하고 다시 레귤레이티드 캐스코드 회로의 입력노드에 양의 피드백을 수행하는 제2 피드백 증폭부를 포함한다.
레귤레이티드 캐스코드 회로의 증폭부는, 제1 접지 전압원과 입력노드 사이에 연결되고, 게이트에 DC 전압이 인가되는 전류원 제공 트랜지스터와, 입력노드와 제1 저항 사이에 연결되고 게이트가 제1 피드백 증폭부의 출력과 연결되는 제1 NMOS 트랜지스터와, 제1 NMOS 트랜지스터와 제1 전류원 사이에 연결되는 제1 저항을 포함할 수 있다. 제1 피드백 증폭부는, 증폭부의 제1 NMOS 트랜지스터와 제2 저항 사이에 형성되는 노드 및 제2 접지 전압원 사이에 형성되고, 게이트가 증폭부의 입력노드와 연결되는 제2 NMOS 트랜지스터와, 증폭부의 제1 NMOS 트랜지스터와 제2 NMOS 트랜지스터 사이에 형성되는 노드 및 제2 전류원 사이에 형성되는 제2 저항을 포함할 수 있다.
제2 피드백 증폭부는, PMOS 트랜지스터와 제3 저항 사이에 형성되는 노드 및 제3 접지 전압원 사이에 형성되고 게이트가 제1 피드백 증폭부의 출력과 연결되는 제3 NMOS 트랜지스터와, 제3 NMOS 트랜지스터와 PMOS 트랜지스터 사이에 형성되는 노드 및 제3 전류원 사이에 형성되는 제3 저항과, 증폭부의 입력노드와 제4 전류원 사이에 형성되고 게이트가 제3 NMOS 트랜지스터의 출력과 연결되는 PMOS 트랜지스터를 포함할 수 있다.
제1 피드백 증폭부의 제2 NMOS 트랜지스터 및 제2 저항의 결합은 증폭이득 A를 갖는 음의 증폭기와 등가이고, 제2 피드백 증폭부의 제3 NMOS 트랜지스터, 제3 저항 및 PMOS 트랜지스터의 결합은 증폭이득 A1을 갖는 양의 증폭기와 등가이고, 제1 피드백 증폭부와 제2 피드백 증폭부의 결합은 증폭이득 A2를 갖는 음의 증폭기와 등가일 수 있다.
전류원 제공 트랜지스터는, 입력전류의 크기에 관계없이 증폭부에 일정한 전류를 제공할 수 있도록 DC 전압이 인가되고 장 채널일 수 있다.
트랜스임피던스 전치 증폭기는, 광신호를 검출하여 이를 전류신호로 변환한 후 증폭부에 입력전류를 제공하는 광 검출기를 더 포함할 수 있다.
다른 실시 예에 따른 트랜스임피던스 전치 증폭기는, 입력전류를 증폭하여 출력전압을 발생하는 증폭부와, 증폭부의 입력노드와 연결되고 입력전류를 증폭하여 증폭부에 음의 피드백을 수행하는 제1 피드백 증폭부를 포함하는 레귤레이티드 캐스코드 회로와, 레귤레이티드 캐스코드 회로의 입력저항을 감소시키기 위하여 증폭부의 입력노드와 제1 피드백 증폭부의 입력노드 사이에 직렬로 연결되는 인덕터를 포함한다.
레귤레이티드 캐스코드 회로의 증폭부는, 제1 접지 전압원과 입력노드 사이에 연결되고, 게이트에 DC 전압이 인가되는 전류원 제공 트랜지스터와, 입력노드와 제1 저항 사이에 연결되고 게이트가 제1 피드백 증폭부의 출력과 연결되는 제1 NMOS 트랜지스터와, 제1 NMOS 트랜지스터와 제1 전류원 사이에 연결되는 제1 저항을 포함할 수 있다. 제1 피드백 증폭부는, 증폭부의 제1 NMOS 트랜지스터와 제2 저항 사이에 형성되는 노드 및 제2 접지 전압원 사이에 형성되고, 게이트가 증폭부의 입력노드와 연결되는 제2 NMOS 트랜지스터와, 증폭부의 제1 NMOS 트랜지스터와 제2 NMOS 트랜지스터 사이에 형성되는 노드 및 제2 전류원 사이에 형성되는 제2 저항을 포함할 수 있다.
전류원 제공 트랜지스터는, 입력전류의 크기에 관계없이 증폭부에 일정한 전류를 제공할 수 있도록 DC 전압이 인가되고 장 채널일 수 있다.
트랜스임피던스 전치 증폭기는, 광신호를 검출하여 이를 전류신호로 변환한 후 증폭부에 입력전류를 제공하는 광 검출기를 더 포함할 수 있다.
또 다른 실시 예에 따른 트랜스임피던스 전치 증폭기는, 입력전류를 증폭하여 출력전압을 발생하는 증폭부와, 증폭부의 입력노드와 연결되고 입력전류를 증폭하여 증폭부에 음의 피드백을 수행하는 제1 피드백 증폭부를 포함하는 레귤레이티드 캐스코드 회로와, 레귤레이티드 캐스코드 회로의 입력저항을 감소시키기 위하여 제1 피드백 증폭부의 출력을 입력받아 증폭하고 다시 레귤레이티드 캐스코드 회로의 입력노드에 양의 피드백을 수행하는 제2 피드백 증폭부와, 레귤레이티드 캐스코드 회로의 입력저항을 감소시키기 위하여 증폭부의 입력노드와 제1 피드백 증폭부의 입력노드 사이에 직렬로 연결되는 인덕터를 포함한다.
일 실시 예에 따르면, TIA의 입력단에서 포토다이오드의 기생 커패시턴스로 인한 대역폭의 제한을 극복하여 대역폭에 영향을 받지 않는 광대역의 넓고 안정적인 동작을 보장할 수 있다. 즉, 일반 RGC 구조에 병렬로 연결되는 피드백 회로를 추가함에 따라 입력저항 값을 작게 하여 손쉽게 대역폭을 확장할 수 있다. 또한 일반 RGC 구조에 인덕터를 추가함에 따라 입력 커패시턴스를 작게 하여 손쉽게 대역폭을 확장할 수 있다. 나아가, 전류소모 및 면적소모가 크지 않고 사이즈 조절에 따라 노이즈 영향을 차단할 수 있다.
도 1은 일반적인 공통-게이트 캐스코드 회로를 도시한 회로도,
도 2는 일반적인 RGC를 도시한 회로도,
도 3a는 본 발명의 제1 실시 예에 따라 낮은 입력 임피던스를 가지는 RGC 타입 전치 증폭기의 회로도,
도 3b는 도 3a의 회로를 이해하기 쉽게 간략화한 등가 회로도,
도 3c는 제1 실시 예에 따른 구조의 주파수 특성을 시뮬레이션한 결과를 도시한 참조도,
도 4a는 본 발명의 제2 실시 예에 따라 낮은 입력 임피던스를 가지는 RGC 타입 전치 증폭기의 회로도,
도 4b는 도 4a의 회로를 이해하기 쉽게 간략화한 등가 회로도,
도 4c는 제2 실시 예에 따른 구조의 주파수 특성을 시뮬레이션한 결과를 도시한 참조도,
도 5a는 본 발명의 제3 실시 예에 따라 낮은 입력 임피던스를 가지는 RGC 타입 전치 증폭기의 회로도,
도 5b는 제3 실시 예에 따른 구조의 주파수 특성을 시뮬레이션한 결과를 도시한 참조도이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시 예들을 상세히 설명한다. 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 또한, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 1은 일반적인 공통-게이트 캐스코드 회로(common-gate cascode circuit)를 도시한 회로도이다.
도 1을 참조하면, 캐스코드 회로는 트랜지스터 Mcs, M1과 저항 RD를 포함한다. 캐스코드 회로는 입력전류 Iin을 입력받아 이를 증폭하여 다음 전자소자에 전압신호 Vout으로 전달한다. 입력전류 Iin은 광 검출기에서 전달한 신호일 수 있는데, 광 검출기는 광신호를 검출하여 이를 전류신호로 변환한 후 캐스코드 회로에 전송한다. 광 검출기는 포토다이오드(PhotoDiode: PD)일 수 있다. 트랜지스터 Mcs는 전류원 제공 트랜지스터로, 바이어스 전압 VBIS이 인가되는 게이트와, 접지 전압(GND)이 인가되는 소스를 가진다. 출력 전압 Vout은 트랜지스터 M1과 저항 RD 사이의 노드로부터 출력된다.
도 1의 캐스코드 회로에 있어서, 대역폭을 결정하는 폴(pole)이 존재하는 노드는, 트랜지스터 Mcs의 드레인 노드와 트랜지스터 M1의 드레인인 출력 노드이다. 대역폭은 시정수(τ=RC)와 관련이 있는데, 위 구조에서는 이 두 노드에 두 pole(ωi, ω1)이 존재한다. 두 pole(ωi, ω1)은 식 1과 같이 정리될 수 있다.
Figure 112013027805156-pat00001
(식 1)
식 1에서 ω1보다는 ωi가 지배적인 폴(dominant pole)이 될 가능성이 높다. 그 이유는 short channel CMOS 공정 시에 트랜지스터 M1의 트랜스컨덕턴스(transconductance) gm1이 충분히 크지 못해 1/gm1 값이 크고, 포토다이오드(PD)의 기생 커패시턴스(CPD)가 입력 커패시턴스(Ceqi)와 출력 커패시턴스(Ceqo)보다 상대적으로 큰 값이기 때문이다. 아울러 전류원 제공 트랜지스터 Mcs의 드레인-소스 간 저항 값이 충분히 크지 못해 소신호 입력전류(iin)가 트랜지스터 Mcs로 누출되는 현상도 발생한다.
따라서, 보다 나은 광대역화를 위해서 도 1의 common-gate 구조를 더 발전시켜 변형한, 레귤레이티드 캐스코드 회로(Regulated cascode common-Gate Circuit: 이하 RGC라 칭함)를 사용할 수 있다.
도 2는 일반적인 RGC를 도시한 회로도이다.
도 2를 참조하면, RGC 구조는 도 1을 참조로 전술한 common-gate 구조에 네거티브 피드백 회로(negative feedback circuit)가 추가된 형태이다. RGC 구조의 가장 큰 장점은 로컬 피드백(local feedback) 메커니즘으로 인해 입력저항 값이 상당히 작아진다는 데 있다. 그래서, 도 1의 common-gate 구조보다 포토다이오드의 커패시턴스 의존특성이 개선된다. 트랜지스터 MB와 저항 RB를 네거티브 증폭기 A라 가정하여 수식을 전개하면, 입력 쪽에서 들여다본 저항 값 Rin은 아래의 수식 2와 같이 계산될 수 있다. 여기서, A는 전압 이득으로서 V2/V1이다.
Figure 112013027805156-pat00002
(식 2)
식 2를 참조하면, 로컬 피드백 메커니즘으로 인해 트랜지스터 MB의 트랜스컨덕턴스 gm2 값이 증폭된 만큼 입력저항이 작아져 포토다이오드의 기생 커패시턴스(Cpd)에 대한 대역폭 제한 의존특성이 개선될 수 있다. 그러나, 기생 커패시턴스 의존특성을 더 개선하고 좀 더 넓은 대역폭을 확보하기 위해서는 더 작은 입력 임피던스를 가지는 회로가 필요하다.
이에 따라, 본 발명은 작은 값의 병렬 저항을 제공해주는 네거티브 피드백 회로를 도 2의 일반 RGC 구조에 접목하여 대역폭을 확장하는 제1 실시 예와, 인덕터를 도 2의 일반 RGC 구조에 삽입하여 대역폭 개선 및 노이즈 특성을 개선하는 제2 실시 예와, 제1 실시 예와 제2 실시 예를 결합한 제3 실시 예를 각각 제안한다. 제1 실시 예에 대해서는 도 3a 내지 도 3c를 참조로, 제2 실시 예에 대해서는 도 4a 내지 도 4c를 참조로, 제3 실시 예에 대해서는 도 5a 및 도 5b를 참조로 하여 각각 후술한다.
도 3a는 본 발명의 제1 실시 예에 따라 낮은 입력 임피던스를 가지는 RGC 타입 전치 증폭기의 회로도이다.
도 3a를 참조하면, 제1 실시 예에 따른 RGC 타입 전치 증폭기는, PMOS 트랜지스터 MP1(344)로 출력되는 네거티브 피드백 루프(negative feedback loop)가 도 2의 RGC 구조의 입력노드에 병렬로 연결된다. 즉, 제1 실시 예에 따른 RGC 타입 전치 증폭기는, 증폭부(30)와 제1 피드백 증폭부(32)를 포함하는 일반 RGC 회로에, 제2 피드백 증폭부(34)가 추가된다.
이하, 제1 실시 예에 따른 RGC 타입 전치 증폭기의 구성에 대해 후술한다. 도 3a를 참조하면, RGC 타입 전치 증폭기는, 증폭부(30)와 제1 피드백 증폭부(32)를 포함하는 레귤레이티드 캐스코드 회로와, 제2 피드백 증폭부(34)를 포함한다.
증폭부(30)는 입력전류를 증폭하여 출력전압을 발생한다. 제1 피드백 증폭부(32)는 증폭부(30)의 입력노드와 연결되고 입력전류를 증폭하여 증폭부(30)에 음의 피드백을 수행한다. 제2 피드백 증폭부(34)는 레귤레이티드 캐스코드 회로의 입력저항을 감소시키기 위하여 제1 피드백 증폭부(32)의 출력을 입력받아 증폭하고 다시 레귤레이티드 캐스코드 회로의 입력노드에 양의 피드백을 수행한다.
세부적으로, 레귤레이티드 캐스코드 회로의 증폭부(30)는, 제1 전류원(300), 제1 접지 전압원(301), 제1 저항 RD(302), 전류원 제공 트랜지스터 Mcs(303) 및 제1 NMOS 트랜지스터 MN1(304)을 포함한다. 전류원 제공 트랜지스터 Mcs(303)는 제1 접지 전압원(301)과 입력노드 V1 사이에 연결되고, 게이트에 DC 전압이 인가된다. 제1 NMOS 트랜지스터 MN1(304)은 입력노드 V1과 제1 저항 RD(302) 사이에 연결되고, 게이트가 제1 피드백 증폭부(32)의 출력과 연결된다. 제1 저항 RD(302)는 제1 NMOS 트랜지스터 MN1(304)과 제1 전류원(300) 사이에 연결된다. 전류원 제공 트랜지스터 Mcs(303)는 입력전류의 크기에 관계없이 증폭부(30)에 일정한 전류를 제공할 수 있도록 DC 전압이 인가되고 장 채널일 수 있다.
제1 피드백 증폭부(32)는, 제2 전류원(320), 제2 접지 전압원(321), 제2 저항 RB1(322) 및 제2 NMOS 트랜지스터 MB1(323)을 포함한다. 제2 NMOS 트랜지스터 MB1(323)은 증폭부(30)의 제1 NMOS 트랜지스터 MN1(304)과 제2 저항 RB1(322) 사이에 형성되는 노드 V2 및 제2 접지 전압원(321) 사이에 형성되고, 게이트가 증폭부(30)의 입력노드 V1과 연결된다. 제2 저항 RB1(322)은 증폭부(30)의 제1 NMOS 트랜지스터 MN1(304)과 제2 NMOS 트랜지스터 MB1(323) 사이에 형성되는 노드 V2 및 제2 전류원(320) 사이에 형성된다.
제2 피드백 증폭부(34)는 제3 전류원(340), 제3 접지 전압원(341), 제3 저항 RB2(342), 제3 NMOS 트랜지스터 MB2(343), PMOS 트랜지스터 MP1(344) 및 제4 전류원(345)을 포함한다.
제3 NMOS 트랜지스터 MB2(343)는 PMOS 트랜지스터 MP1(344)와 제3 저항 RB2(342) 사이에 형성되는 노드 V3 및 제3 접지 전압원(341) 사이에 형성되고, 게이트가 제1 피드백 증폭부(32)의 출력과 연결된다. 제3 저항 RB2(342)는 제3 NMOS 트랜지스터 MB2(343)와 PMOS 트랜지스터 MP1(344) 사이에 형성되는 노드 V3 및 제3 전류원(340) 사이에 형성된다. PMOS 트랜지스터 MP1(344)은 증폭부(30)의 입력노드와 제4 전류원(345) 사이에 형성되고, 게이트가 제3 NMOS 트랜지스터 MB2(343)의 출력과 연결된다.
RGC 구조의 입력저항 값은 제1 NMOS 트랜지스터 MN1(304)의 소스로 들여다본 저항 값에 의해 결정된다. 본 발명의 일 실시 예에 따라, 소신호 i1을 제1 NMOS 트랜지스터 MN1(304)의 소스에 입력하여 입력저항 값을 계산해 보면, 전술한 식 2에서 계산한 것처럼 입력저항 값은 제1 NMOS 트랜지스터 MN1(304)의 트랜스컨덕턴스(gm)와 증폭기 A의 이득(gmB·RB1)의 곱에 역 비례함을 알 수 있다. 도 3a의 구조는, 도 2의 RGC 구조에 새롭게 추가된 네거티브 피드백 루프를 통해 또 다른 병렬 저항을 제공하게 된다.
도 3b는 도 3a의 회로를 이해하기 쉽게 간략화한 등가 회로도이다.
도 3a 및 도 3b를 참조하면, RD(302), MN1(304), RB1(322), MB1(323)으로 구성된 기존 RGC 구조는, 입력노드 관점에서 병렬회로로 잠시 생략된다면, 본 발명에 의해 추가된 RB2(342), MB2(343), PMOS MP1(344)로 구성된 양의 증폭기(A1)로 간략화할 수 있다. 즉, 제1 피드백 증폭부(32)의 제2 저항 RB1(322) 및 제2 NMOS 트랜지스터 MB1(323)의 결합은 증폭이득 A를 갖는 음의 증폭기와 등가이고, 제2 피드백 증폭부(34)의 제3 저항 RB2(342), 제3 NMOS 트랜지스터 MB2(343) 및 PMOS 트랜지스터 MP1(344)의 결합은 증폭이득 A1을 갖는 양의 증폭기와 등가이다. 종합적으로, 제1 피드백 증폭부(32)와 제2 피드백 증폭부(34)의 결합은 증폭이득 A2를 갖는 음의 증폭기와 등가이다.
입력노드에서 i2로 들여다본 입력저항을 구하면 다음과 같이 전개된다.
먼저, PMOS MP1(344)은 도 3b에 도시된 바와 같이 소신호 등가 회로로 도시될 수 있는데, 상대적으로 큰 값인 채널 길이 변조(channel length modulation) 저항 r0를 무시한다면, i2 소신호는 대략 gm _ MP1·Vgs_MP1과 같다 할 수 있다. 이때, Vgs _ MP1은 V3 노드의 소신호이며, V3 노드의 전압은 V1 노드의 전압이 양의 증폭기(A1)에 의해 A1만큼 증폭된 신호이다. 이를 아래 수식 3과 같이 전개하면 새롭게 추가된 MP1 피드백 회로에 의해 보여지는 저항 값 Rin2을 계산할 수 있다.
Figure 112013027805156-pat00003
(수식 3)
수식 3에서 A1은 양의 이득으로 (gm_MB1·RB1)×(gm_MB2·RB2)를 가진다. 저항 값 Rin2는 아래 식 4의 i1 소신호 전류에 의해 보여지는 저항 값 Rin1과 병렬 값을 가진다.
Figure 112013027805156-pat00004
(식 4)
따라서, Rin 값을 구하면 식 5와 같다.
Figure 112013027805156-pat00005
(식 5)
식 5에서 PMOS MP1의 gm_MP1 값은 gm2 값에 비해 상대적으로 작지만, A1 증폭기의 이득 값 A1이 이득 값 A보다 크기 때문에 적절한 조절 값에 의해서 비슷한 order의 값을 가질 수 있다. 만일 Rin1 값이 Rin2 값과 동일하게 조절된다면, 도 3a를 참조로 제안한 구조는 기존 RGC 구조보다 입력저항 값이 절반으로 감소하게 될 것이다. 제안하는 병렬 네거티브 피드백 루프 구조는 변환이득을 감소시키기 때문에 이득과 대역폭의 trade-off를 고려하여 Rin2 값을 Rin1 값보다 큰 값으로 해주어야 한다.
도 3c는 제1 실시 예에 따른 구조의 주파수 특성을 시뮬레이션한 결과를 도시한 참조도이다.
도 3c를 참조하면, 도 3a와 도 3b를 참조하여 전술한 제 1 실시 예 구조는 비록 일반 RGC 구조에 비해 변환이득은 약간 감소하지만, 대역폭은 더 확장되는 것을 확인할 수 있다. 즉, 도 3c를 통해 제1 실시 예에 따른 피드백 루프 구조가 입력저항 값을 감쇄할 수 있음을 확인할 수 있다.
나아가, 제1 실시 예에 따른 구조는 일반 RGC 구조의 입력노드에 병렬회로가 추가되어 Input referred noise current가 증가할 염려가 있을 수 있지만, 피드백 루프 구조 내 캐스케이드(cascade)의 2단 증폭이득 A1이 상대적으로 큰 값을 가지기 때문에, PMOS MP1이 작은 gm_MP1 값을 가져도 되므로 폭/길이 비(Width/Length ratio: W/L)를 조절하여 큰 저항 값을 갖도록 한다면 노이즈 열화 발생을 차단할 수 있다.
일반적으로 증폭기와 피드백 저항으로 구성된 TIA의 경우 대역폭을 확대하기 위해 피드백 저항을 감소시켜 입력저항이 감소하는데, 이 경우 열 노이즈(thermal noise)가 증가하여 시스템의 감도(sensitivity)가 불량해진다. 이에 비해 제1 실시 예에 따른 구조는, 노이즈가 작으며 노이즈 영향이 최소화할 수 있도록 조절도 가능하다.
도 4a는 본 발명의 제2 실시 예에 따라 낮은 입력 임피던스를 가지는 RGC 타입 전치 증폭기의 회로도이다.
도 3a를 참조로 전술한 구조가 입력저항 값(Rin)을 작게 하는 방법이라면, 도 4a를 참조로 후술하는 구조는 입력 커패시턴스 값(Cin)을 작게 하는 방법이라 할 수 있다. 제2 실시 예에 따른 구조는 일반 RGC 구조에 인덕터 L1이 증폭기 입력, 즉 NMOS MB의 게이트에 직렬로 삽입되는 구조이다. 즉, 제2 실시 예에 따른 구조는 증폭부(30)와 제1 피드백 증폭부(32)를 포함하는 일반 RGC 회로에, 인덕터 L1(40)가 추가되는 구조이다.
RGC 구조에서의 입력 커패시턴스 Cin는 포토다이오드 기생 커패시턴스에 병렬로 패드(PAD), ESD 회로(electrostatic discharge circuit), 입력노드에 연결된 트랜지스터의 기생 커패시턴스 값이 모두 합해진 값들이다. 입력 커패시턴스 Cin은 대역폭을 결정하는 시정수의 파라미터이기 때문에, 되도록 이 등가 커패시턴스 값은 작아야 한다. TIA의 전치 증폭기인 RGC 구조의 V1 노드에서 가장 큰 입력 커패시턴스 값은 NMOS 트랜지스터 MB의 게이트-소스 간 커패시터와 게이트-드레인 간 커패시터이다. 추가된 인덕터 L1은 NMOS 트랜지스터 MB에 의해 증가한 커패시턴스 값을 감소시켜준다.
이하, 제2 실시 예에 따른 RGC 타입 전치 증폭기의 구성에 대해 후술한다. RGC 타입 전치 증폭기는, 증폭부(30)와 제1 피드백 증폭부(32)를 포함하는 레귤레이티드 캐스코드 회로와, 인덕터 L1(40)을 포함한다.
증폭부(30)는 입력전류를 증폭하여 출력전압을 발생한다. 제1 피드백 증폭부(32)는 증폭부(30)의 입력노드와 연결되고 입력전류를 증폭하여 증폭부(30)에 음의 피드백한다. 인덕터 L1(40)은 레귤레이티드 캐스코드 회로의 입력저항을 감소시키기 위하여 증폭부(30)의 입력노드와 제1 피드백 증폭부(32)의 입력노드 사이에 직렬로 연결된다.
세부적으로, 레귤레이티드 캐스코드 회로의 증폭부(30)는, 제1 전류원(300), 제1 접지 전압원(301), 제1 저항 RD(302), 전류원 제공 트랜지스터 Mcs(303) 및 제1 NMOS 트랜지스터 M1(306)을 포함한다. 전류원 제공 트랜지스터 Mcs(303)는 제1 접지 전압원(301)과 입력노드 사이에 연결되고, 게이트에 DC 전압이 인가된다. 제1 NMOS 트랜지스터 M1(306)은 입력노드와 제1 저항 RD(302) 사이에 연결되고, 게이트가 제1 피드백 증폭부(32)의 출력과 연결된다. 제1 저항 RD(302)는 제1 NMOS 트랜지스터 M1(306)과 제1 전류원(300) 사이에 연결된다. 전류원 제공 트랜지스터 Mcs(303)는 입력전류의 크기에 관계없이 증폭부(30)에 일정한 전류를 제공할 수 있도록 DC 전압이 인가되고 장 채널일 수 있다.
제1 피드백 증폭부(32)는, 제2 전류원(320), 제2 접지 전압원(321), 제2 NMOS 트랜지스터 MB(325) 및 제2 저항 RB(326)를 포함한다. 제2 NMOS 트랜지스터 MB(325)는 증폭부(30)의 제1 NMOS 트랜지스터 M1(306)과 제2 저항 RB(326) 사이에 형성되는 노드 및 제2 접지 전압원(321) 사이에 형성되고, 게이트가 증폭부(30)의 입력노드와 연결된다. 제2 저항 RB(326)는 증폭부(30)의 제1 NMOS 트랜지스터 M1(306)과 제2 NMOS 트랜지스터 MB(325) 사이에 형성되는 노드 및 제2 전류원(320) 사이에 형성된다.
도 4b는 도 4a의 회로를 이해하기 쉽게 간략화한 등가 회로도이다.
도 4a 및 도 4b를 참조하면, MB의 게이트에서 보여지는 기생 커패시터는 CgsB와 CgdB이다. 그런데 네거티브 증폭을 하는 트랜지스터 MB(325)의 게이트와 드레인 노드에 연결된 CgdB 값은 밀러 효과(miller-effect)에 의해 더 커보인다. Cgd_miller=CgdB(1-A)이고, A 값은 음의 값이다. 따라서 트랜지스터 MB(325)의 게이트에서 보여지는 커패시턴스 Ceq _ MB 값은 증폭기 효과로 인해 더 큰 값을 가지게 된다. Ceq _ MB 값은 아래 식 6과 같다.
Figure 112013027805156-pat00006
(식 6)
이에 따라, 추가된 인덕터 L1(40)은, 큰 값을 갖는 기생 커패시터를, 고주파에서 입력노드 전압 V1과 분리시키게 한다. 즉, 저주파에서는 일반적인 레귤레이터 특성동작을 수행하고, 대역폭을 결정하는 고주파에서는 입력 커패시턴스를 감소시켜 대역폭을 확장하게 하는 기능을 한다. 이 추가된 인덕터 L1(40)은 직렬 공진점을 3dB 대역폭에 맞추기 때문에 큰 값의 인덕턴스를 가지지 않는다.
도 4c는 제2 실시 예에 따른 구조의 주파수 특성을 시뮬레이션한 결과를 도시한 참조도이다.
도 4c를 참조하면, 제2 실시 예에 따라 인덕터를 삽입한 RGC 구조는 일반 RGC 구조에 비하여, 이득 감쇄 없이 쉽게 대역폭이 확장되는 것을 확인할 수 있다.
도 5a는 본 발명의 제3 실시 예에 따라 낮은 입력 임피던스를 가지는 RGC 타입 전치 증폭기의 회로도이다.
도 5a의 제3 실시 예에 따른 구조는 도 3a와 도 4a를 참조로 전술한 회로 구조를 모두 포함하는 구조이다. 즉, 제3 실시 예에 따른 RGC 구조는, 증폭부(30)와 제1 피드백 증폭부(32)를 포함하는 일반 RGC 회로에, 제2 피드백 증폭부(34) 및 인덕터 L1(40)가 추가된다.
이하, 제3 실시 예에 따른 RGC 타입 전치 증폭기의 구성에 대해 후술한다. RGC 타입 전치 증폭기는, 증폭부(30)와 제1 피드백 증폭부(32)를 포함하는 레귤레이티드 캐스코드 회로와, 제2 피드백 증폭부(34) 및 인덕터 L1(40)을 포함한다.
증폭부(30)는 입력전류를 증폭하여 출력전압을 발생한다. 제1 피드백 증폭부(32)는 증폭부(30)의 입력노드와 연결되고 입력전류를 증폭하여 증폭부(30)에 음의 피드백한다. 제2 피드백 증폭부(34)는 레귤레이티드 캐스코드 회로의 입력저항을 감소시키기 위하여 제1 피드백 증폭부(32)의 출력을 입력받아 증폭하고 다시 레귤레이티드 캐스코드 회로의 입력노드에 양의 피드백한다. 그리고, 인덕터 L1(40)가 증폭부(30)의 입력노드와 제1 피드백 증폭부(32)의 입력노드 사이에 직렬로 연결된다.
세부적으로, 레귤레이티드 캐스코드 회로의 증폭부(30)는, 제1 전류원(300), 제1 접지 전압원(301), 제1 저항 RD(302), 전류원 제공 트랜지스터 Mcs(303) 및 제1 NMOS 트랜지스터 MN1(304)을 포함한다. 전류원 제공 트랜지스터 Mcs(303)는 제1 접지 전압원(301)과 입력노드 V1 사이에 연결되고, 게이트에 DC 전압이 인가된다. 제1 NMOS 트랜지스터 MN1(304)은 입력노드 V1과 제1 저항 RD(302) 사이에 연결되고, 게이트가 제1 피드백 증폭부(32)의 출력과 연결된다. 제1 저항 RD(302)는 제1 NMOS 트랜지스터 MN1(304)과 제1 전류원(300) 사이에 연결된다. 전류원 제공 트랜지스터 Mcs(303)는 입력전류의 크기에 관계없이 증폭부(30)에 일정한 전류를 제공할 수 있도록 DC 전압이 인가되고 장 채널일 수 있다.
제1 피드백 증폭부(32)는, 제2 전류원(320), 제2 접지 전압원(321), 제2 저항 RB1(322) 및 제2 NMOS 트랜지스터 MB1(323)을 포함한다. 제2 NMOS 트랜지스터 MB1(323)은 증폭부(30)의 제1 NMOS 트랜지스터 MN1(304)과 제2 저항 RB1(322) 사이에 형성되는 노드 V2 및 제2 접지 전압원(321) 사이에 형성되고, 게이트가 증폭부(30)의 입력노드 V1과 연결된다. 제2 저항 RB1(322)은 증폭부(30)의 제1 NMOS 트랜지스터 MN1(304)과 제2 NMOS 트랜지스터 MB1(323) 사이에 형성되는 노드 V2 및 제2 전류원(320) 사이에 형성된다.
제2 피드백 증폭부(34)는 제3 전류원(340), 제3 접지 전압원(341), 제3 저항 RB2(342), 제3 NMOS 트랜지스터 MB2(343), PMOS 트랜지스터 MP1(344) 및 제4 전류원(345)을 포함한다.
제3 NMOS 트랜지스터 MB2(343)는 PMOS 트랜지스터 MP1(344)와 제3 저항 RB2(342) 사이에 형성되는 노드 V3 및 제3 접지 전압원(341) 사이에 형성되고, 게이트가 제1 피드백 증폭부(32)의 출력과 연결된다. 제3 저항 RB2(342)는 제3 NMOS 트랜지스터 MB2(343)와 PMOS 트랜지스터 MP1(344) 사이에 형성되는 노드 V3 및 제3 전류원(340) 사이에 형성된다. PMOS 트랜지스터 MP1(344)은 증폭부(30)의 입력노드와 제4 전류원(345) 사이에 형성되고, 게이트가 제3 NMOS 트랜지스터 MB2(343)의 출력과 연결된다.
그리고, 인덕터 L1(40)은 레귤레이티드 캐스코드 회로의 입력저항을 감소시키기 위하여 증폭부(30)의 입력노드와 제1 피드백 증폭부(32)의 입력노드 사이에 직렬로 연결된다.
이 경우, 도 3a와 도 4a를 참조로 전술한 것처럼 대역폭을 결정하는 입력 임피던스를 감쇄시키기 위하여, 병렬 네거티브 피드백 회로를 통한 입력저항 값 상쇄와, 추가된 인덕터를 통한 입력 커패시턴스 상쇄를 모두 제공하게 된다.
세부적으로, 제3 실시 예에 따른 구조는, 비록 일반 RGC 구조에 비하여 약간의 전력소모가 병렬 네거티브 피드백 루프를 구동하기 위해 추가적으로 발생하지만, 일반 RGC 구조의 입력 저항 값을 작게 하여 손쉽게 대역폭을 확장할 수 있는 장점을 가진다. 또한 인덕터를 사용하여 일반 RGC 구조보다 추가 면적 소모가 발생하지만, 일반 RGC 구조의 입력 커패시턴스를 작게 하여 손쉽게 대역폭을 확장할 수 있는 장점을 가진다.
도 5a의 제3 실시 예에 따르면, 광 수신 증폭기인 TIA의 입력노드가 광 시스템 전체의 대역폭을 좌지우지하는 병목 현상(bottle-neck)을 차단할 수 있다. 나아가, 전류원을 제공하는 트랜지스터 Mcs에 의해 전류 값이 고정되고 각 바이어스 점이 RGC에 의해 안정화되기 때문에 회로 전체적으로 안정된 동작 특성을 갖는다. 또한 각 단(stage)에 구성이 단순하여 voltage headroom을 크게 차지하지 않아 저전압 동작도 가능하다.
도 5b는 제3 실시 예에 따른 구조의 주파수 특성을 시뮬레이션한 결과를 도시한 참조도이다.
도 5b를 참조하면, 제3 실시 예에 따른 구조는 비록 일반 RGC 구조에 비해 변환이득은 약간 감소하지만, 대역폭은 확실히 확장되는 것을 확인할 수 있다.
이제까지 본 발명에 대하여 그 실시 예들을 중심으로 살펴보았다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시 예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
30 : 증폭부 32 : 제1 피드백 증폭부
34 : 제2 피드백 증폭부 40 : 인덕터

Claims (18)

  1. 입력전류를 증폭하여 출력전압을 발생하는 증폭부와, 상기 증폭부의 입력노드와 연결되고 입력전류를 증폭하여 상기 증폭부에 음의 피드백을 수행하는 제1 피드백 증폭부를 포함하는 레귤레이티드 캐스코드 회로; 및
    상기 레귤레이티드 캐스코드 회로의 입력저항을 감소시키기 위하여 상기 제1 피드백 증폭부의 출력을 입력받아 증폭하고 다시 상기 레귤레이티드 캐스코드 회로의 입력노드에 양의 피드백을 수행하는 제2 피드백 증폭부;
    를 포함하는 것을 특징으로 하는 트랜스임피던스 전치 증폭기.
  2. 제 1 항에 있어서, 상기 레귤레이티드 캐스코드 회로의 증폭부는,
    제1 접지 전압원과 입력노드 사이에 연결되고, 게이트에 DC 전압이 인가되는 전류원 제공 트랜지스터;
    상기 입력노드와 제1 저항 사이에 연결되고, 게이트가 상기 제1 피드백 증폭부의 출력과 연결되는 제1 NMOS 트랜지스터; 및
    상기 제1 NMOS 트랜지스터와 제1 공급 전압원 사이에 형성되는 제1 저항;
    을 포함하는 것을 특징으로 하는 트랜스임피던스 전치 증폭기.
  3. 제 2 항에 있어서, 상기 제1 피드백 증폭부는,
    상기 증폭부의 제1 NMOS 트랜지스터와 제2 저항 사이에 형성되는 노드 및 제2 접지 전압원 사이에 형성되고, 게이트가 상기 증폭부의 입력노드와 연결되는 제2 NMOS 트랜지스터; 및
    상기 증폭부의 제1 NMOS 트랜지스터와 상기 제2 NMOS 트랜지스터 사이에 형성되는 노드 및 제2 공급 전압원 사이에 형성되는 제2 저항;
    을 포함하는 것을 특징으로 하는 트랜스임피던스 전치 증폭기.
  4. 제 3 항에 있어서,
    상기 제1 피드백 증폭부의 제2 NMOS 트랜지스터 및 제2 저항의 결합은 증폭이득 A를 갖는 음의 증폭기와 등가인 것을 특징으로 하는 트랜스임피던스 전치 증폭기.
  5. 제 1 항에 있어서, 상기 제2 피드백 증폭부는,
    PMOS 트랜지스터와 제3 저항 사이에 형성되는 노드 및 제3 접지 전압원 사이에 형성되고, 게이트가 상기 제1 피드백 증폭부의 출력과 연결되는 제3 NMOS 트랜지스터;
    상기 제3 NMOS 트랜지스터와 상기 PMOS 트랜지스터 사이에 형성되는 노드 및 제3 공급 전압원 사이에 형성되는 제3 저항; 및
    상기 증폭부의 입력노드와 제4 공급 전압원 사이에 형성되고, 게이트가 상기 제3 NMOS 트랜지스터의 출력과 연결되는 PMOS 트랜지스터;
    를 포함하는 것을 특징으로 하는 트랜스임피던스 전치 증폭기.
  6. 제 5 항에 있어서,
    상기 제2 피드백 증폭부의 제3 NMOS 트랜지스터, 제3 저항 및 PMOS 트랜지스터의 결합은 증폭이득 A1을 갖는 양의 증폭기와 등가인 것을 특징으로 하는 트랜스임피던스 전치 증폭기.
  7. 제 1 항에 있어서,
    상기 제1 피드백 증폭부와 상기 제2 피드백 증폭부의 결합은 증폭이득 A2를 갖는 음의 증폭기와 등가인 것을 특징으로 하는 트랜스임피던스 전치 증폭기.
  8. 제 2 항에 있어서, 상기 전류원 제공 트랜지스터는,
    입력전류의 크기에 관계없이 상기 증폭부에 일정한 전류를 제공할 수 있도록 DC 전압이 인가되고 장 채널인 것을 특징으로 하는 트랜스임피던스 전치 증폭기.
  9. 제 1 항에 있어서, 상기 트랜스임피던스 전치 증폭기는,
    광신호를 검출하여 이를 전류신호로 변환한 후 상기 증폭부에 입력전류를 제공하는 광 검출기를 더 포함하는 것을 특징으로 하는 트랜스임피던스 전치 증폭기.
  10. 입력전류를 증폭하여 출력전압을 발생하는 증폭부와, 상기 증폭부의 입력노드와 연결되고 입력전류를 증폭하여 상기 증폭부에 음의 피드백을 수행하는 제1 피드백 증폭부를 포함하는 레귤레이티드 캐스코드 회로; 및
    상기 제1 피드백 증폭부의 NMOS 트랜지스터에 의해 증가한 커패시턴스 값을 감소시키기 위하여 상기 증폭부의 입력노드와 상기 제1 피드백 증폭부의 입력노드 사이에 직렬로 연결되는 인덕터;
    를 포함하는 것을 특징으로 하는 트랜스임피던스 전치 증폭기.
  11. 제 10 항에 있어서, 상기 레귤레이티드 캐스코드 회로의 증폭부는,
    제1 접지 전압원과 입력노드 사이에 연결되고, 게이트에 DC 전압이 인가되는 전류원 제공 트랜지스터;
    상기 입력노드와 제1 저항 사이에 연결되고, 게이트가 상기 제1 피드백 증폭부의 출력과 연결되는 제1 NMOS 트랜지스터; 및
    상기 제1 NMOS 트랜지스터와 제1 공급 전압원 사이에 연결되는 제1 저항;
    을 포함하는 것을 특징으로 하는 트랜스임피던스 전치 증폭기.
  12. 제 11 항에 있어서, 상기 제1 피드백 증폭부는,
    상기 증폭부의 제1 NMOS 트랜지스터와 제2 저항 사이에 형성되는 노드 및 제2 접지 전압원 사이에 형성되고, 게이트가 상기 증폭부의 입력노드와 연결되는 제2 NMOS 트랜지스터; 및
    상기 증폭부의 제1 NMOS 트랜지스터와 상기 제2 NMOS 트랜지스터 사이에 형성되는 노드 및 제2 공급 전압원 사이에 형성되는 제2 저항;
    을 포함하는 것을 특징으로 하는 트랜스임피던스 전치 증폭기.
  13. 제 11 항에 있어서, 상기 전류원 제공 트랜지스터는,
    입력전류의 크기에 관계없이 상기 증폭부에 일정한 전류를 제공할 수 있도록 DC 전압이 인가되고 장 채널인 것을 특징으로 하는 트랜스임피던스 전치 증폭기.
  14. 제 10 항에 있어서, 상기 트랜스임피던스 전치 증폭기는
    광신호를 검출하여 이를 전류신호로 변환한 후 상기 증폭부에 입력전류를 제공하는 광 검출기;
    를 더 포함하는 것을 특징으로 하는 트랜스임피던스 전치 증폭기.
  15. 입력전류를 증폭하여 출력전압을 발생하는 증폭부와, 상기 증폭부의 입력노드와 연결되고 입력전류를 증폭하여 상기 증폭부에 음의 피드백을 수행하는 제1 피드백 증폭부를 포함하는 레귤레이티드 캐스코드 회로;
    상기 레귤레이티드 캐스코드 회로의 입력저항을 감소시키기 위하여 상기 제1 피드백 증폭부의 출력을 입력받아 증폭하고 다시 상기 레귤레이티드 캐스코드 회로의 입력노드에 양의 피드백을 수행하는 제2 피드백 증폭부; 및
    상기 레귤레이티드 캐스코드 회로의 입력저항을 감소시키기 위하여 상기 증폭부의 입력노드와 상기 제1 피드백 증폭부의 입력노드 사이에 직렬로 연결되는 인덕터;
    를 포함하는 것을 특징으로 하는 트랜스임피던스 전치 증폭기.
  16. 제 15 항에 있어서, 상기 레귤레이티드 캐스코드 회로의 증폭부는,
    제1 접지 전압원과 입력노드 사이에 연결되고, 게이트에 DC 전압이 인가되는 전류원 제공 트랜지스터;
    상기 입력노드와 제1 저항 사이에 연결되고, 게이트가 상기 제1 피드백 증폭부의 출력과 연결되는 제1 NMOS 트랜지스터; 및
    상기 제1 NMOS 트랜지스터와 제1 공급 전압원 사이에 연결되는 제1 저항;
    을 포함하는 것을 특징으로 하는 트랜스임피던스 전치 증폭기.
  17. 제 16 항에 있어서, 상기 제1 피드백 증폭부는,
    상기 증폭부의 제1 NMOS 트랜지스터와 제2 저항 사이에 형성되는 노드 및 제2 접지 전압원 사이에 형성되고, 게이트가 상기 증폭부의 입력노드와 연결되는 제2 NMOS 트랜지스터; 및
    상기 증폭부의 제1 NMOS 트랜지스터와 상기 제2 NMOS 트랜지스터 사이에 형성되는 노드 및 제2 공급 전압원 사이에 형성되는 제2 저항;
    을 포함하는 것을 특징으로 하는 트랜스임피던스 전치 증폭기.
  18. 제 15 항에 있어서, 상기 제2 피드백 증폭부는,
    PMOS 트랜지스터와 제3 저항 사이에 형성되는 노드 및 제3 접지 전압원 사이에 형성되고, 게이트가 상기 제1 피드백 증폭부의 출력과 연결되는 제3 NMOS 트랜지스터;
    상기 제3 NMOS 트랜지스터와 상기 PMOS 트랜지스터 사이에 형성되는 노드 및 제3 공급 전압원 사이에 형성되는 제3 저항; 및
    상기 증폭부의 입력노드와 제4 공급 전압원 사이에 형성되고, 게이트가 상기 제3 NMOS 트랜지스터의 출력과 연결되는 PMOS 트랜지스터;
    를 포함하는 것을 특징으로 하는 트랜스임피던스 전치 증폭기.
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