JP2005124173A - Ａｂ級レールトゥレール演算増幅器 - Google Patents

Abstract

【課題】 出力ステージのバイアス電流を外部から印加されるバイアス制御信号によって制御することができるＡＢ級レールトゥレール演算増幅器を提供する。
【解決手段】 正の供給電圧レールと負の供給電圧レールで動作されるＡＢ級レールトゥレール演算増幅器は、少ない消耗電力が要求され、共通モード入力電圧による出力ステージでバイアス電流変化量が少ないべきである。このために、外部から印加されるバイアス制御信号を受信して、限定された電圧レベルに出力ステージのバイアス電圧を制御し、これによって出力ステージのバイアス電流を制御する。又、ＡＢ級レールトゥレール演算増幅器の高周波特性を改善し、高周波で前記演算増幅器の安定度を向上させるために、ＡＢ級レールトゥレール演算増幅器は周波数補償回路を具備する。
【選択図】 図１

Description

本発明は、演算増幅器（ＯＰ ａｍｐ、ｏｐｅｒａｔｉｏｎａｌ ａｍｐｌｉｆｉｅｒ）に関し、より詳細には、正の供給電圧レールと負の供給電圧レールとの間で動作を行うＡＢ級レールトゥレール（ｒａｉｌ−ｔｏ−ｒａｉｌ）演算増幅器に関するものである。

通常、演算増幅器は２個の入力端子を有し、１個又は２個の出力端子を有する電圧増幅器である。２個の入力端子に入力される入力電圧の差は、演算増幅器により増幅され電圧の形態として出力される。この際、入力電圧の差が０である共通モード電圧が入力される場合には出力信号は現われず、入力電圧の差が０ではない差動モード電圧が入力される場合には、出力信号は演算増幅器が有する電圧利得に応じて増幅された出力電圧として現われる。

理想的な演算増幅器は無限大の電圧利得を有し、無限大の入力インピーダンスを有する。又、理想的な演算増幅器は、０の出力インピーダンスを有する。しかし、実際トランジスタ素子で構成された演算増幅器は、理想的な場合とは差がある。即ち、演算増幅器の回路構成に応じて一定の電圧利得を有し、有限な入力インピーダンスと０より大きい出力インピーダンスを有する。

たとえ実際の演算増幅器の用途に応じてその目標は異なっても、通常の演算増幅器に要求される大略の特性は次のようである。

第一に、高い電圧利得を有するべきである。即ち、少ない入力電圧差でも動作して大きい出力電圧を得られるべきである。又、入力信号の周波数変化に関係なく一定の電圧利得を維持すべきである。高い電圧利得は、演算増幅器を負帰還回路で構成して一定の利得を有する電子回路で構成する時、より正確な利得を有する回路を構成することができる。又、演算増幅器の周波数特性は、高い周波数でも高い電圧利得を維持することを要求する。

通常、増幅器は周波数が高いほど、電圧利得が劣化する特性を有する。これは、周波数領域での回路解釈によると、電圧利得の表現式は一つ以上の極（ｐｏｌｅ）を有することを意味する。増幅器が、高い周波数でも高い電圧利得を有するためには、電圧利得式での支配極（ｄｏｍｉｎａｎｔ ｐｏｌｅ）、即ち、３ＤＢ周波数が高くなければならないことを意味する。

第二に、高い入力インピーダンスを有するべきである。理想的な演算増幅器の場合、入力インピーダンスが無限大になって入力電流が０であるが、通常の場合、入力電流は０にならず、所定の値を有する。このような入力電流の存在は、共通モードでも演算増幅器が動作して電圧利得を有することになる問題点をもたらす。

従って、高い入力インピーダンスを有するために、入力端をＭＯＳ（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのゲートに連結するか、ＢＪＴ（ｂｉｐｏｌａｒ ｊｕｎｃｔｉｏｎ ｔｒａｎｓｉｓｔｏｒ）のベースに連結する。入力端をＭＯＳトランジスタのゲートに連結する方が、高い入力インピーダンスを得るのに有利である。しかし、ゲートでの電荷蓄積効果（ｃｈａｒｇｅ ｓｔｏｒａｇｅ ｅｆｆｅｃｔ）のために、入力信号の周波数が増加すると、電圧利得が低下する短所を有する。

第三に、低い出力インピーダンスを有するべきである。これは、演算増幅器が出力端に連結される任意の回路のインピーダンスに関係なく、一定の出力電圧を発生させなければならないことを意味する。即ち、演算増幅器の出力端に連結される回路をテブナン等価回路で表現する場合、一つの電圧電源と一つのインピーダンスとして示すことができるが、このようなインピーダンスに関係なく、一定の出力電圧を発生するためには、演算増幅器の出力インピーダンスは、０に近い値を有するべきである。

本発明の属する技術分野において、レールトゥレール（ｒａｉｌ−ｔｏ−ｒａｉｌ）入力を有し、レールトゥレール出力ステージを有するＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）演算増幅器の構造は、特許文献１に開示されている。この特許は、ＡＢ級出力ステージに一定の静的バイアス電流を供給するための回路構造を主要特徴としている。即ち、フローティング電流源（ｆｌｏａｔｉｎｇ ｃｕｒｒｅｎｔ ｓｏｕｒｃｅ）が加算回路（ｓｕｍｍｉｎｇ ｃｉｒｃｕｉｔ）に連結され電流を加算回路に供給することにより、ＡＢ級出力ステージ内の出力トランジスタに一定の静的バイアス電流を供給することである。
米国登録特許第５,３１１,１４５号

しかし、このようなフローティング電流源を具備するためには、多数のトランジスタが用いられるので、半導体製造工程により製作される演算増幅器の面積を増加させる原因になる。又、信号が伝送される経路に多数のトランジスタが存在するので、周辺トランジスタ及び配線の影響に応じて、多数の極（ｐｏｌｅ）が存在する。前述したように、多数の極は演算増幅器の周波数特性を低下させる原因になる。

又、前記特許は、２個のバイアス制御トランジスタＱ_Ｄ１、Ｑ_Ｄ２を互いに並列結合し、それぞれのバイアス制御トランジスタのゲート端子には、ダイオード連結された回路の出力電圧が印加される。このような構造は、外部信号の制御に応じて動作せず、演算増幅器の製造工程により決定される多数の定数によって出力ステージのゲート電圧が決定されるので、出力ステージの静的バイアス電流値が半導体製造工程によって変わるという短所がある。

又、信号が伝達される経路周辺に位置した多数のトランジスタ及び配線に応じて低下する周波数特性及び位相特性の改善については開示されていない。

本発明の第１目的は、前記のような問題点を解決して、外部制御信号によって出力端の静的バイアス電流を制御できるＡＢ級レールトゥレール演算増幅器を提供することにある。

又、本発明の第２目的は、信号の伝達経路付近に位置する多数のトランジスタ及び配線の影響に応じて低下する位相特性を改善するためのＡＢ級レールトゥレール演算増幅器を提供することにある。

前記第１目的を達成するために本発明は、正の供給電圧レール、負の供給電圧レール、第１電流源を通じて前記負の供給電圧レールに連結された第１差動増幅器、及び第２電流源を通じて前記正の供給電圧レールに連結された第２差動増幅器を有する差動入力ステージ、前記正の供給電圧レールと前記負の供給電圧レールとの間に連結され差動入力ステージの出力信号が入力される電流ミラー、第３電流源、及び第４電流源を有する電流加算回路、前記正の供給電圧レールと前記負の供給電圧レールとの間に連結され、前記電流加算回路の出力端に連結され差動増幅信号を出力するための出力ステージ、前記電流ミラーと第４電流源との間に連結され、前記電流加算回路の出力端及び前記出力ステージの入力端に連結され、外部バイアス制御信号を受信して前記出力ステージの入力信号のバイアス電圧を制御し、前記出力ステージのバイアス電流を制御するためのバイアス制御回路、を含むことを特徴とするＡＢ級レールトゥレール演算増幅器を提供する。

又、前記第２目的を達成するために本発明は、正の供給電圧レール、負の供給電圧レール、第１電流源を通じて前記負の供給電圧レールに連結された第１差動増幅器、及び第２電流源を通じて前記正の供給電圧レールに連結された第２差動増幅器を有する差動入力ステージ、前記正の供給電圧レールと前記負の供給電圧レールとの間に連結され、差動入力ステージの出力信号が入力される電流ミラー、第３電流源、及び第４電流源を有する電流加算回路、前記正の供給電圧レールと前記負の供給電圧レールとの間に連結され、前記電流加算回路の出力端に連結され、差動増幅信号を出力するための出力ステージ、前記電流ミラーと前記第４電流源との間に連結され、前記電流加算回路の出力端及び前記出力ステージの入力端に連結され、外部バイアス制御信号を受信して前記出力ステージの入力信号のバイアス電圧を制御し、前記出力ステージのバイアス電流を制御するためのバイアス制御回路、及び前記入力ステージの出力端と前記出力ステージの出力端との間に連結され、出力信号の周波数を補償するための周波数補償回路、を含むことを特徴とするＡＢ級レールトゥレール演算増幅器を提供する。

以下、本発明による好ましい実施形態を添付された図面を参照して詳細に説明する。

（第１実施形態）
図１は、本発明の第１実施形態によるＡＢ級レールトゥレール演算増幅器の回路図である。

図１を参照すると、ＡＢ級レールトゥレール演算増幅器は、差動入力ステージ、電流加算回路、バイアス制御回路、及び出力ステージで構成される。

差動入力ステージは、２個の差動増幅器及び差動増幅器の共通ノードに連結された電流源で構成される。

第１差動増幅器は、ＮＭＯＳトランジスタＱＮ１、ＱＮ２で構成され、このトランジスタは整合され、ソース結合された構造を有する。前記各トランジスタのソースは、導電性ラインを通じて第１共通ノードに連結され、第１共通ノードと負の供給電圧レールＶｓｓとの間には第１電流源が連結される。第１電流源は、ＮＭＯＳトランジスタＱＣ１で構成され、第１差動増幅器のバイアス電流をシンク（ｓｉｎｋ）してトランジスタＱＮ１、ＱＮ２に一定なバイアス電流が供給されるようにする。このような第１差動増幅器に供給されるバイアス電流量は、トランジスタＱＣ１のゲート端子でのバイアス制御電圧ＶＳ１により調節される。

差動入力ステージの第２差動増幅器は、ＰＭＯＳトランジスタＱＰ１、ＱＰ２で構成され、このトランジスタは整合され、ソース結合された構造を有する。前記各トランジスタのソースは、導電性ラインを通じて第２共通ノードに連結され、第２共通ノードと正の供給電圧レールＶｄｄとの間には第２電流源が連結される。第２電流源は、ＰＭＯＳトランジスタＱＣ２で構成され、第２差動増幅器のバイアス電流を供給してトランジスタＱＰ１、ＱＰ２に一定のバイアス電流が供給されるようにする。このような第２差動増幅器に供給されるバイアス電流量は、トランジスタＱＣ２のゲート端子でのバイアス制御電圧ＶＳ２により調節される。

好ましくは、第１差動増幅器に供給されるバイアス電流と第２差動増幅器に供給されるバイアス電流は、同じ値を有するようにバイアス制御電圧をトランジスタＱＣ１、ＱＣ２のゲート端子に加える。

又、第１差動増幅器のトランジスタＱＮ１及び第２差動増幅器のトランジスタＱＰ１のゲートは、正の入力端子ＰＯＳに共通に連結され、第１差動増幅器のトランジスタＱＮ２及び第２差動増幅器のトランジスタＱＰ２のゲートは、負の入力端子ＮＥＧに共通に連結される。

前記第１差動増幅器の出力端は、トランジスタＱＮ１、ＱＮ２のドレインになり、特に差動モードでの動作時、小信号出力端はトランジスタＱＮ１のドレインになる。又、第２差動増幅器の出力端は、トランジスタＱＰ１、ＱＰ２のドレインになり、特に差動モードでの動作時、小信号出力端はトランジスタＱＰ１のドレインになる。

このような入力ステージは、本発明による演算増幅器がレールトゥレール動作を行うようにする。即ち、入力ステージでの入力共通モード電圧範囲は、負の供給電圧レールＶｓｓから正の供給電圧レールＶｄｄまでの全ての領域である。

電流加算回路は、多数のトランジスタで構成された電流ミラー及び少なくとも一つの電流源を含む。電流ミラーは、正の供給電圧レールＶｄｄとバイアス制御回路との間に連結される。又、少なくとも一つの電流源は、前記バイアス制御回路と負の供給電圧レールＶｓｓとの間に連結される。

電流ミラーは、トランジスタＱＳ１、ＱＳ２、ＱＳ３、ＱＳ４で構成され、これらトランジスタはＰＭＯＳトランジスタである。トランジスタＱＳ１のゲートは、トランジスタＱＳ２のゲートと共通連結され、トランジスタＱＳ３のドレインに連結される。又、トランジスタＱＳ１、ＱＳ２のソースは、正の供給電圧レールＶｄｄに連結される。トランジスタＱＳ１のドレインは、導電性ラインを通じて第１差動増幅器のトランジスタＱＮ２のドレインに連結され、かつトランジスタＱＳ３のソースに連結される。

トランジスタＱＳ２のゲートは、トランジスタＱＳ１のゲートと共通連結され、かつトランジスタＱＳ３のドレインに連結される。又、トランジスタＱＳ２のドレインは、導電性ラインを通じて第１差動増幅器のトランジスタＱＮ１のドレイン、並びにトランジスタＱＳ４のソース及びトランジスタＱＢ４のソースに連結される。

トランジスタＱＳ３、ＱＳ４のゲートは互いに共通連結され、バイアス制御回路のトランジスタＱＢ４のゲートと共通連結され、外部から第２バイアス電圧ＶＢ２の供給を受ける。

トランジスタＱＳ３のソースは、トランジスタＱＳ１のドレイン及び第１差動増幅器のトランジスタＱＮ２のドレインに連結される。又、トランジスタＱＳ３のドレインは、トランジスタＱＳ１及びＱＳ２のゲートに連結され、かつトランジスタＱＳ６のドレインに連結される。特に、トランジスタＱＳ１、ＱＳ３により形成される負帰還回路は、第１差動増幅器のトランジスタＱＮ２により増幅された小信号電圧を制御する役割を果たす。

トランジスタＱＳ４のソースは、トランジスタＱＳ２のドレイン及び第１差動増幅器のトランジスタＱＮ１のドレインに連結される。又、トランジスタＱＳ４のドレインは、バイアス制御回路のトランジスタＱＢ１のドレイン及び出力ステージのトランジスタＱ０１のゲートに連結される。前記トランジスタＱＳ４は、第１差動増幅器のトランジスタＱＮ１とフォールドカスコード（ｆｏｌｄｅｄ−ｃａｓｃｏｄｅ）連結され、小信号の主要伝達経路になる。

又、電流加算回路は、少なくとも一つの電流源を含む。好ましくは、２個の電流源を有する。

第３電流源はトランジスタＱＳ７で構成され、ゲート端子にバイアス制御電圧ＶＳ１が印加される。トランジスタＱＳ７のソースは、負の供給電圧レールＶｓｓに連結され、ドレインはトランジスタＱＳ６のソース及び第２差動増幅器のトランジスタＱＰ２のドレインに連結される。

第４電流源はトランジスタＱＳ８で構成され、ゲート端子はトランジスタＱＣ１、ＱＳ７のゲートに共通連結され、バイアス制御電圧ＶＳ１が印加される。トランジスタＱＳ８のソースは、負の供給電圧レールＶｓｓに連結され、ドレインはトランジスタＱＳ５のソース、並びに第２差動増幅器のトランジスタＱＰ１のドレイン及びバイアス制御回路のトランジスタＱＢ２のソースに連結される。

第３電流源に連結されたトランジスタＱＳ６のソースは、トランジスタＱＳ７のドレイン及び第２差動増幅器のトランジスタＱＰ２のドレインに連結される。又、トランジスタＱＳ６のドレインは、トランジスタＱＳ３のドレイン及びトランジスタＱＳ１、ＱＳ２のゲートに連結される。トランジスタＱＳ６のゲートは、トランジスタＱＢ２、ＱＳ５のゲートに共通連結され、ゲート端子には第１バイアス電圧ＶＢ１が印加される。

特に、トランジスタＱＳ３、ＱＳ６で構成された経路では、電流の加算が発生する。即ち、負の入力端子ＮＥＧに小信号電圧が加わると、トランジスタＱＮ２で発生した小信号電流は、トランジスタＱＮ２からトランジスタＱＳ３に流れ、トランジスタＱＰ２で発生した小信号電流は、トランジスタＱＰ２からトランジスタＱＳ６に流れる。従って、トランジスタＱＳ３、ＱＳ６で構成された経路上で小信号電流は加算される。仮に、それぞれのトランジスタのトランスコンダクタンス及び小信号出力抵抗ｒ_０が同じであると、加算された小信号電流値は、トランジスタＱＳ３のドレイン及びトランジスタＱＳ６のドレインで０になる。

トランジスタＱＳ５のソースは、トランジスタＱＳ８のドレイン、並びに第２差動増幅器のトランジスタＱＰ１のドレイン及びバイアス制御回路のトランジスタＱＢ２のソースに連結される。又、トランジスタＱＳ５のドレインは、バイアス制御回路のトランジスタＱＢ３のドレイン及び出力ステージのトランジスタＱ０２のゲートに連結される。前記トランジスタＱＳ５は、第２差動増幅器のトランジスタＱＰ１とフォールドカスコード連結され小信号の主要伝達経路になる。

バイアス制御回路は、トランジスタＱＳ４と第４電流源であるトランジスタＱＳ８との間に連結される第１バイアス制御部、及び電流ミラーのトランジスタＱＳ２とトランジスタＱＳ５との間に連結される第２バイアス制御部を有する。

第１バイアス制御部は、２個のトランジスタＱＢ１、ＱＢ２を有する。

トランジスタＱＢ１のゲートには第１制御電圧ＶＣ１が印加され、ソースにはトランジスタＱＢ２のドレインが連結される。又、ドレインはトランジスタＱＳ４のドレイン及び出力ステージのトランジスタＱ０１のゲートに連結される。

トランジスタＱＢ２のゲートには第１バイアス電圧ＶＢ１が印加され、ソースはトランジスタＱＳ８のドレイン及びトランジスタＱＰ１のドレインに連結される。又、トランジスタＱＢ２のドレインは、トランジスタＱＢ１のソースに連結される。

トランジスタＱＳ４、ＱＢ１、及びＱＢ２で構成された経路を通じて出力ステージのトランジスタＱ０１のゲートのバイアス電圧は、所定のレベルを有する。出力トランジスタＱ０１のゲート電圧は、第２バイアス電圧ＶＢ２及び第１制御電圧ＶＣ１により決定される。

第２バイアス制御回路は、２個のトランジスタＱＢ３、ＱＢ４を有する。

トランジスタＱＢ３のゲートには第２制御電圧ＶＣ２が印加され、ソースにはトランジスタＱＢ４のドレインが連結される。又、ドレインは、トランジスタＱＳ５のドレイン及び出力ステージのトランジスタＱ０２のゲートに連結される。

トランジスタＱＢ４のゲートには、第２バイアス電圧ＶＢ２が印加され、ソースはトランジスタＱＳ２のドレイン、並びにトランジスタＱＳ４のソース及びトランジスタＱＮ１のドレインに連結される。又、トランジスタＱＢ４のドレインは、トランジスタＱＢ３のソースに連結される。

トランジスタＱＳ５、ＱＢ３、及びＱＢ４で構成された経路を通じて出力ステージのトランジスタＱ０２のゲートのバイアス電圧は、所定のレベルを有する。出力トランジスタＱ０２のゲート電圧は、第１バイアス電圧ＶＢ１及び第２制御電圧ＶＣ２により決定される。

出力ステージは、２個の出力トランジスタＱ０１、Ｑ０２で構成される。

トランジスタＱ０１のソースは、正の供給電圧レールＶｄｄに連結され、ドレインは、トランジスタＱ０２のドレイン及び演算増幅器の出力端子であるＶＯＵＴに連結される。又、トランジスタＱ０１のゲートは、電流加算回路のトランジスタＱＳ４のドレイン及び第１バイアス制御部のトランジスタＱＢ１のドレインに連結される。

トランジスタＱ０２のソースは、負の供給電圧レールＶｓｓに連結され、ドレインは、トランジスタＱ０１のドレイン及び演算増幅器の出力端子であるＶＯＵＴに連結される。又、トランジスタＱ０２のゲートは、電流加算回路のトランジスタＱＳ５のドレイン及び第２バイアス制御部のトランジスタＱＢ３のドレインに連結される。

このようなトランジスタＱ０１、Ｑ０２は共通ソース構造を有し、それぞれのゲートに印加されるバイアス電圧によってバイアス電流が決定され、演算増幅器がＡＢ級レールトゥレール動作を行うようにする。

図２は、本実施形態によって入力ステージのＡＢ級レールトゥレール動作を説明するための回路図である。図２の構成要素は、図１で説明した構成要素の一部分であり、特に、入力ステージ及び電流ミラーの一部トランジスタ及び多数の電流源を含んでいる。

図２を参照すると、第１電流源であるトランジスタＱＣ１を通じて負の供給電圧レールＶｓｓに連結された第１差動増幅器、及び第２電流源であるトランジスタＱＣ２を通じて正の供給電圧レールＶｄｄに連結された第２差動増幅器が図示される。第１差動増幅器は、ソースが結合されたトランジスタＱＮ１、ＱＮ２で構成され、トランジスタＱＮ１、ＱＮ２は、差動対をなす。第２差動増幅器は、ソースが結合されたトランジスタＱＰ１、ＱＰ２で構成され、トランジスタＱＰ１、ＱＰ２は、差動対をなす。

好ましくは、第１差動増幅器はＮＭＯＳトランジスタで構成され、第２差動増幅器はＰＭＯＳトランジスタで構成される。又、第１差動増幅器の２個のトランジスタＱＮ１、ＱＮ２は整合され、第２差動増幅器の２個のトランジスタＱＰ１、ＱＰ２も整合されることが好ましい。従って、トランジスタＱＮ１、ＱＮ２のしきい値電圧は同じであり、トランジスタＱＰ１、ＱＰ２のしきい値電圧は同じである。

又、トランジスタＱＰ１のゲート及びトランジスタＱＮ１のゲートは、正の入力端子ＰＯＳに共通連結され、トランジスタＱＰ２のゲート及びトランジスタＱＮ２のゲートは、負の入力端子ＮＥＧに共通連結される。

演算増幅器が動作するために、演算増幅器を構成する全てのトランジスタは、飽和領域で動作しなければならない。従って、前記入力ステージの全てのトランジスタは、飽和領域で動作すると仮定する。又、トランジスタの本体効果（ｂｏｄｙ ｅｆｆｅｃｔ）は無視し、入力ステージの動作領域を説明する。

まず、第１差動増幅器の入力電圧範囲は、最小値Ｖｉｍｉｎ１と最大値Ｖｉｍａｘ１との間である。第１差動増幅器の入力電圧の最小値Ｖｉｍｉｎ１は、数１及び数２で表現される。

［数１］
Ｖｉｍｉｎ１＝Ｖｓｓ＋△ｃ１＋Ｖｇｓｎ
Ｖｓｓは、負の供給電圧レールの値であり、△ｃ１は、トランジスタＱＣ１の｜Ｖｄｓａｔ｜である。又、Ｖｇｓｎは、トランジスタＱＮ１、ＱＮ２のゲートとソースとの間の電圧差である。
ところが、Ｖｇｓｎ＝△ｎ＋Ｖｔｎなので（Ｖｔｎ＝トランジスタＱＮ１及びＱＮ２のしきい値電圧、△ｎ＝トランジスタＱＮ１及びＱＮ２の｜Ｖｄｓａｔ｜）、

［数２］
Ｖｉｍｉｎ１＝Ｖｓｓ＋△ｃ１＋△ｎ＋Ｖｔｎ
になる。

第１差動増幅器の入力電圧の最大値Ｖｉｍａｘ１は、数３及び数４で表現される。

［数３］
Ｖｉｍａｘ１＝Ｖｄｄ−△ｓ１＋Ｖｇｄｎ
Ｖｄｄは、正の供給電圧レールの値であり、△ｓ１は、電流加算回路のトランジスタＱＳ１、ＱＳ２の｜Ｖｄｓａｔ｜である。前記トランジスタＱＳ１、ＱＳ２が電流ミラーを形成するので、トランジスタＱＳ１及びＱＳ２は整合される。従って、それぞれの｜Ｖｄｓａｔ｜値は同じである。又、Ｖｇｄｎは、第１差動増幅器のトランジスタＱＮ１、ＱＮ２のゲート及びドレイン間の電圧差である。ところが、Ｖｇｄｎの最大値は、トランジスタがピンチ−オフされ始める電圧差であるＶｔｎなので、数３は下記数４で表現される。

［数４］
Ｖｉｍａｘ１＝Ｖｄｄ−△ｓ１＋Ｖｔｎ
通常、Ｖｄｄ−△ｓ１＋ＶｔｎはＶｄｄより大きいので、第１差動増幅器の共通モード入力範囲は、Ｖｓｓ＋△ｃ１＋△ｎ＋ＶｔｎからＶｄｄである。

第２差動増幅器の入力電圧範囲は、最小値Ｖｉｍｉｎ２と最大値Ｖｉｍａｘ２との間である。第２差動増幅器の入力電圧の最小値Ｖｉｍｉｎ２は、数５及び数６で表現される。

［数５］
Ｖｉｍｉｎ２＝Ｖｓｓ＋△ｓ２＋Ｖｇｄｐ
△ｓ２は、相互が整合されたトランジスタＱＳ７、ＱＳ８の｜Ｖｄｓａｔ｜である。又、Ｖｇｄｐは、トランジスタＱＰ１、ＱＰ２のゲートとドレインとの間の電圧差である。ところが、Ｖｇｄｐの最小値は−｜Ｖｔｐ｜なので（Ｖｔｐは、トランジスタＱＰ１及びＱＰ２のしきい値電圧）、数５は下記数６で表現できる。

［数６］
Ｖｉｍｉｎ２＝Ｖｓｓ＋△ｓ２−｜Ｖｔｐ｜

第２差動増幅器の入力電圧の最大値Ｖｉｍａｘ２は、数７及び数８で表現される。

［数７］
Ｖｉｍａｘ２＝Ｖｄｄ−△ｃ２＋Ｖｇｓｐ
△ｃ２は、第２電流源であるトランジスタＱＣ２の｜Ｖｄｓａｔ｜である。又、Ｖｇｓｐは、トランジスタＱＰ１、ＱＰ２のゲートとソースとの間の電圧差である。Ｖｇｓｐは、−△ｐ−｜Ｖｔｐ｜と同じである（△ｐは、トランジスタＱＰ１及びＱＰ２の｜Ｖｄｓａｔ｜）。従って、数７は下記数８で表現される。

［数８］
Ｖｉｍａｘ２＝Ｖｄｄ−△ｃ２−△ｐ−｜Ｖｔｐ｜
通常、Ｖｓｓ＋△ｓ２−｜Ｖｔｐ｜はＶｓｓより低いので、第２差動増幅器の共通モード入力範囲は、ＶｓｓからＶｄｄ−△ｃ２−△ｐ−｜Ｖｔｐ｜である。又、第１差動増幅器と第２差動増幅器が、前述した数式で表現された動作範囲を有するためには、トランジスタＱＣ１のバイアス制御電圧ＶＳ１は、Ｖｓｓ＋Ｖｔｎ＋△ｎであり、トランジスタＱＣ２のバイアス制御電圧ＶＳ２は、Ｖｄｄ−△ｐ−｜Ｖｔｐ｜でなければならない。

前述したように、第１差動増幅器と第２差動増幅器の動作範囲が組み合わされると、前記入力ステージは３種類の動作領域を有することが分かる。

第一に、入力電圧がＶｓｓ〜Ｖｓｓ＋△ｃ１＋△ｎ＋Ｖｔｎ間のレベルで加わる場合である。このとき、第１差動増幅器の２個のトランジスタＱＮ１、ＱＮ２はオフされ、第２差動増幅器はオンされ、飽和領域で動作する。従って、小信号範囲で入力ステージの出力抵抗をＲｏとすると、低周波差動モード電圧利得は、Ｇｍｐ（トランジスタＱＰ１及びＱＰ２のトランスコンダクタンス）とＲｏをかけた値になる。

第二に、入力電圧がＶｓｓ＋△ｃ１＋△ｎ＋Ｖｔｎ〜Ｖｄｄ−△ｃ２−△ｐ−｜Ｖｔｐ｜間のレベルで加わる場合である。このとき、第１差動増幅器及び第２差動増幅器はオンされ、差動増幅器の全てのトランジスタは飽和領域で動作する。従って、小信号範囲でトランジスタＱＮ１及びＱＮ２のトランスコンダクタンスをＧｍｎとすると、低周波差動モード電圧利得は、（Ｇｍｎ＋Ｇｍｐ）Ｒｏになる。

第三に、入力電圧がＶｄｄ−△ｃ２−△ｐ−｜Ｖｔｐ｜〜Ｖｄｄ間のレベルで加わる場合である。このとき、第１差動増幅器はオンされ、トランジスタＱＮ１、ＱＮ２は飽和領域で動作するが、第２差動増幅器はオフされる。従って、小信号範囲で、低周波差動モード電圧利得は、ＧｍｎとＲｏをかけた値になる。

本実施形態における小信号電圧利得は、共通モード電圧値に応じてその値が変わって、電圧利得が非線形的な特性を有する。しかし、演算増幅器を負帰還回路に用いる場合、小信号電圧利得の大きさが全ての共通モード電圧で充分に大きいと、非線形特性は線形特性に変わる。

従って、入力共通モード電圧範囲は、負の供給電圧レベルであるＶｓｓから正の供給電圧レベルであるＶｄｄまで全ての領域で動作することが分かる。

図３は、本実施形態による電流加算回路及びバイアス制御回路の動作を説明するための回路図である。図３の構成要素は、図１で説明した構成要素の一部分であり、特に、電流加算回路、バイアス制御回路、及び出力ステージを含んでいる。

図３を参照すると、電流加算回路の電流ミラーと第４電流源との間にバイアス制御回路が連結され、このバイアス制御回路は、外部バイアス制御信号によって出力ステージのゲートバイアスを制御する。出力ステージのゲートバイアスは、出力ステージの静的バイアス電流を決定するので、外部バイアス制御信号によって出力ステージの静的バイアス電流を決定することができる。

電流ミラーのトランジスタＱＳ１、ＱＳ２は、整合されることが好ましい。又、第３電流源ＱＳ７及び第４電流源ＱＳ８は、整合されることが好ましい。第３電流源ＱＳ７は、電流シンク（ｃｕｒｒｅｎｔ ｓｉｎｋ）の機能を有する。即ち、電流ミラーのトランジスタＱＳ１を通じて、正の供給電圧レールＶｄｄからのバイアス電流がトランジスタＱＳ３及びトランジスタＱＳ６の経路に流れるようにし、第２電流源ＱＣ２及びトランジスタＱＰ２の経路に流れる電流をシンクする機能を行う。又、トランジスタＱＣ１、ＱＳ７、ＱＳ８は、互いに整合されており、ゲート端子は共通連結されるので、第１電流源、第３電流源、及び第４電流源に流れるそれぞれのバイアス電流は互いに同じである。

第４電流源を構成するトランジスタＱＳ８は、バイアス制御回路にバイアス電流をシンクする。即ち、電流ミラーのトランジスタＱＳ２を通じて、正の供給電圧レールＶｄｄから供給されたバイアス電流は、第１バイアス制御部及び第２バイアス制御部に分れて流れ、トランジスタＱＳ８のドレイン端子で結合されトランジスタＱＳ８を通じて負の供給電圧レールＶｓｓに流れる。

好ましくは、トランジスタＱＳ４及びトランジスタＱＢ４は互いに整合される。又、前記トランジスタのゲートは共通連結されるので、第２バイアス電圧ＶＢ２に応じて、それぞれのトランジスタには互いに同じバイアス電流が流れる。

好ましくは、トランジスタＱＳ５及びトランジスタＱＢ２は互いに整合される。又、前記トランジスタのゲートは共通連結されるので、第１バイアス電圧ＶＢ１に応じて、それぞれのトランジスタには互いに同じバイアス電流が流れる。

演算増幅器が動作するために、演算増幅器を構成する全てのトランジスタは、飽和領域で動作しなければならない。従って、前記電流加算回路、バイアス制御回路、及び出力ステージの全てのトランジスタは、飽和領域で動作すると仮定する。又、トランジスタの本体効果は無視し、入力ステージの動作領域を説明する。

まず、出力ステージのトランジスタＱ０１のゲート電圧範囲は、最小値Ｖｏｍｉｎ１と最大値Ｖｏｍａｘ１との間である。トランジスタＱ０１のゲート電圧の最小値Ｖｏｍｉｎ１は、数９及び数１０で表現される。

［数９］
Ｖｏｍｉｎ１＝ＶＣ１−Ｖｇｄｂ１
Ｖｇｄｂ１は、トランジスタＱＢ１のゲートとドレインとの間の電圧差である。ところが、Ｖｇｄｂ１の最大値はＶｔｂ１なので（Ｖｔｂ１は、トランジスタＱＢ１のしきい値電圧）、数９は数１０で表現される。

［数１０］
Ｖｏｍｉｎ１＝ＶＣ１−Ｖｔｂ１

トランジスタＱ０１のゲート電圧の最大値Ｖｏｍａｘ１は、数１１及び数１２で表現される。

［数１１］
Ｖｏｍａｘ１＝ＶＢ２−Ｖｇｄｓ４
Ｖｇｄｓ４は、トランジスタＱＳ４のゲートとドレインとの間の電圧差である。ところが、Ｖｇｄｓ４の最小値は−｜Ｖｔｓ４｜なので（Ｖｔｓ４は、トランジスタＱＳ４のしきい値電圧）、数１１は下記数１２で表現される。

［数１２］
Ｖｏｍａｘ１＝ＶＢ２＋｜Ｖｔｓ４｜
但し、前記第１バイアス制御部のトランジスタは、飽和領域で動作しなければならないので、ＶＣ１は、Ｖｓｓ＋△ｓ８＋△ｂ２＋△ｂ１＋Ｖｔｂ１より大きいべきである。ここで、△ｓ８は、トランジスタＱＳ８の｜Ｖｄｓａｔ｜であり、△ｂ２は、トランジスタＱＢ２の｜Ｖｄｓａｔ｜であり、△ｂ１は、トランジスタＱＢ１の｜Ｖｄｓａｔ｜である。又、ＶＢ２は、Ｖｄｄ−△ｓ２−△ｓ４−｜Ｖｔｓ４｜より低いべきである。ここで、△ｓ２は、トランジスタＱＳ２の｜Ｖｄｓａｔ｜であり、△ｓ４は、トランジスタＱＳ４の｜Ｖｄｓａｔ｜である。

このような条件を満足すると、トランジスタＱ０１のゲート電圧は、ＶＣ１−Ｖｔｂ１とＶＢ２＋｜Ｖｔｓ４｜との間の値になる。

出力ステージのトランジスタＱ０２のゲート電圧範囲は、最小値Ｖｏｍｉｎ２と最大値Ｖｏｍａｘ２との間である。トランジスタＱ０２のゲート電圧の最小値Ｖｏｍｉｎ２は、数１３及び数１４で表現される。

［数１３］
Ｖｏｍｉｎ２＝ＶＢ１−Ｖｇｄｓ５
Ｖｇｄｓ５は、トランジスタＱＳ５のゲートとドレインとの間の電圧差である。ところが、Ｖｇｄｓ５の最大値はＶｔｓ５なので（Ｖｔｓ５は、トランジスタＱＳ５のしきい値電圧）、数１３は、数１４で表現される。

［数１４］
Ｖｏｍｉｎ２＝ＶＢ１−Ｖｔｓ５

トランジスタＱ０２のゲート電圧の最大値Ｖｏｍａｘ２は、数１５及び数１６で表現される。

［数１５］
Ｖｏｍａｘ２＝ＶＣ２−Ｖｇｄｂ３
Ｖｇｄｂ３は、トランジスタＱＢ３のゲートとドレインとの間の電圧差である。ところが、Ｖｇｄｂ３の最小値は−｜Ｖｔｂ３｜なので（Ｖｔｂ３は、トランジスタＱＢ３のしきい値電圧）、数１５は下記数１６で表現される。

［数１６］
Ｖｏｍａｘ２＝ＶＣ２＋｜Ｖｔｂ３｜
但し、前記第２バイアス制御部のトランジスタは、飽和領域で動作しなければならないので、ＶＣ２は、Ｖｄｄ−△ｓ２−△ｂ４−△ｂ３−｜Ｖｔｂ３｜より低いべきである。△ｓ２は、トランジスタＱＳ２の｜Ｖｄｓａｔ｜であり、△ｂ４は、トランジスタＱＢ４の｜Ｖｄｓａｔ｜であり、△ｂ３は、トランジスタＱＢ３の｜Ｖｄｓａｔ｜である。又、ＶＢ１は、Ｖｓｓ−△ｓ８−△ｓ５−｜Ｖｔｓ５｜より大きいべきである。ここで、△ｓ８は、トランジスタＱＳ８の｜Ｖｄｓａｔ｜であり、△ｓ５は、トランジスタＱＳ５の｜Ｖｄｓａｔ｜である。

このような条件を満足すると、トランジスタＱ０２のゲート電圧は、ＶＢ１−Ｖｔｓ５とＶＣ２＋｜Ｖｔｂ３｜と間の値になる。

前述したように、バイアス制御回路は、外部のバイアス制御信号及びバイアス制御回路のトランジスタのゲートとドレインとの間の電圧差により出力ステージのゲートバイアスを制御することができ、外部のバイアス制御信号に応じて、出力ステージのバイアス電流を制御することができる。

図４及び図５は、本実施形態によるＡＢ級レールトゥレール演算増幅器の主要小信号経路上のトランジスタをモデリングした等価回路図である。

図４は、正の入力端子であるＰＯＳに印加された小信号の主要伝達経路になる第１差動増幅器のトランジスタＱＮ１及び電流加算回路のトランジスタＱＳ４を小信号モデルとして図示した等価回路図である。又、この等価回路図でトランジスタＱＳ２、ＱＢ４による小信号抵抗値は反映しない。従って、前記モデリングによる回路は、実際のトランジスタの小信号動作とは多少異なる点を有する可能性がある。

図４を参照すると、トランジスタＱＮ１、ＱＳ４は飽和領域で動作し、小信号入力ｖ_ｉがトランジスタＱＮ１のゲートに加わると、ドレインとソースとの間の電圧制御電流源の小信号電流はｇ_ｍN１ｖ_ｉになる。又、ドレインとソースとの間の小信号出力抵抗は、ｒ_ｏＮ１で表現できる。ｇ_ｍN１は、トランジスタＱＮ１のトランスコンダクタンスである。トランジスタＱＳ４は、トランジスタＱＮ１と連結されフォールドカスコード構造を有する。トランジスタＱＮ１の小信号出力電圧でトランジスタＱＳ４の小信号入力電圧であるｖ_Ｘに応じてトランジスタＱＳ４のソースとドレインとの間には、大きさがｇ_ｍｓ４ｖ_ｘである電圧制御電流源が連結され、これと並列にトランジスタＱＳ４の小信号出力抵抗であるｒ_ｏＳ４が連結される。トランジスタＱＳ４のドレイン端子に連結されたトランジスタの入力抵抗をＲ_Ｌ１とすると、抵抗Ｒ_Ｌ１での小信号電圧はｖ_ｏ１で表示することができる。

前記モデリングによる等価回路において、出力ステージのトランジスタＱ０１のゲートに入力される小信号電圧ｖ_ｏ１は、数１７で表現される。

［数１７］
ｖ_ｏ１＝−ｇ_ｍN１×｛（ｒ_ｏＮ１×ｇ_ｍｓ４×ｒ_ｏＳ４）‖Ｒ_Ｌ１｝×ｖ_ｉ
これは、ｇ_ｍN１＞＞１／ｒ_ｏＮ１であり、ｇ_ｍｓ４＞＞１／ｒ_ｏＳ４と仮定して近似した結果である。

図５は、正の入力端子であるＰＯＳに印加された小信号の他の主要伝達経路になる第２差動増幅器のトランジスタＱＰ１及び電流加算回路のトランジスタＱＳ５を小信号モデルとして図示した等価回路図である。又、前記等価回路図において、トランジスタＱＳ８、ＱＢ２に、他の小信号抵抗値は反映しなかった。従って、前記モデリングによる回路は、実際のトランジスタの小信号動作とは多少異なる点を有する可能性がある。

図５を参照すると、トランジスタＱＰ１、ＱＳ５は、飽和領域で動作し、小信号入力ｖ_ｉがトランジスタＱＰ１のゲートに加わると、ドレインとソースとの間の電圧制御電流源の小信号電流は、ｇ_ｍｐ１ｖ_ｉになる。又、ドレインとソースとの間の小信号出力抵抗は、ｒ_ｏＰ１で表現することができる。ｇ_ｍｐ１は、トランジスタＱＰ１のトランスコンダクタンスである。トランジスタＱＳ５は、トランジスタＱＰ１と連結されフォールドカスコード構造を有する。トランジスタＱＰ１の小信号出力電圧でトランジスタＱＳ５の小信号入力電圧であるｖ_Yに応じて、トランジスタＱＳ５のソースとドレインとの間には大きさがｇ_ｍｓ５ｖ_Yである電圧制御電流源が連結され、これと並列にトランジスタＱＳ５の小信号出力抵抗であるｒ_ｏＳ５が連結される。トランジスタＱＳ５のドレイン端子に連結されたトランジスタの入力抵抗をＲ_Ｌ２とすると、抵抗Ｒ_Ｌ２での小信号電圧は、ｖ_ｏ２で表示することができる。

前記モデリングによる等価回路において、出力ステージのトランジスタＱ０２のゲートに入力される小信号電圧ｖ_ｏ２は、数１８で表現される。

［数１８］
ｖ_ｏ２＝−ｇ_ｍｐ１×｛（ｒ_ｏＰ１×ｇ_ｍｓ５×ｒ_ｏＳ５）‖Ｒ_Ｌ２｝×ｖ_ｉ
これは、ｇ_ｍｐ１＞＞１／ｒ_ｏＰ１であり、ｇ_ｍｓ５＞＞１／ｒ_ｏＳ５と仮定して近似した結果である。

図６は、本実施形態による出力ステージのトランジスタを小信号モデリングした等価回路図である。

図６を参照すると、出力ステージのトランジスタＱ０１のゲート端子の小信号入力電圧ｖ_ｏ１に応じて、トランジスタＱ０１のドレインとソースとの間には、ｇ_ｍ０１ｖ_ｏ１の値を有する電圧制御電流源が連結され、これと並列にトランジスタＱ０２のゲート端子の小信号入力電圧ｖ_ｏ２に応じて、トランジスタＱ０２のドレインとソースとの間にはｇ_ｍ０２ｖ_ｏ２の値を有する電圧制御電流源が連結される。又、これら電流源と並列にトランジスタの小信号出力抵抗であるｒ_ｏ１及びｒ_ｏ２が連結される。ｒ_ｏ１はトランジスタＱ０１の小信号出力抵抗であり、ｒ_ｏ２はトランジスタＱ０２の小信号出力抵抗である。

前記モデリングによる演算増幅器の小信号電圧ｖ_ｏは数１９で表現される。

［数１９］
（ｇ_ｍ０１×Ｖ _ｏ１＋ｇ_ｍ０２×ｖ_ｏ２）×（ｒ_ｏ１‖ｒ_ｏ２）

前述したように、本実施形態によると、外部バイアス制御信号によって出力ステージの静的バイアス電流を制御することができるので、少ない動作電流及び高い小信号利得を有するＡＢ級レールトゥレール演算増幅器を得ることができる。

又、バイアス制御回路に用いられるトランジスタの数を最適化して半導体製造工程で演算増幅器が占める面積を最小化することができる長所を有する。

（第２実施形態）
図７は、本発明の第２実施形態によるＡＢ級レールトゥレール演算増幅器の回路図である。図７は、周波数補償用キャパシタを含むことを除いた残りの構成要素は、第１実施形態の図１と同じである。従って、容易な理解のために第１実施形態で説明した部分の説明は省略する。

図７を参照すると、第１周波数補償用キャパシタＣ１は、電流加算回路のトランジスタＱＳ２のドレインと演算増幅器の出力端子であるＶＯＵＴとの間に連結される。又、第２周波数補償用キャパシタＣ２は、電流加算回路のトランジスタＱＳ８のドレインと演算増幅器の出力端子であるＶＯＵＴとの間に連結される。

通常、演算増幅器は負帰還回路に用いられるので、演算増幅器は発振しないべきであり、安定に動作するべきである。演算増幅器は共通ソース構造を有する差動増幅器を入力端で用いるので、高い小信号利得を有するという長所を有するが、周波数特性は良くない。これを改善するために、本発明では共通ソース構造を有する差動増幅器に共通ゲート構造を有するトランジスタを連結してフォールドカスコード回路を具現した。

しかし、出力ステージも共通ソース構造を有するので、高い小信号利得を得ることができるが、周波数特性は良くなくなる。演算増幅器の使用者の必要に応じて要求される特性は異なるので、高い小信号利得及び低い電力消耗を必要とする場合、前記第１実施形態で開示した演算増幅器が必要である。又、演算増幅器を高周波信号を処理する回路に用いる場合、たとえ低い小信号利得を有するとしても、高周波特性が改善され、低消費電力を有する演算増幅器が要請される。

本実施形態で周波数補償用キャパシタＣ１、Ｃ２は、高周波で演算増幅器の利得を減少させる。即ち、周波数領域上で主要極（ｄｏｍｉｎａｎｔ ｐｏｌｅ）値を減らす役割を果たす。従って、高周波での利得は、第１実施形態の場合よりは減少するが、位相特性は改善され、位相余裕度（ｐｈａｓｅ ｍａｒｇｉｎ）は増加する。

図８及び図９は、本実施形態による位相余裕度の増加を説明するためのボード線図（Ｂｏｄｅ Ｐｌｏｔ）である。

図８は、周波数補償用キャパシタＣ１、Ｃ２を用いない場合の位相余裕度を図示したボード線図である。

図８を参照すると、演算増幅器の利得が１、即ち、利得が０ｄＢになる周波数での位相は、約−１４３°である。位相余裕度は、１８０°に、利得が１になる周波数での位相を加えた値なので、位相余裕度は約３７°になる。

これは、演算増幅器の利得が１である時、演算増幅器が不安定になる位相の限界までの位相の余裕が約３７°であることを示す。

図９は、本実施形態によって周波数補償用キャパシタＣ１、Ｃ２を用いた場合の位相余裕度を図示したボード線図である。

図９を参照すると、演算増幅器の利得が１になる周波数での位相は、約−１０３°である。従って、位相余裕度は約７３°になる。従って、周波数補償用キャパシタＣ１、Ｃ２の使用によって位相余裕度は約３６°増加することが分かる。

従って、本実施形態によると、位相特性が改善されたＡＢ級レールトゥレール演算増幅器を得ることができる。

前記のような本発明によると、外部バイアス制御信号によって出力ステージの静的バイアス電流を制御することができるので、少ない動作電流及び高い小信号利得を有するＡＢ級レールトゥレール演算増幅器を得ることができ、かつバイアス制御回路に用いられるトランジスタの数を最適化して、半導体製造工程で演算増幅器が占める面積を最小化することができる。

又、位相特性が改善されたＡＢ級レールトゥレール演算増幅器を得ることができる。

以上、本発明の実施形態について詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。

本発明の第１実施形態によるＡＢ級レールトゥレール演算増幅器の回路図である。 本発明の第１実施形態による入力ステージのＡＢ級レールトゥレール動作を説明するための回路図である。 本発明の第１実施形態による電流加算回路及びバイアス制御回路の動作を説明するための回路図である。 本発明の第１実施形態によるＡＢ級レールトゥレール演算増幅器の主要小信号経路上のトランジスタをモデリングした等価回路図である。 本発明の第１実施形態によるＡＢ級レールトゥレール演算増幅器の主要小信号経路上のトランジスタをモデリングした等価回路図である。 本発明の第１実施形態による出力ステージのトランジスタを小信号モデリングした等価回路図である。 本発明の第２実施形態によるＡＢ級レールトゥレール演算増幅器の回路図である。 本発明の第２実施形態による位相余裕度（ｐｈａｓｅ ｍａｒｇｉｎ）の増加を説明するためのボード線図（Ｂｏｄｅ Ｐｌｏｔ）である。 本発明の第２実施形態による位相余裕度（ｐｈａｓｅ ｍａｒｇｉｎ）の増加を説明するためのボード線図（Ｂｏｄｅ Ｐｌｏｔ）である。

符号の説明

ＱＮ１、ＱＮ２ ＮＭＯＳトランジスタ（第１差動増幅器）
ＱＰ１、ＱＰ２ ＰＭＯＳトランジスタ（第２差動増幅器）
Ｖｄｄ 正の供給電圧レール
Ｖｓｓ 負の供給電圧レール
ＱＣ１ ＮＭＯＳトランジスタ（第１電流源）
ＱＣ２ ＰＭＯＳトランジスタ（第２電流源）
ＶＳ１ バイアス制御電圧
ＶＳ２ バイアス制御電圧
ＰＯＳ 正の入力端子
ＮＥＧ 負の入力端子
ＱＳ１、ＱＳ２、ＱＳ３、ＱＳ４ トランジスタ（電流ミラー）
ＱＳ５、ＱＳ６ トランジスタ
ＱＳ７ トランジスタ（第３電流源）、
ＱＳ８ トランジスタ（第４電流源）
ＱＢ１、ＱＢ２、ＱＢ３、ＱＢ４ トランジスタ（バイアス制御回路）
ＶＢ１ 第１バイアス電圧
ＶＢ２ 第２バイアス電圧
ＶＣ１ 第１制御電圧、
ＶＣ２ 第２制御電圧
Ｑ０１、Ｑ０２ トランジスタ（出力ステージ）
ＶＯＵＴ 出力端子
Ｃ１、Ｃ２ 周波数補償用キャパシタ

Claims (23)

1. 正の供給電圧レールと、
   負の供給電圧レールと、
   第１電流源を通じて前記負の供給電圧レールに連結された第１差動増幅器、及び第２電流源を通じて前記正の供給電圧レールに連結された第２差動増幅器を有する差動入力ステージと、
   前記正の供給電圧レールと前記負の供給電圧レールとの間に連結され差動入力ステージの出力信号が入力される電流ミラー、第３電流源、及び第４電流源を有する電流加算回路と、
   前記正の供給電圧レールと前記負の供給電圧レールとの間に連結され、前記電流加算回路の出力端に連結され差動増幅信号を出力するための出力ステージと、
   前記電流ミラーと第４電流源との間に連結され、前記電流加算回路の出力端及び前記出力ステージの入力端に連結され、外部バイアス制御信号を受信して前記出力ステージの入力信号のバイアス電圧を制御し、前記出力ステージのバイアス電流を制御するためのバイアス制御回路と、を含むことを特徴とするＡＢ級レールトゥレール演算増幅器。
2. 前記バイアス制御回路は、前記電流ミラーと第４電流源との間に互いに並列に連結された第１バイアス制御部と第２バイアス制御部とを有することを特徴とする請求項１に記載のＡＢ級レールトゥレール演算増幅器。
3. 前記第１バイアス制御部は、第１バイアス電圧がゲートに加わる第１バイアス制御トランジスタ、及び第１制御電圧がゲートに加わる第２バイアス制御トランジスタを有することを特徴とする請求項２に記載のＡＢ級レールトゥレール演算増幅器。
4. 前記第１バイアス制御部は、第１バイアス電圧と第１制御電圧との間の電圧で前記出力ステージの第１入力端にバイアス電圧を供給することを特徴とする請求項３に記載のＡＢ級レールトゥレール演算増幅器。
5. 前記第２バイアス制御部は、第２バイアス電圧がゲートに加わる第３バイアス制御トランジスタ、及び第２制御電圧がゲートに加わる第４バイアス制御トランジスタを有することを特徴とする請求項２に記載のＡＢ級レールトゥレール演算増幅器。
6. 前記第１バイアス制御部は、第２バイアス電圧と第２制御電圧との間の電圧で前記出力ステージの第２入力端にバイアス電圧を供給することを特徴とする請求項５に記載のＡＢ級レールトゥレール演算増幅器。
7. 前記電流加算回路の電流ミラーは、前記正の供給電圧レールと前記バイアス制御回路との間に連結され、前記第４電流源は、前記負の供給電圧レールと前記バイアス制御回路との間に連結されることを特徴とする請求項１に記載のＡＢ級レールトゥレール演算増幅器。
8. 前記電流ミラーは第１共通ゲート増幅器を含むが、前記第１供給ゲート増幅器は、前記第１差動増幅器とカスコード連結され前記第１差動増幅器の入力に相応する第１増幅信号を出力することを特徴とする請求項７に記載のＡＢ級レールトゥレール演算増幅器。
9. 前記電流加算回路は、第３電流源、第４電流源、及び第２共通ゲート増幅器を含むが、前記第２共通ゲート増幅器は、前記第２差動増幅器とカスコード連結され前記第２差動増幅器の入力に相応する第２増幅信号を出力することを特徴とする請求項８に記載のＡＢ級レールトゥレール演算増幅器。
10. 前記出力ステージは、
    前記第１共通ゲート増幅器の出力端に連結され前記第１増幅信号を入力して、前記差動増幅信号を出力するための第１出力トランジスタと、
    前記第２共通ゲート増幅器の出力端に連結され前記第２増幅信号を入力して、前記差動増幅信号を出力するための第２出力トランジスタと、を含むことを特徴とする請求項９に記載のＡＢ級レールトゥレール演算増幅器。
11. 前記第１出力トランジスタは、前記正の供給電圧レールと前記出力ステージの出力端子との間に連結された共通ソース構造を有し、前記第２出力トランジスタは、前記負の供給電圧レールと前記出力ステージの出力端子との間に連結された共通ソース構造を有し、前記出力トランジスタのドレインが前記出力ステージの出力端子に連結されたことを特徴とする請求項１０に記載のＡＢ級レールトゥレール演算増幅器。
12. 正の供給電圧レールと、
    負の供給電圧レールと、
    第１電流源を通じて前記負の供給電圧レールに連結された第１差動増幅器、及び第２電流源を通じて前記正の供給電圧レールに連結された第２差動増幅器を有する差動入力ステージと、
    前記正の供給電圧レールと前記負の供給電圧レールとの間に連結され差動入力ステージの出力信号が入力される電流ミラー、第３電流源、及び第４電流源を有する電流加算回路と、
    前記正の供給電圧レールと前記負の供給電圧レールとの間に連結され、前記電流加算回路の出力端に連結され差動増幅信号を出力するための出力ステージと、
    前記電流ミラーと前記第４電流源との間に連結され、前記電流加算回路の出力端及び前記出力ステージの入力端に連結され、外部バイアス制御信号を受信して前記出力ステージの入力信号のバイアス電圧を制御し、前記出力ステージのバイアス電流を制御するためのバイアス制御回路と、
    前記入力ステージの出力端と前記出力ステージの出力端との間に連結され、出力信号の周波数を補償するための周波数補償回路と、を含むことを特徴とするＡＢ級レールトゥレール演算増幅器。
13. 前記バイアス制御回路は、前記電流ミラーと前記第４電流源との間に互いに並列に連結された第１バイアス制御部及び第２バイアス制御部を有することを特徴とする請求項１２に記載のＡＢ級レールトゥレール演算増幅器。
14. 前記第１バイアス制御部は、第１バイアス電圧がゲートに加わる第１バイアス制御トランジスタ、及び第１制御電圧がゲートに加わる第２バイアス制御トランジスタを有することを特徴とする請求項１３に記載のＡＢ級レールトゥレール演算増幅器。
15. 前記第１バイアス制御部は、第１バイアス電圧と第１制御電圧との間の電圧で前記出力ステージの第１入力端にバイアス電圧を供給することを特徴とする請求項１４に記載のＡＢ級レールトゥレール演算増幅器。
16. 前記第２バイアス制御部は、第２バイアス電圧がゲートに加わる第３バイアス制御トランジスタ、及び第２制御電圧がゲートに加わる第４バイアス制御トランジスタを有することを特徴とする請求項１３に記載のＡＢ級レールトゥレール演算増幅器。
17. 前記第１バイアス制御部は、第２バイアス電圧と第２制御電圧との間の電圧で前記出力ステージの第２入力端にバイアス電圧を供給することを特徴とする請求項１６に記載のＡＢ級レールトゥレール演算増幅器。
18. 前記電流加算回路の電流ミラーは、前記正の供給電圧レールと前記バイアス制御回路との間に連結され、前記第４電流源は前記負の供給電圧レールと前記バイアス制御回路との間に連結されることを特徴とする請求項１２に記載のＡＢ級レールトゥレール演算増幅器。
19. 前記電流ミラーは第１共通ゲート増幅器を含むが、前記第１共通ゲート増幅器は、前記第１差動増幅器とカスコード連結され前記第１差動増幅器の入力に相応する第１増幅信号を出力することを特徴とする請求項１８に記載のＡＢ級レールトゥレール演算増幅器。
20. 前記電流加算回路は、第３電流源、第４電流源、及び第２共通ゲート増幅器を含むが、前記第２共通ゲート増幅器は、前記第２差動増幅器とカスコード連結され前記第２差動増幅器の入力に相応する第２増幅信号を出力することを特徴とする請求項１９に記載のＡＢ級レールトゥレール演算増幅器。
21. 前記出力ステージは、
    前記第１共通ゲート増幅器の出力端に連結され前記第１増幅信号を入力して、前記差動増幅信号を出力するための第１出力トランジスタと、
    前記第２共通ゲート増幅器の出力端に連結され前記第２増幅信号を入力して、前記差動増幅信号を出力するための第２出力トランジスタと、を含むことを特徴とする請求項２０に記載のＡＢ級レールトゥレール演算増幅器。
22. 前記第１出力トランジスタは、前記正の供給電圧レールと前記出力ステージの出力端子との間に連結された共通ソース構造を有し、前記第２出力トランジスタは、前記負の供給電圧レールと前記出力ステージの出力端子との間に連結された共通ソース構造を有し、前記出力トランジスタのドレインが前記出力ステージの出力端子に連結されたことを特徴とする請求項２１に記載のＡＢ級レールトゥレール演算増幅器。
23. 前記周波数補償回路は、前記第１増幅器の出力端と前記出力ステージの出力端との間に連結された第１キャパシタ、及び前記第２増幅器の出力端と前記出力ステージの出力端との間に連結された第２キャパシタを含むことを特徴とする請求項１２に記載のＡＢ級レールトゥレール演算増幅器。

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