KR20230033088A - 트랙 구간을 포함하는 감마 증폭기, 및 이를 포함하는 감마 전압 생성기 - Google Patents

트랙 구간을 포함하는 감마 증폭기, 및 이를 포함하는 감마 전압 생성기 Download PDF

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Abstract

본 개시의 실시 예에 따른 감마 증폭기는, 제1 시간 구간 내의 제1 트랙 구간 동안 입력 전압 레벨을 갖는 제1 입력 신호를 수신하고, 제1 시간 구간 내의 제1 보상 구간 동안 제1 입력 신호로부터 제1 오프셋 전압을 보상하고, 그리고 제1 시간 구간 이후의 제2 시간 구간 동안 감마 탭 전압 레벨을 갖는 제1 출력 신호를 생성하도록 구성된 제1 증폭 장치, 및 제2 시간 구간 내의 제2 트랙 구간 동안 입력 전압 레벨을 갖는 제2 입력 신호를 수신하고, 제2 시간 구간 내의 제2 보상 구간 동안 제2 입력 신호로부터 제2 오프셋 전압을 보상하고, 그리고 제2 시간 구간 이후의 제3 시간 구간 동안 감마 탭 전압 레벨을 갖는 제2 출력 신호를 생성하도록 구성된 제2 증폭 장치를 포함한다.

Description

트랙 구간을 포함하는 감마 증폭기, 및 이를 포함하는 감마 전압 생성기{GAMMA AMPLIFIER INCLUDING TRACK PERIOD, AND GAMMA VOLTAGE GENERATOR HAVING THE SAME}
본 개시는 디스플레이 구동 회로에 관한 것으로, 좀 더 상세하게는, 트랙 구간을 포함하는 감마 증폭기, 및 이를 포함하는 감마 전압 생성기에 관한 것이다.
디스플레이 장치는 이미지 데이터에 대응하는 이미지를 사용자에게 표시하는 장치이다. 최근에는, 음극선관(CRT; cathode ray tube)보다 크기 및 무게가 감소된 평판 디스플레이 장치가 주로 사용된다. 예를 들어, 평판 디스플레이 장치는 액정 표시 장치(Liquid Crystal Display; LCD), 전계 방출 표시 장치(Field Emission Display; FED), 플라즈마 표시 패널(Plasma Display Panel; PDP), 유기 발광 표시 장치(Organic Light Emitting Display; OLED) 등으로 구현될 수 있다.
일반적으로, 디스플레이 장치는 디스플레이 패널 및 구동 회로를 포함한다. 디스플레이 패널은 복수의 픽셀들을 포함한다. 구동 회로는 복수의 픽셀들 각각의 밝기를 제어하여 이미지 데이터에 대응하는 이미지를 표시할 수 있다. 이미지 데이터의 실제 휘도 및 사용자가 눈으로 인식하는 휘도는 서로 다를 수 있다. 이러한 차이를 보상하기 위해, 구동 회로는 감마(gamma) 커브를 생성하는 감마 전압 생성기를 포함할 수 있다. 이에 따라, 세밀하고 정확한 간격으로 감마 커브를 나누면서, 칩 크기가 감소된 감마 전압 생성기가 요구된다.
본 개시의 일 실시 예에 따르면, 트랙 구간을 포함하는 감마 증폭기, 및 이를 포함하는 감마 전압 생성기가 제공된다.
본 개시의 일 실시 예에 따르면, 감마 증폭기는, 제1 시간 구간 내의 제1 트랙(track) 구간 동안 입력 전압 레벨을 갖는 제1 입력 신호를 수신하고, 상기 제1 시간 구간 내의 제1 보상 구간 동안 상기 제1 입력 신호로부터 제1 오프셋 전압을 보상하고, 그리고 상기 제1 시간 구간 이후의 제2 시간 구간 동안 감마 탭 전압 레벨을 갖는 제1 출력 신호를 생성하도록 구성된 제1 증폭 장치, 및 상기 제2 시간 구간 내의 제2 트랙 구간 동안 상기 입력 전압 레벨을 갖는 제2 입력 신호를 수신하고, 상기 제2 시간 구간 내의 제2 보상 구간 동안 상기 제2 입력 신호로부터 제2 오프셋 전압을 보상하고, 그리고 상기 제2 시간 구간 이후의 제3 시간 구간 동안 상기 감마 탭 전압 레벨을 갖는 제2 출력 신호를 생성하도록 구성된 제2 증폭 장치를 포함한다.
본 개시의 일 실시 예에 따르면, 감마 증폭기는, 제1 시간 구간 내의 제1 트랙(track) 구간 동안 입력 전압 레벨을 갖는 제1 입력 신호를 수신하는 입력 노드 및 제1 노드 사이에 연결되고, 상기 제1 트랙 구간 동안 턴-온되도록 구성된 제1 스위치, 상기 제1 노드 및 제2 노드 사이에 연결된 제1 커패시터, 상기 제2 노드 및 제3 노드 사이에 연결되고, 상기 제1 트랙 구간 동안 턴-온되도록 구성된 제2 스위치, 상기 제1 노드 및 상기 제3 노드 사이에 연결되고, 상기 제1 시간 구간 내의 상기 제1 트랙 구간 이후의 제1 보상 구간 동안 턴-온되도록 구성된 제3 스위치, 상기 제1 노드 및 상기 제1 시간 구간 이후의 제2 시간 구간 동안 감마 탭 전압 레벨을 갖는 제1 출력 신호를 생성하는 출력 노드 사이에 연결되고, 상기 제2 시간 구간 동안 턴-온되도록 구성된 제4 스위치, 상기 제3 노드 및 상기 출력 노드 사이에 연결되고, 상기 제2 시간 구간 동안 턴-온되도록 구성된 제5 스위치, 및 상기 제2 노드와 연결된 제1 입력 단자, 증폭 기준 전압을 수신하는 제2 입력 단자, 및 상기 제3 노드와 연결된 제1 출력 단자를 포함하는 제1 증폭기를 포함한다.
본 개시의 일 실시 예에 따르면, 감마 전압 생성기는, 제1 내지 제2N 시간 구간들 중 제1 내지 제N 시간 구간들 동안 각각 제1 내지 제N 입력 전압 레벨들을 갖고 그리고 상기 제1 내지 제2N 시간 구간들 중 제N+1 내지 제2N 시간 구간들 동안 각각 상기 제1 내지 제N 입력 전압 레벨들을 갖는 입력 신호를 생성하도록 구성된 탭 선택 회로, 및 상기 입력 신호에 기초하여 동작하는 제1 내지 제N 감마 증폭기들을 포함한다. 상기 제1 내지 제N 감마 증폭기들 중 제1 감마 증폭기는, 상기 제1 내지 제2N 시간 구간들 중 제1 시간 구간 내의 제1 트랙(track) 구간 동안 상기 입력 신호를 수신하고, 그리고 상기 제1 내지 제2N 시간 구간들 중 제2 내지 제N+1 시간 구간들 동안 제1 감마 탭 전압 레벨을 갖는 제1 출력 신호를 생성하도록 구성된 제1 증폭 장치, 및 상기 제1 내지 제2N 시간 구간들 중 제N+1 시간 구간 내의 제N+1 트랙 구간 동안 상기 입력 신호를 수신하고, 그리고 상기 제1 내지 제2N 시간 구간들 중 상기 제1 시간 구간 및 제N+2 내지 제2N 시간 구간들 동안 상기 제1 감마 탭 전압 레벨을 갖는 제2 출력 신호를 생성하도록 구성된 제2 증폭 장치를 포함한다. 상기 제1 내지 제2N 시간 구간들은 순차적으로 반복되고, 그리고 N은 자연수이다.
본 개시의 일 실시 예에 따르면, 입력 전압 레벨을 갖는 입력 신호를 수신하는 트랙 구간을 포함하는 감마 증폭기, 및 이를 포함하는 감마 전압 생성기가 제공된다.
또한, 감마 증폭기의 오프셋 전압을 보상함으로써 화질이 향상되고, 감마 증폭기들이 입력 신호를 공유함으로써 칩 크기가 감소되고 전력 소모가 감소된 감마 전압 생성기가 제공된다.
도 1은 본 개시의 실시 예에 따른 디스플레이 장치의 블록도이다.
도 2는 본 개시의 일부 실시 예들에 따라 도 1의 감마 전압 생성기를 구체화한 블록도이다.
도 3은 본 개시의 일부 실시 예들에 따라 도 2의 감마 전압 생성기를 구체화한 블록도이다.
도 4는 일반적인 감마 탭 회로를 설명하는 도면이다.
도 5는 도 4의 감마 증폭기를 구체화한 회로도이다.
도 6은 도 5의 감마 증폭기의 제어 신호 및 출력 신호를 설명하는 그래프이다.
도 7은 본 개시의 일부 실시 예들에 따라 도 3의 감마 탭 회로를 설명하는 도면이다.
도 8은 본 개시의 일부 실시 예들에 따라 도 7의 감마 증폭기를 구체화한 회로도이다.
도 9a 및 도 9b는 본 개시의 일부 실시 예들에 따라 도 8의 감마 증폭기의 제어 신호 및 출력 신호를 설명하는 그래프들이다.
도 10은 본 개시의 일부 실시 예들에 따른 감마 증폭 회로의 출력 신호의 특성을 설명하는 표이다.
도 11은 본 개시의 일부 실시 예들에 따른 감마 전압 생성기의 블록도이다.
도 12는 본 개시의 일부 실시 예들에 따라 도 11의 감마 전압 생성기의 입력 신호 및 제어 신호를 설명하는 그래프이다.
도 13은 본 개시의 일부 실시 예들에 따른 감마 증폭기의 동작 방법을 설명하는 순서도이다.
도 14는 본 개시의 일부 실시 예들에 따른 감마 전압 생성기의 동작 방법을 설명하는 순서도이다.
이하에서, 본 개시의 기술 분야에서 통상의 지식을 가진 자가 본 개시의 실시 예들을 용이하게 실시할 수 있을 정도로, 본 개시의 실시 예들이 명확하고 상세하게 기재될 것이다.
상세한 설명에서 사용되는 부 또는 유닛(unit), 모듈(module), 계층(layer) 등의 용어를 참조하여 설명되는 구성 요소들 및 도면에 도시된 기능 블록들은 소프트웨어, 또는 하드웨어, 또는 그것들의 조합의 형태로 구현될 수 있다. 예를 들어, 소프트웨어는 기계 코드, 펌웨어, 임베디드 코드, 및 애플리케이션 소프트웨어일 수 있다. 예를 들어, 하드웨어는 전기 회로, 전자 회로, 프로세서, 컴퓨터, 집적 회로, 집적 회로 코어들, 압력 센서, 관성 센서, 멤즈(MEMS; microelectromechanical system), 수동 소자, 또는 그것들의 조합을 포함할 수 있다.
도 1은 본 개시의 실시 예에 따른 디스플레이 장치의 블록도이다. 도 1을 참조하면, 디스플레이 장치(10)는 외부로부터 이미지 데이터를 수신하고, 이미지 데이터에 대응하는 이미지를 사용자에게 표시할 수 있다. 디스플레이 장치(10)는 타이밍 컨트롤러(11), 데이터 드라이버(12), 스캔 드라이버(13), 디스플레이 패널(14), 및 감마(gamma) 전압 생성기(100)를 포함할 수 있다. 타이밍 컨트롤러(11), 데이터 드라이버(12), 스캔 드라이버(13), 및 감마 전압 생성기(100)는 디스플레이 패널(14)을 구동하기 위한 구동 회로들일 수 있다.
타이밍 컨트롤러(11)는 외부 장치로부터 로우 이미지 데이터(RIMG) 및 제어 신호(CTR)를 수신할 수 있다. 타이밍 컨트롤러(11)는 로우 이미지 데이터(RIMG)에 기초하여 이미지 데이터(IMG)를 생성할 수 있다. 예를 들어, 타이밍 컨트롤러(11)는 로우 이미지 데이터(RIMG)에 화질을 보정하는 알고리즘을 적용하여 이미지 데이터(IMG)를 생성할 수 있다. 타이밍 컨트롤러(11)는 이미지 데이터(IMG) 및 제어 신호(CTR)에 기초하여, 제1 제어 신호(CTR1), 제2 제어 신호(CTR2), 및 제3 제어 신호(CTR3)를 생성할 수 있다. 타이밍 컨트롤러(11)는 제1 내지 제3 제어 신호들(CTR1, CTR2, CTR3)에 기초하여 감마 전압 생성기(100), 데이터 드라이버(12), 및 스캔 드라이버(13)의 구동 타이밍을 제어할 수 있다.
감마 전압 생성기(100)는 타이밍 컨트롤러(11)로부터 제1 제어 신호(CTR1)를 수신할 수 있다. 감마 전압 생성기(100)는 외부 장치 또는 전압 조정기(regulator)로부터 제1 기준 전압 및 제2 기준 전압을 더 수신할 수 있다. 감마 전압 생성기(100)는 제1 제어 신호(CTR1)에 기초하여, 제1 기준 전압 및 제2 기준 전압 사이의 전압들 중에서 상위 기준 감마 전압 및 하위 기준 감마 전압을 결정할 수 있다. 상위 기준 감마 전압은 최대 감마 탭 전압 레벨에 대응할 수 있다. 하위 기준 감마 전압은 최소 감마 탭 전압 레벨에 대응할 수 있다.
감마 전압 생성기(100)는 상위 기준 감마 전압 및 하위 기준 감마 전압에 기초하여, 최소 감마 탭 전압 레벨 및 최대 감마 탭 전압 레벨 사이의 복수의 감마 탭 전압 레벨들을 결정할 수 있다. 감마 전압 생성기(100)는 최소 감마 탭 전압 레벨, 최대 감마 탭 전압 레벨, 및 최소 감마 탭 전압 레벨 및 최대 감마 탭 전압 레벨 사이의 복수의 감마 탭 전압 레벨들에 기초하여, 감마 커브(gamma curve)에 대응하는 복수의 감마 전압들(VG0:VG255)을 생성할 수 있다. 감마 커브는 이미지 데이터(IMG)의 휘도 및 디스플레이 장치(10)에 의해 표시되는 이미지의 휘도 사이의 상관 관계를 결정하는 함수일 수 있다. 예를 들어, 사람의 눈은 어두운 환경에서 계조 차이에 민감하지만, 밝은 환경에서 계조 차이에 둔감할 수 있다. 감마 커브는 사람의 눈이 밝기를 인식하는 특성을 고려하여, 이미지 데이터의 휘도를 비선형적으로 보정할 수 있다. 감마 전압 생성기(100)에 대한 보다 상세한 설명은 도 2 및 도 3을 참조하여 후술될 것이다.
데이터 드라이버(12)는 타이밍 컨트롤러(11)로부터 제2 제어 신호(CTR2) 및 이미지 데이터(IMG)를 수신할 수 있다. 데이터 드라이버(12)는 감마 전압 생성기(100)로부터 복수의 감마 전압들(VG0:VG255)을 수신할 수 있다. 데이터 드라이버(12)는 제2 제어 신호(CTR2), 이미지 데이터(IMG), 및 복수의 감마 전압들(VG0:VG255)에 기초하여, 데이터 신호를 디스플레이 패널(14)로 출력할 수 있다. 데이터 신호는 디스플레이 패널(14)의 픽셀들의 밝기를 제어하는 신호일 수 있다.
스캔 드라이버(13)는 타이밍 컨트롤러(11)로부터 제3 제어 신호(CTR3)를 수신할 수 있다. 스캔 드라이버(13)는 제3 제어 신호(CTR3)에 기초하여 스캔 신호를 디스플레이 패널(14)로 출력할 수 있다. 스캔 신호는 디스플레이 패널(14)의 픽셀들의 발광 여부를 제어하는 신호일 수 있다.
디스플레이 패널(14)은 데이터 드라이버(12)로부터 데이터 신호를 수신할 수 있다. 디스플레이 패널(14)은 스캔 드라이버(13)로부터 스캔 신호를 수신할 수 있다. 디스플레이 패널(14)은 복수의 픽셀들을 포함할 수 있다. 복수의 픽셀들 각각은 스캔 신호에 응답하여 데이터 신호에 따라 발광할 수 있다. 예를 들어, 디스플레이 패널(14)은 제1 방향으로 연장된 복수의 스캔 라인들 및 제1 방향에 수직한 제2 방향으로 연장된 복수의 데이터 라인들을 포함할 수 있다. 디스플레이 패널(14)은 복수의 스캔 라인들 및 복수의 데이터 라인들이 교차하는 영역에 형성된 복수의 픽셀들을 포함할 수 있다. 픽셀은 대응하는 스캔 라인을 통해 공급되는 스캔 신호에 응답하여, 대응하는 데이터 라인을 통해 공급되는 데이터 신호에 따라 발광할 수 있다.
도 2는 본 개시의 일부 실시 예들에 따라 도 1의 감마 전압 생성기를 구체화한 블록도이다. 도 1 및 도 2를 참조하면, 감마 전압 생성기(100)는 타이밍 컨트롤러로부터 제1 제어 신호(CTR1)를 수신할 수 있다. 감마 전압 생성기(100)는 외부 장치 또는 전압 조정기로부터 제1 기준 전압(VREF1) 및 제2 기준 전압(VREF2)을 더 수신할 수 있다. 제2 기준 전압(VREF2)의 전압 레벨은 제1 기준 전압(VREF1)의 전압 레벨보다 높을 수 있다. 감마 전압 생성기(100)는 제1 제어 신호(CTR1), 제1 기준 전압(VREF1), 및 제2 기준 전압(VREF2)에 기초하여 복수의 감마 전압들(VG0:VG255)을 생성할 수 있다. 감마 전압 생성기(100)는 기준 전압 회로(110), 감마 탭 회로(120), 조정 회로(130), 및 출력 회로(140)를 포함할 수 있다.
기준 전압 회로(110)는 제1 기준 전압(VREF1) 및 제2 기준 전압(VREF2)을 수신할 수 있다. 기준 전압 회로(110)는 조정 회로(130)의 제어에 따라, 제1 기준 전압(VREF1) 및 제2 기준 전압(VREF2)에 기초하여, 상위 기준 감마 전압(VGH) 및 하위 기준 감마 전압(VGL)을 결정할 수 있다.
감마 탭 회로(120)는 기준 전압 회로(110)로부터 상위 기준 감마 전압(VGH) 및 하위 기준 감마 전압(VGL)을 수신할 수 있다. 감마 탭 회로(120)는 조정 회로(130)의 제어에 따라, 최소 감마 탭 전압 레벨(VTL), 최대 감마 탭 전압 레벨(VTH), 및 복수의 감마 탭 전압 레벨들(VT1:VTN)을 결정할 수 있다. 여기서, N은 임의의 자연수이다. 최소 감마 탭 전압 레벨(VTL)은 하위 기준 감마 전압(VGL)에 대응할 수 있다. 최대 감마 탭 전압 레벨(VTH)은 상위 기준 감마 전압(VGH)에 대응할 수 있다. 복수의 감마 탭 전압 레벨들(VT1:VTN)은 최소 감마 탭 전압 레벨(VTL) 및 최대 감마 탭 전압 레벨(VTH) 사이에서 분배된 전압 레벨들일 수 있다.
조정 회로(130)는 타이밍 컨트롤러로부터 제1 제어 신호(CTR1)를 수신할 수 있다. 조정 회로(130)는 제1 제어 신호(CTR1)에 기초하여 기준 전압 회로(110) 및 감마 탭 회로(120)를 제어할 수 있다. 예를 들어, 조정 회로(130)는 제1 제어 신호(CTR1)에 기초하여, 기준 전압 회로(110)가 상위 기준 감마 전압(VGH) 및 하위 기준 감마 전압(VGL)을 결정하는 동작을 제어할 수 있다. 조정 회로(130)는 제1 제어 신호(CTR1)에 기초하여, 감마 탭 회로(120)가 복수의 감마 탭 전압 레벨들(VT1:VTN)을 결정하는 동작을 제어할 수 있다.
출력 회로(140)는 감마 탭 회로(120)로부터 최소 감마 탭 전압 레벨(VTL), 최대 감마 탭 전압 레벨(VTH), 및 복수의 감마 탭 전압 레벨들(VT1:VTN)을 수신할 수 있다. 출력 회로(140)는 최소 감마 탭 전압 레벨(VTL), 최대 감마 탭 전압 레벨(VTH), 및 복수의 감마 탭 전압 레벨들(VT1:VTN)에 기초하여, 복수의 감마 전압들(VG0:VG255)을 생성할 수 있다. 출력 회로(140)는 복수의 감마 전압들(VG0:VG255)을 데이터 드라이버(12)로 출력할 수 있다. 복수의 감마 전압들(VG0:VG255)은 데이터 드라이버(12)가 이미지 데이터(IMG)의 휘도를 보정하는데 사용될 수 있다.
도 3은 본 개시의 일부 실시 예들에 따라 도 2의 감마 전압 생성기를 구체화한 블록도이다. 도 2 및 도 3을 참조하면, 감마 전압 생성기(100)는 기준 전압 회로(110), 감마 탭 회로(120), 조정 회로(130), 및 출력 회로(140)를 포함할 수 있다.
기준 전압 회로(110)는 제1 기준 전압(VREF1) 및 제2 기준 전압(VREF2)을 수신할 수 있다. 기준 전압 회로(110)는 조정 회로(130)로부터 제1 기준 선택 신호(SLR1) 및 제2 기준 선택 신호(SLR2)를 수신할 수 있다. 기준 전압 회로(110)는 기준 저항 스트링, 제1 기준 멀티플렉서(MUXR1), 및 제2 기준 멀티플렉서(MUXR2)를 포함할 수 있다. 기준 저항 스트링은 제1 기준 전압(VREF1)을 수신하는 노드 및 제2 기준 전압(VREF2)을 수신하는 노드 사이에 직렬로 연결된 저항들일 수 있다. 기준 저항 스트링은 전압 분배를 통해, 제1 기준 전압(VREF1) 및 제2 기준 전압(VREF2) 사이의 복수의 전압들을 제공할 수 있다.
제1 기준 멀티플렉서(MUXR1)는 조정 회로(130)로부터 제1 기준 선택 신호(SLR1)를 수신할 수 있다. 제1 기준 멀티플렉서(MUXR1)는 제1 기준 선택 신호(SLR1)에 따라, 제1 기준 전압(VREF1), 제2 기준 전압(VREF2), 및 제1 기준 전압(VREF1) 및 제2 기준 전압(VREF2) 사이의 복수의 전압들 중 하나를 선택하고, 선택된 전압을 하위 기준 감마 전압(VGL)으로 결정할 수 있다.
제2 기준 멀티플렉서(MUXR2)는 조정 회로(130)로부터 제2 기준 선택 신호(SLR2)를 수신할 수 있다. 제2 기준 멀티플렉서(MUXR2)는 제2 기준 선택 신호(SLR2)에 따라, 제1 기준 전압(VREF1), 제2 기준 전압(VREF2), 및 제1 기준 전압(VREF1) 및 제2 기준 전압(VREF2) 사이의 복수의 전압들 중 하나를 선택하고, 선택된 전압을 상위 기준 감마 전압(VGH)으로 결정할 수 있다.
감마 탭 회로(120)는 기준 전압 회로(110)로부터 하위 기준 감마 전압(VGL) 및 상위 기준 감마 전압(VGH)을 수신할 수 있다. 감마 탭 회로(120)는 조정 회로(130)로부터 복수의 선택 신호들(SL1:SLN) 및 복수의 스위치 세트 제어 신호들(SWS1:SWSN)을 수신할 수 있다. 감마 탭 회로(120)는 하위 증폭기(AMPL), 상위 증폭기(AMPH), 탭 선택 회로(TSC), 및 감마 증폭 회로(GAC)를 포함할 수 있다. 하위 증폭기(AMPL)는 하위 기준 감마 전압(VGL)에 기초하여 최소 감마 탭 전압 레벨(VTL)을 결정할 수 있다. 상위 증폭기(AMPH)는 상위 기준 감마 전압(VGH)에 기초하여 최대 감마 탭 전압 레벨(VTH)을 결정할 수 있다.
탭 선택 회로(TSC)는 최소 감마 탭 전압 레벨(VTL)을 갖는 노드 및 최대 감마 탭 전압 레벨(VTH)을 갖는 노드 사이에 연결될 수 있다. 탭 선택 회로(TSC)는 조정 회로(130)로부터 복수의 선택 신호들(SL1:SLN)을 수신할 수 있다. 탭 선택 회로(TSC)는 최소 감마 탭 전압 레벨(VTL) 및 최대 감마 탭 전압 레벨(VTH) 사이의 복수의 전압 레벨들에 기초하여 입력 신호를 생성할 수 있다. 본 개시의 일부 실시 예들에 따르면, 입력 신호는 순차적으로 반복되는 복수의 입력 전압 레벨들(VI1:VIN)을 가질 수 있다.
감마 증폭 회로(GAC)는 탭 선택 회로(TSC)로부터 입력 신호를 수신할 수 있다. 감마 증폭 회로(GAC)는 조정 회로(130)로부터 복수의 스위치 세트 제어 신호들(SWS1:SWSN)을 수신할 수 있다. 감마 증폭 회로(GAC)는 입력 신호 및 복수의 스위치 세트 제어 신호들(SWS1:SWSN)에 기초하여 복수의 감마 탭 전압 레벨들(VT1:VTN)을 각각 갖는 복수의 출력 신호들을 생성할 수 있다. 복수의 감마 탭 전압 레벨들(VT1:VTN)은 각각 복수의 입력 전압 레벨들(VI1:VIN)에 대응할 수 있다.
출력 회로(140)는 감마 탭 회로(120)로부터 최소 감마 탭 전압 레벨(VTL), 최대 감마 탭 전압 레벨(VTH), 및 복수의 감마 탭 전압 레벨들(VT1:VTN)을 수신할 수 있다. 출력 회로(140)는 최소 감마 탭 전압 레벨(VTL), 최대 감마 탭 전압 레벨(VTH), 및 복수의 감마 탭 전압 레벨들(VT1:VTN)을 분배하여 복수의 감마 전압들(VG0:VG255)을 생성할 수 있다.
도 4는 일반적인 감마 탭 회로를 설명하는 도면이다. 도 4를 참조하면, 일반적인 감마 탭 회로(GTC)가 설명된다. 일반적인 감마 탭 회로(GTC)는 도 3의 감마 탭 회로(120)에 대응할 수 있다. 이하에서, 본 개시의 실시 예들의 이해를 돕기 위해 일반적인 감마 탭 회로(GTC)가 설명되며, 일반적인 감마 탭 회로(GTC)를 선행 문헌이나 공지된 기술로 인정하는 것으로 의도되지 않는다.
일반적인 감마 탭 회로(GTC)는 하위 증폭기(AMPL), 상위 증폭기(AMPH), 탭 선택 회로(TSC), 및 감마 증폭 회로(GAC)를 포함할 수 있다. 탭 선택 회로(TSC)는 탭 저항 스트링 및 복수의 탭 멀티플렉서들을 포함할 수 있다. 예를 들어, 복수의 탭 멀티플렉서들은 제1 내지 제13 탭 멀티플렉서들(MUXT1:MUXT13)일 수 있지만, 본 개시의 범위가 반드시 이에 제한되는 것은 아니며, 탭 멀티플렉서들의 개수는 증가 또는 감소할 수 있다.
탭 저항 스트링은 최소 감마 탭 전압 레벨(VTL)을 갖는 노드 및 최대 감마 탭 전압 레벨(VTH)을 갖는 노드 사이에 연결될 수 있다. 제1 내지 제13 탭 멀티플렉서들(MUXT1:MUXT13)은 각각 조정 회로(130)로부터 제1 내지 제13 선택 신호들(SL1:SL13)을 수신할 수 있다. 제1 내지 제13 탭 멀티플렉서들(MUXT1:MUXT13)은 각각 제1 내지 제13 선택 신호들(SL1:SL13)에 따라, 탭 저항 스트링에서 분배된 전압 레벨들 중 하나를 제1 내지 제13 입력 전압 레벨들(VI1:VI13)로 결정할 수 있다. 제1 내지 제13 탭 멀티플렉서들(MUXT1:MUXT13)은 각각 제1 내지 제13 입력 전압 레벨들(VI1:VI13) 중 대응하는 전압 레벨을 갖는 입력 신호를 생성할 수 있다.
감마 증폭 회로(GAC)는 제1 내지 제13 감마 증폭기들(GA1:GA13)을 포함할 수 있다. 제1 내지 제13 감마 증폭기들(GA1:GA13)은 조정 회로(130)로부터 제1 내지 제13 스위치 세트 제어 신호들(SWS1:SWS13)을 수신할 수 있다. 제1 내지 제13 감마 증폭기들(GA1:GA13)은 각각 제1 내지 제13 탭 멀티플렉서들(MUXT1:MUXT13)에 대응할 수 있다.
제1 내지 제13 감마 증폭기들(GA1:GA13)은, 각각, 제1 내지 제13 스위치 세트 제어 신호들(SWS1:SWS13)에 따라, 제1 내지 제13 탭 멀티플렉서들(MUXT1:MUXT13)로부터 수신된 입력 신호들에 기초하여, 제1 내지 제13 감마 탭 전압 레벨들(VT1:VT13)을 갖는 출력 신호들을 생성할 수 있다.
예를 들어, 제1 감마 증폭기(GA1)는 제1 스위치 세트 제어 신호(SWS1) 및 제1 입력 전압 레벨(VI1)을 갖는 입력 신호에 기초하여, 제1 감마 탭 전압 레벨(VT1)을 갖는 출력 신호를 생성할 수 있다. 제2 감마 증폭기(GA2)는 제2 스위치 세트 제어 신호(SWS2) 및 제2 입력 전압 레벨(VI2)을 갖는 입력 신호에 기초하여, 제2 감마 탭 전압 레벨(VT2)을 갖는 출력 신호를 생성할 수 있다.
최소 감마 탭 전압 레벨(VTL), 제1 내지 제13 감마 탭 전압 레벨들(VT1:VT13), 및 최대 감마 탭 전압 레벨(VTH)은 출력 회로(140)를 통해 복수의 감마 전압들(VG0:VG255)로 분배될 수 있다.
도 5는 도 4의 감마 증폭기를 구체화한 회로도이다. 도 4 및 도 5를 참조하면, 일반적인 감마 탭 회로(GTC)의 감마 증폭기(GA)의 회로도가 설명된다. 감마 증폭기(GA)는 도 4의 제1 내지 제13 감마 증폭기들(GA1:GA13) 중 하나에 대응할 수 있다. 감마 증폭기(GA)는 입력 전압 레벨(VI)을 갖는 입력 신호(IS) 및 스위치 세트 제어 신호에 기초하여, 감마 탭 전압 레벨(VT)을 갖는 출력 신호(OS)를 생성할 수 있다. 스위치 세트 제어 신호는 스위치들(SWa1:SWa4, SWb1:SWb4)의 턴-온 또는 턴-오프 여부를 제어하는 스위치 제어 신호들을 포함할 수 있다.
감마 증폭기(GA)는 제1 증폭 장치(AD1) 및 제2 증폭 장치(AD2)를 포함할 수 있다. 제1 증폭 장치(AD1) 및 제2 증폭 장치(AD2)는 입력 신호(IS)를 수신하는 입력 노드(Ni) 및 출력 신호(OS)를 생성하는 출력 노드(No) 사이에 병렬로 연결될 수 있다. 제1 증폭 장치(AD1) 및 제2 증폭 장치(AD2)는 서로 대칭적일 수 있고, 서로 상보적으로 동작할 수 있다.
제1 증폭 장치(AD1)는 제1 스위치(SWa1), 제2 스위치(SWa2), 제3 스위치(SWa3), 제4 스위치(SWa4), 커패시터(Ca), 및 증폭기(AMPa)를 포함할 수 있다.
제1 스위치(SWa1)는 입력 노드(Ni) 및 제1 노드(Na1) 사이에 연결될 수 있다. 제2 스위치(SWa2)는 입력 노드(Ni) 및 제2 노드(Na2) 사이에 연결될 수 있다. 커패시터(Ca)는 제1 노드(Na1) 및 제2 노드(Na2) 사이에 연결될 수 있다. 제3 스위치(SWa3)는 제2 노드(Na2) 및 제3 노드(Na3) 사이에 연결될 수 있다. 제4 스위치(SWa4)는 제3 노드(Na3) 및 출력 노드(No) 사이에 연결될 수 있다.
증폭기(AMPa)는 제1 노드(Na1)와 연결된 비반전 입력 단자, 제3 노드(Na3)와 연결된 반전 입력 단자, 및 제3 노드(Na3)와 연결된 출력 단자를 포함할 수 있다. 증폭기(AMPa)는 비반전 입력 단자의 전압 레벨 및 반전 입력 단자의 전압 레벨에 기초하여, 출력 단자에서 감마 탭 전압 레벨(VT)을 갖는 제1 출력 신호(OS1)를 생성할 수 있다.
이와 유사하게, 제2 증폭 장치(AD2)는 제1 스위치(SWb1), 제2 스위치(SWb2), 제3 스위치(SWb3), 제4 스위치(SWb4), 커패시터(Cb), 및 증폭기(AMPb)를 포함할 수 있다.
제1 스위치(SWb1)는 입력 노드(Ni) 및 제1 노드(Nb1) 사이에 연결될 수 있다. 제2 스위치(SWb2)는 입력 노드(Ni) 및 제2 노드(Nb2) 사이에 연결될 수 있다. 커패시터(Cb)는 제1 노드(Nb1) 및 제2 노드(Nb2) 사이에 연결될 수 있다. 제3 스위치(SWb3)는 제2 노드(Nb2) 및 제3 노드(Nb3) 사이에 연결될 수 있다. 제4 스위치(SWb4)는 제3 노드(Nb3) 및 출력 노드(No) 사이에 연결될 수 있다.
증폭기(AMPb)는 제1 노드(Nb1)와 연결된 비반전 입력 단자, 제3 노드(Nb3)와 연결된 반전 입력 단자, 및 제3 노드(Nb3)와 연결된 출력 단자를 포함할 수 있다. 증폭기(AMPb)는 비반전 입력 단자의 전압 레벨 및 반전 입력 단자의 전압 레벨에 기초하여, 출력 단자에서 감마 탭 전압 레벨(VT)을 갖는 제2 출력 신호(OS2)를 생성할 수 있다.
감마 증폭기(GA)의 출력 신호(OS)는 출력 노드(No)로 상보적으로 제공되는 제1 출력 신호(OS1) 및 제2 출력 신호(OS2)를 포함할 수 있다. 제1 출력 신호(OS1) 및 제2 출력 신호(OS2)는 모두 동일한 감마 탭 전압 레벨(VT)을 가지므로, 출력 신호(OS)는 모든 시간 구간들에서 감마 탭 전압 레벨(VT)을 유지할 수 있다.
일부 실시 예들에서, 감마 증폭기(GA)는 커패시터를 사용하여 오프셋 전압을 보상할 수 있다. 오프셋 전압은 증폭기의 입력 단자 및 출력 단자 사이의 오차를 의미할 수 있다. 예를 들어, 감마 증폭기(GA)의 제1 증폭 장치(AD1)는, 제1 시간 구간 동안, 커패시터(Ca)를 통해 입력 전압 레벨(VI) 및 증폭기(AMPa)의 오프셋 전압 레벨의 차이에 대응하는 전압을 축적할 수 있다. 감마 증폭기(GA)의 제1 증폭 장치(AD1)는, 제2 시간 구간 동안, 입력 신호(IS)의 입력 전압 레벨(VI)보다 커패시터(Ca)의 축적된 전압만큼 낮은 전압을 증폭함으로써, 증폭기(AMPa)의 오프셋 전압이 보상된 제1 출력 신호(OS1)를 생성할 수 있다.
이와 유사하게, 감마 증폭기(GA)의 제2 증폭 장치(AD2)는 증폭기(AMPb)의 오프셋 전압이 보상된 제2 출력 신호(OS2)를 생성할 수 있다. 오프셋 전압을 보상함으로써, 감마 증폭기(GA)를 포함하는 디스플레이 장치의 화질이 향상될 수 있다. 감마 증폭기의 동작에 대한 보다 상세한 설명은 도 6을 참조하여 후술될 것이다.
도 6은 도 5의 감마 증폭기의 제어 신호 및 출력 신호를 설명하는 그래프이다. 도 5 및 도 6을 참조하면, 도 6은 감마 증폭기(GA)의 스위치들(SWa1:SWa4, SWb1:SWb4)의 스위치 제어 신호들의 파형 및 출력 신호(OS)를 설명된다. 가로축은 시간을 나타낸다. 세로축은 신호의 정보를 나타낸다.
스위치 제어 신호는 제1 논리 상태 또는 제2 논리 상태를 가질 수 있다. 예를 들어, 제1 논리 상태는 논리 높은 레벨을 가리킬 수 있고, 제2 논리 상태는 논리 낮은 레벨을 가리킬 수 있다. 스위치는 제1 논리 상태의 스위치 제어 신호에 응답하여 턴-온될 수 있고, 제2 논리 상태의 스위치 제어 신호에 응답하여 턴-오프될 수 있다.
제1 증폭 장치(AD1)의 제4 스위치(SWa4) 및 제2 증폭 장치(AD2)의 제4 스위치(SWb4)는 서로 상보적으로 동작할 수 있다. 예를 들어, 제1 시점(T1)에서, 제4 스위치(SWa4)는 턴-오프되고, 제4 스위치(SWb4)는 턴-온될 수 있다. 제2 시점(T2)에서, 제4 스위치(SWa4)는 턴-온되고, 제4 스위치(SWb4)는 턴-오프될 수 있다. 제3 시점(T3)에서 제4 스위치(SWa4)는 턴-오프되고, 제4 스위치(SWb4)는 턴-온될 수 있다. 제4 시점(T4)에서 제4 스위치(SWa4)는 턴-온되고, 제4 스위치(SWb4)는 턴-오프될 수 있다.
제1 시간 구간(TP1)은 제1 시점(T1) 및 제2 시점(T2) 사이의 시간 구간일 수 있다. 제1 시간 구간(TP1)에서, 제2 증폭 장치(AD2)는 제2 출력 신호(OS2)를 출력할 수 있다. 보다 상세하게는, 제1 시간 구간(TP1)에서, 제4 스위치(SWb4)는 턴-온 상태로 유지될 수 있다. 제4 스위치(SWb4)의 안정적인 동작을 위해, 제1 및 제3 스위치들(SWb1, SWb3)은 제1 시간 구간(TP1)보다 먼저(예를 들어, 시점(T1a)에서) 턴-오프되고, 제1 시간 구간(TP1)보다 늦게(예를 들어, 시점(T2a)에서) 턴-온될 수 있다. 제2 스위치(SWb2)는 제1 및 제3 스위치들(SWb1, SWb3)과 상보적으로 동작할 수 있다.
제1 시간 구간(TP1)에서, 제1 증폭 장치(AD1)는 입력 신호(IS)의 입력 전압 레벨(VI) 및 증폭기(AMPa)의 오프셋 전압 레벨의 차이에 대응하는 전압을 커패시터(Ca)에 축적할 수 있다. 제4 스위치(SWa4)는 턴-오프 상태로 유지될 수 있다. 커패시터(Ca)에 축적된 전압은, 다음 출력 동작(예를 들어, 제3 시간 구간(TP3))에서, 증폭기(AMPa)의 입력 단자로 제공될 입력 신호(IS)의 입력 전압 레벨(VI)을 감소시킴으로써, 오프셋 전압이 보상된 출력 신호(OS2)를 생성하는데 사용될 수 있다.
제2 시간 구간(TP2)은 제2 시점(T2) 및 제3 시점(T3) 사이의 시간 구간일 수 있다. 제2 시간 구간(TP2)에서, 제1 증폭 장치(AD1)는 제1 출력 신호(OS1)를 출력할 수 있다. 보다 상세하게는, 제2 시간 구간(TP2)에서, 제4 스위치(SWa4)는 턴-온 상태로 유지될 수 있다. 제4 스위치(SWa4)의 안정적인 동작을 위해, 제1 및 제3 스위치들(SWa1, SWa3)은 제2 시간 구간(TP2)보다 먼저(예를 들어, 시점(T2b)에서) 턴-오프되고, 제2 시간 구간(TP2)보다 늦게(예를 들어, 시점(T3b)에서) 턴-온될 수 있다. 제2 스위치(SWa2)는 제1 및 제3 스위치들(SWa1, SWa3)과 상보적으로 동작할 수 있다.
제2 시간 구간(TP2)에서, 제2 증폭 장치(AD2)는 커패시터(Cb)를 통해 입력 신호(IS)의 입력 전압 레벨(VI) 및 증폭기(AMPb)의 오프셋 전압 레벨의 차이에 대응하는 전압을 축적할 수 있다. 제4 스위치(SWb4)는 턴-오프상태로 유지될 수 있다.
제3 시간 구간(TP3)은 제3 시점(T3) 및 제4 시점(T4) 사이의 시간 구간일 수 있다. 제3 시간 구간(TP3)에서의 동작들은 제1 시간 구간(TP1)에서의 동작들과 유사할 수 있다. 예를 들어, 제1 시간 구간(TP1)의 동작들 및 제2 시간 구간(TP2)의 동작들은 순차적으로 반복될 수 있다.
상술된 바와 같이, 도 4 내지 도 6을 참조하여, 오프셋 전압을 보상하는 일반적인 감마 탭 회로(GTC)가 설명되었다. 다만, 도 4에서 도시된 바와 같이, 복수의 감마 증폭기들은 각각 대응하는 탭 멀티플렉서로부터 입력 신호를 수신하므로, 감마 증폭기의 개수와 동일한 개수의 탭 멀티플렉서들이 요구될 수 있다. 이에 따라, 감마 탭 회로(GTC) 및 이를 포함하는 감마 전압 생성기의 칩 크기가 증가할 수 있다.
도 7은 본 개시의 일부 실시 예들에 따라 도 3의 감마 탭 회로를 설명하는 도면이다. 도 3 및 도 7을 참조하면, 본 개시의 일부 실시 예들에 따른 감마 탭 회로(120)가 설명된다.
감마 탭 회로(GTC)는 하위 증폭기(AMPL), 상위 증폭기(AMPH), 탭 선택 회로(TSC), 및 감마 증폭 회로(GAC)를 포함할 수 있다. 탭 선택 회로(TSC)는 탭 저항 스트링 및 탭 멀티플렉서(MUXT)를 포함할 수 있다. 감마 증폭 회로(GAC)의 감마 증폭기들의 개수와 동일한 개수의 탭 멀티플렉서들을 포함하는 도 4의 탭 선택 회로(TSC)와 다르게, 도 7의 탭 선택 회로(TSC)는 하나의 탭 멀티플렉서(MUXT)를 포함할 수 있다.
탭 저항 스트링은 최소 감마 탭 전압 레벨(VTL)을 갖는 노드 및 최대 감마 탭 전압 레벨(VTH)을 갖는 노드 사이에 연결될 수 있다. 탭 멀티플렉서(MUXT)는 조정 회로(130)로부터 선택 신호(SL)를 수신할 수 있다. 탭 멀티플렉서(MUXT)는 선택 신호(SL)에 따라, 탭 저항 스트링에서 분배된 전압 레벨들 중 복수의 입력 전압 레벨들을 결정하고, 입력 신호(IS)를 생성할 수 있다. 예를 들어, 탭 멀티플렉서(MUXT)는 선택 신호(SL)에 따라 탭 저항 스트링에서의 전압 레벨들 중 제1 내지 제13 입력 전압 레벨들(VI1:VI13)을 결정하고, 제1 내지 제13 입력 전압 레벨들(VI1:VI13)이 시간에 따라 순차적으로 반복되는 입력 신호(IS)를 생성할 수 있다.
본 개시의 이해를 돕기 위해, 탭 멀티플렉서(MUXT)는 제1 내지 제13 입력 전압 레벨들(VI1:VI13)을 갖는 입력 신호(IS)를 생성하는 것으로 설명되지만, 본 개시의 범위가 반드시 이에 제한되는 것은 아니다. 탭 멀티플렉서(MUXT)의 입력 신호(IS)에서 순차적으로 반복되는 입력 전압 레벨들의 개수는 증가 또는 감소할 수 있다.
감마 증폭 회로(GAC)는 제1 내지 제13 감마 증폭기들(GA1:GA13)을 포함할 수 있다. 제1 내지 제13 감마 증폭기들(GA1:GA13)은 각각 조정 회로(130)로부터 제1 내지 제13 스위치 세트 제어 신호들(SWS1:SWS13)을 수신할 수 있다. 제1 내지 제13 감마 증폭기들(GA1:GA13)은 탭 선택 회로(TSC)로부터 입력 신호(IS)를 수신할 수 있다. 다시 말해서, 제1 내지 제13 감마 증폭기들(GA1:GA13)은 탭 멀티플렉서(MUXT)를 공유할 수 있고, 동일한 입력 신호(IS)에 기초하여 동작할 수 있다.
제1 내지 제13 감마 증폭기들(GA1:GA13)은, 각각, 제1 내지 제13 스위치 세트 제어 신호들(SWS1:SWS13)에 따라, 탭 멀티플렉서(MUXT)로부터 수신된 입력 신호(IS)에 기초하여, 제1 내지 제13 감마 탭 전압 레벨들(VT1:VT13)을 갖는 출력 신호들을 생성할 수 있다.
예를 들어, 입력 신호(IS)는 제1 시간 구간에서 제1 입력 전압 레벨(VI1)을 갖고, 제2 시간 구간에서 제2 입력 전압 레벨(VI2)을 가질 수 있다. 제1 감마 증폭기(GA1)는 제1 시간 구간 동안의 입력 신호(IS) 및 제1 스위치 세트 제어 신호(SWS1)에 기초하여, 제1 감마 탭 전압 레벨(VT1)을 갖는 출력 신호를 생성할 수 있다. 제2 감마 증폭기(GA2)는 제2 시간 구간 동안의 입력 신호(IS) 및 제2 스위치 세트 제어 신호(SWS2)에 기초하여, 제2 감마 탭 전압 레벨(VT2)을 갖는 출력 신호를 생성할 수 있다.
최소 감마 탭 전압 레벨(VTL), 제1 내지 제13 감마 탭 전압 레벨들(VT1:VT13), 및 최대 감마 탭 전압 레벨(VTH)은 출력 회로(140)를 통해 복수의 감마 전압들(VG0:VG255)로 분배될 수 있다.
도 8은 본 개시의 일부 실시 예들에 따라 도 7의 감마 증폭기를 구체화한 회로도이다. 도 7 및 도 8을 참조하면, 본 개시의 일부 실시 예들에 따른 감마 탭 회로(120)의 감마 증폭기(GA)의 회로도가 설명된다. 감마 증폭기(GA)는 도 7의 제1 내지 제13 감마 증폭기들(GA1:GA13) 중 하나에 대응할 수 있다. 감마 증폭기(GA)는 특정 시간 구간 동안 입력 전압 레벨(VI)을 갖는 입력 신호(IS) 및 스위치 세트 제어 신호에 기초하여, 감마 탭 전압 레벨(VT)을 갖는 출력 신호(OS)를 생성할 수 있다. 스위치 세트 제어 신호는 스위치들(SWa1:SWa4, SWb1:SWb4)의 턴-온 또는 턴-오프 여부를 제어하는 스위치 제어 신호들을 포함할 수 있다. 감마 증폭기(GA)는 외부 장치 또는 전압 조정기(regulator)로부터 증폭 기준 전압(VAR)을 수신할 수 있다. 증폭 기준 전압(VAR)은 증폭기들(AMPa, AMPb)의 증폭 동작을 위한 전압일 수 있다.
감마 증폭기(GA)는 제1 증폭 장치(AD1) 및 제2 증폭 장치(AD2)를 포함할 수 있다. 제1 증폭 장치(AD1) 및 제2 증폭 장치(AD2)는 입력 신호(IS)를 수신하는 입력 노드(Ni) 및 출력 신호(OS)를 생성하는 출력 노드(No) 사이에 병렬로 연결될 수 있다. 제1 증폭 장치(AD1) 및 제2 증폭 장치(AD2)는 서로 대칭적일 수 있고, 서로 상보적으로 동작할 수 있다. 출력 신호(OS)는 상보적으로 제공되는 제1 출력 신호(OS1) 및 제2 출력 신호(OS2)를 포함할 수 있고, 모든 시간 구간들에서 감마 탭 전압 레벨(VT)을 유지할 수 있다.
일부 실시 예들에서, 제1 증폭 장치(AD1) 및 제2 증폭 장치(AD2)는 입력 신호(IS)가 감마 증폭기(GA)에 대응하는 입력 전압 레벨(VI)을 갖는 시간 구간 동안에만, 입력 신호(IS)를 수신할 수 있다. 예를 들어, 입력 신호(IS)는 임의의 시간 구간에서 다른 감마 증폭기에 대응하는 다른 입력 전압 레벨을 가질 수 있다. 이 경우, 스위치들(SWa1, SWb1)은 모두 턴-오프될 수 있다. 제1 증폭 장치(AD1) 또는 제2 증폭 장치(AD2)는 커패시터(Ca) 또는 커패시터(Cb)에 축적된 전압에 기초하여 제1 출력 신호(OS1) 또는 제2 출력 신호(OS2)를 생성할 수 있다.
제1 증폭 장치(AD1)는 제1 스위치(SWa1), 제2 스위치(SWa2), 제3 스위치(SWa3), 제4 스위치(SWa4), 제5 스위치(SWa5), 커패시터(Ca), 및 증폭기(AMPa)를 포함할 수 있다.
제1 스위치(SWa1)는 입력 노드(Ni) 및 제1 노드(Na1) 사이에 연결될 수 있다. 커패시터(Ca)는 제1 노드(Na1) 및 제2 노드(Na2) 사이에 연결될 수 있다. 제2 스위치(SWa2)는 제2 노드(Na2) 및 제3 노드(Na3) 사이에 연결될 수 있다. 제3 스위치(SWa3)는 제1 노드(Na1) 및 제3 노드(Na3) 사이에 연결될 수 있다. 제4 스위치(SWa4)는 제1 노드(Na1) 및 출력 노드(No) 사이에 연결될 수 있다. 제5 스위치(SWa5)는 제3 노드(Na3) 및 출력 노드(No) 사이에 연결될 수 있다.
증폭기(AMPa)는 제2 노드(Na2)와 연결된 제1 입력 단자(예를 들어, 반전 입력 단자), 증폭 기준 전압(VAR)을 수신하는 제2 입력 단자(예를 들어, 비반전 입력 단자), 및 제3 노드(Na3)와 연결된 출력 단자를 포함할 수 있다. 증폭기(AMPa)는 제1 입력 단자의 전압 레벨 및 제2 입력 단자의 전압 레벨에 기초하여, 출력 단자에서 감마 탭 전압 레벨(VT)을 갖는 제1 출력 신호(OS1)를 생성할 수 있다.
제2 증폭 장치(AD2)는 제1 스위치(SWb1), 제2 스위치(SWb2), 제3 스위치(SWb3), 제4 스위치(SWb4), 제5 스위치(SWb5), 커패시터(Cb), 및 증폭기(AMPb)를 포함할 수 있다.
제1 스위치(SWb1)는 입력 노드(Ni) 및 제1 노드(Nb1) 사이에 연결될 수 있다. 커패시터(Cb)는 제1 노드(Nb1) 및 제2 노드(Nb2) 사이에 연결될 수 있다. 제2 스위치(SWb2)는 제2 노드(Nb2) 및 제3 노드(Nb3) 사이에 연결될 수 있다. 제3 스위치(SWb3)는 제1 노드(Nb1) 및 제3 노드(Nb3) 사이에 연결될 수 있다. 제4 스위치(SWb4)는 제1 노드(Nb1) 및 출력 노드(No) 사이에 연결될 수 있다. 제5 스위치(SWb5)는 제3 노드(Nb3) 및 출력 노드(No) 사이에 연결될 수 있다.
증폭기(AMPb)는 제2 노드(Nb2)와 연결된 제1 입력 단자(예를 들어, 반전 입력 단자), 증폭 기준 전압(VAR)을 수신하는 제2 입력 단자(예를 들어, 비반전 입력 단자), 및 제3 노드(Nb3)와 연결된 출력 단자를 포함할 수 있다. 증폭기(AMPb)는 제1 입력 단자의 전압 레벨 및 제2 입력 단자의 전압 레벨에 기초하여, 출력 단자에서 감마 탭 전압 레벨(VT)을 갖는 제2 출력 신호(OS2)를 생성할 수 있다.
일부 실시 예들에서, 감마 증폭기(GA)는 커패시터를 사용하여 오프셋 전압을 보상할 수 있다. 오프셋 전압을 보상함으로써 감마 증폭기(GA)를 포함하는 디스플레이 장치의 화질이 향상될 수 있다.
일부 실시 예들에서, 감마 증폭기(GA)는 입력 신호(IS)의 제공이 중단되어도, 커패시터에 축적된 전압에 기초하여 출력 신호(OS)를 생성할 수 있다. 이에 따라, 감마 증폭기(GA)는 시간에 따라 입력 전압 레벨이 변하는 입력 신호(IS)를 다른 감마 증폭기와 공유(즉, 탭 선택 회로(TSC)의 탭 멀티플렉서(MUXT)를 공유)할 수 있다. 다시 말해서, 감마 탭 회로(120) 및 이를 포함하는 감마 전압 생성기(100)의 칩 크기가 감소할 수 있다.
도 9a 및 도 9b는 본 개시의 일부 실시 예들에 따라 도 8의 감마 증폭기의 제어 신호 및 출력 신호를 설명하는 그래프들이다. 도 9a는 도 8의 감마 증폭기(GA)의 제1 증폭 장치(AD1)의 스위치들(SWa1:SWa5)의 스위치 제어 신호들을 설명한다. 가로축은 시간을 나타낸다. 세로축은 신호의 정보를 나타낸다.
도 8 및 도 9a를 참조하면, 감마 증폭기(GA)의 제1 증폭 장치(AD1)는 트랙-앤드-홀드(track-and-hold) 방식으로 동작할 수 있다. 트랙 동작은 입력 신호(IS)를 수신하고, 커패시터에 입력 전압 레벨(VI) 및 오프셋 전압 레벨의 차이에 대응하는 전압을 축적하는 동작일 수 있다. 홀드 동작은 축적된 전압에 기초하여, 오프셋 전압을 보상하고, 출력 신호(OS)를 출력 노드(No)로 제공하는 동작일 수 있다.
제1 시간 구간(TP1)은 제1 시점(T1) 및 제2 시점(T2) 사이의 시간 구간일 수 있다. 제1 시간 구간(TP1)은 트랙 구간(TR) 및 보상 구간(CP)을 포함할 수 있다. 일부 실시 예들에서, 제1 시간 구간(TP1)은 트랙 구간(TR) 및 보상 구간(CP) 사이에 마진(margin) 구간(MG)을 더 포함할 수 있다. 트랙 구간(TR)은 제1 시점(T1) 및 시점(T1a) 사이의 시간 구간일 수 있다. 마진 구간(MG)은 시점(T1a) 및 시점(T1b) 사이의 시간 구간일 수 있다. 보상 구간(CP)은 시점(T1b) 및 제2 시점(T2) 사이의 시간 구간일 수 있다.
트랙 구간(TR)은 제1 증폭 장치(AD1)가 입력 신호(IS)에 대한 트랙 동작을 수행하는 구간일 수 있다. 트랙 구간(TR)에서, 제1 증폭 장치(AD1)의 제1 및 제2 스위치들(SWa1, SWa2)은 턴-온될 수 있다. 제1 증폭 장치(AD1)의 제3, 제4, 및 제5 스위치들(SWa3, SWa4, SWa5)은 턴-오프될 수 있다.
마진 구간(MG)은 제1 증폭 장치(AD1)의 안정적인 동작을 위해, 트랙 동작 및 오프셋 전압을 보상하는 동작 사이에 추가된 구간일 수 있다. 예를 들어, 제1 노드(Na1) 및 제2 노드(Na2)의 전압 차이는 제1 노드(Na1) 및 제3 노드(Na3)의 전압 차이와 다를 수 있다. 급격한 전압 변동으로 인한 과전류 또는 회로의 오동작을 방지하기 위해, 마진 구간이 추가될 수 있다. 마진 구간에서, 제1 증폭 장치(AD1)의 제1 내지 제5 스위치들(SWa1:SWa5)은 모두 턴-오프될 수 있다.
보상 구간(CP)은 제1 증폭 장치(AD1)가 증폭기(AMPa)에 의한 오프셋 전압을 보상하는 구간일 수 있다. 보상 구간(CP)에서, 제1 증폭 장치(AD1)의 제1, 제2, 제4, 및 제5 스위치들(SWa1, SWa2, SWa4, SWa5)은 턴-오프될 수 있다. 제1 증폭 장치(AD1)의 제3 스위치(SWa3)는 턴-온될 수 있다.
제2 시간 구간(TP2)은 제1 시간 구간(TP1) 이후의 시간 구간일 수 있다. 예를 들어, 제2 시간 구간(TP2)은 제2 시점(T2) 및 제3 시점(T3) 사이의 시간 구간일 수 있다. 제2 시간 구간(TP2)은 홀드-아웃 구간(HDO)을 포함할 수 있다.
홀드-아웃 구간(HDO)은 제1 증폭 장치(AD1)가 커패시터(Ca)에 축적된 전압에 기초하여, 출력 노드(No)로 제1 출력 신호(OS1)를 제공하는 구간일 수 있다. 홀드-아웃 구간(HDO)에서, 제1 증폭 장치(AD1)의 제1, 제2, 및 제3 스위치들(SWa1, SWa2, SWa3)은 턴-오프될 수 있다. 제1 증폭 장치(AD1)의 제4 및 제5 스위치들(SWa4, SWa5)은 턴-온될 수 있다.
일부 실시 예들에서, 마진 구간(MG), 보상 구간(CP), 및 홀드-아웃 구간(HDO)은 통합하여 홀드 구간(HD)으로 지칭될 수 있다. 홀드 구간(HD)은 입력 신호(IS)의 제공이 중단된 구간일 수 있다. 예를 들어, 홀드 구간(HD)은 제1 증폭 장치(AD1)의 제1 스위치(SWa1)가 턴-오프된 구간일 수 있다.
제3 시간 구간(TP3)은 제3 시점(T3) 및 제4 시점(T4) 사이의 시간 구간일 수 있다. 제3 시간 구간(TP3)에서의 동작들은 제1 시간 구간(TP1)에서의 동작들과 유사할 수 있다. 예를 들어, 제1 시간 구간(TP1)의 동작들 및 제2 시간 구간(TP2)의 동작들은 순차적으로 반복될 수 있다.
도 9b는 도 8의 감마 증폭기(GA)의 제1 증폭 장치(AD1)의 스위치들(SWa1:SWa5)의 스위치 제어 신호들, 제2 증폭 장치(AD2)의 스위치들(SWb1:SWb5)의 스위치 제어 신호들, 및 출력 신호(OS)를 설명한다. 가로축은 시간을 나타낸다. 세로축은 신호의 정보를 나타낸다.
도 8 및 도 9b를 참조하면, 감마 증폭기(GA)의 제1 증폭 장치(AD1) 및 제2 증폭 장치(AD2) 모두는 트랙-앤드-홀드 방식으로 동작할 수 있다. 제1 증폭 장치(AD1) 및 제2 증폭 장치(AD2)는 서로 상보적으로 동작할 수 있다. 보다 상세하게는, 제1 증폭 장치(AD1)는 제1 트랙 구간(TR1) 동안에만 입력 신호(IS)를 수신할 수 있고, 제2 증폭 장치(AD2)는 제2 트랙 구간(TR2) 동안에만 입력 신호(IS)를 수신할 수 있다. 제1 증폭 장치(AD1)가 출력 노드(No)로 제1 출력 신호(OS1)를 제공하는 동안, 제2 증폭 장치(AD2)는 출력 노드(No)로 제2 출력 신호(OS2)를 제공하지 않을 수 있다. 반대로, 제2 증폭 장치(AD2)가 출력 노드(No)로 제2 출력 신호(OS2)를 제공하는 동안, 제1 증폭 장치(AD1)는 출력 노드(No)로 제1 출력 신호(OS1)를 제공하지 않을 수 있다.
제1 시간 구간(TP1)은 제1 시점(T1) 및 제2 시점(T2) 사이의 시간 구간일 수 있다. 제1 시간 구간(TP1)은 제1 트랙 구간(TR1), 제1 마진 구간(MG1), 및 제1 보상 구간(CP1)을 포함할 수 있다. 제1 트랙 구간(TR1)은 제1 시점(T1) 및 시점(T1a) 사이의 시간 구간일 수 있다. 제1 마진 구간(MG1)은 시점(T1a) 및 시점(T1b) 사이의 시간 구간일 수 있다. 제1 보상 구간(CP1)은 시점(T1b) 및 제2 시점(T2) 사이의 시간 구간일 수 있다.
제1 시간 구간(TP1)에서, 제1 증폭 장치(AD1)의 제1 및 제2 스위치들(SWa1, SWa2)은 제1 트랙 구간(TR1) 동안 턴-온될 수 있다. 제1 증폭 장치(AD1)의 제1 내지 제5 스위치들(SWa1:SWa5)은 제1 마진 구간(MG1) 동안 모두 턴-오프될 수 있다. 제1 증폭 장치(AD1)의 제3 스위치(SWa3)는 제1 보상 구간(CP1) 동안 턴-온될 수 있다.
제1 시간 구간(TP1)에서, 제2 증폭 장치(AD2)는 제2 출력 신호(OS2)를 출력 노드(No)로 제공할 수 있다. 제2 출력 신호(OS2)는 제1 시간 구간(TP1) 이전의 시간 구간에서 트랙된 입력 신호(IS)에서 오프셋 전압이 보상된 신호일 수 있다.
제2 시간 구간(TP2)은 제2 시점(T2) 및 제3 시점(T3) 사이의 시간 구간일 수 있다. 제2 시간 구간(TP2)은 제1 홀드-아웃 구간(HDO1)을 포함할 수 있다. 제1 홀드-아웃 구간(HDO1)은 제2 시점(T2) 및 제3 시점(T3) 사이의 시간 구간일 수 있다. 제1 마진 구간(MG1), 제1 보상 구간(CP1), 및 제1 홀드-아웃 구간(HDO1)은 통합하여 제1 홀드 구간(HD1)으로 지칭될 수 있다.
제2 시간 구간(TP2)에서, 제1 증폭 장치(AD1)의 제4 및 제5 스위치들(SWa4, SWa5)은 제1 홀드-아웃 구간(HDO1) 동안 턴-온될 수 있다. 다시 말해서, 제1 증폭 장치(AD1)의 제4 및 제5 스위치들(SWa4, SWa5)은 제2 시간 구간(TP2) 전체에서 턴-온될 수 있다.
제2 시간 구간(TP2)은 제2 트랙 구간(TR2), 제2 마진 구간(MG2), 및 제2 보상 구간(CP2)을 포함할 수 있다. 제2 트랙 구간(TR2)은 제2 시점(T2) 및 시점(T2a) 사이의 시간 구간일 수 있다. 제2 마진 구간(MG2)은 시점(T2a) 및 시점(T2b) 사이의 시간 구간일 수 있다. 제2 보상 구간(CP2)은 시점(T2b) 및 제3 시점(T3) 사이의 시간 구간일 수 있다.
제2 시간 구간(TP2)에서, 제2 증폭 장치(AD2)의 제1 및 제2 스위치들(SWb1, SWb2)은 제2 트랙 구간(TR2) 동안 턴-온될 수 있다. 제2 증폭 장치(AD2)의 제1 내지 제5 스위치들(SWb1:SWb5)은 제2 마진 구간(MG2) 동안 모두 턴-오프될 수 있다. 제2 증폭 장치(AD2)의 제3 스위치(SWb3)는 제2 보상 구간(CP2) 동안 턴-온될 수 있다.
제3 시간 구간(TP3)은 제3 시점(T3) 및 제4 시점(T4) 사이의 시간 구간일 수 있다. 제3 시간 구간(TP3)에서 제1 및 제2 증폭 장치들(AD1, AD2)의 동작들은 제1 시간 구간(TP1)에서 제1 및 제2 증폭 장치들(AD1, AD2)의 동작들과 유사할 수 있다.
제3 시간 구간(TP3)은 제3 트랙 구간(TR3), 제3 마진 구간(MG3), 및 제3 보상 구간(CP3)을 포함할 수 있다. 제3 트랙 구간(TR3)은 제3 시점(T3) 및 시점(T3a) 사이의 시간 구간일 수 있다. 제3 마진 구간(MG3)은 시점(T3a) 및 시점(T3b) 사이의 시간 구간일 수 있다. 제3 보상 구간(CP3)은 시점(T3b) 및 제4 시점(T4) 사이의 시간 구간일 수 있다.
제3 시간 구간(TP3)에서, 제1 증폭 장치(AD1)의 제1 및 제2 스위치들(SWa1, SWa2)은 제3 트랙 구간(TR3) 동안 턴-온될 수 있다. 제1 증폭 장치(AD1)의 제1 내지 제5 스위치들(SWa1:SWa5)은 제3 마진 구간(MG3) 동안 모두 턴-오프될 수 있다. 제1 증폭 장치(AD1)의 제3 스위치(SWa3)는 제3 보상 구간(CP3) 동안 턴-온될 수 있다.
제3 시간 구간(TP3)은 제2 홀드-아웃 구간(HDO2)을 포함할 수 있다. 제2 홀드-아웃 구간(HDO2)은 제3 시점(T3) 및 제4 시점(T4) 사이의 시간 구간일 수 있다. 제2 마진 구간(MG2), 제2 보상 구간(CP2), 및 제2 홀드-아웃 구간(HDO2)은 통합하여 제2 홀드 구간(HD2)으로 지칭될 수 있다.
제3 시간 구간(TP3)에서, 제2 증폭 장치(AD2)의 제4 및 제5 스위치들(SWb4, SWb5)은 제2 홀드-아웃 구간(HDO2) 동안 턴-온될 수 있다. 다시 말해서, 제2 증폭 장치(AD2)의 제4 및 제5 스위치들(SWb4, SWb5)은 제3 시간 구간(TP3) 전체에서 턴-온될 수 있다.
상술된 바와 같이, 도 7, 도 8, 도 9a, 및 도 9b를 참조하여, 트랙-앤드-홀드 방식으로 동작하는 제1 및 제2 증폭 장치들(AD1, AD2)을 포함하는 감마 증폭기(GA)가 설명되었다. 감마 증폭기(GA)가 커패시터를 사용하여 오프셋 전압을 보상함으로써, 디스플레이 장치의 화질이 향상될 수 있다. 또한, 복수의 감마 증폭기들은 시간에 따라 순차적으로 입력 전압 레벨이 변하는 입력 신호(IS)를 공유하므로, 복수의 감마 증폭기들에 각각 대응하는 복수의 탭 멀티플렉서들을 사용하는 경우(예를 들어, 도 4)에 비해, 탭 선택 회로(TSC) 및 이를 포함하는 칩의 크기가 감소될 수 있다.
도 10은 본 개시의 일부 실시 예들에 따른 감마 증폭 회로의 출력 신호의 특성을 설명하는 표이다. 도 10을 참조하면, 감마 증폭 회로 내의 감마 증폭기의 출력 신호의 특성이 설명된다. 감마 증폭기의 출력 신호는 시뮬레이션을 통해 반복적으로 측정될 수 있으며, 반복적으로 측정된 출력 신호들의 전압 레벨들은 편차를 가질 수 있다.
시뮬레이션 조건은 감마 증폭 회로에 오프셋 보상 기능이 적용되었는지 여부에 따라 달라질 수 있다. 예를 들어, 오프셋 보상 기능을 갖는 감마 증폭 회로는 도 3 및 도 7의 감마 증폭 회로(GAC)에 대응할 수 있다. 오프셋 보상 기능을 갖는 감마 증폭 회로의 측정 값들은 도 7의 감마 증폭 회로(GAC)의 제1 감마 증폭기(GA1)로부터의 제1 감마 탭 전압 레벨(VT1)을 반복적으로 측정한 것일 수 있다. 예를 들어, 오프셋 보상 기능을 갖지 않는 감마 증폭 회로는 오프셋 전압을 축적하는 커패시터를 포함하지 않는 감마 증폭 회로에 대응할 수 있다.
오프셋 보상 기능이 적용된 감마 증폭 회로에 대한 시뮬레이션의 경우, 실험적으로 측정된 전압 레벨들의 평균은 '3.9998V'일 수 있다. 실험적으로 측정된 전압 레벨들의 표준 편차는 '2.6291*10-4V'일 수 있다. 실험적으로 측정된 전압 레벨들 중 최소 값은 '3.9990V'일 수 있다. 실험적으로 측정된 전압 레벨들 중 최대 값은 '4.0007V'일 수 있다.
오프셋 보상 기능이 적용되지 않은 감마 증폭 회로에 대한 시뮬레이션의 경우, 실험적으로 측정된 전압 레벨들의 평균은 '4.0000V'일 수 있다. 실험적으로 측정된 전압 레벨들의 표준 편차는 '1.1504*10-3V'일 수 있다. 실험적으로 측정된 전압 레벨들 중 최소 값은 '3.9966V'일 수 있다. 실험적으로 측정된 전압 레벨들 중 최대 값은 '4.0033V'일 수 있다.
상술된 바와 같이, 본 개시의 일부 실시 예들에 따른 감마 증폭 회로는 오프셋 보상 기능을 가질 수 있다. 본 개시의 일부 실시 예들에 따른 감마 증폭 회로는, 오프셋 보상 기능을 갖지 않는 감마 증폭 회로에 비해, 표준 편차가 작은 감마 탭 전압 레벨을 갖는 출력 신호를 생성할 수 있다. 안정적이고 균일한 감마 탭 전압 레벨을 제공함으로써, 디스플레이 장치의 화질이 향상될 수 있다.
도 11은 본 개시의 일부 실시 예들에 따른 감마 전압 생성기의 블록도이다. 도 11을 참조하면, 본 개시의 일부 실시 예들에 따른 감마 전압 생성기(100)가 설명된다. 감마 전압 생성기(100)는 도 1, 도 2, 및 도 3의 감마 전압 생성기(100)에 대응할 수 있다.
일부 실시 예들에서, 감마 전압 생성기(100)는 풀-사이클(full-cycle) 구간에 대해 반복적으로 동작할 수 있고, 풀-사이클 구간은 제1 내지 제2N 시간 구간들을 포함할 수 있다. 여기서, N은 임의의 자연수이고, 감마 증폭 회로(GAC)에 포함된 감마 증폭기들의 개수와 같을 수 있다.
감마 전압 생성기(100)는 탭 선택 회로(TSC), 감마 증폭 회로(GAC), 및 조정 회로(130)를 포함할 수 있다. 조정 회로(130)는 선택 신호(SL)를 탭 선택 회로(TSC)로 출력할 수 있다. 조정 회로(130)는 제1 내지 제N 스위치 세트 제어 신호들(SWS1:SWSN)을 감마 증폭 회로(GAC)로 출력할 수 있다.
탭 선택 회로(TSC)는 탭 저항 스트링 및 탭 멀티플렉서(MUXT)를 포함할 수 있다. 탭 멀티플렉서(MUXT)는 선택 신호(SL)에 기초하여, 탭 저항 스트링에서 분배된 복수의 전압 레벨들 중 제1 내지 제N 입력 전압 레벨들(VI1:VIN)을 결정하고, 입력 신호(IS)를 생성할 수 있다. 입력 신호(IS)는 시간에 따라 순차적으로 반복되는 제1 내지 제N 입력 전압 레벨들(VI1:VIN)을 가질 수 있다.
예를 들어, 감마 전압 생성기(100)가 풀-사이클 구간에 대해 반복적으로 동작하는 경우, 입력 신호(IS)는 제1 내지 제2N 시간 구간들 중 제1 내지 제N 시간 구간들 동안 각각 제1 내지 제N 입력 전압 레벨들(VI1:VIN)을 갖고 그리고 제1 내지 제2N 시간 구간들 중 제N+1 내지 제2N 시간 구간들 동안 각각 제1 내지 제N 입력 전압 레벨들(VI1:VIN)을 가질 수 있다.
감마 증폭 회로(GAC)는 제1 내지 제N 감마 증폭기들(GA1:GAN)을 포함할 수 있다. 제1 내지 제N 감마 증폭기들(GA1:GAN)은 탭 선택 회로(TSC)로부터 입력 신호(IS)를 수신할 수 있다. 제1 내지 제N 감마 증폭기들(GA1:GAN)은 조정 회로(130)로부터 각각 제1 내지 제N 스위치 세트 제어 신호들(SWS1:SWSN)을 수신할 수 있다. 제1 내지 제N 감마 증폭기들(GA1:GAN)은 각각 제1 증폭 장치(AD1) 및 제2 증폭 장치(AD2)를 포함할 수 있다.
제1 내지 제N 감마 증폭기들(GA1:GAN)은 입력 신호(IS) 및 제1 내지 제N 스위치 세트 제어 신호들(SWS1:SWSN) 중 대응하는 스위치 세트 제어 신호에 기초하여, 각각 제1 내제 제N 감마 탭 전압 레벨(VT1:VTN)을 갖는 출력 신호를 생성할 수 있다.
예를 들어, 감마 전압 생성기(100)가 풀-사이클 구간에 대해 반복적으로 동작하는 경우, 제1 감마 증폭기(GA1)의 제1 증폭 장치(AD1)는 제1 내지 제2N 시간 구간들 중 제1 시간 구간 동안 제1 입력 전압 레벨(VI1)을 갖는 입력 신호(IS)를 수신하고, 제2 내지 제N+1 시간 구간들 동안 제1 감마 탭 전압 레벨(VT1)을 갖는 제1 출력 신호(OS1)를 생성할 수 있다. 제1 감마 증폭기(GA1)의 제2 증폭 장치(AD2)는 제1 내지 제2N 시간 구간들 중 제N+1 시간 구간 동안 제1 입력 전압 레벨(VI1)을 갖는 입력 신호(IS)를 수신하고, 제N+2 내지 제2N 시간 구간들 및 다음 풀-사이클 구간 내의 제1 시간 구간 동안 제1 감마 탭 전압 레벨(VT1)을 갖는 제N+1 출력 신호(OSN+1)를 생성할 수 있다.
이와 유사하게, 제2 감마 증폭기(GA2)의 제1 및 제2 증폭 장치들(AD1, AD2)은 서로 상보적으로 동작함으로써, 각각 제2 감마 탭 전압 레벨(VT2)을 갖는 제2 출력 신호(OS2) 및 제2 감마 탭 전압 레벨(VT2)을 갖는 제N+2 출력 신호(OSN+2)를 생성할 수 있다. 제3 감마 증폭기(GA3)의 제1 및 제2 증폭 장치들(AD1, AD2)은 서로 상보적으로 동작함으로써, 각각 제3 감마 탭 전압 레벨(VT3)을 갖는 제3 출력 신호(OS3) 및 제3 감마 탭 전압 레벨(VT3)을 갖는 제N+3 출력 신호(OSN+3)를 생성할 수 있다. 그리고, 제N 감마 증폭기(GAN)의 제1 및 제2 증폭 장치들(AD1, AD2)은 서로 상보적으로 동작함으로써, 각각 제N 감마 탭 전압 레벨(VTN)을 갖는 제N 출력 신호(OSN) 및 제N 감마 탭 전압 레벨(VTN)을 갖는 제2N 출력 신호(OS2N)를 생성할 수 있다.
도 12는 본 개시의 일부 실시 예들에 따라 도 11의 감마 전압 생성기의 입력 신호 및 제어 신호를 설명하는 그래프이다. 가로축은 시간을 나타낸다. 세로축은 신호의 정보를 나타낸다. 도 11 및 도 12를 참조하면, 감마 전압 생성기(100)는 풀-사이클 구간에 대해 반복적으로 동작할 수 있다. 풀-사이클 구간은 제1 시점(T1) 및 제9 시점(T9) 사이의 시간 구간일 수 있고, 반복될 수 있다.
풀-사이클 구간은 제1 하프-사이클 구간 및 제2 하프-사이클 구간을 포함할 수 있다. 제1 하프-사이클 구간은 제1 내지 제N 시간 구간들(TP1:TPN)을 포함할 수 있다. 제2 하프-사이클 구간은 제N+1 내지 제2N 시간 구간들(TPN+1:TP2N)을 포함할 수 있다. 제2 하프-사이클 구간이 끝나면, 제1 하프-사이클 구간의 동작들이 다시 수행될 수 있다. 마찬가지로, 제1 하프-사이클 구간이 시작하기 전에, 이미 제2 하프-사이클 구간의 동작들이 수행되었을 수 있다. 일부 실시 예들에서, 도 12의 제1 내지 제2N 시간 구간들(TP1:TP2N)은 서로 시간 구간의 길이가 같을 수 있다.
제1 시간 구간(TP1)은 제1 시점(T1) 및 제2 시점(T2) 사이의 시간 구간일 수 있다. 제1 시간 구간(TP1)에서, 제1 감마 증폭기(GA1)의 제1 증폭 장치(AD1)는 제1 트랙 구간(TR1) 동안 제1 입력 전압 레벨(VI1)을 갖는 입력 신호(IS)를 수신할 수 있다. 제1 감마 증폭기(GA1)의 제1 증폭 장치(AD1)의 모든 스위치들은 마진 구간 동안 턴-오프될 수 있다. 제1 감마 증폭기(GA1)의 제1 증폭 장치(AD1)는 제1 보상 구간(CP1) 동안 오프셋 전압을 보상할 수 있다.
제1 시간 구간(TP1)에서, 제1 감마 증폭기(GA1)의 제2 증폭 장치(AD2)는 이전 시간 구간에서 수신한 입력 신호(IS)에 기초하여, 제1 감마 탭 전압 레벨(VT1)을 갖는 제N+1 출력 신호(OSN+1)를 생성할 수 있다. 즉, 제1 시간 구간(TP1)은 제1 감마 증폭기(GA1)의 제2 증폭 장치(AD2)의 제2 홀드-아웃 구간(HDO2)에 포함될 수 있다.
제1 시간 구간(TP1)에서, 제2 감마 증폭기(GA2)의 제1 증폭 장치(AD1)는 대기 모드에서 동작할 수 있다. 대기 모드는 증폭 장치의 모든 스위치들이 턴-오프되는 동작 모드일 수 있다. 즉, 제2 감마 증폭기(GA2)의 제1 증폭 장치(AD1)의 모든 스위치들은 턴-오프될 수 있다.
제1 시간 구간(TP1)에서, 제2 감마 증폭기(GA2)의 제2 증폭 장치(AD2)는 이전 시간 구간에서 수신한 입력 신호(IS)에 기초하여, 제2 감마 탭 전압 레벨(VT2)을 갖는 제N+2 출력 신호(OSN+2)를 생성할 수 있다.
제1 시간 구간(TP1)에서, 제3 감마 증폭기(GA3)의 제1 증폭 장치(AD1)는 대기 모드에서 동작할 수 있다. 즉, 제3 감마 증폭기(GA3)의 제1 증폭 장치(AD1)의 모든 스위치들은 턴-오프될 수 있다.
제1 시간 구간(TP1)에서, 제3 감마 증폭기(GA3)의 제2 증폭 장치(AD2)는 이전 시간 구간에서 수신한 입력 신호(IS)에 기초하여, 제3 감마 탭 전압 레벨(VT3)을 갖는 제N+3 출력 신호(OSN+3)을 생성할 수 있다.
다음으로, 제2 시간 구간(TP2)은 제2 시점(T2) 및 제3 시점(T3) 사이의 시간 구간일 수 있다. 제2 시간 구간(TP2)에서, 제1 감마 증폭기(GA1)의 제1 증폭 장치(AD1)는 제1 시간 구간(TP1)에서 수신한 입력 신호(IS)에 기초하여, 제1 감마 탭 전압 레벨(VT1)을 갖는 제1 출력 신호(OS1)를 생성할 수 있다. 즉, 제2 시간 구간(TP2)은 제1 감마 증폭기(GA1)의 제1 증폭 장치(AD1)의 제1 홀드-아웃 구간(HDO1)에 포함될 수 있다.
제2 시간 구간(TP2)에서, 제1 감마 증폭기(GA1)의 제2 증폭 장치(AD2)는 대기 모드에서 동작할 수 있다.
제2 시간 구간(TP2)에서, 제2 감마 증폭기(GA2)의 제1 증폭 장치(AD1)는 제1 트랙 구간(TR1) 동안 제2 입력 전압 레벨(VI2)을 갖는 입력 신호(IS)를 수신할 수 있다. 제2 감마 증폭기(GA2)의 제1 증폭 장치(AD1)의 모든 스위치들은 마진 구간 동안 턴-오프될 수 있다. 제2 감마 증폭기(GA2)의 제1 증폭 장치(AD1)는 제1 보상 구간(CP1) 동안 오프셋 전압을 보상할 수 있다.
제2 시간 구간(TP2)에서, 제2 감마 증폭기(GA2)의 제2 증폭 장치(AD2)는 이전 시간 구간에서 수신한 입력 신호(IS)에 기초하여, 제2 감마 탭 전압 레벨(VT2)을 갖는 제N+2 출력 신호(OSN+2)를 생성할 수 있다.
제2 시간 구간(TP2)에서, 제3 감마 증폭기(GA3)의 제1 증폭 장치(AD1)는 대기 모드에서 동작할 수 있다. 즉, 제3 감마 증폭기(GA3)의 제1 증폭 장치(AD1)의 모든 스위치들은 턴-오프될 수 있다.
제2 시간 구간(TP2)에서, 제3 감마 증폭기(GA3)의 제2 증폭 장치(AD2)는 이전 시간 구간에서 수신한 입력 신호(IS)에 기초하여, 제3 감마 탭 전압 레벨(VT3)을 갖는 제N+3 출력 신호(OSN+3)을 생성할 수 있다.
다음으로, 제3 시간 구간(TP3)은 제3 시점(T3) 및 제4 시점(T4) 사이의 시간 구간일 수 있다. 제3 시간 구간(TP3)에서, 제1 감마 증폭기(GA1)의 제1 증폭 장치(AD1)는 제1 시간 구간(TP1)에서 수신한 입력 신호(IS)에 기초하여, 제1 감마 탭 전압 레벨(VT1)을 갖는 제1 출력 신호(OS1)를 생성할 수 있다.
제3 시간 구간(TP3)에서, 제1 감마 증폭기(GA1)의 제2 증폭 장치(AD2)는 대기 모드에서 동작할 수 있다.
제3 시간 구간(TP3)에서, 제2 감마 증폭기(GA2)의 제1 증폭 장치(AD1)는 제2 시간 구간(TP2)에서 수신한 입력 신호(IS)에 기초하여, 제2 감마 탭 전압 레벨(VT2)을 갖는 제2 출력 신호(OS2)를 생성할 수 있다.
제3 시간 구간(TP3)에서, 제2 감마 증폭기(GA2)의 제2 증폭 장치(AD2)는 대기 모드에서 동작할 수 있다.
제3 시간 구간(TP3)에서, 제3 감마 증폭기(GA3)의 제1 증폭 장치(AD1)는 제1 트랙 구간(TR1) 동안 제3 입력 전압 레벨(VI3)을 갖는 입력 신호(IS)를 수신할 수 있다. 제3 감마 증폭기(GA3)의 제1 증폭 장치(AD1)의 모든 스위치들은 마진 구간 동안 턴-오프될 수 있다. 제3 감마 증폭기(GA3)의 제1 증폭 장치(AD1)는 제1 보상 구간(CP1) 동안 오프셋 전압을 보상할 수 있다.
제3 시간 구간(TP3)에서, 제3 감마 증폭기(GA3)의 제2 증폭 장치(AD2)는 이전 시간 구간에서 수신한 입력 신호(IS)에 기초하여, 제3 감마 탭 전압 레벨(VT3)을 갖는 제N+3 출력 신호(OSN+3)를 생성할 수 있다.
다음으로, 제N+1 시간 구간(TPN+1)은 제5 시점(T5) 및 제6 시점(T6) 사이의 시간 구간일 수 있다. 제N+1 시간 구간(TPN+1)에서, 제1 감마 증폭기(GA1)의 제1 증폭 장치(AD1)는 제1 시간 구간(TP1)에서 수신한 입력 신호(IS)에 기초하여, 제1 감마 탭 전압 레벨(VT1)을 갖는 제1 출력 신호(OS1)를 생성할 수 있다.
제N+1 시간 구간(TPN+1)에서, 제1 감마 증폭기(GA1)의 제2 증폭 장치(AD2)는 제2 트랙 구간(TR2) 동안 제1 입력 전압 레벨(VI1)을 갖는 입력 신호(IS)를 수신할 수 있다. 제1 감마 증폭기(GA1)의 제2 증폭 장치(AD2)의 모든 스위치들은 마진 구간 동안 턴-오프될 수 있다. 제1 감마 증폭기(GA1)의 제2 증폭 장치(AD2)는 제2 보상 구간(CP2) 동안 오프셋 전압을 보상할 수 있다.
제N+1 시간 구간(TPN+1)에서, 제2 감마 증폭기(GA2)의 제1 증폭 장치(AD1)는 제2 시간 구간(TP2)에서 수신한 입력 신호(IS)에 기초하여, 제2 감마 탭 전압 레벨(VT2)을 갖는 제2 출력 신호(OS2)를 생성할 수 있다.
제N+1 시간 구간(TPN+1)에서, 제2 감마 증폭기(GA2)의 제2 증폭 장치(AD2)는 대기 모드에서 동작할 수 있다.
제N+1 시간 구간(TPN+1)에서, 제3 감마 증폭기(GA3)의 제1 증폭 장치(AD1)는 제3 시간 구간(TP3)에서 수신한 입력 신호(IS)에 기초하여, 제3 감마 탭 전압 레벨(VT3)을 갖는 제3 출력 신호(OS3)를 생성할 수 있다.
제N+1 시간 구간(TPN+1)에서, 제3 감마 증폭기(GA3)의 제2 증폭 장치(AD2)는 대기 모드에서 동작할 수 있다.
다음으로, 제N+2 시간 구간(TPN+2)은 제6 시점(T6) 및 제7 시점(T7) 사이의 시간 구간일 수 있다. 제N+2 시간 구간(TPN+2)에서, 제1 감마 증폭기(GA1)의 제1 증폭 장치(AD1)는 대기 모드에서 동작할 수 있다.
제N+2 시간 구간(TPN+2)에서, 제1 감마 증폭기(GA1)의 제2 증폭 장치(AD2)는 제N+1 시간 구간(TPN+1)에서 수신한 입력 신호(IS)에 기초하여, 제1 감마 탭 전압 레벨(VT1)을 갖는 제N+1 출력 신호(OSN+1)를 생성할 수 있다.
제N+2 시간 구간(TPN+2)에서, 제2 감마 증폭기(GA2)의 제1 증폭 장치(AD1)는 제2 시간 구간(TP2)에서 수신한 입력 신호(IS)에 기초하여, 제2 감마 탭 전압 레벨(VT2)을 갖는 제2 출력 신호(OS2)를 생성할 수 있다.
제N+2 시간 구간(TPN+2)에서, 제2 감마 증폭기(GA2)의 제2 증폭 장치(AD2)는 제2 트랙 구간(TR2) 동안 제2 입력 전압 레벨(VI2)을 갖는 입력 신호(IS)를 수신할 수 있다. 제2 감마 증폭기(GA2)의 제2 증폭 장치(AD2)의 모든 스위치들은 마진 구간 동안 턴-오프될 수 있다. 제2 감마 증폭기(GA2)의 제2 증폭 장치(AD2)는 제2 보상 구간(CP2) 동안 오프셋 전압을 보상할 수 있다.
제N+2 시간 구간(TPN+2)에서, 제3 감마 증폭기(GA3)의 제1 증폭 장치(AD1)는 제3 시간 구간(TP3)에서 수신한 입력 신호(IS)에 기초하여, 제3 감마 탭 전압 레벨(VT3)을 갖는 제3 출력 신호(OS3)를 생성할 수 있다.
제N+2 시간 구간(TPN+2)에서, 제3 감마 증폭기(GA3)의 제2 증폭 장치(AD2)는 대기 모드에서 동작할 수 있다.
다음으로, 제N+3 시간 구간(TPN+3)은 제7 시점(T7) 및 제8 시점(T8) 사이의 시간 구간일 수 있다. 제N+3 시간 구간(TPN+3)에서, 제1 감마 증폭기(GA1)의 제1 증폭 장치(AD1)는 대기 모드에서 동작할 수 있다.
제N+3 시간 구간(TPN+3)에서, 제1 감마 증폭기(GA1)의 제2 증폭 장치(AD2)는 제N+1 시간 구간(TPN+1)에서 수신한 입력 신호(IS)에 기초하여, 제1 감마 탭 전압 레벨(VT1)을 갖는 제N+1 출력 신호(OSN+1)를 생성할 수 있다.
제N+3 시간 구간(TPN+3)에서, 제2 감마 증폭기(GA2)의 제1 증폭 장치(AD1)는 대기 모드에서 동작할 수 있다.
제N+3 시간 구간(TPN+3)에서, 제2 감마 증폭기(GA2)의 제2 증폭 장치(AD2)는 제N+2 시간 구간(TPN+2)에서 수신한 입력 신호(IS)에 기초하여, 제2 감마 탭 전압 레벨(VT2)을 갖는 제N+2 출력 신호(OSN+2)를 생성할 수 있다.
제N+3 시간 구간(TPN+3)에서, 제3 감마 증폭기(GA3)의 제1 증폭 장치(AD1)는 제3 시간 구간(TP3)에서 수신한 입력 신호(IS)에 기초하여, 제3 감마 탭 전압 레벨(VT3)을 갖는 제3 출력 신호(OS3)를 생성할 수 있다.
제N+3 시간 구간(TPN+3)에서, 제3 감마 증폭기(GA3)의 제2 증폭 장치(AD2)는 제2 트랙 구간(TR2) 동안 제3 입력 전압 레벨(VI3)을 갖는 입력 신호(IS)를 수신할 수 있다. 제3 감마 증폭기(GA3)의 제2 증폭 장치(AD2)의 모든 스위치들은 마진 구간 동안 턴-오프될 수 있다. 제3 감마 증폭기(GA3)의 제2 증폭 장치(AD2)는 제2 보상 구간(CP2) 동안 오프셋 전압을 보상할 수 있다.
도 13은 본 개시의 일부 실시 예들에 따른 감마 증폭기의 동작 방법을 설명하는 순서도이다. 도 13을 참조하면, 본 개시의 일부 실시 예들에 따른 감마 증폭기의 동작 방법이 설명된다. 감마 증폭기는 도 8의 감마 증폭기에 대응할 수 있다. 감마 증폭기는 제1 증폭 장치 및 제2 증폭 장치를 포함할 수 있다.
S110 단계에서, 제1 증폭 장치에 의해, 제1 시간 구간 동안, 입력 전압 레벨을 갖는 제1 입력 신호를 수신하고, 그리고 제1 입력 신호로부터 제1 오프셋 전압을 보상할 수 있다. 제1 오프셋 전압은 제1 증폭 장치 내부의 증폭기의 오프셋 전압일 수 있다.
S111 단계에서, 제1 증폭 장치에 의해, 제2 시간 구간 동안, 감마 탭 전압 레벨을 갖는 제1 출력 신호를 출력할 수 있다.
S120 단계에서, 제2 증폭 장치에 의해, 제2 시간 구간 동안, 입력 전압 레벨을 갖는 제2 입력 신호를 수신하고, 그리고 제2 입력 신호로부터 제2 오프셋 전압을 보상할 수 있다. 제2 오프셋 전압은 제2 증폭 장치 내부의 증폭기의 오프셋 전압일 수 있다.
S121 단계에서, 제2 증폭 장치에 의해, 제3 시간 구간 동안, 감마 탭 전압 레벨을 갖는 제2 출력 신호를 출력할 수 있다.
S130 단계에서, 제1 증폭 장치에 의해, 제3 시간 구간 동안, 입력 전압 레벨을 갖는 제3 입력 신호를 수신하고, 그리고 제3 입력 신호로부터 제1 오프셋 전압을 보상할 수 있다. S130 단계는 S110 단계에 대응할 수 있다.
S131 단계에서, 제1 증폭 장치에 의해, 제4 시간 구간 동안, 감마 탭 전압 레벨을 갖는 제3 출력 신호를 출력할 수 있다. S131 단계는 S111 단계에 대응할 수 있다.
도 14는 본 개시의 일부 실시 예들에 따른 감마 전압 생성기의 동작 방법을 설명하는 순서도이다. 도 14를 참조하면, 본 개시의 일부 실시 예들에 따른 감마 전압 생성기의 동작 방법이 설명된다. 감마 전압 생성기는 도 1, 도 2, 도 3, 및 도 11의 감마 전압 생성기(100)에 대응할 수 있다. 감마 전압 생성기는 탭 선택 회로(TSC), 제1 감마 증폭기(GA1), 및 제2 감마 증폭기(GA2)를 포함할 수 있다. 제1 감마 증폭기(GA1)는 제1 증폭 장치(AD1) 및 제3 증폭 장치(AD3)를 포함할 수 있다. 제2 감마 증폭기(GA2)는 제2 증폭 장치(AD2) 및 제4 증폭 장치(AD4)를 포함할 수 있다.
S210 단계에서, 탭 선택 회로(TSC)는 제1 시간 구간(TP1) 동안 입력 신호를 제1 감마 증폭기(GA1)의 제1 증폭 장치(AD1)로 제공할 수 있다. 제1 시간 구간(TP1) 동안 입력 신호는 제1 입력 전압 레벨을 가질 수 있다. S211 단계에서, 제1 증폭 장치(AD1)는 입력 신호를 트랙하고, 트랙된 입력 신호에서 오프셋 전압을 보상할 수 있다. S212 단계에서, 제1 증폭 장치(AD1)는 제1 감마 탭 전압 레벨(VT1)을 갖는 제1 출력 신호(OS1)를 출력할 수 있다. S213 단계에서, 제1 증폭 장치(AD1)는 제1 출력 신호(OS1)를 계속 출력할 수 있다. S214 단계에서, 제1 증폭 장치(AD1)는 대기 모드에서 동작할 수 있다.
S220 단계에서, 탭 선택 회로(TSC)는 제2 시간 구간(TP2) 동안 입력 신호를 제2 감마 증폭기(GA2)의 제2 증폭 장치(AD2)로 제공할 수 있다. 제2 시간 구간(TP2) 동안 입력 신호는 제2 입력 전압 레벨을 가질 수 있다. S221 단계에서, 제2 증폭 장치(AD2)는 입력 신호를 트랙하고, 트랙된 입력 신호에서 오프셋 전압을 보상할 수 있다. S222 단계에서, 제2 증폭 장치(AD2)는 제2 감마 탭 전압 레벨(VT2)을 갖는 제2 출력 신호(OS2)를 출력할 수 있다. S223 단계에서, 제2 증폭 장치(AD2)는 제2 출력 신호(OS2)를 계속 출력할 수 있다. S224 단계에서, 제2 증폭 장치(AD2)는 대기 모드에서 동작할 수 있다.
S230 단계에서, 탭 선택 회로(TSC)는 제3 시간 구간(TP3) 동안 입력 신호를 제1 감마 증폭기(GA1)의 제3 증폭 장치(AD3)로 제공할 수 있다. 제3 시간 구간(TP3) 동안 입력 신호는 제1 입력 전압 레벨을 가질 수 있다. S231 단계에서, 제3 증폭 장치(AD3)는 입력 신호를 트랙하고, 트랙된 입력 신호에서 오프셋 전압을 보상할 수 있다. S232 단계에서, 제3 증폭 장치(AD3)는 제1 감마 탭 전압 레벨(VT1)을 갖는 제3 출력 신호(OS3)를 출력할 수 있다. S233 단계에서, 제3 증폭 장치(AD3)는 제3 출력 신호(OS3)를 계속 출력할 수 있다.
S240 단계에서, 탭 선택 회로(TSC)는 제4 시간 구간(TP4) 동안 입력 신호를 제2 감마 증폭기(GA2)의 제4 증폭 장치(AD4)로 제공할 수 있다. 제4 시간 구간(TP4) 동안 입력 신호는 제2 입력 전압 레벨을 가질 수 있다. S241 단계에서, 제4 증폭 장치(AD4)는 입력 신호를 트랙하고, 트랙된 입력 신호에서 오프셋 전압을 보상할 수 있다. S242 단계에서, 제4 증폭 장치(AD4)는 제2 감마 탭 전압 레벨(VT2)을 갖는 제4 출력 신호(OS4)를 출력할 수 있다.
S250 단계에서, 탭 선택 회로(TSC)는 제5 시간 구간(TP5) 동안 입력 신호를 제1 감마 증폭기(GA1)의 제1 증폭 장치(AD1)로 제공할 수 있다. 제5 시간 구간(TP5) 동안 입력 신호는 제1 입력 전압 레벨을 가질 수 있다. S250 단계는 S210 단계에 대응할 수 있다. S251 단계에서, 제1 증폭 장치(AD1)는 입력 신호를 트랙하고, 트랙된 입력 신호에서 오프셋 전압을 보상할 수 있다. S251 단계는 S211 단계에 대응할 수 있다.
일부 실시 예들에서, 제1 감마 증폭기(GA1) 및 제2 감마 증폭기(GA2)는 병렬적으로 동작할 수 있고, 제1 감마 증폭기(GA1)의 제1 증폭 장치(AD1) 및 제3 증폭 장치(AD3)는 상보적으로 동작할 수 있고, 그리고 제2 감마 증폭기(GA2)의 제2 증폭 장치(AD2) 및 제4 증폭 장치(AD4)는 상보적으로 동작할 수 있다.
예를 들어, S210 및 S211 단계들은 제1 시간 구간에 대응할 수 있다. S220, S212, 및 S221 단계들은 제2 시간 구간에 대응할 수 있다. S230, S213, S231, 및 S222 단계들은 제3 시간 구간에 대응할 수 있다. S240, S214, S232, S223, 및 S241 단계들은 제4 시간 구간에 대응할 수 있다. S250, S251, S233, S224, 및 S242 단계들은 제5 시간 구간에 대응할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.

Claims (20)

  1. 제1 시간 구간 내의 제1 트랙(track) 구간 동안 입력 전압 레벨을 갖는 제1 입력 신호를 수신하고, 상기 제1 시간 구간 내의 제1 보상 구간 동안 상기 제1 입력 신호로부터 제1 오프셋 전압을 보상하고, 그리고 상기 제1 시간 구간 이후의 제2 시간 구간 동안 감마 탭 전압 레벨을 갖는 제1 출력 신호를 생성하도록 구성된 제1 증폭 장치; 및
    상기 제2 시간 구간 내의 제2 트랙 구간 동안 상기 입력 전압 레벨을 갖는 제2 입력 신호를 수신하고, 상기 제2 시간 구간 내의 제2 보상 구간 동안 상기 제2 입력 신호로부터 제2 오프셋 전압을 보상하고, 그리고 상기 제2 시간 구간 이후의 제3 시간 구간 동안 상기 감마 탭 전압 레벨을 갖는 제2 출력 신호를 생성하도록 구성된 제2 증폭 장치를 포함하는 감마 증폭기.
  2. 제 1 항에 있어서,
    상기 제1 증폭 장치는 상기 제1 보상 구간 및 상기 제2 시간 구간 동안 상기 제1 입력 신호를 수신하지 않도록 구성되고, 그리고
    상기 제2 증폭 장치는 상기 제2 보상 구간 및 상기 제3 시간 구간 동안 상기 제2 입력 신호를 수신하지 않도록 더 구성된 감마 증폭기.
  3. 제 1 항에 있어서,
    상기 제1 증폭 장치는 상기 제3 시간 구간 내의 제3 트랙 구간 동안 상기 입력 전압 레벨을 갖는 제3 입력 신호를 수신하고, 상기 제3 시간 구간 내의 제3 보상 구간 동안 상기 제3 입력 신호로부터 상기 제1 오프셋 전압을 보상하고, 그리고 상기 제3 시간 구간 이후의 제4 시간 구간 동안 상기 감마 탭 전압 레벨을 갖는 제3 출력 신호를 생성하도록 더 구성된 감마 증폭기.
  4. 제 1 항에 있어서,
    상기 제1 증폭 장치는:
    상기 제1 트랙 구간 동안 상기 제1 입력 신호를 수신하는 입력 노드 및 제1 노드 사이에 연결된 제1 스위치;
    상기 제1 노드 및 제2 노드 사이에 연결된 제1 커패시터;
    상기 제2 노드 및 제3 노드 사이에 연결된 제2 스위치;
    상기 제1 노드 및 상기 제3 노드 사이에 연결된 제3 스위치;
    상기 제1 노드 및 상기 제2 시간 구간 동안 상기 제1 출력 신호를 생성하는 출력 노드 사이에 연결된 제4 스위치;
    상기 제3 노드 및 상기 출력 노드 사이에 연결된 제5 스위치; 및
    상기 제2 노드와 연결된 제1 입력 단자, 증폭 기준 전압을 수신하는 제2 입력 단자, 및 상기 제3 노드와 연결된 제1 출력 단자를 포함하는 제1 증폭기를 포함하는 감마 증폭기.
  5. 제 4 항에 있어서,
    상기 제1 및 제2 스위치들은 상기 제1 트랙 구간 동안 턴-온되도록 구성되고,
    상기 제3 스위치는 상기 제1 보상 구간 동안 턴-온되도록 구성되고, 그리고
    상기 제4 및 제5 스위치들은 상기 제2 시간 구간 동안 턴-온되도록 구성된 감마 증폭기.
  6. 제 5 항에 있어서,
    상기 제1 내지 제5 스위치들은 상기 제1 트랙 구간 및 상기 제1 보상 구간 사이의 마진(margin) 구간 동안 턴-오프되도록 더 구성된 감마 증폭기.
  7. 제 4 항에 있어서,
    상기 제1 오프셋 전압은 상기 제1 증폭기의 상기 제1 입력 단자의 전압 레벨 및 상기 제1 증폭기의 상기 제1 출력 단자의 전압 레벨의 차이에 대응하는 감마 증폭기.
  8. 제 4 항에 있어서,
    상기 제2 증폭 장치는:
    상기 제2 트랙 구간 동안 상기 제2 입력 신호를 더 수신하는 상기 입력 노드 및 제4 노드 사이에 연결된 제6 스위치;
    상기 제4 노드 및 제5 노드 사이에 연결된 제2 커패시터;
    상기 제5 노드 및 제6 노드 사이에 연결된 제7 스위치;
    상기 제4 노드 및 상기 제6 노드 사이에 연결된 제8 스위치;
    상기 제4 노드 및 상기 제3 시간 구간 동안 상기 제2 출력 신호를 더 생성하는 상기 출력 노드 사이에 연결된 제9 스위치;
    상기 제6 노드 및 상기 출력 노드 사이에 연결된 제10 스위치; 및
    상기 제5 노드와 연결된 제3 입력 단자, 상기 증폭 기준 전압을 수신하는 제4 입력 단자, 및 상기 제6 노드와 연결된 제2 출력 단자를 포함하는 제2 증폭기를 포함하는 감마 증폭기.
  9. 제 8 항에 있어서,
    상기 제6 및 제7 스위치들은 상기 제2 트랙 구간 동안 턴-온되도록 구성되고,
    상기 제8 스위치는 상기 제2 보상 구간 동안 턴-온되도록 구성되고, 그리고
    상기 제9 및 제10 스위치들은 상기 제3 시간 구간 동안 턴-온되도록 구성된 감마 증폭기.
  10. 제1 시간 구간 내의 제1 트랙(track) 구간 동안 입력 전압 레벨을 갖는 제1 입력 신호를 수신하는 입력 노드 및 제1 노드 사이에 연결되고, 상기 제1 트랙 구간 동안 턴-온되도록 구성된 제1 스위치;
    상기 제1 노드 및 제2 노드 사이에 연결된 제1 커패시터;
    상기 제2 노드 및 제3 노드 사이에 연결되고, 상기 제1 트랙 구간 동안 턴-온되도록 구성된 제2 스위치;
    상기 제1 노드 및 상기 제3 노드 사이에 연결되고, 상기 제1 시간 구간 내의 상기 제1 트랙 구간 이후의 제1 보상 구간 동안 턴-온되도록 구성된 제3 스위치;
    상기 제1 노드 및 상기 제1 시간 구간 이후의 제2 시간 구간 동안 감마 탭 전압 레벨을 갖는 제1 출력 신호를 생성하는 출력 노드 사이에 연결되고, 상기 제2 시간 구간 동안 턴-온되도록 구성된 제4 스위치;
    상기 제3 노드 및 상기 출력 노드 사이에 연결되고, 상기 제2 시간 구간 동안 턴-온되도록 구성된 제5 스위치; 및
    상기 제2 노드와 연결된 제1 입력 단자, 증폭 기준 전압을 수신하는 제2 입력 단자, 및 상기 제3 노드와 연결된 제1 출력 단자를 포함하는 제1 증폭기를 포함하는 감마 증폭기.
  11. 제 10 항에 있어서,
    상기 제2 시간 구간 내의 제2 트랙 구간 동안 상기 입력 전압 레벨을 갖는 제2 입력 신호를 더 수신하는 상기 입력 노드 및 제4 노드 사이에 연결되고, 상기 제2 트랙 구간 동안 턴-온되도록 구성된 제6 스위치;
    상기 제4 노드 및 제5 노드 사이에 연결된 제2 커패시터;
    상기 제5 노드 및 제6 노드 사이에 연결되고, 상기 제2 트랙 구간 동안 턴-온되도록 구성된 제7 스위치;
    상기 제4 노드 및 상기 제6 노드 사이에 연결되고, 상기 제2 시간 구간 내의 상기 제2 트랙 구간 이후의 제2 보상 구간 동안 턴-온되도록 구성된 제8 스위치;
    상기 제4 노드 및 상기 제2 시간 구간 이후의 제3 시간 구간 동안 상기 감마 탭 전압 레벨을 갖는 제2 출력 신호를 더 생성하는 상기 출력 노드 사이에 연결되고, 상기 제3 시간 구간 동안 턴-온되도록 구성된 제9 스위치;
    상기 제6 노드 및 상기 출력 노드 사이에 연결되고, 상기 제3 시간 구간 동안 턴-온되도록 구성된 제10 스위치; 및
    상기 제5 노드와 연결된 제3 입력 단자, 상기 증폭 기준 전압을 수신하는 제4 입력 단자, 및 상기 제6 노드와 연결된 제2 출력 단자를 포함하는 제2 증폭기를 더 포함하는 감마 증폭기.
  12. 제 11 항에 있어서,
    상기 제1 및 제2 스위치들은 상기 제3 시간 구간 내의 제3 트랙 구간 동안 턴-온되도록 더 구성되고,
    상기 제3 스위치는 상기 제3 시간 구간 내의 상기 제3 트랙 구간 이후의 제3 보상 구간 동안 턴-온되도록 더 구성되고, 그리고
    상기 제4 및 제5 스위치들은 상기 제3 시간 구간 이후의 제4 시간 구간 동안 턴-온되도록 더 구성된 감마 증폭기.
  13. 제 11 항에 있어서,
    상기 제1 스위치는 상기 제1 보상 구간 및 상기 제2 시간 구간 동안 턴-오프되도록 더 구성되고, 그리고
    상기 제6 스위치는 상기 제2 보상 구간 및 상기 제3 시간 구간 동안 턴-오프되도록 더 구성된 감마 증폭기.
  14. 제 11 항에 있어서,
    상기 제1 내지 제5 스위치들은 상기 제1 트랙 구간 및 상기 제1 보상 구간 사이의 제1 마진(margin) 구간 동안 턴-오프되도록 더 구성되고, 그리고
    상기 제6 내지 제10 스위치들은 상기 제2 트랙 구간 및 상기 제2 보상 구간 사이의 제2 마진 구간 동안 턴-오프되도록 더 구성된 감마 증폭기.
  15. 제 10 항에 있어서,
    상기 제1 커패시터는:
    상기 제1 트랙 구간 동안, 상기 제1 스위치 및 상기 제2 스위치를 통해, 상기 입력 전압 레벨 및 오프셋 전압 레벨의 차이에 대응하는 전압을 축적하고; 그리고
    상기 제1 보상 구간 동안, 상기 축적된 전압에 기초하여 상기 제3 노드의 전압 레벨을 보상하도록 구성된 감마 증폭기.
  16. 제1 내지 제2N 시간 구간들 중 제1 내지 제N 시간 구간들 동안 각각 제1 내지 제N 입력 전압 레벨들을 갖고 그리고 상기 제1 내지 제2N 시간 구간들 중 제N+1 내지 제2N 시간 구간들 동안 각각 상기 제1 내지 제N 입력 전압 레벨들을 갖는 입력 신호를 생성하도록 구성된 탭 선택 회로; 및
    상기 입력 신호에 기초하여 동작하는 제1 내지 제N 감마 증폭기들을 포함하되,
    상기 제1 내지 제N 감마 증폭기들 중 제1 감마 증폭기는:
    상기 제1 내지 제2N 시간 구간들 중 제1 시간 구간 내의 제1 트랙(track) 구간 동안 상기 입력 신호를 수신하고, 그리고 상기 제1 내지 제2N 시간 구간들 중 제2 내지 제N+1 시간 구간들 동안 제1 감마 탭 전압 레벨을 갖는 제1 출력 신호를 생성하도록 구성된 제1 증폭 장치; 및
    상기 제1 내지 제2N 시간 구간들 중 제N+1 시간 구간 내의 제N+1 트랙 구간 동안 상기 입력 신호를 수신하고, 그리고 상기 제1 내지 제2N 시간 구간들 중 상기 제1 시간 구간 및 제N+2 내지 제2N 시간 구간들 동안 상기 제1 감마 탭 전압 레벨을 갖는 제2 출력 신호를 생성하도록 구성된 제2 증폭 장치를 포함하고,
    상기 제1 내지 제2N 시간 구간들은 순차적으로 반복되고, 그리고
    N은 자연수인 감마 전압 생성기.
  17. 제 16 항에 있어서,
    상기 제1 내지 제N 감마 증폭기들 중 제2 감마 증폭기는:
    상기 제1 내지 제2N 시간 구간들 중 제2 시간 구간 내의 제2 트랙 구간 동안 상기 입력 신호를 수신하고, 그리고 상기 제1 내지 제2N 시간 구간들 중 제3 내지 제N+2 시간 구간들 동안 제2 감마 탭 전압 레벨을 갖는 제3 출력 신호를 생성하도록 구성된 제3 증폭 장치; 및
    상기 제1 내지 제2N 시간 구간들 중 제N+2 시간 구간 내의 제N+2 트랙 구간 동안 상기 입력 신호를 수신하고, 그리고 상기 제1 내지 제2N 시간 구간들 중 상기 제1 및 제2 시간 구간들 그리고 상기 제N+3 내지 제2N 시간 구간들 동안 상기 제2 감마 탭 전압 레벨을 갖는 제4 출력 신호를 생성하도록 구성된 제4 증폭 장치를 포함하는 감마 전압 생성기.
  18. 제 17 항에 있어서,
    상기 제1 내지 제N 감마 증폭기들 중 제3 감마 증폭기는:
    상기 제1 내지 제2N 시간 구간들 중 제3 시간 구간 내의 제3 트랙 구간 동안 상기 입력 신호를 수신하고, 그리고 상기 제1 내지 제2N 시간 구간들 중 제4 내지 제N+3 시간 구간들 동안 제3 감마 탭 전압 레벨을 갖는 제5 출력 신호를 생성하도록 구성된 제5 증폭 장치; 및
    상기 제1 내지 제2N 시간 구간들 중 제N+3 시간 구간 내의 제N+3 트랙 구간 동안 상기 입력 신호를 수신하고, 그리고 상기 제1 내지 제2N 시간 구간들 중 상기 제1 내지 제3 시간 구간들 그리고 상기 제N+4 내지 제2N 시간 구간들 동안 상기 제3 감마 탭 전압 레벨을 갖는 제6 출력 신호를 생성하도록 구성된 제6 증폭 장치를 포함하는 감마 전압 생성기.
  19. 제 16 항에 있어서,
    상기 제1 증폭 장치는:
    상기 입력 신호를 수신하는 입력 노드 및 제1 노드 사이에 연결된 제1 스위치;
    상기 제1 노드 및 제2 노드 사이에 연결된 제1 커패시터;
    상기 제2 노드 및 제3 노드 사이에 연결된 제2 스위치;
    상기 제1 노드 및 상기 제3 노드 사이에 연결된 제3 스위치;
    상기 제1 노드 및 상기 제1 출력 신호를 생성하는 출력 노드 사이에 연결된 제4 스위치;
    상기 제3 노드 및 상기 출력 노드 사이에 연결된 제5 스위치; 및
    상기 제2 노드와 연결된 제1 입력 단자, 증폭 기준 전압을 수신하는 제2 입력 단자, 및 상기 제3 노드와 연결된 제1 출력 단자를 포함하는 제1 증폭기를 포함하고,
    상기 제2 증폭 장치는:
    상기 입력 노드 및 제4 노드 사이에 연결된 제6 스위치;
    상기 제4 노드 및 제5 노드 사이에 연결된 제2 커패시터;
    상기 제5 노드 및 제6 노드 사이에 연결된 제7 스위치;
    상기 제4 노드 및 상기 제6 노드 사이에 연결된 제8 스위치;
    상기 제4 노드 및 상기 제2 출력 신호를 더 생성하는 상기 출력 노드 사이에 연결된 제9 스위치;
    상기 제6 노드 및 상기 출력 노드 사이에 연결된 제10 스위치; 및
    상기 제5 노드와 연결된 제3 입력 단자, 상기 증폭 기준 전압을 수신하는 제4 입력 단자, 및 상기 제6 노드와 연결된 제2 출력 단자를 포함하는 제2 증폭기를 포함하고, 그리고
    상기 제5 스위치 및 상기 제10 스위치는 상보적으로 동작하는 감마 전압 생성기.
  20. 제 19 항에 있어서,
    상기 제1 및 제2 스위치들은 상기 제1 트랙 구간 동안 턴-온되도록 구성되고,
    상기 제3 스위치는 상기 제1 시간 구간 내의 상기 제1 트랙 구간 이후의 제1 보상 구간 동안 턴-온되도록 구성되고,
    상기 제4 및 제5 스위치들은 상기 제2 내지 제N+1 시간 구간들 동안 턴-온되도록 구성되고,
    상기 제6 및 제7 스위치들은 상기 제N+1 트랙 구간 동안 턴-온되도록 구성되고,
    상기 제8 스위치는 상기 제N+1 시간 구간 내의 제N+1 트랙 구간 이후의 제N+1 보상 구간 동안 턴-온되도록 구성되고, 그리고
    상기 제9 및 제10 스위치들은 상기 제1 시간 구간 및 상기 제N+2 내지 제2N 시간 구간들 동안 턴-온되도록 구성된 감마 전압 생성기.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7783105B2 (en) 2006-06-07 2010-08-24 National Semiconductor Corporation Method and system for digitally scaling a gamma curve
US20090051676A1 (en) * 2007-08-21 2009-02-26 Gyu Hyeong Cho Driving apparatus for display
KR101448853B1 (ko) 2008-03-18 2014-10-14 삼성전자주식회사 핑퐁 타입의 샘플/홀드 회로를 이용하는 디스플레이 구동회로
KR101352189B1 (ko) 2008-07-08 2014-01-16 엘지디스플레이 주식회사 감마기준전압 발생회로 및 이를 이용한 평판표시장치
JP5417762B2 (ja) 2008-08-05 2014-02-19 セイコーエプソン株式会社 階調電圧生成回路、ドライバ、電気光学装置、及び電子機器
JP2010055684A (ja) 2008-08-28 2010-03-11 Sanyo Electric Co Ltd サンプルホールド回路
US8624765B2 (en) 2010-05-14 2014-01-07 Toyota Jidosha Kabushiki Kaisha Sample and hold circuit and A/D converter
KR102193688B1 (ko) * 2014-02-05 2020-12-21 삼성전자주식회사 증폭기 오프셋 보상 기능을 갖는 버퍼 회로 및 이를 포함하는 소스 구동 회로
JP6736834B2 (ja) 2015-03-04 2020-08-05 セイコーエプソン株式会社 ドライバー、電気光学装置及び電子機器
KR20200091527A (ko) * 2019-01-22 2020-07-31 삼성디스플레이 주식회사 표시 장치 및 이를 이용한 표시 패널의 구동 방법
KR20210144427A (ko) * 2020-05-22 2021-11-30 삼성전자주식회사 오프셋 전압 보상 회로, 상기 회로를 포함하는 감마 전압 생성 회로, 및 상기 회로를 포함하는 소스드라이버

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