WO2017030007A1 - 固体撮像装置、固体撮像装置の駆動方法、及び、電子機器 - Google Patents

固体撮像装置、固体撮像装置の駆動方法、及び、電子機器 Download PDF

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unit
sample
pixel
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浩二 松浦
ノーム エシェル
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ソニーセミコンダクタソリューションズ株式会社
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    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components

Definitions

  • the present technology relates to a solid-state imaging device, a driving method of the solid-state imaging device, and an electronic device, and more particularly, to a solid-state imaging device, a driving method of the solid-state imaging device, and an electronic device that can reduce power supply noise of pixel signals. .
  • the pixel portion including the photoelectric conversion element is configured to easily propagate power supply noise, and the power supply noise in the pixel circuit is dominant in the power supply noise of the entire CMOS image sensor.
  • Patent Document 1 it has been proposed to input a pixel signal including power supply noise and a signal obtained by mirroring the power supply noise to a differential input amplifier to remove the power supply noise from the pixel signal.
  • Patent Document 1 requires a differential input amplifier for each CDS (Correlated Double Sampling) circuit.
  • CDS Correlated Double Sampling
  • power consumption and circuit Scale increases.
  • the present technology makes it possible to reduce power supply noise of pixel signals by a single-ended circuit configuration.
  • a solid-state imaging device detects a noise component of a pixel unit in which a plurality of unit pixels that perform photoelectric conversion are arranged, and a power source used to drive the unit pixel, and cancels the noise component
  • a power supply noise detector that outputs a single-ended cancellation signal including a component; and a single-ended pixel signal output from the unit pixel; and based on the cancellation signal, the noise component is extracted from the sampled pixel signal.
  • a sample and hold unit that holds and outputs the removed pixel signal and an A / D conversion unit that performs A / D (Analog / Digital) conversion of the held pixel signal.
  • the power supply noise detection unit has a first charge accumulation unit that accumulates charges based on the pixel signal, and a second reference electrode that shares a reference potential with the first charge accumulation unit and accumulates charges based on the cancel signal.
  • Charge storage portions can be provided.
  • the second charge storage unit has substantially the same amount of charge as noise charge that is stored in the first charge storage unit due to the noise component of the pixel signal during the sampling period of the pixel signal. Cancellation charge can be accumulated by the cancellation component of the cancellation signal.
  • the sample-and-hold unit includes the noise charge accumulated in the first charge accumulation unit and the cancel charge accumulated in the second charge accumulation unit during the sample period in the pixel signal hold period. Can be offset.
  • the cancellation component is a component obtained by amplifying the noise component with a predetermined gain, and the capacity of the second charge storage unit is made smaller than the capacity of the first charge storage unit by an amount corresponding to the gain. it can.
  • the phase of the cancel component can be a phase obtained by inverting the phase of the noise component.
  • the power supply noise detection unit can be provided with an adjustment mechanism that adjusts the phase of the gain and the cancellation component.
  • One end different from the one set to the reference potential of the second charge storage unit is connected to the output of the power supply noise detection unit via a first switch that is turned on during the sampling period of the pixel signal
  • the second charge switch can be connected to one end different from the one set to the reference potential of the first charge storage section via a second switch that is turned on during the hold period of the pixel signal.
  • the power supply noise detector is provided with a first output for outputting the cancel signal and a second output for outputting a single-ended reference signal indicating a bias voltage of the cancel signal, and the second charge storage unit
  • One end different from the one set to the reference potential is connected to the first output via a first switch that is turned on during the sampling period of the pixel signal, and is turned on during the hold period of the pixel signal. Can be connected to the second output via the switch.
  • a driving method of a solid-state imaging device detects a noise component of a power source used for driving a plurality of unit pixels that perform photoelectric conversion, and outputs a single-ended cancellation signal including a cancellation component that cancels the noise component.
  • a power supply noise detection step to output, a single-ended pixel signal output from the unit pixel is sampled, and the pixel signal obtained by removing the noise component from the sampled pixel signal is held based on the cancellation signal.
  • An electronic apparatus detects a noise component of a pixel unit in which a plurality of unit pixels that perform photoelectric conversion are arranged, and a power source used to drive the unit pixel, and cancels the noise component
  • a power supply noise detection unit that outputs a single-ended cancellation signal including a single-ended pixel signal output from the unit pixel, and removes the noise component from the sampled pixel signal based on the cancellation signal
  • a solid-state imaging device including a sample-and-hold unit that holds and outputs the pixel signal, and an A / D conversion unit that performs A / D (Analog / Digital) conversion of the held pixel signal.
  • a noise component of a power source used for driving a plurality of unit pixels that perform photoelectric conversion is detected, and a single-ended cancellation signal including a cancellation component that cancels the noise component is output, and the unit pixel
  • the single-ended pixel signal output from is sampled, and based on the cancellation signal, the pixel signal obtained by removing the noise component from the sampled pixel signal is held and output, and the A of the held pixel signal / D (Analog / Digital) conversion is performed.
  • the semiconductor device and the electronic device may be independent components or devices, or may be a module incorporated in another device.
  • power supply noise of pixel signals can be reduced.
  • FIG. 1 is a system configuration diagram showing an outline of the configuration of a solid-state imaging device to which the present technology is applied, for example, a CMOS image sensor which is a kind of XY address type solid-state imaging device.
  • the CMOS image sensor is an image sensor created by applying or partially using a CMOS process.
  • the CMOS image sensor 10 includes a pixel unit 11, a timing control circuit 12, a vertical scanning circuit 13, a power supply noise detection unit 14, a sample and hold unit 15, an A / D (Analog / Digital) conversion unit 16, and a horizontal scanning circuit 17. It is comprised so that it may contain. Further, the power supply noise detection unit 14 and the sample and hold unit 15 constitute a power supply noise cancellation unit 31.
  • the pixel unit 11 includes unit pixels (hereinafter sometimes simply referred to as “pixels”) each having a photoelectric conversion unit 61 that generates and accumulates charges according to the received light amount in the row direction and the column direction, that is, The configuration is two-dimensionally arranged in a matrix.
  • the row direction refers to the pixel arrangement direction (that is, the horizontal direction) of the pixel row
  • the column direction refers to the pixel arrangement direction (that is, the vertical direction) of the pixel column.
  • the pixel drive lines 18 are wired along the row direction for each pixel row and the vertical signal lines 19 are wired along the column direction for each pixel column in the matrix pixel arrangement.
  • the pixel drive line 18 transmits a drive signal for performing driving when reading a signal from the unit pixel 51.
  • the pixel driving line 18 is shown as one wiring for each row, but the number is not limited to one.
  • the power supply voltage Vdd_pix used for driving each unit pixel 51 is supplied to each unit pixel 51 of the pixel unit 11 from a power source (not shown).
  • the timing control circuit 12 supplies a clock signal, a control signal, and the like to the vertical scanning circuit 13, the power supply noise detection unit 14, the sample and hold unit 15, the A / D conversion unit 16, and the horizontal scanning circuit 17, and the operation of each unit To control.
  • the vertical scanning circuit 13 transmits a driving signal for driving when reading a pixel signal from the unit pixel 51 of the pixel unit 11 via the pixel driving line 18 and selects a reading row. Then, the vertical scanning circuit 13 outputs a pixel signal from the unit pixel 51 of the selected row to the vertical signal line 19.
  • the power supply noise detection unit 14 detects a noise component of the power supply voltage Vdd_pix supplied to the pixel unit 11 and supplies a single-end cancel signal including a cancel component for canceling the detected noise component to the sample and hold unit 15.
  • the sample and hold unit 15 is provided with a sample and hold circuit 71 for each vertical signal line 19.
  • Each sample and hold circuit 71 samples and holds (holds) a single-ended pixel signal supplied from each unit pixel 51 via the vertical signal line 19.
  • the A / D converter 16 A / D converts the analog pixel signal held by the sample and hold circuit 71 into a digital signal.
  • the horizontal scanning circuit 17 transfers the digital pixel signal output from the A / D converter 16 in the horizontal direction. As a result, imaging data composed of digital pixel signals is output.
  • the unit pixel 51 is configured to include a photodiode 61, a transfer transistor 62, a reset transistor 63, an FD (floating diffusion) unit 64, an amplification transistor 65, a selection transistor 66, and a current source 67.
  • a transfer signal TRG is supplied to the transfer transistor 62 from the vertical scanning circuit 13 via the pixel drive line 18.
  • a reset signal RST is supplied from the vertical scanning circuit 13 to the reset transistor 63 via the pixel drive line 18.
  • a selection signal SEL is supplied from the vertical scanning circuit 13 to the selection transistor 66 via the pixel drive line 18.
  • the unit pixel 51 in FIG. 1 has a general circuit configuration, and a detailed description thereof is omitted here.
  • the unit pixel 51 is not limited to this example, and can be a unit pixel having an arbitrary circuit configuration. Furthermore, the unit pixel 51 may have a shared pixel structure.
  • the unit pixel 51 having the shared pixel structure includes, for example, a plurality of photodiodes 61, a plurality of transfer transistors 62, one shared FD portion 64, and one other shared transistor.
  • FIG. 2 shows a configuration example of the power supply noise canceling unit 31a which is the first embodiment of the power supply noise canceling unit 31 of FIG.
  • the power supply noise cancellation unit 31a is a power supply noise detection unit 14a that is the first embodiment of the power supply noise detection unit 14 in FIG. 1 and a sample that is the first embodiment of the sample and hold unit 15 in FIG. It is comprised by the and hold part 15a (not shown).
  • the sample and hold unit 15a includes a plurality of sample and hold circuits 71a that are the first embodiment of the sample and hold circuit 71 of FIG.
  • FIG. 2 only one unit pixel 51, power supply noise detector 14a, and one sample-and-hold circuit 71a are illustrated for easy understanding of the drawing. For ease of viewing the drawing, some of the reference numerals are omitted.
  • the sample and hold circuit 71a is configured to include switches 101 to 105, transistors 106 to 112, and sampling capacitors Cvsl and Cpsr.
  • the transistors 106, 107, and 110 to 112 are p-type MOSFETs, and the transistors 108 and 109 are n-type MOSFETs.
  • the sampling capacitors Cvsl and Cpsr are composed of capacitors, for example.
  • the sampling capacitor Cvsl accumulates charges based on a single-ended pixel signal supplied from the unit pixel 51 through the vertical signal line 19.
  • One end of the sampling capacitor Cvsl is connected to the vertical signal line 19 via the switch 101, and is connected to the drain of the transistor 111 and the source of the transistor 112 via the switch 104.
  • the other end of the sampling capacitor Cvsl is connected to the gate of the transistor 109, and is connected to the drain of the transistor 107, the drain of the transistor 108, and the gate of the transistor 112 via the switch 105.
  • the sampling capacitor Cpsr accumulates charges based on a single-ended cancel signal supplied from the power supply noise detector 14a.
  • One end of the sampling capacitor Cpsr is connected to the output of the power supply noise detector 14a via the switch 102, and one end of the sampling capacitor Cpsr connected to the vertical signal line 19 via the switch 101 is connected to the switch 103. Connected through.
  • the other end of the sampling capacitor Cpsr is connected to the other end of the sampling capacitor Cvsl. Accordingly, the sampling capacitor Cvsl and the sampling capacitor Cpsr are set to a common sampling reference potential (for example, the potential of the virtual ground point VG).
  • sampling capacity Cvsl is Cvsl
  • sampling capacity Cpsr is Cpsr
  • the source of the transistor 106 is connected to a power source (not shown), and the drain is connected to the source of the transistor 107.
  • a gate signal Vbias_p ⁇ b> 1 is applied to the gate of the transistor 106.
  • the gate signal Vbias_p2 is applied to the gate of the transistor 107.
  • the source of the transistor 108 is connected to the drain of the transistor 109.
  • a gate signal Vbias_n1 is applied to the gate of the transistor.
  • the source of the transistor 109 is grounded.
  • the source of the transistor 110 is connected to a power source (not shown), and the drain is connected to the source of the transistor 111.
  • a gate signal Vbias_p3 is applied to the gate of the transistor 110.
  • the gate signal Vbias_p4 is applied to the gate of the transistor 111.
  • the drain of the transistor 112 is grounded.
  • the switches 101 and 102 are turned on when the sample signal ph_s supplied from the timing control circuit 12 is on (high level) and turned off when the sample signal ph_s is off (low level).
  • the switches 103 and 104 are turned on when the hold signal ph_h supplied from the timing control circuit 12 is turned on, and turned off when the hold signal ph_h is turned off.
  • the switch 105 is turned on when the sample signal ph_sa supplied from the timing control circuit 12 is turned on, and turned off when the sample signal ph_sa is turned off.
  • an analog pixel signal indicating the source potential VoutA of the transistor 112 is output from the sample and hold circuit 71a.
  • FIG. 3 shows a timing chart of the sample signal ph_s, the sample signal ph_sa, and the hold signal ph_h.
  • the sample period starts when the sample signal Ph_s and the sample signal Ph_sa are turned on and the switches 101, 102, and 105 are turned on.
  • the fluctuation range of the power supply fluctuation (AC component) which is a noise component of the power supply voltage Vdd_pix is ⁇ Vpix
  • the rate at which the power supply fluctuation of the pixel unit 11 appears on the vertical signal line 19 is Kvsl
  • the signal component of the pixel signal of the unit pixel 51 is Assuming Vsig, the average waveform of the pixel signal is a waveform that oscillates with a width of ⁇ Vpix ⁇ Kvsl with reference to the signal voltage Vsig, as shown in FIG.
  • the charge Qvsl accumulated in the sampling capacitor Cvsl during the sample period is expressed by the following equation (1).
  • ⁇ Vpix ⁇ Kvsl ⁇ Cvsl in the second term of the equation (1) is a charge accumulated in the sampling capacitor Cvsl due to the power supply noise component ( ⁇ Vpix ⁇ Kvsl) of the pixel signal, and is hereinafter referred to as a noise charge ⁇ Qvsl.
  • the cancel signal output from the power supply noise detector 14a is a signal obtained by adding a voltage obtained by multiplying the power supply fluctuation ⁇ Vpix by Kpsr to a predetermined bias voltage Vpsr
  • the average waveform of the cancel signal is as shown in FIG.
  • the waveform oscillates with a width of ⁇ Vpix ⁇ Kpsr with reference to the bias voltage Vpsr.
  • the charge Qpsr accumulated in the sampling capacitor Cpsr during the sample period is expressed by the following equation (2).
  • ⁇ Vpix ⁇ Kpsr ⁇ Cpsr in the second term of the equation (2) is a charge accumulated in the sampling capacitor Cpsr by a cancel component ( ⁇ Vpix ⁇ Kpsr) which is an AC component of the cancel signal. It is called ⁇ Qpsr.
  • the cancel component is a component obtained by amplifying the power supply fluctuation ⁇ Vpix with a gain Kpsr.
  • the hold signal ph_h is turned on, the switches 103 and 104 are turned on, and the hold period starts.
  • the switch 103 is turned on and both ends of the sampling capacitor Cvsl and the sampling capacitor Cpsr are connected to redistribute the charge Qvsl and the charge Qpsr accumulated in the sampling capacitors Cvsl and Cpsr during the sample period.
  • the voltage VoutA of the pixel signal output from the sample and hold circuit 71a is expressed by the following equation (3).
  • the noise charge ⁇ Qvsl ⁇ cancel charge ⁇ Qpsr.
  • Kpsr -Kvsl ⁇ Cvsl / Cpsr (4)
  • the charge Qvsl and the charge Qpsr accumulated in the sampling capacitors Cvsl and Cpsr are redistributed to cancel the noise charge ⁇ Qvsl and the cancel charge ⁇ Qpsr. Further, by substituting the gain Kpsr of the equation (4) into the equation (3), the voltage VoutA of the pixel signal output from the sample and hold circuit 71a is expressed by the following equation (5).
  • VoutA (Vsig ⁇ Cvsl + Vpsr ⁇ Cpsr) / (Cvsl + Cpsr) (5)
  • the power supply fluctuation ⁇ Vpix disappears in the equation (5), and the power supply noise component is removed from the voltage VoutA of the pixel signal output from the sample and hold circuit 71a.
  • the hold signal ph_h is turned off, the switches 103 and 104 are turned off, and the hold period ends.
  • FIG. 4 shows a configuration example of the power supply noise detector 14a of FIG.
  • the power supply noise detection unit 14a is configured to include a power supply noise detection circuit 151a and a buffer amplifier 152.
  • the power supply noise detection circuit 151a includes transistors mp1 to mp7, transistors mn1 to mn4, switches SW1 and SW2, variable capacitors Cadv and Cdly, variable capacitance array Cdiv, capacitors Ccpl and Cbias, variable resistance elements Rdet1 and Rdif, and a bias current source Is configured to include a current source 161.
  • the transistors mp1 to mp7 are p-type MOSFETs.
  • the transistor mp7 has a variable channel width (W).
  • the transistors mn1 to mn4 and the switches SW1 and SW2 are n-type MOSFETs.
  • the source of the transistor mp1 is connected to a power supply (not shown) that supplies a power supply voltage Vdd_pix, the source of the transistor mp2, the source of the transistor mp5, and the source of the transistor mp7.
  • the source of the transistor mp1 is connected to the drain of the transistor mn1 and the gates of the transistors mn1 to mn4 via the current source 161. Further, the source of the transistor mp1 is connected to the gate of the transistor mp1, the drain of the transistor mp3, the gate of the transistor mp7, and the drain of the transistor mn2 through the variable capacitor Cdly.
  • the source of the transistor mp1 is connected to the drain of the transistor mp1 and the source of the transistor mp3 via the variable capacitor Cadv.
  • the source of the transistor mp1 is connected to the gate of the transistor mp4 and the drain of the switch SW2 via the capacitor Ccp1.
  • the drain of the transistor mp1 is connected to the drain of the transistor mp2 and the source of the transistor mp4 via the variable resistance element Rdif.
  • the gate of the transistor mp2 is connected to the drain of the transistor mp4 and the drain of the transistor mn3.
  • the gate of the transistor mp3 is connected to the drain of the switch SW1.
  • the gate of the transistor mp3 is connected to the sources of the transistors mn1 to mn4 via the capacitor Cbias.
  • the back gate of the transistor mp3 is connected to the source of the transistor mp3.
  • the gate of the transistor mp4 is connected to the sources of the transistors mn1 to mn4 via the variable capacitance array Cdiv.
  • the back gate of the transistor mp4 is connected to the source of the transistor mp4.
  • the gate of the transistor mp5 is connected to the gate and drain of the transistor mp6, the drain of the transistor mn4, the source of the switch SW1, and the source of the switch SW2.
  • the drain of the transistor mp5 is connected to the source of the transistor mp6.
  • the back gate of the transistor mp6 is connected to the source of the transistor mp6.
  • the drain of the transistor mp7 is connected to the input of the buffer amplifier 152.
  • the drain of the transistor mp7 is connected to the sources of the transistors mn1 to mn4 via the variable resistance element Rdet1.
  • the sources of the transistors mn1 to mn4 are set to the ground potential.
  • the clock signal CK is input to the gates of the switches SW1 and SW2.
  • a differential amplifier is configured by the transistors mp1 and mp2.
  • the differential amplifier input bias source 162 is configured by the transistors mp5, mp6, and mn4.
  • the capacitor Cbias which is a bias voltage source is charged by a current supplied from the differential amplifier input bias source 162 via the switch SW1.
  • the variable capacitance array Cdiv which is a bias voltage source, is charged by a current supplied from the differential amplifier input bias source 162 via the switch SW2.
  • the clock signal CK is periodically input to the switches SW1 and SW2 (for example, every horizontal synchronization signal period), and the capacitor Cbias and the variable capacitance array Cdiv are charged, thereby forming the differential amplifier including the transistors mp1 and mp2. Can be operated at the optimum operating point.
  • the component of the power supply fluctuation ⁇ Vpix included in the power supply voltage Vdd_pix input from the power supply passes through the capacitor Ccp1. Then, a power supply noise voltage obtained by adding a bias potential provided by the variable capacitance array Cdiv to a voltage based on the power supply fluctuation ⁇ Vpix is input to the gate of the transistor mp4 which is one input of the differential amplifier.
  • the gate potential of the transistor mp3 which is the other input of the differential amplifier is set to a predetermined DC bias potential by the capacitor Cbias.
  • This DC bias potential is set to substantially the same potential as that of the variable capacitance array Cdiv.
  • the DC bias potential is not affected by the power supply fluctuation ⁇ Vpix.
  • a voltage based on the difference between the power supply noise voltage input to the differential amplifier and the DC bias potential that is, a voltage based on the power supply fluctuation ⁇ Vpix included in the power supply voltage Vdd_pix is applied to both ends of the variable resistance element Rdif to generate a current. Converted.
  • variable resistance element Rdif if the resistance value of the variable resistance element Rdif is increased, the variable resistance element Rdif becomes a thermal noise source, and therefore cannot be set to a very large resistance value.
  • the resistance value of the variable resistance element Rdif is reduced, the steady current flowing through the variable resistance element Rdif increases.
  • variable resistance element Rdif the voltage applied to both ends of the variable resistance element Rdif is reduced by inserting the variable resistance element Rdif between the source of the transistor mp3 and the source of the transistor mp4 which are the differential input pair of the differential amplifier. be able to. Thereby, the resistance value of the variable resistance element Rdif can be reduced without increasing the steady current of the variable resistance element Rdif.
  • the gates of the transistors mp1 and mp2 serving as the PMOS current source of the differential amplifier are respectively connected to the drains of the transistors mp3 and mp4 serving as the differential input pair.
  • the transconductance Gm of the transistors mp3 and mp4 can be increased, and as a result, the amount of attenuation when the power supply fluctuation ⁇ Vpix is converted into a current at both ends of the variable resistance element Rdif can be suppressed.
  • the current flowing through the transistor mp1 is copied by the transistor mp1 and the transistor mp7 that forms a current mirror. Further, the current flowing through the transistor mp 7 is converted into the voltage VdetA by the variable resistance element Rdet 1, and the voltage VdetA is input to the buffer amplifier 152.
  • the buffer amplifier 152 converts the input voltage VdetA into a cancel voltage Vcncl, and outputs a cancel signal indicating the cancel voltage Vcncl.
  • the cancel voltage Vcncl is a voltage obtained by adding the cancel component voltage obtained by inverting the phase of the power supply fluctuation ⁇ Vpix and multiplying it by Kpsr to the bias voltage Vpsr.
  • the bias voltage Vpsr is defined by the operating point of the buffer amplifier 152 based on the voltage VdetA.
  • the buffer amplifier 152 is necessary when a large capacitive load or a resistive load is connected to the subsequent stage of the power supply noise detection unit 14a, but can be deleted in other cases.
  • the circuit configuration and the circuit scale are different between the path where the power supply fluctuation ⁇ Vpix of the power supply voltage Vdd_pix reaches the sample and hold unit 15a via the pixel unit 11 and the path which reaches the sample and hold unit 15a via the power supply noise detection unit 14a.
  • the transfer characteristic in the former path hereinafter referred to as pixel path transfer characteristic
  • the transfer characteristic in the latter path hereinafter referred to as detection path transfer characteristic
  • detection path transfer characteristic a mechanism for adjusting the gain and phase of the detection path transfer characteristic is provided in the power supply noise detection unit 14 so that the gain Kpsr of the power supply noise detection unit 14a can be set to the above-described equation (4).
  • the gain of the detection path transfer characteristic can be adjusted by adjusting Rdet1 / Rdif which is the ratio of the resistance value of the variable resistance element Rdif and the resistance value of the variable resistance element Rdet1.
  • the gain of the detection path transfer characteristic can be adjusted by adjusting the ratio of the current mirror composed of the transistors mp1 and mp7.
  • the ratio of components based on the power supply fluctuation ⁇ Vpix in the power supply noise voltage input to the gate of the transistor mp4 is determined by the voltage division ratio represented by Ccp1 / (Ccp1 + Cdiv + Cg). Therefore, the gain of the detection path transfer characteristic can be adjusted by adjusting the capacitance Cdiv of the variable capacitance array Cdiv and adjusting the voltage dividing ratio.
  • the third adjustment method does not change the direct current value or the resistance value as compared with the first and second adjustment methods, and therefore, gain adjustment is possible without changing the thermal noise characteristics appearing in the output.
  • the third adjustment method can attenuate the gain, but cannot amplify it. Therefore, it is necessary to use another adjustment method according to the application.
  • the phase of the detection path transfer characteristic can be adjusted in the advance direction by adjusting the capacitance of the variable capacitor Cadv.
  • the phase of the detection path transfer characteristic can be adjusted in the delay direction.
  • the gain Kpsr can be set to the above-described equation (4) by adjusting the gain and phase of the detection path transfer characteristic.
  • the power supply noise component of the pixel signal output from the pixel unit 11 can be reduced by the single-ended circuit configuration.
  • the power consumption and the circuit scale can be reduced as compared with the case of using a differential input circuit as in the above-mentioned cited document 1.
  • the required capacity Cpsr of the sampling capacity Cpsr becomes Kvsl / Kpsr of the capacity Cvsl of the sampling capacity Cvsl. Therefore, by increasing the gain Kpsr of the power supply noise detector 14a, the capacity Cpsr of the sampling capacity Cpsr can be made smaller than the capacity Cvsl of the sampling capacity Cvsl by an amount corresponding to the gain Kpsr.
  • the sample and hold circuit 71a can be realized by adding a small amount of elements to the conventional sample and hold circuit.
  • CMOS image sensor 10 is provided with a plurality of circuits having the same configuration in parallel, the effect of reducing power consumption and circuit scale is further increased.
  • FIG. 5 shows a configuration example of a power supply noise canceling unit 31b which is a second embodiment of the power supply noise canceling unit 31 of FIG.
  • the power supply noise canceling unit 31b replaces the power supply noise detection unit 14a and the sample and hold unit 15a with a power supply noise detection unit 14b and a sample and hold unit 15b (not shown). Is different.
  • the sample and hold unit 15b includes a plurality of sample and hold circuits 71b that are the second embodiment of the sample and hold circuit 71 of FIG.
  • FIG. 5 only one unit pixel 51, power supply noise detector 14b, and one sample-and-hold circuit 71b are shown for easy viewing of the drawing. For ease of viewing the drawing, some of the reference numerals are omitted.
  • the sample and hold circuit 71b is different from the sample and hold circuit 71a of FIG. 2 in that a switch 201 is provided instead of the switch 103.
  • sampling capacitor Cpsr One end of the sampling capacitor Cpsr, which is connected to the power supply noise detector 14b via the switch 102, is connected to the power supply noise detector 14b via the switch 201. Then, a reference signal (described later) output from the power supply noise detection unit 14b is input to the sampling capacitor Cpsr via the switch 201.
  • the switch 201 is turned on when the hold signal ph_h supplied from the timing control circuit 12 is turned on, and turned off when the hold signal ph_h is turned off.
  • FIG. 6 shows a configuration example of the power supply noise detector 14b of FIG.
  • symbol is attached
  • the power supply noise detection unit 14b is different from the power supply noise detection unit 14a of FIG. 4 in that a power supply noise detection circuit 151b is provided instead of the power supply noise detection circuit 151a and a buffer amplifier 251 is added.
  • the power supply noise detection circuit 151b is different from the power supply noise detection circuit 151a of FIG. 4 in that transistors mp8, mp9, and mn5 and a variable resistance element Rdet2 are added.
  • the transistors mp8 and mp9 are p-type MOSFETs, and the transistor mn5 is an n-type MOSFET.
  • the transistor mp8 has a variable channel width (W).
  • the source of the transistor mp8 is connected to the source of the transistor mp1 and the source of the transistor mp9.
  • the gate of the transistor mp8 is connected to the gate and drain of the transistor mp9 and the drain of the transistor mn5.
  • the drain of the transistor mp8 is connected to the input of the buffer amplifier 251.
  • the drain of the transistor mp8 is connected to the source of the transistor mn1 and the source of the transistor mn5 via the variable resistance element Rdet2.
  • the sources of the transistors mn1 to mn5 are set to the ground potential.
  • the gate of the transistor mn5 is connected to the gates of the transistors mn1 to mn4.
  • the resistance value of the variable resistance element Rdet2 is adjusted to be the same as the resistance value of the variable resistance element Rdet1. Then, due to the circuit composed of the added transistors mp8, mp9 and mn5, a current substantially the same as the bias current flowing through the transistor mn2 flows through the transistor mp8.
  • the current flowing through the transistor mp8 does not include an AC component due to the power supply fluctuation ⁇ Vpix flowing through the variable resistance element Rdif.
  • the current flowing through the transistor mp8 is converted to the voltage VdetB by the variable resistance element Rdet2, and the voltage VdetB is input to the buffer amplifier 251.
  • the buffer amplifier 251 converts the input voltage VdetB into a reference voltage Vref, and outputs a reference signal indicating the reference voltage Vref.
  • the operating point of the buffer amplifier 251 is adjusted so that the reference voltage Vref is substantially equal to the bias voltage Vpsr.
  • the sample and hold circuit 71b operates according to the timing chart shown in FIG.
  • the sample signal Ph_s and the sample signal Ph_sa are turned on, the switches 101, 102, and 105 are turned on, and the sample period starts.
  • the charge Qvsl represented by the above-described equation (1) is accumulated in the sampling capacitor Cvsl.
  • the charge Qpsr represented by the above-described equation (2) is accumulated in the sampling capacitor Cpsr.
  • the charge Qvg_samp of the virtual ground point VG in the sample period when the sample signals ph_s and ph_sa are turned on is the charge injection, feedthrough, gate of the switch.
  • the parasitic capacitance is ignored, the following equation (6) is obtained.
  • Qvg_samp ⁇ Vshg- (Vsig + ⁇ Vpix ⁇ Kvsl) ⁇ ⁇ Cvsl + ⁇ Vshg- (Vpsr + ⁇ pix ⁇ Kpsr) ⁇ ⁇ Cpsr ... (6)
  • the hold signal ph_h is turned on, the switches 104 and 201 are turned on, and the hold period starts.
  • the charge Qvg_hold of the virtual ground point VG in the hold period is expressed by the following equation (7), where the output voltage of the sample and hold circuit is VoutB.
  • the output voltage VoutB of the sample and hold circuit 71b is expressed by the following expression (8) according to the above expressions (6) and (7).
  • VoutB Vsig + ⁇ Vpix (Kvsl + Kpsr ⁇ Cpsr / Cvsl) (8)
  • the power supply fluctuation ⁇ Vpix disappears in the equation (9), the power supply noise component is removed from the output voltage VoutB of the sample and hold circuit 71b, and becomes equal to the signal component Vsig of the pixel signal.
  • the power supply noise component of the pixel signal output from the pixel unit 11 can be reduced by the single-ended circuit configuration as in the first embodiment.
  • the capacitance Cvsl of the sampling capacitor Cvsl can be reduced by increasing the gain Kpsr of the power supply noise detector 14b. Accordingly, the sample and hold circuit 71b can be realized by adding a small amount of elements to the conventional sample and hold circuit.
  • N sample and hold circuits 71 a are connected in parallel to one vertical signal line 19. Sample and hold processing of pixel signals of the plurality of unit pixels 51 connected to one vertical signal line 19 is performed by N sample and hold circuits 71a.
  • FIG. 7 shows a configuration example of a power supply noise canceling unit 31c which is the third embodiment of the power supply noise canceling unit 31 of FIG.
  • portions corresponding to those in FIGS. 2 and 4 are denoted by the same reference numerals.
  • FIG. 7 for easy understanding of the drawing, one unit pixel 51, sample and hold circuits 71a-1 to 71a-N included in the sample and hold unit 15c (not shown), and the power supply noise detection unit 14c. Only shown.
  • some reference numerals are omitted.
  • the power source noise canceling unit 31c is a power source noise detecting unit 14c that is the third embodiment of the power source noise detecting unit 14 of FIG. 1 and a sample that is the third embodiment of the sample and hold unit 15 of FIG. It is comprised by the and hold part 15c (not shown).
  • the sample and hold unit 15c includes a plurality of sample and hold circuits 71a (FIG. 2).
  • the power supply noise detection unit 14c is provided with switches 301-1 to 301-N, buffer amplifiers 302-1 to 302-N, and capacitors Cs1 to CsN. The difference is that the amplifier 152 is not provided.
  • the inputs of the buffer amplifiers 302-1 to 302-N are connected to the output of the power supply noise detection circuit 151a via the switches 301-1 to 301-N, respectively.
  • the outputs of the buffer amplifiers 302-1 to 302-N are connected to the switches 102-1 to 102-N of the sample and hold circuits 71a-1 to 71a-N, respectively.
  • the vertical signal line 19 is connected to the switches 101-1 to 101-N of the sample and hold circuits 71a-1 to 71a-N.
  • sample and hold circuits 71a-1 to 71a-N are simply referred to as a sample and hold circuit 71a.
  • FIG. 8 shows a timing chart of the sample signals ph_s1 to ph_sN, the sample signals ph_sa1 to ph_saN, and the hold signals ph_h1 to ph_hN.
  • the sample signal Ph_s1 and the sample signal ph_sa1 are turned on, the switches 101-1, 102-1 and 105-1 and the switch 301-1 of the sample and hold circuit 71a-1 are turned on, and the sample period 1 is started.
  • the pixel signal of the unit pixel 51 in the first row is supplied to the sampling capacitor Cvsl1 of the sample and hold circuit 71a-1 via the switch 101-1, and the sampling capacitor Cvsl1 is charged.
  • the cancel signal of the power supply noise detection circuit 151a is supplied to the sampling capacitor Cpsr1 of the sample and hold circuit 71a-1 via the switch 301-1, the buffer amplifier 302-1 and the switch 102-1, and the sampling capacitor Cpsr1 is charged.
  • the hold signal ph_h1 is turned on, the switches 103-1 and 104-1 of the sample and hold circuit 71a-1 are turned on, and the hold period 1 starts.
  • the voltage VoutA1 obtained by removing the power supply noise component from the pixel signal of the unit pixel 51 in the first row is output from the sample and hold circuit 71a-1.
  • the sample signal Ph_s2 and the sample signal ph_sa2 are turned on, and the switches 101-2, 102-2, and 105-2 of the sample and hold circuit 71a-2 and the switch 301-2 are turned on. Turns on and sample period 2 begins. Accordingly, the pixel signal of the unit pixel 51 in the second row is supplied to the sampling capacitor Cvsl2 of the sample and hold circuit 71a-2 via the switch 101-2, and the sampling capacitor Cvsl2 is charged.
  • the cancel signal of the power supply noise detection circuit 151a is supplied to the sampling capacitor Cpsr2 of the sample and hold circuit 71a-2 via the switch 301-2, the buffer amplifier 302-2, and the switch 102-2, and the sampling capacitor Cpsr2 is charged.
  • the pixel signal hold processing of the unit pixels 51 in the first row and the sample processing of the unit pixels 51 in the second row are executed in parallel.
  • the hold signal ph_h1 is turned off, the switches 103-1 and 104-1 are turned off, and the hold period 1 ends. Further, after the sample signal Ph_sa2 is turned off and the switch 105-2 is turned off, the sample signal Ph_s2 is turned off, the switches 101-2, 102-2, and 301-2 are turned off, and the sample period 2 ends.
  • the hold signal ph_h2 is turned on, the switches 103-2 and 104-2 of the sample and hold circuit 71a-2 are turned on, and the hold period 2 starts. Accordingly, as described above, the voltage VoutA2 obtained by removing the power supply noise component from the pixel signal of the unit pixel 51 in the second row is output from the sample and hold circuit 71a-2.
  • the sample signal Ph_s3 and the sample signal ph_sa3 are turned on, and the switches 101-3, 102-3, and 105-3 of the sample and hold circuit 71a-3 and the switch 301-3 are turned on. Turns on and sample period 3 begins.
  • the pixel signal of the unit pixel 51 in the third row is supplied to the sampling capacitor Cvsl3 of the sample and hold circuit 71a-3 via the switch 101-3, and the sampling capacitor Cvsl3 is charged.
  • the cancel signal of the power supply noise detection circuit 151a is supplied to the sampling capacitor Cpsr3 of the sample and hold circuit 71a-3 via the switch 301-3, the buffer amplifier 302-3, and the switch 102-3, and the sampling capacitor Cpsr3 is charged.
  • the pixel signal hold processing of the unit pixels 51 in the second row and the sample processing of the unit pixels 51 in the third row are executed in parallel.
  • the hold signal ph_h2 is turned off, the switches 103-2 and 104-2 are turned off, and the hold period 2 ends. Further, after the sample signal Ph_sa3 is turned off and the switch 105-3 is turned off, the sample signal Ph_s3 is turned off, the switches 101-3, 102-3, and 301-3 are turned off, and the sample period 3 ends.
  • the sample and hold process can be speeded up by executing the sample period and the hold period in parallel.
  • the buffer amplifiers 302-1 to 302-N the isolation between the power supply noise detection circuit 151a and each sample and hold circuit 71a is ensured. Further, by providing the capacitors Cs1 to CsN, the buffer amplifiers 302-1 to 302-N are prevented from being in a floating state when the switches 301-1 to 301-N are turned off.
  • buffer amplifiers 302-1 to 302-N and the capacitors Cs1 to CsN can be deleted. Whether or not to provide the buffer amplifiers 302-1 to 302-N and the capacitors Cs1 to CsN is determined by, for example, the accuracy of the required pixel signal.
  • FIG. 9 shows a configuration example of a power supply noise canceling unit 31d which is the fourth embodiment of the power supply noise canceling unit 31 of FIG.
  • parts corresponding to those in FIG. Further, in FIG. 9, for easy understanding of the drawing, one unit pixel 51, sample and hold circuits 71c-1 to 71c-N included in the sample and hold unit 15d (not shown), and the power supply noise detection unit 14d. Only shown. For ease of viewing the drawing, some of the reference numerals are omitted.
  • the power supply noise canceling unit 31d is different from the power supply noise canceling unit 31c of FIG. 7 in place of the power supply noise detecting unit 14c and the sample and hold unit 15c, and the power supply noise detecting unit 14d and the sample and hold unit 15d (not shown). Is different.
  • the sample and hold unit 15d includes a plurality of sample and hold circuits 71c.
  • the power supply noise detection unit 14d is provided with the power supply noise detection circuit 151b of FIG. 6 instead of the power supply noise detection circuit 151a, and switches 401-1 to 401-N are added. Is different.
  • the output portion of the cancel signal of the power supply noise detection circuit 151b is connected to the inputs of the buffer amplifiers 302-1 to 302-n via the switches 301-1 to 301-N.
  • the output portion of the reference signal of the power supply noise detection circuit 151b is connected between the capacitors Cs1 to CsN and the inputs of the buffer amplifiers 302-1 to 302-n via the switches 401-1 to 401-N. Yes.
  • the sample and hold circuits 71c-1 to 71c-N have a configuration in which the switch 102 and the switch 201 are deleted from the sample and hold circuit 71b of FIG.
  • the outputs of the buffer amplifiers 302-1 to 302-N of the power supply noise detector 14d are connected to one ends of capacitors Cpsr1 to CpsrN of the sample and hold circuits 71c-1 to 71c-N, respectively.
  • the vertical signal line 19 is connected to the switches 101-1 to 101-N of the sample and hold circuits 71a-1 to 71a-N.
  • sample and hold circuit 71c when it is not necessary to individually distinguish the sample and hold circuits 71c-1 to 71c-N, they are simply referred to as the sample and hold circuit 71c.
  • the power supply noise canceling unit 31d operates according to the timing chart shown in FIG.
  • the sample signal Ph_s1 and the sample signal ph_sa1 are turned on, the switches 101-1 and 105-1 and the switch 301-1 of the sample and hold circuit 71c-1 are turned on, and the sample period 1 starts. Accordingly, the pixel signal of the unit pixel 51 in the first row is supplied to the sampling capacitor Cvsl1 of the sample and hold circuit 71c-1 via the switch 101-1, and the sampling capacitor Cvsl1 is charged. Further, the cancel signal of the power supply noise detection circuit 151b is supplied to the sampling capacitor Cpsr1 of the sample and hold circuit 71c-1 via the switch 301-1 and the buffer amplifier 302-1 and the sampling capacitor Cpsr1 is charged. .
  • the hold signal ph_h1 is turned on, the switch 104-1 and the switch 401-1 of the sample and hold circuit 71c-1 are turned on, and the hold period 1 starts. Accordingly, as described above, the voltage VoutB1 obtained by removing the power supply noise component from the pixel signal of the unit pixel 51 in the first row is output from the sample and hold circuit 71c-1.
  • Sample period 2 begins. Accordingly, the pixel signal of the unit pixel 51 in the second row is supplied to the sampling capacitor Cvsl2 of the sample and hold circuit 71c-2 via the switch 101-2, and the sampling capacitor Cvsl2 is charged.
  • the cancel signal of the power supply noise detection circuit 151b is supplied to the sampling capacitor Cpsr2 of the sample and hold circuit 71c-2 via the switch 301-2 and the buffer amplifier 302-2, and the sampling capacitor Cpsr2 is charged. .
  • the pixel signal hold processing of the unit pixels 51 in the first row and the sample processing of the unit pixels 51 in the second row are executed in parallel.
  • the hold signal ph_h1 is turned off, the switches 104-1 and 401-1 are turned off, and the hold period 1 ends. Further, after the sample signal Ph_sa2 is turned off and the switch 105-2 is turned off, the sample signal Ph_s2 is turned off, the switches 101-2 and 301-2 are turned off, and the sample period 2 ends.
  • the hold signal ph_h2 is turned on, the switch 104-2 and the switch 401-2 of the sample and hold circuit 71c-2 are turned on, and the hold period 2 starts.
  • the voltage VoutB2 obtained by removing the power supply noise component from the pixel signal of the unit pixel 51 in the second row is output from the sample and hold circuit 71c-2.
  • Sample period 3 begins. Accordingly, the pixel signal of the unit pixel 51 in the third row is supplied to the sampling capacitor Cvsl3 of the sample and hold circuit 71c-3 via the switch 101-3, and the sampling capacitor Cvsl3 is charged.
  • the cancel signal of the power supply noise detection circuit 151b is supplied to the sampling capacitor Cpsr3 of the sample and hold circuit 71c-3 via the switch 301-3 and the buffer amplifier 302-3, and the sampling capacitor Cpsr3 is charged. .
  • the pixel signal hold processing of the unit pixels 51 in the second row and the sample processing of the unit pixels 51 in the third row are executed in parallel.
  • the hold signal ph_h2 is turned off, the switches 104-2 and 401-2 are turned off, and the hold period 2 ends. Further, after the sample signal Ph_sa3 is turned off and the switch 105-3 is turned off, the sample signal Ph_s3 is turned off, the switches 101-3 and 301-3 are turned off, and the sample period 3 ends.
  • the sample and hold process can be speeded up by executing the sample period and the hold period in parallel.
  • the buffer amplifiers 302-1 to 302-N the isolation between the power supply noise detection circuit 151b and each sample and hold circuit 71c is ensured. Further, by providing the capacitors Cs1 to CsN, the buffer amplifiers 302-1 to 302-N are prevented from being in a floating state when the switches 301-1 to 301-N and the switches 401-1 to 401-N are turned off.
  • buffer amplifiers 302-1 to 302-N and the capacitors Cs1 to CsN can be deleted. Whether or not to provide the buffer amplifiers 302-1 to 302-N and the capacitors Cs1 to CsN is determined by, for example, the accuracy of the required pixel signal.
  • FIG. 10 shows a configuration example of a power supply noise canceling unit 31e which is the fifth embodiment of the power supply noise canceling unit 31 of FIG.
  • portions corresponding to those in FIGS. 2 and 4 are denoted by the same reference numerals.
  • FIG. 10 in order to make the drawing easy to see, one unit pixel 51, sample and hold circuits 71a-1 and 71a-2 included in the sample and hold unit 15e (not shown), and the power supply noise detection unit 14e. Only shown. In addition, in order to make the figure easy to see, some reference numerals are omitted.
  • the power source noise canceling unit 31e is a power source noise detecting unit 14e that is the fifth embodiment of the power source noise detecting unit 14 in FIG. 1 and a sample that is the fifth embodiment of the sample and hold unit 15 in FIG. It is comprised by the and hold part 15e (not shown).
  • the sample and hold unit 15e includes a plurality of sample and hold circuits 71a (FIG. 2).
  • the power supply noise detection unit 14e is different from the power supply noise detection unit 14a of FIG. 4 in that a switch 501, a buffer amplifier 502-1 and a capacitor Csd are added and the buffer amplifier 152 is not provided.
  • the input of the buffer amplifier 502 is connected to the output of the power supply noise detection circuit 151a via the switch 501.
  • One end of the capacitor Csd is connected between the switch 501 and the buffer amplifier 502, and the other end of the capacitor Csd is grounded.
  • the output of the buffer amplifier 502 is connected to the switches 102-1 and 102-2 of the sample and hold circuits 71a-1 and 71a-2.
  • the vertical signal line 19 is connected to the switches 101-1 and 101-2 of the sample and hold circuits 71a-1 and 71a-2.
  • the switch 501 is turned on when the sample signal ph_sd supplied from the timing control circuit 12 is turned on, and turned off when the sample signal ph_sd is turned off.
  • FIG. 11 shows a timing chart of the sample signals ph_s1 and ph_s2, the sample signals ph_sa1 and ph_sa2, the hold signals ph_h1 and ph_h2, and the sample signal ph_sd.
  • the sample signal Ph_s1 and the sample signal ph_sa1 are turned on, and the switches 101-1, 102-1 and 105-1 of the sample and hold circuit 71a-1 are turned on. Further, the sample signal ph_sd is turned on and the switch 501 is turned on. Thereby, a sampling period of a pixel signal of reset potential (hereinafter referred to as a reset signal) is started.
  • a reset signal a sampling period of a pixel signal of reset potential
  • the reset signal of the unit pixel 51 is supplied to the sampling capacitor Cvsl1 of the sample and hold circuit 71a-1 via the switch 101-1, and the sampling capacitor Cvsl1 is charged.
  • the cancel signal of the power supply noise detection circuit 151a is supplied to the sampling capacitor Cpsr1 of the sample and hold circuit 71a-1 via the switch 501, the buffer amplifier 502, and the switch 102-1, and the sampling capacitor Cpsr1 is charged.
  • the sample signal Ph_s2 and the sample signal ph_sa2 are turned on, and the switches 101-2, 102-2, and 105-2 of the sample and hold circuit 71a-2 are turned on. To do.
  • a sampling period of a pixel signal having an image signal potential (hereinafter referred to as an image signal) starts.
  • the image signal of the unit pixel 51 is supplied to the sampling capacitor Cvsl2 of the sample and hold circuit 71a-2 via the switch 101-2, and the sampling capacitor Cvsl2 is charged.
  • the cancel signal of the power supply noise detection circuit 151a is supplied to the sampling capacitor Cpsr2 of the sample and hold circuit 71a-2 through the switch 501, the buffer amplifier 502, and the switch 102-2, and the sampling capacitor Cpsr2 is charged.
  • the hold signal ph_h1 is turned on, the switches 103-1 and 104-1 of the sample and hold circuit 71a-1 are turned on, and the reset signal hold period starts. To do. Thereby, as described above, the voltage Vout_rst obtained by removing the power supply noise component from the reset signal of the unit pixel 51 is output from the sample and hold circuit 71a-1.
  • the sample signal ph_s2 is turned off
  • the sample signal ph_sd is turned off and the switch 501 is turned off.
  • the hold signal ph_h2 is turned on, the switches 103-2 and 104-2 of the sample and hold circuit 71a-2 are turned on, and the image signal hold period starts.
  • the voltage Vout_sig obtained by removing the power supply noise component from the image signal of the unit pixel 51 is output from the sample and hold circuit 71a-2.
  • the hold signals ph1 and ph2 are turned off, the switches 103-1, 103-2, 104-1 and 104-2 are turned off, and the hold period of the reset signal and the image signal ends.
  • the sample signal ph_sd needs to be turned off at the same time when the sample signal ph_s2 is turned off, or before the hold signal ph_h2 is turned on after the sample signal ph_s2 is turned off. This is because the hold signals ph_h1 and ph_h2 are both turned on and the power supply noise detection circuit 151a outputs a parasitic signal while the power supply noise component is removed from the sample and hold circuits 71a-1 and 71a-2. This is to prevent the cancel signal from leaking through the capacity or the like. If this leakage is not a concern, the sample signal ph_sd may remain on.
  • FIG. 12 shows a configuration example of a power supply noise canceling unit 31f that is the sixth embodiment of the power supply noise canceling unit 31 of FIG.
  • parts corresponding to those in FIG. in order to make the drawing easier to see, one unit pixel 51, sample and hold circuits 71c-1 and 71c-2 included in the sample and hold unit 15f (not shown), and the power supply noise detection unit 14f. Only shown. In addition, in order to make the figure easy to see, some reference numerals are omitted.
  • the reference numerals of the respective parts of the sample-and-hold circuit 71c-i 1 or 2) are “i” or “-i” at the end of the reference numerals of the corresponding parts of the sample-and-hold circuit 71b of FIG. It shall be attached.
  • the power supply noise canceling unit 31f is a power supply noise detecting unit 14f that is the sixth embodiment of the power supply noise detecting unit 14 in FIG. 1 and a sample that is the sixth embodiment of the sample and hold unit 15 in FIG. It is comprised by the and hold part 15f (not shown).
  • the sample and hold unit 15f includes a plurality of sample and hold circuits 71c (FIG. 9).
  • the power supply noise detection unit 14f is provided with a switch 601 and is provided with a power supply noise detection circuit 151b of FIG. 6 instead of the power supply noise detection circuit 151a. Different.
  • the output portion of the cancel signal of the power supply noise detection circuit 151b is connected to the input of the buffer amplifier 502 via the switch 501. Also, the bias voltage output section of the power supply noise detection circuit 151 b is connected between the capacitor Csd and the input of the buffer amplifier 502 via the switch 601.
  • the output of the buffer amplifier 502 is connected to the sampling capacitors Cpsr1 and Cpsr2 of the sample and hold circuits 71c-1 and 71c-2.
  • the vertical signal line 19 is connected to the switches 101-1 and 101-2 of the sample and hold circuits 71c-1 and 71c-2.
  • the switch 501 is turned on when the sample signal ph_sd supplied from the timing control circuit 12 is turned on, and turned off when the sample signal ph_sd is turned off.
  • the switch 601 is turned on when the hold signal ph_hd supplied from the timing control circuit 12 is turned on, and turned off when the hold signal ph_hd is turned off.
  • FIG. 13 shows a timing chart of the sample signals ph_s1 and ph_s2, the sample signals ph_sa1 and ph_sa2, the hold signals ph_h1 and ph_h2, the sample signal ph_sd, and the hold signal ph_hd.
  • the sample signal Ph_s1 and the sample signal ph_sa1 are turned on, and the switches 101-1 and 105-1 of the sample and hold circuit 71c-1 are turned on. Further, the sample signal ph_sd is turned on and the switch 501 is turned on. Thereby, the sampling period of the reset signal starts.
  • the reset signal of the unit pixel 51 is supplied to the sampling capacitor Cvsl1 of the sample and hold circuit 71c-1 via the switch 101-1, and the sampling capacitor Cvsl1 is charged.
  • the cancel signal of the power supply noise detection circuit 151b is supplied to the sampling capacitor Cpsr1 of the sample and hold circuit 71c-1 via the switch 501 and the buffer amplifier 502, and the sampling capacitor Cpsr1 is charged.
  • the sample signal Ph_s2 and the sample signal ph_sa2 are turned on, and the switches 101-2 and 105-2 of the sample and hold circuit 71c-2 are turned on. This starts the sample period of the image signal.
  • the image signal of the unit pixel 51 is supplied to the sampling capacitor Cvsl1 of the sample and hold circuit 71c-2 via the switch 101-2, and the sampling capacitor Cvsl2 is charged.
  • the cancel signal of the power supply noise detection circuit 151b is supplied to the sampling capacitor Cpsr2 of the sample and hold circuit 71c-2 via the switch 501 and the buffer amplifier 502, and the sampling capacitor Cpsr2 is charged.
  • the hold signal ph_h1 is turned on, the switch 104-1 of the sample and hold circuit 71c-1 is turned on, and the reset signal hold period starts.
  • the sample signal ph_s2 is turned off
  • the sample signal ph_sd is turned off and the switch 501 is turned off.
  • the hold signal ph_h2 is turned on, the switch 104-2 of the sample and hold circuit 71c-2 is turned on, and the image signal hold period starts.
  • the hold signal ph_h2 is turned on and the switch 601 is turned on.
  • the voltage Vout_rst obtained by removing the power supply noise component from the reset signal of the unit pixel 51 is output from the sample and hold circuit 71c-1.
  • the voltage Vout_sig obtained by removing the power supply noise component from the image signal of the unit pixel 51 is output from the sample and hold circuit 71c-2.
  • the hold signals ph1, ph2, and ph_hd are turned off, the switches 103-1, 103-2, 104-1, 104-2, and the switch 601 are turned off, and the reset signal and image signal hold period ends.
  • the sample signal ph_sd needs to be turned off at the same time when the sample signal ph_s2 is turned off, or before the hold signal ph_h2 is turned on after the sample signal ph_s2 is turned off.
  • This is a signal in which power supply noise is canceled from the sample-and-hold circuits 71c-1 and 71c-2 only when both the hold signals ph_h1 and ph_h2 are turned on, the sample signal ph_sd is turned off, and the hold signal ph_hd is turned on. Is output.
  • the solid-state imaging device may be formed as a single chip, or may be in a modular form having an imaging function in which an imaging unit and a signal processing unit or an optical system are packaged together. Good.
  • the scope of application of the present technology is not limited to a solid-state imaging device or a circuit that performs A / D conversion. Can be applied.
  • the above-described solid-state imaging device is an imaging device such as an imaging device such as a digital still camera or a video camera, a portable terminal device having an imaging function, or a copying machine using a solid-state imaging device for an image reading unit. It can be used in the form of being incorporated in an electronic device that uses a solid-state imaging device in the take-in part (photoelectric conversion part).
  • FIG. 14 is a block diagram illustrating a configuration example of an imaging apparatus as an electronic apparatus to which the present technology is applied.
  • the 14 includes a camera module 802 and a DSP (Digital Signal Processor) circuit 803 which is a camera signal processing circuit.
  • the imaging apparatus 800 also includes a frame memory 804, a display unit 805, a recording unit 806, an operation unit 807, and a power supply unit 808.
  • the DSP circuit 803, the frame memory 804, the display unit 805, the recording unit 806, the operation unit 807 and the power supply unit 808 are connected to each other via a bus line 809.
  • the image sensor 801 in the camera module 802 takes in incident light (image light) from a subject, converts the amount of incident light imaged on the imaging surface into an electric signal in units of pixels, and outputs it as a pixel signal.
  • incident light image light
  • the above-described solid-state imaging device can be employed for the image sensor 801.
  • the display unit 805 includes a panel type display device such as a liquid crystal panel or an organic EL (Electro Luminescence) panel, and displays a moving image or a still image captured by the image sensor 801.
  • the recording unit 806 records a moving image or a still image captured by the image sensor 801 on a recording medium such as a hard disk or a semiconductor memory.
  • the operation unit 807 issues operation commands for various functions of the imaging apparatus 800 under operation by the user.
  • the power supply unit 808 appropriately supplies various power sources serving as operation power sources for the DSP circuit 803, the frame memory 804, the display unit 805, the recording unit 806, and the operation unit 807 to these supply targets.
  • FIG. 15 is a diagram illustrating a usage example in which the above-described solid-state imaging device is used.
  • the solid-state imaging device described above can be used in various cases for sensing light such as visible light, infrared light, ultraviolet light, and X-ray as follows.
  • Devices for taking images for viewing such as digital cameras and mobile devices with camera functions
  • Devices used for traffic such as in-vehicle sensors that capture the back, surroundings, and interiors of vehicles, surveillance cameras that monitor traveling vehicles and roads, and ranging sensors that measure distances between vehicles, etc.
  • Equipment used for home appliances such as TVs, refrigerators, air conditioners, etc. to take pictures and operate the equipment according to the gestures ⁇ Endoscopes, equipment that performs blood vessel photography by receiving infrared light, etc.
  • Equipment used for medical and health care ⁇ Security equipment such as security surveillance cameras and personal authentication cameras ⁇ Skin measuring instrument for photographing skin and scalp photography Such as a microscope to do beauty Equipment used for sports-Equipment used for sports such as action cameras and wearable cameras for sports applications-Used for agriculture such as cameras for monitoring the condition of fields and crops apparatus
  • Embodiments of the present technology are not limited to the above-described embodiments, and various modifications can be made without departing from the gist of the present technology.
  • the present technology is not limited to application to a solid-state imaging device that senses the distribution of the amount of incident light of visible light and captures it as an image.
  • solid-state imaging devices physical quantity distribution detection devices
  • fingerprint detection sensors that detect the distribution of other physical quantities, such as pressure and capacitance, and take images as images.
  • this technology can also take the following structures.
  • a power source noise detection unit that detects a noise component of a power source used for driving the unit pixel and outputs a single-ended cancel signal including a cancel component that cancels the noise component;
  • a sample-and-hold unit that samples a single-ended pixel signal output from the unit pixel and holds and outputs the pixel signal obtained by removing the noise component from the sampled pixel signal based on the cancellation signal;
  • a solid-state imaging device comprising: an A / D converter that performs A / D (Analog / Digital) conversion of the held pixel signal.
  • the power noise detector is A first charge storage section for storing charges based on the pixel signal;
  • the solid-state imaging device according to (1) further comprising: a second charge accumulation unit that has a common reference potential with the first charge accumulation unit and accumulates charges based on the cancel signal.
  • the second charge accumulating unit cancels the same amount of noise charge as that accumulated in the first charge accumulating unit by the noise component of the pixel signal during the sampling period of the pixel signal.
  • the solid-state imaging device according to (2) wherein electric charge is accumulated by the cancel component of the cancel signal.
  • the sample-and-hold unit cancels the noise charge accumulated in the first charge accumulation unit and the cancel charge accumulated in the second charge accumulation unit during the sample period in a hold period of the pixel signal.
  • the solid-state imaging device is a component obtained by amplifying the noise component with a predetermined gain, The solid-state imaging device according to any one of (2) to (4), wherein a capacity of the second charge storage unit is smaller than a capacity of the first charge storage unit by an amount corresponding to the gain.
  • the phase of the cancellation component is a phase obtained by inverting the phase of the noise component.
  • the solid-state imaging device according to (5).
  • the power supply noise detection unit includes an adjustment mechanism that adjusts a phase of the gain and the cancellation component.
  • One end of the second charge accumulation unit different from the one set to the reference potential is connected to the output of the power supply noise detection unit via a first switch that is turned on during the sampling period of the pixel signal. And (2) to (7) connected to one end different from one end set to the reference potential of the first charge storage section through a second switch which is turned on during the hold period of the pixel signal.
  • the power noise detector is A first output for outputting the cancellation signal; A second output for outputting a single-ended reference signal indicating a bias voltage of the cancellation signal, One end of the second charge storage unit different from the one set to the reference potential is connected to the first output via a first switch that is turned on during the sampling period of the pixel signal, and
  • the solid-state imaging device according to any one of (2) to (7), which is connected to the second output via a second switch that is turned on during a hold period.
  • a power supply noise detection step for detecting a noise component of a power supply used for driving a plurality of unit pixels that perform photoelectric conversion, and outputting a single-ended cancellation signal including a cancellation component for canceling the noise component;
  • a sample-and-hold step of sampling a single-ended pixel signal output from the unit pixel, and holding and outputting the pixel signal obtained by removing the noise component from the sampled pixel signal based on the cancellation signal;
  • a solid-state imaging device driving method comprising: an A / D conversion step of performing A / D (Analog / Digital) conversion of the held pixel signal.
  • a power source noise detection unit that detects a noise component of a power source used for driving the unit pixel and outputs a single-ended cancel signal including a cancel component that cancels the noise component;
  • a sample-and-hold unit that samples a single-ended pixel signal output from the unit pixel and holds and outputs the pixel signal obtained by removing the noise component from the sampled pixel signal based on the cancellation signal;
  • An electronic apparatus comprising: a solid-state imaging device comprising: an A / D converter that performs A / D (Analog / Digital) conversion of the held pixel signal.
  • CMOS image sensor 11 pixel unit, 12 timing control circuit, 13 vertical scanning circuit, 14 power supply noise detection unit, 15 sample and hold unit, 16 A / D conversion unit, 17 horizontal scanning circuit, 18 pixel drive line, 19 vertical Signal line, 31 power supply noise cancellation unit, 51 unit pixel, 71 sample and hold circuit, 101 to 105 switch, 106 to 112 transistor, 151 power supply noise detection circuit, 201 switch, 800 image sensor, Cvsl, Cpsr sampling capacity, Cadv, Cdly variable capacitor, Cdiv variable capacitance array, Ccp1, Cbias capacitor, Rdet1, Rdet2, Rdif variable resistance element, mp Or mp9, mn1 or mn5 transistor

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Abstract

本技術は、シングルエンドの回路構成により、画素信号の電源ノイズを削減することができるようにする固体撮像装置、固体撮像装置の駆動方法、及び、電子機器に関する。 固体撮像装置は、光電変換を行う複数の単位画素が配置されている画素部と、単位画素の駆動に用いる電源のノイズ成分を検出し、ノイズ成分をキャンセルするキャンセル成分を含むシングルエンドのキャンセル信号を出力する電源ノイズ検出部と、単位画素から出力されるシングルエンドの画素信号をサンプリングし、キャンセル信号に基づいて、サンプリングした画素信号からノイズ成分を除去した画素信号をホールドして出力するサンプルアンドホールド部と、ホールドされた画素信号のＡ／Ｄ変換を行うＡ／Ｄ変換部とを備える。本技術は、例えば、ＣＭＯＳイメージセンサに適用できる。

Description

固体撮像装置、固体撮像装置の駆動方法、及び、電子機器
　本技術は、固体撮像装置、固体撮像装置の駆動方法、及び、電子機器に関し、特に、画素信号の電源ノイズを削減できるようにした固体撮像装置、固体撮像装置の駆動方法、及び、電子機器に関する。
　従来のＣＭＯＳイメージセンサでは、光電変換素子を含む画素部が電源ノイズを伝搬しやすい構成になっており、この画素回路における電源ノイズが、ＣＭＯＳイメージセンサ全体の電源ノイズにおいて支配的である。
　これに対して、従来、電源ノイズを含む画素信号と、電源ノイズをミラーリングした信号とを差動入力のアンプに入力して、画素信号から電源ノイズを除去することが提案されている（例えば、特許文献１参照）。
特開２００７－１５９１１５号公報
　しかしながら、特許文献１に記載の発明では、各ＣＤＳ（Correlated Double Sampling）回路に差動入力のアンプが必要になるため、例えば、シングルエンド構成のアンプを用いる場合と比較して、消費電力や回路規模が増大する。
　そこで、本技術は、シングルエンドの回路構成により、画素信号の電源ノイズを削減できるようにするものである。
　本技術の一側面の固体撮像装置は、光電変換を行う複数の単位画素が配置されている画素部と、前記単位画素の駆動に用いる電源のノイズ成分を検出し、前記ノイズ成分をキャンセルするキャンセル成分を含むシングルエンドのキャンセル信号を出力する電源ノイズ検出部と、前記単位画素から出力されるシングルエンドの画素信号をサンプリングし、前記キャンセル信号に基づいて、サンプリングした前記画素信号から前記ノイズ成分を除去した前記画素信号をホールドして出力するサンプルアンドホールド部と、ホールドされた前記画素信号のＡ／Ｄ（Analog/Digital）変換を行うＡ／Ｄ変換部とを備える。
　前記電源ノイズ検出部に、前記画素信号に基づく電荷を蓄積する第１の電荷蓄積部と、前記第１の電荷蓄積部と基準電位が共通であり、前記キャンセル信号に基づく電荷を蓄積する第２の電荷蓄積部とを設けることができる。
　前記第２の電荷蓄積部には、前記画素信号のサンプル期間に、前記画素信号の前記ノイズ成分により前記第１の電荷蓄積部に蓄積される電荷であるノイズ電荷とほぼ同量の電荷であるキャンセル電荷を前記キャンセル信号の前記キャンセル成分により蓄積させることができる。
　前記サンプルアンドホールド部には、前記サンプル期間に前記第１の電荷蓄積部に蓄積された前記ノイズ電荷と前記第２の電荷蓄積部に蓄積された前記キャンセル電荷を、前記画素信号のホールド期間に相殺させることができる。
　前記キャンセル成分を、前記ノイズ成分を所定のゲインで増幅した成分とし、前記第２の電荷蓄積部の容量を、前記ゲインに相当する分だけ前記第１の電荷蓄積部の容量より小さくすることができる。
　前記キャンセル成分の位相を、前記ノイズ成分の位相を反転した位相とすることができる。
　前記電源ノイズ検出部には、前記ゲイン及び前記キャンセル成分の位相を調整する調整機構を設けることができる。
　前記第２の電荷蓄積部の前記基準電位に設定される一端と異なる一端を、前記画素信号のサンプル期間にオンする第１のスイッチを介して、前記電源ノイズ検出部の出力に接続するとともに、前記画素信号のホールド期間にオンする第２のスイッチを介して、前記第１の電荷蓄積部の前記基準電位に設定される一端と異なる一端に接続することができる。
　前記電源ノイズ検出部に、前記キャンセル信号を出力する第１の出力と、前記キャンセル信号のバイアス電圧を示すシングルエンドの参照信号を出力する第２の出力とを設け、前記第２の電荷蓄積部の前記基準電位に設定される一端と異なる一端を、前記画素信号のサンプル期間にオンする第１のスイッチを介して前記第１の出力に接続し、前記画素信号のホールド期間にオンする第２のスイッチを介して前記第２の出力に接続することができる。
　本技術の一側面の固体撮像装置の駆動方法は、光電変換を行う複数の単位画素の駆動に用いる電源のノイズ成分を検出し、前記ノイズ成分をキャンセルするキャンセル成分を含むシングルエンドのキャンセル信号を出力する電源ノイズ検出ステップと、前記単位画素から出力されるシングルエンドの画素信号をサンプリングし、前記キャンセル信号に基づいて、サンプリングした前記画素信号から前記ノイズ成分を除去した前記画素信号をホールドして出力するサンプルアンドホールドステップと、ホールドされた前記画素信号のＡ／Ｄ（Analog/Digital）変換を行うＡ／Ｄ変換ステップとを含む。
　本技術の一側面の電子機器は、光電変換を行う複数の単位画素が配置されている画素部と、前記単位画素の駆動に用いる電源のノイズ成分を検出し、前記ノイズ成分をキャンセルするキャンセル成分を含むシングルエンドのキャンセル信号を出力する電源ノイズ検出部と、前記単位画素から出力されるシングルエンドの画素信号をサンプリングし、前記キャンセル信号に基づいて、サンプリングした前記画素信号から前記ノイズ成分を除去した前記画素信号をホールドして出力するサンプルアンドホールド部と、ホールドされた前記画素信号のＡ／Ｄ（Analog/Digital）変換を行うＡ／Ｄ変換部とを備える固体撮像装置を含む。
　本技術の一側面においては、光電変換を行う複数の単位画素の駆動に用いる電源のノイズ成分が検出され、前記ノイズ成分をキャンセルするキャンセル成分を含むシングルエンドのキャンセル信号が出力され、前記単位画素から出力されるシングルエンドの画素信号がサンプリングされ、前記キャンセル信号に基づいて、サンプリングした前記画素信号から前記ノイズ成分を除去した前記画素信号がホールドされて出力され、ホールドされた前記画素信号のＡ／Ｄ（Analog/Digital）変換が行われる。
　半導体装置及び電子機器は、独立した部品または装置であっても良いし、他の装置に組み込まれるモジュールであっても良い。
　本技術の一側面によれば、画素信号の電源ノイズを削減することができる。
　なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術を適用したＣＭＯＳイメージセンサの一実施の形態を示す回路図である。 電源ノイズキャンセル部の第１の実施の形態を示す回路図である。 図２のサンプルアンドホールド回路の動作を説明するためのタイミングチャートである。 電源ノイズ検出部の第１の実施の形態を示す回路図である。 電源ノイズキャンセル部の第２の実施の形態を示す回路図である。 電源ノイズ検出部の第２の実施の形態を示す回路図である。 電源ノイズキャンセル部の第３の実施の形態を示す回路図である。 図７の電源ノイズキャンセル部の動作を説明するためのタイミングチャートである。 電源ノイズキャンセル部の第４の実施の形態を示す回路図である。 電源ノイズキャンセル部の第５の実施の形態を示す回路図である。 図１０の電源ノイズキャンセル部の動作を説明するためのタイミングチャートである。 電源ノイズキャンセル部の第６の実施の形態を示す回路図である。 図１２の電源ノイズキャンセル部の動作を説明するためのタイミングチャートである。 電子機器の構成例を示すブロック図である。 固体撮像装置の使用例を示す図である。
　以下、発明を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。なお、説明は以下の順序で行う。
　１．本技術が適用される固体撮像装置
　２．第１の実施の形態
　３．第２の実施の形態（第１の実施の形態の変形例）
　４．第３の実施の形態（複数のサンプルアンドホールド回路を並列に動作させる例１）
　５．第４の実施の形態（複数のサンプルアンドホールド回路を並列に動作させる例２）
　６．第５の実施の形態（ＣＤＳに適用する例１）
　７．第６の実施の形態（ＣＤＳに適用する例２）
　８．変形例
　９．電子機器への適用例
１０．固体撮像装置の使用例
＜１．本技術が適用される固体撮像装置＞
｛１－１．基本的なシステム構成｝
　図１は、本技術が適用される固体撮像装置、例えばＸ－Ｙアドレス方式固体撮像装置の一種であるＣＭＯＳイメージセンサの構成の概略を示すシステム構成図である。ここで、ＣＭＯＳイメージセンサとは、ＣＭＯＳプロセスを応用して、または、部分的に使用して作成されたイメージセンサである。
　ＣＭＯＳイメージセンサ１０は、画素部１１、タイミング制御回路１２、垂直走査回路１３、電源ノイズ検出部１４、サンプルアンドホールド部１５、Ａ／Ｄ（Analog/Digital）変換部１６、及び、水平走査回路１７を含むように構成される。また、電源ノイズ検出部１４及びサンプルアンドホールド部１５により電源ノイズキャンセル部３１が構成される。
　画素部１１は、受光した光量に応じた電荷を生成しかつ蓄積する光電変換部６１を有する単位画素（以下、単に「画素」と記述する場合もある）が、行方向及び列方向に、すなわち行列状に２次元配置された構成となっている。ここで、行方向とは画素行の画素の配列方向（すなわち、水平方向）を言い、列方向とは画素列の画素の配列方向（すなわち、垂直方向）を言う。
　画素部１１において、行列状の画素配列に対して、画素行ごとに画素駆動線１８が行方向に沿って配線され、画素列ごとに垂直信号線１９が列方向に沿って配線されている。画素駆動線１８は、単位画素５１から信号を読み出す際の駆動を行うための駆動信号を伝送する。なお、図１では、各行毎に画素駆動線１８を１本の配線として示しているが、１本に限られるものではない。
　また、画素部１１の各単位画素５１には、各単位画素５１の駆動に用いる電源電圧Ｖｄｄ＿ｐｉｘが図示せぬ電源から供給される。
　タイミング制御回路１２は、垂直走査回路１３、電源ノイズ検出部１４、サンプルアンドホールド部１５、Ａ／Ｄ変換部１６、及び、水平走査回路１７にクロック信号や制御信号等を供給し、各部の動作を制御する。
　垂直走査回路１３は、画素駆動線１８を介して、画素部１１の単位画素５１から画素信号を読み出す際の駆動を行うための駆動信号を伝送し、読出し行を選択する。そして、垂直走査回路１３は、選択した行の単位画素５１から画素信号を垂直信号線１９に出力させる。
　電源ノイズ検出部１４は、画素部１１に供給される電源電圧Ｖｄｄ＿ｐｉｘのノイズ成分を検出し、検出したノイズ成分をキャンセルするキャンセル成分を含むシングルエンドのキャンセル信号をサンプルアンドホールド部１５に供給する。
　サンプルアンドホールド部１５には、垂直信号線１９毎にサンプルアンドホールド回路７１が設けられている。各サンプルアンドホールド回路７１は、垂直信号線１９を介して各単位画素５１から供給されるシングルエンドの画素信号をサンプリングして、ホールド（保持）する。
　Ａ／Ｄ変換部１６は、サンプルアンドホールド回路７１によりホールドされたアナログの画素信号をデジタル信号にＡ／Ｄ変換する。
　水平走査回路１７は、Ａ／Ｄ変換部１６から出力されるデジタルの画素信号を水平方向に転送する。これにより、デジタルの画素信号からなる撮像データが出力される。
　単位画素５１は、フォトダイオード６１、転送トランジスタ６２、リセットトランジスタ６３、ＦＤ（フローティングディフュージョン）部６４、増幅トランジスタ６５、選択トランジスタ６６、及び、電流源６７を含むように構成される。転送トランジスタ６２には、画素駆動線１８を介して垂直走査回路１３から転送信号ＴＲＧが供給される。リセットトランジスタ６３には、画素駆動線１８を介して垂直走査回路１３からリセット信号ＲＳＴが供給される。選択トランジスタ６６には、画素駆動線１８を介して垂直走査回路１３から選択信号ＳＥＬが供給される。
　なお、図１の単位画素５１は、一般的な回路構成を有しており、ここでは詳細な説明は省略する。
　また、単位画素５１は、この例に限定されるものではなく、任意の回路構成の単位画素とすることができる。さらに、単位画素５１は、共有画素構造とすることもできる。共有画素構造の単位画素５１は、例えば、複数のフォトダイオード６１、複数の転送トランジスタ６２、共有される１つのＦＤ部６４、及び、共有される１つずつの他のトランジスタから構成される。
＜２．第１の実施の形態＞
　次に、図２乃至図４を参照して、本技術の第１の実施の形態について説明する。
｛電源ノイズキャンセル部３１の第１の実施の形態｝
　図２は、図１の電源ノイズキャンセル部３１の第１の実施の形態である電源ノイズキャンセル部３１ａの構成例を示している。電源ノイズキャンセル部３１ａは、図１の電源ノイズ検出部１４の第１の実施の形態である電源ノイズ検出部１４ａ、及び、図１のサンプルアンドホールド部１５の第１の実施の形態であるサンプルアンドホールド部１５ａ（不図示）により構成される。サンプルアンドホールド部１５ａは、図１のサンプルアンドホールド回路７１の第１の実施の形態である複数のサンプルアンドホールド回路７１ａにより構成される。
　なお、図２では、図を見やすくするために、１つの単位画素５１、電源ノイズ検出部１４ａ、及び、１つのサンプルアンドホールド回路７１ａのみを図示している。また、図を見やすくために、一部の符号の図示を省略している。
　サンプルアンドホールド回路７１ａは、スイッチ１０１乃至１０５、トランジスタ１０６乃至１１２、及び、サンプリング容量Ｃｖｓｌ，Ｃｐｓｒを含むように構成される。トランジスタ１０６、１０７及び１１０乃至１１２は、ｐ型のＭＯＳＦＥＴからなり、トランジスタ１０８及び１０９は、ｎ型のＭＯＳＦＥＴからなる。サンプリング容量Ｃｖｓｌ，Ｃｐｓｒは、例えばコンデンサからなる。
　サンプリング容量Ｃｖｓｌは、垂直信号線１９を介して単位画素５１から供給されるシングルエンドの画素信号に基づく電荷を蓄積する。サンプリング容量Ｃｖｓｌの一端は、スイッチ１０１を介して、垂直信号線１９に接続されるとともに、スイッチ１０４を介して、トランジスタ１１１のドレイン及びトランジスタ１１２のソースに接続されている。サンプリング容量Ｃｖｓｌの他端は、トランジスタ１０９のゲートに接続されるともに、スイッチ１０５を介して、トランジスタ１０７のドレイン、トランジスタ１０８のドレイン、及び、トランジスタ１１２のゲートに接続されている。
　サンプリング容量Ｃｐｓｒは、電源ノイズ検出部１４ａから供給されるシングルエンドのキャンセル信号に基づく電荷を蓄積する。サンプリング容量Ｃｐｓｒの一端は、スイッチ１０２を介して電源ノイズ検出部１４ａの出力に接続されるとともに、サンプリング容量Ｃｖｓｌのスイッチ１０１を介して垂直信号線１９に接続されている側の一端に、スイッチ１０３を介して接続されている。サンプリング容量Ｃｐｓｒの他端は、サンプリング容量Ｃｖｓｌの他端に接続されている。従って、サンプリング容量Ｃｖｓｌとサンプリング容量Ｃｐｓｒとは、共通のサンプリング基準電位（例えば、仮想接地点ＶＧの電位）に設定される。
　なお、以下、サンプリング容量Ｃｖｓｌの容量をＣｖｓｌとし、サンプリング容量Ｃｐｓｒの容量をＣｐｓｒとする。
　トランジスタ１０６のソースは、図示せぬ電源に接続され、ドレインは、トランジスタ１０７のソースに接続されている。トランジスタ１０６のゲートには、ゲート信号Ｖｂｉａｓ_ｐ１が印加される。
　トランジスタ１０７のゲートには、ゲート信号Ｖｂｉａｓ_ｐ２が印加される。
　トランジスタ１０８のソースは、トランジスタ１０９のドレインに接続されている。トランジスタ１０８のゲートには、ゲート信号Ｖｂｉａｓ_ｎ１が印加される。
　トランジスタ１０９のソースは接地されている。
　トランジスタ１１０のソースは、図示せぬ電源に接続され、ドレインは、トランジスタ１１１のソースに接続されている。トランジスタ１１０のゲートには、ゲート信号Ｖｂｉａｓ_ｐ３が印加される。
　トランジスタ１１１のゲートには、ゲート信号Ｖｂｉａｓ_ｐ４が印加される。
　トランジスタ１１２のドレインは接地されている。
　スイッチ１０１及び１０２は、タイミング制御回路１２から供給されるサンプル信号ｐｈ＿ｓがオンのとき（Ｈｉｇｈレベルのとき）、オンし、サンプル信号ｐｈ＿ｓがオフのとき（Ｌｏｗレベルのとき）、オフする。
　スイッチ１０３及び１０４は、タイミング制御回路１２から供給されるホールド信号ｐｈ＿ｈがオンのときオンし、ホールド信号ｐｈ＿ｈがオフのときオフする。
　スイッチ１０５は、タイミング制御回路１２から供給されるサンプル信号ｐｈ＿ｓａがオンのときオンし、サンプル信号ｐｈ＿ｓａがオフのときオフする。
　そして、トランジスタ１１２のソース電位ＶｏｕｔＡを示すアナログの画素信号が、サンプルアンドホールド回路７１ａから出力される。
｛サンプルアンドホールド回路７１ａの動作｝
　次に、図３のタイミングチャートを参照して、サンプルアンドホールド回路７１ａの動作について説明する。図３は、サンプル信号ｐｈ＿ｓ、サンプル信号ｐｈ＿ｓａ、及び、ホールド信号ｐｈ＿ｈのタイミングチャートを示している。
　まず、サンプル信号Ｐｈ＿ｓ及びサンプル信号Ｐｈ＿ｓａがオンし、スイッチ１０１、１０２及び１０５がオンすることで、サンプル期間が開始する。
　ここで、電源電圧Ｖｄｄ＿ｐｉｘのノイズ成分である電源ゆれ（交流成分）の変動幅をΔＶｐｉｘ、画素部１１の電源ゆれが垂直信号線１９に現れる割合をＫｖｓｌ、単位画素５１の画素信号の信号成分をＶｓｉｇとすると、画素信号の平均的な波形は、図２内に示されるように、信号電圧Ｖｓｉｇを基準にΔＶｐｉｘ・Ｋｖｓｌの幅で振動する波形となる。そして、サンプル期間にサンプリング容量Ｃｖｓｌに蓄積される電荷Ｑｖｓｌは、次式（１）となる。
Qvsl=(Vsig+ΔVpix・Kvsl)Cvsl
    =Vsig・Cvsl+ΔVpix・Kvsl・Cvsl　・・・（１）
　ここで、式（１）の第２項のΔＶｐｉｘ・Ｋｖｓｌ・Ｃｖｓｌは、画素信号の電源ノイズ成分（ΔＶｐｉｘ・Ｋｖｓｌ）によりサンプリング容量Ｃｖｓｌに蓄積される電荷であり、以下、ノイズ電荷ΔＱｖｓｌと称する。
　一方、電源ノイズ検出部１４ａから出力されるキャンセル信号を、所定のバイアス電圧Ｖｐｓｒに、電源ゆれΔＶｐｉｘをＫｐｓｒ倍した電圧を加算した信号であるとすると、キャンセル信号の平均的な波形は、図２内に示されるように、バイアス電圧Ｖｐｓｒを基準にΔＶｐｉｘ・Ｋｐｓｒの幅で振動する波形となる。そして、サンプル期間にサンプリング容量Ｃｐｓｒに蓄積される電荷Ｑｐｓｒは、次式（２）となる。
Qpsr=(Vpsr+ΔVpix・Kpsr)Cpsr
    =Vpsr・Cpsr+ΔVpix・Kpsr・Cpsr　・・・（２）
　ここで、式（２）の第２項のΔＶｐｉｘ・Ｋｐｓｒ・Ｃｐｓｒは、キャンセル信号の交流成分であるキャンセル成分（ΔＶｐｉｘ・Ｋｐｓｒ）により、サンプリング容量Ｃｐｓｒに蓄積される電荷であり、以下、キャンセル電荷ΔＱｐｓｒと称する。なお、キャンセル成分は、電源ゆれΔＶｐｉｘをゲインＫｐｓｒで増幅した成分である。
　そして、サンプル信号Ｐｈ＿ｓａがオフし、スイッチ１０５がオフした後、サンプル信号Ｐｈ＿ｓがオフし、スイッチ１０１及び１０２がオフし、サンプル期間が終了する。
　次に、ホールド信号ｐｈ＿ｈがオンし、スイッチ１０３及び１０４がオンし、ホールド期間が開始する。
　このとき、スイッチ１０３がオンし、サンプリング容量Ｃｖｓｌとサンプリング容量Ｃｐｓｒの両端が接続されることにより、サンプル期間中にサンプリング容量Ｃｖｓｌ及びＣｐｓｒに蓄積された電荷Ｑｖｓｌ及び電荷Ｑｐｓｒが再分配される。そして、サンプルアンドホールド回路７１ａから出力される画素信号の電圧ＶｏｕｔＡは、次式（３）で表される。
VoutA=(Qvsl+Qpsr)/(Cvsl+Cpsr)
     ={(Vsig+ΔVpix・Kvsl)Cvsl+(Vpsr+ΔVpix・Kpsr)Cpsr｝/(Cvsl+Cpsr)
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（３）
　ここで、電源ノイズ検出部１４ａのゲインＫｐｓｒを次式（４）に設定すると、ノイズ電荷ΔＱｖｓｌ＝－キャンセル電荷ΔＱｐｓｒとなる。
Kpsr=-Kvsl・Cvsl/Cpsr　・・・（４）
　従って、サンプリング容量Ｃｖｓｌ及びＣｐｓｒに蓄積された電荷Ｑｖｓｌ及び電荷Ｑｐｓｒが再分配されることにより、ノイズ電荷ΔＱｖｓｌとキャンセル電荷ΔＱｐｓｒが相殺される。また、式（４）のゲインＫｐｓｒを式（３）に代入することにより、サンプルアンドホールド回路７１ａから出力される画素信号の電圧ＶｏｕｔＡは、次式（５）となる。
VoutA=(Vsig・Cvsl+Vpsr・Cpsr)/(Cvsl+Cpsr)　・・・（５）
　このように、式（５）において電源ゆれΔＶｐｉｘが消えており、サンプルアンドホールド回路７１ａから出力される画素信号の電圧ＶｏｕｔＡから電源ノイズ成分が除去される。
　その後、ホールド信号ｐｈ＿ｈがオフし、スイッチ１０３及び１０４がオフし、ホールド期間が終了する。
｛電源ノイズ検出部１４ａの構成例｝
　図４は、図２の電源ノイズ検出部１４ａの構成例を示している。
　電源ノイズ検出部１４ａは、電源ノイズ検出回路１５１ａ及びバッファアンプ１５２を含むように構成される。電源ノイズ検出回路１５１ａは、トランジスタｍｐ１乃至ｍｐ７、トランジスタｍｎ１乃至ｍｎ４、スイッチＳＷ１及びＳＷ２、可変コンデンサＣａｄｖ及びＣｄｌｙ、可変容量アレイＣｄｉｖ、コンデンサＣｃｐｌ及びＣｂｉａｓ、可変抵抗素子Ｒｄｅｔ１及びＲｄｉｆ、並びに、バイアス電流源である電流源１６１を含むように構成される。トランジスタｍｐ１乃至ｍｐ７は、ｐ型のＭＯＳＦＥＴからなる。トランジスタｍｐ７は、チャネル幅（Ｗ）が可変である。トランジスタｍｎ１乃至ｍｎ４、並びに、スイッチＳＷ１及びＳＷ２は、ｎ型のＭＯＳＦＥＴからなる。
　トランジスタｍｐ１のソースは、電源電圧Ｖｄｄ＿ｐｉｘを供給する電源（不図示）、トランジスタｍｐ２のソース、トランジスタｍｐ５のソース、及び、トランジスタｍｐ７のソースに接続されている。また、トランジスタｍｐ１のソースは、電流源１６１を介して、トランジスタｍｎ１のドレイン、及び、トランジスタｍｎ１乃至ｍｎ４のゲートに接続されている。さらに、トランジスタｍｐ１のソースは、可変コンデンサＣｄｌｙを介して、トランジスタｍｐ１のゲート、トランジスタｍｐ３のドレイン、トランジスタｍｐ７のゲート、及び、トランジスタｍｎ２のドレインに接続されている。また、トランジスタｍｐ１のソースは、可変コンデンサＣａｄｖを介して、トランジスタｍｐ１のドレイン及びトランジスタｍｐ３のソースに接続されている。さらに、トランジスタｍｐ１のソースは、コンデンサＣｃｐｌを介して、トランジスタｍｐ４のゲート及びスイッチＳＷ２のドレインに接続されている。トランジスタｍｐ１のドレインは、可変抵抗素子Ｒｄｉｆを介して、トランジスタｍｐ２のドレイン及びトランジスタｍｐ４のソースに接続されている。
　トランジスタｍｐ２のゲートは、トランジスタｍｐ４のドレイン及びトランジスタｍｎ３のドレインに接続されている。
　トランジスタｍｐ３のゲートは、スイッチＳＷ１のドレインに接続されている。また、トランジスタｍｐ３のゲートは、コンデンサＣｂｉａｓを介して、トランジスタｍｎ１乃至ｍｎ４のソースに接続されている。トランジスタｍｐ３のバックゲートは、トランジスタｍｐ３のソースに接続されている。
　トランジスタｍｐ４のゲートは、可変容量アレイＣｄｉｖを介して、トランジスタｍｎ１乃至ｍｎ４のソースに接続されている。トランジスタｍｐ４のバックゲートは、トランジスタｍｐ４のソースに接続されている。
　トランジスタｍｐ５のゲートは、トランジスタｍｐ６のゲート及びドレイン、トランジスタｍｎ４のドレイン、スイッチＳＷ１のソース、並びに、スイッチＳＷ２のソースに接続されている。トランジスタｍｐ５のドレインは、トランジスタｍｐ６のソースに接続されている。トランジスタｍｐ６のバックゲートは、トランジスタｍｐ６のソースに接続されている。
　トランジスタｍｐ７のドレインは、バッファアンプ１５２の入力に接続されている。また、トランジスタｍｐ７のドレインは、可変抵抗素子Ｒｄｅｔ１を介して、トランジスタｍｎ１乃至ｍｎ４のソースに接続されている。トランジスタｍｎ１乃至ｍｎ４のソースは、グラウンド電位に設定される。
　スイッチＳＷ１及びＳＷ２のゲートには、クロック信号ＣＫが入力される。
　そして、トランジスタｍｐ１及びｍｐ２により差動アンプが構成される。また、トランジスタｍｐ５、ｍｐ６及びｍｎ４により差動アンプ入力バイアス源１６２が構成される。
｛電源ノイズ検出部１４ａの動作｝
　次に、電源ノイズ検出部１４ａの動作について簡単に説明する。
　バイアス電圧源であるコンデンサＣｂｉａｓは、スイッチＳＷ１を介して、差動アンプ入力バイアス源１６２から供給される電流により充電される。また、バイアス電圧源である可変容量アレイＣｄｉｖは、スイッチＳＷ２を介して、差動アンプ入力バイアス源１６２から供給される電流により充電される。ここで、クロック信号ＣＫを定期的に（例えば、水平同期信号周期毎に）スイッチＳＷ１及びＳＷ２に入力し、コンデンサＣｂｉａｓ及び可変容量アレイＣｄｉｖを充電することにより、トランジスタｍｐ１及びｍｐ２からなる差動アンプを最適な動作点で動作させることができる。
　また、図示せぬ電源から入力される電源電圧Ｖｄｄ＿ｐｉｘに含まれる電源ゆれΔＶｐｉｘの成分が、コンデンサＣｃｐｌを通過する。そして、電源ゆれΔＶｐｉｘに基づく電圧に、可変容量アレイＣｄｉｖにより与えられるバイアス電位を加算した電源ノイズ電圧が、差動アンプの一方の入力であるトランジスタｍｐ４のゲートに入力される。
　一方、差動アンプの他方の入力であるトランジスタｍｐ３のゲート電位は、コンデンサＣｂｉａｓにより所定のＤＣバイアス電位に設定される。このＤＣバイアス電位は、可変容量アレイＣｄｉｖによるバイアス電位とほぼ同じ電位に設定される。また、このＤＣバイアス電位は、電源ゆれΔＶｐｉｘの影響を受けない。
　そして、差動アンプに入力される電源ノイズ電圧とＤＣバイアス電位との差分に基づく電圧、すなわち、電源電圧Ｖｄｄ＿ｐｉｘに含まれる電源ゆれΔＶｐｉｘに基づく電圧が可変抵抗素子Ｒｄｉｆの両端に印加され、電流に変換される。
　ここで、可変抵抗素子Ｒｄｉｆの抵抗値を大きくすると、可変抵抗素子Ｒｄｉｆが熱雑音源となるため、あまり大きな抵抗値に設定することはできない。一方、可変抵抗素子Ｒｄｉｆの抵抗値を小さくすると、可変抵抗素子Ｒｄｉｆを流れる定常電流が増大する。
　これに対して、差動アンプの差動入力対となるトランジスタｍｐ３のソースとトランジスタｍｐ４のソースとの間に可変抵抗素子Ｒｄｉｆを挿入することにより、可変抵抗素子Ｒｄｉｆの両端にかかる電圧を小さくすることができる。これにより、可変抵抗素子Ｒｄｉｆの定常電流を増やすことなく、可変抵抗素子Ｒｄｉｆの抵抗値を小さくすることができる。
　また、差動アンプのＰＭＯＳ電流源となるトランジスタｍｐ１及びｍｐ２のゲートが、差動入力対となるトランジスタｍｐ３及びｍｐ４のドレインにそれぞれ接続されている。これにより、トランジスタｍｐ３及びｍｐ４のトランスコンダクタンスＧｍを高くすることができ、その結果、電源ゆれΔＶｐｉｘが可変抵抗素子Ｒｄｉｆの両端で電流に変換される際の減衰量を抑制することができる。
　トランジスタｍｐ１には、トランジスタｍｎ１とカレントミラーを構成するトランジスタｍｎ２を流れるバイアス電流から可変抵抗素子Ｒｄｉｆを流れる電流を引いた電流が流れる。そして、トランジスタｍｐ１を流れる電流が、トランジスタｍｐ１とカレントミラーを構成するトランジスタｍｐ７によりコピーされる。また、トランジスタｍｐ７を流れる電流が、可変抵抗素子Ｒｄｅｔ１により電圧ＶｄｅｔＡに変換され、電圧ＶｄｅｔＡがバッファアンプ１５２に入力される。
　バッファアンプ１５２は、入力電圧ＶｄｅｔＡをキャンセル電圧Ｖｃｎｃｌに変換し、キャンセル電圧Ｖｃｎｃｌを示すキャンセル信号を出力する。キャンセル電圧Ｖｃｎｃｌは、電源ゆれΔＶｐｉｘの位相を反転してＫｐｓｒ倍したキャンセル成分の電圧をバイアス電圧Ｖｐｓｒに加算した電圧となる。なお、バイアス電圧Ｖｐｓｒは、電圧ＶｄｅｔＡに基づいてバッファアンプ１５２の動作点により規定される。
　なお、バッファアンプ１５２は、電源ノイズ検出部１４ａの後段に大きな容量性負荷又は抵抗性負荷が接続される場合に必要であるが、それ以外の場合には削除することも可能である。
　次に、電源ノイズ検出部１４ａから出力されるキャンセル信号に含まれるキャンセル成分のゲインＫｐｓｒと位相の調整方法の例について説明する。
　電源電圧Ｖｄｄ＿ｐｉｘの電源ゆれΔＶｐｉｘが画素部１１を介してサンプルアンドホールド部１５ａに至る経路と、電源ノイズ検出部１４ａを介してサンプルアンドホールド部１５ａに至る経路とは、回路構成及び回路規模が異なる。従って、前者の経路における伝達特性（以下、画素経路伝達特性と称する）と、後者の経路における伝達特性（以下、検出経路伝達特性と称する）とは、互いにゲイン及び位相特性が異なる。そこで、電源ノイズ検出部１４ａのゲインＫｐｓｒを上述した式（４）に設定できるように、検出経路伝達特性のゲイン及び位相を調整する機構が、電源ノイズ検出部１４に設けられている。
　例えば、可変抵抗素子Ｒｄｉｆの抵抗値と可変抵抗素子Ｒｄｅｔ１の抵抗値の比であるＲｄｅｔ１/Ｒｄｉｆを調整することにより検出経路伝達特性のゲインを調整することができる。
　また、例えば、トランジスタｍｐ１とトランジスタｍｐ７で構成されるカレントミラーの比率を調整することにより検出経路伝達特性のゲインを調整することができる。
　さらに、例えば、トランジスタｍｐ４のゲート容量をＣｇとすると、トランジスタｍｐ４のゲートに入力される電源ノイズ電圧における電源ゆれΔＶｐｉｘに基づく成分の比率は、Ｃｃｐｌ/（Ｃｃｐｌ＋Ｃｄｉｖ＋Ｃｇ）で表される分圧比により決まる。従って、可変容量アレイＣｄｉｖの容量Ｃｄｉｖを調整し、上記の分圧比を調整することにより、検出経路伝達特性のゲインを調整することができる。
　なお、３番目の調整方法は、１番目及び２番目の調整方法と比較して、直流電流値や抵抗値を変更しないため、出力に現れる熱雑音特性を変えることなくゲイン調整が可能となる。しかし、３番目の調整方法では、ゲインの減衰はできるが、増幅はできないため、用途に応じて他の調整方法を併用する必要がある。
　また、例えば、可変コンデンサＣａｄｖの容量を調整することで、検出経路伝達特性の位相を進み方向に調整することができる。一方、例えば、可変コンデンサＣｄｌｙの容量を調整することで、検出経路伝達特性の位相を遅れ方向に調整することができる。
　以上のように、検出経路伝達特性のゲイン及び位相を調整することにより、ゲインＫｐｓｒを上述した式（４）に設定することができる。
　なお、図４の電源ノイズ検出部１４ａでは、ＰＭＯＳ差動入力の差動アンプを用いる例を示したが、ＮＭＯＳ差動入力の差動アンプを用いることも可能である。
　以上のようにして、シングルエンドの回路構成により、画素部１１から出力される画素信号の電源ノイズ成分を削減することができる。これにより、上述した引用文献１のように差動入力の回路を用いる場合と比較して、消費電力及び回路規模を小さくすることができる。
　また、上述した式（４）により、必要なサンプリング容量Ｃｐｓｒの容量Ｃｐｓｒは、サンプリング容量Ｃｖｓｌの容量ＣｖｓｌのＫｖｓｌ／Ｋｐｓｒとなる。従って、電源ノイズ検出部１４ａのゲインＫｐｓｒを大きくすることにより、ゲインＫｐｓｒに相当する分だけ、サンプリング容量Ｃｐｓｒの容量Ｃｐｓｒをサンプリング容量Ｃｖｓｌの容量Ｃｖｓｌより小さくすることができる。これにより、従来のサンプルアンドホールド回路に対してわずかな量の素子を追加するだけで、サンプルアンドホールド回路７１ａを実現することができる。
　さらに、ＣＭＯＳイメージセンサ１０は、同じ構成の回路を複数並列に設けるため、消費電力や回路規模の削減効果がさらに大きくなる。
＜３．第２の実施の形態＞
　次に、図５及び図６を参照して、本技術の第２の実施の形態について説明する。
｛電源ノイズキャンセル部３１の第２の実施の形態｝
　図５は、図１の電源ノイズキャンセル部３１の第２の実施の形態である電源ノイズキャンセル部３１ｂの構成例を示している。
　電源ノイズキャンセル部３１ｂは、図２の電源ノイズキャンセル部３１ａと比較して、電源ノイズ検出部１４ａ及びサンプルアンドホールド部１５ａの代わりに、電源ノイズ検出部１４ｂ及びサンプルアンドホールド部１５ｂ（不図示）が設けられている点が異なる。サンプルアンドホールド部１５ｂは、図１のサンプルアンドホールド回路７１の第２の実施の形態である複数のサンプルアンドホールド回路７１ｂにより構成される。
　なお、図５では、図を見やすくするために、１つの単位画素５１、電源ノイズ検出部１４ｂ、及び、１つのサンプルアンドホールド回路７１ｂのみを図示している。また、図を見やすくために、一部の符号の図示を省略している。
　サンプルアンドホールド回路７１ｂは、図２のサンプルアンドホールド回路７１ａと比較して、スイッチ１０３の代わりにスイッチ２０１が設けられている点が異なる。
　サンプリング容量Ｃｐｓｒの一端であって、スイッチ１０２を介して電源ノイズ検出部１４ｂに接続されている一端は、スイッチ２０１を介して電源ノイズ検出部１４ｂに接続されている。そして、電源ノイズ検出部１４ｂから出力される参照信号（後述）が、スイッチ２０１を介して、サンプリング容量Ｃｐｓｒに入力される。
　スイッチ２０１は、タイミング制御回路１２から供給されるホールド信号ｐｈ＿ｈがオンのときオンし、ホールド信号ｐｈ＿ｈがオフのときオフする。
｛電源ノイズ検出部１４ｂの構成例｝
　図６は、図５の電源ノイズ検出部１４ｂの構成例を示している。なお、図中、図４と対応する部分には同じ符号を付している。
　電源ノイズ検出部１４ｂは、図４の電源ノイズ検出部１４ａと比較して、電源ノイズ検出回路１５１ａの代わりに電源ノイズ検出回路１５１ｂが設けられ、バッファアンプ２５１が追加されている点が異なる。電源ノイズ検出回路１５１ｂは、図４の電源ノイズ検出回路１５１ａと比較して、トランジスタｍｐ８、ｍｐ９及びｍｎ５、並びに、可変抵抗素子Ｒｄｅｔ２が追加されている点が異なる。トランジスタｍｐ８及びｍｐ９は、ｐ型のＭＯＳＦＥＴからなり、トランジスタｍｎ５は、ｎ型のＭＯＳＦＥＴからなる。トランジスタｍｐ８は、チャネル幅（Ｗ）が可変である。
　トランジスタｍｐ８のソースは、トランジスタｍｐ１のソース及びトランジスタｍｐ９のソースに接続されている。トランジスタｍｐ８のゲートは、トランジスタｍｐ９のゲート及びドレイン、並びに、トランジスタｍｎ５のドレインに接続されている。トランジスタｍｐ８のドレインは、バッファアンプ２５１の入力に接続されている。また、トランジスタｍｐ８のドレインは、可変抵抗素子Ｒｄｅｔ２を介して、トランジスタｍｎ１のソース及びトランジスタｍｎ５のソースに接続されている。トランジスタｍｎ１乃至ｍｎ５のソースは、グラウンド電位に設定される。
　トランジスタｍｎ５のゲートは、トランジスタｍｎ１乃至ｍｎ４のゲートに接続されている。
　可変抵抗素子Ｒｄｅｔ２の抵抗値は、可変抵抗素子Ｒｄｅｔ１の抵抗値と同じになるように調整される。そして、追加されたトランジスタｍｐ８、ｍｐ９及びｍｎ５からなる回路により、トランジスタｍｐ８には、トランジスタｍｎ２を流れるバイアス電流とほぼ同じ電流が流れる。このトランジスタｍｐ８を流れる電流には、可変抵抗素子Ｒｄｉｆを流れる電源ゆれΔＶｐｉｘによる交流成分は含まれない。そして、トランジスタｍｐ８を流れる電流が、可変抵抗素子Ｒｄｅｔ２により電圧ＶｄｅｔＢに変換され、電圧ＶｄｅｔＢがバッファアンプ２５１に入力される。
　バッファアンプ２５１は、入力電圧ＶｄｅｔＢを参照電圧Ｖｒｅｆに変換し、参照電圧Ｖｒｅｆを示す参照信号を出力する。ここで、参照電圧Ｖｒｅｆがバイアス電圧Ｖｐｓｒとほぼ等しい電圧になるように、バッファアンプ２５１の動作点が調整される。
｛サンプルアンドホールド回路７１ｂの動作｝
　次に、サンプルアンドホールド回路７１ｂの動作について説明する。サンプルアンドホールド回路７１ｂは、先に示した図３のタイミングチャートに従って動作する。
　まず、サンプル信号Ｐｈ＿ｓ及びサンプル信号Ｐｈ＿ｓａがオンし、スイッチ１０１、１０２及び１０５がオンし、サンプル期間が開始する。これにより、上述した式（１）で示される電荷Ｑｖｓｌが、サンプリング容量Ｃｖｓｌに蓄積される。また、上述した式（２）で示される電荷Ｑｐｓｒが、サンプリング容量Ｃｐｓｒに蓄積される。
　ここで、サンプルアンドホールド回路７１ｂの仮想接地点ＶＧの電位をＶｓｈｇとすると、サンプル信号ｐｈ＿ｓ、ｐｈ＿ｓａがオンになるサンプル期間における仮想接地点ＶＧの電荷Ｑｖｇ＿ｓａｍｐは、スイッチのチャージインジェクション、フィードスルー、ゲート寄生容量等を無視すると、次式（６）となる。
Qvg_samp={Vshg-(Vsig+ΔVpix・Kvsl)}・Cvsl+{Vshg-(Vpsr+Δpix・Kpsr)}・Cpsr
　　　　　　　　　　　　　　　　　　　　　　　　　　　・・・（６）
　そして、サンプル信号Ｐｈ＿ｓａがオフし、スイッチ１０５がオフした後、サンプル信号Ｐｈ＿ｓがオフし、スイッチ１０１、１０２及び１０５がオフし、サンプル期間が終了する。
　次に、ホールド信号ｐｈ＿ｈがオンし、スイッチ１０４及び２０１がオンし、ホールド期間が開始する。
　ここで、ホールド期間における仮想接地点ＶＧの電荷Ｑｖｇ_ｈｏｌｄは、サンプルアンドホールド回路の出力電圧をＶｏｕｔＢとすると、次式（７）となる。
Qvg_hold=(Vshg-VoutB)Cvsl+(Vshg-Vpsr)Cpsr　・・・（７）
　電荷保存則により、サンプル期間とホールド期間の仮想接地点ＶＧの電荷は等しいので、電荷Ｑｖｇ＿ｓａｍｐ＝電荷Ｑｖｇ＿ｈｏｌｄとなる。従って、上述した式（６）及び（７）により、サンプルアンドホールド回路７１ｂの出力電圧ＶｏｕｔＢは、次式（８）となる。
VoutB=Vsig+ΔVpix(Kvsl+Kpsr・Cpsr/Cvsl)　・・・（８）
　ここで、上述したように、電源ノイズ検出部１４ｂのゲインＫｐｓｒを上述した式（４）に設定すると、ノイズ電荷ΔＱｖｓｌ＝－キャンセル電荷ΔＱｐｓｒとなる。そして、仮想接地点ＶＧにおいて、ノイズ電荷ΔＱｖｓｌとキャンセル電荷ΔＱｐｓｒが相殺される。また、式（４）のゲインＫｐｓｒを式（８）に代入することにより、サンプルアンドホールド回路７１ｂから出力される画素信号の電圧ＶｏｕｔＢは、次式（９）となる。
VoutB=Vsig　・・・（９）
　このように、式（９）において電源ゆれΔＶｐｉｘが消えており、サンプルアンドホールド回路７１ｂの出力電圧ＶｏｕｔＢから電源ノイズ成分が除去され、画素信号の信号成分Ｖｓｉｇと等しくなる。
　以上のようにして、第１の実施の形態と同様に、シングルエンドの回路構成により、画素部１１から出力される画素信号の電源ノイズ成分を削減することができる。
　また、第１の実施の形態と同様に、電源ノイズ検出部１４ｂのゲインＫｐｓｒを大きくすることにより、サンプリング容量Ｃｖｓｌの容量Ｃｖｓｌを小さくすることができる。これにより、従来のサンプルアンドホールド回路に対してわずかな量の素子を追加するだけで、サンプルアンドホールド回路７１ｂを実現することができる。
＜４．第３の実施の形態＞
　次に、図７及び図８を参照して、本技術の第３の実施の形態について説明する。この第３の実施の形態では、１本の垂直信号線１９にＮ個のサンプルアンドホールド回路７１ａが並列に接続されている。そして、１本の垂直信号線１９に接続されている複数の単位画素５１の画素信号のサンプルアンドホールド処理をＮ個のサンプルアンドホールド回路７１ａにより行う。
｛電源ノイズキャンセル部３１の第３の実施の形態｝
　図７は、図１の電源ノイズキャンセル部３１の第３の実施の形態である電源ノイズキャンセル部３１ｃの構成例を示している。なお、図中、図２及び図４と対応する部分には同じ符号を付してある。また、図７では、図を見やすくするために、１つの単位画素５１、サンプルアンドホールド部１５ｃ（不図示）に含まれるサンプルアンドホールド回路７１ａ－１乃至７１ａ－Ｎ、並びに、電源ノイズ検出部１４ｃのみを図示している。また、図を見やすくするために、一部の符号の図示を省略している。なお、以下、サンプルアンドホールド回路７１ａ－ｉ（ｉ＝１乃至Ｎ）の各部の符号は、図２のサンプルアンドホールド回路７１ａの各部の符号の末尾に”ｉ”又は”－ｉ”（ｉ＝１乃至Ｎ）を付したものとする。
　電源ノイズキャンセル部３１ｃは、図１の電源ノイズ検出部１４の第３の実施の形態である電源ノイズ検出部１４ｃ、及び、図１のサンプルアンドホールド部１５の第３の実施の形態であるサンプルアンドホールド部１５ｃ（不図示）により構成される。サンプルアンドホールド部１５ｃは、複数のサンプルアンドホールド回路７１ａ（図２）により構成される。
　電源ノイズ検出部１４ｃは、図４の電源ノイズ検出部１４ａと比較して、スイッチ３０１－１乃至３０１－Ｎ、バッファアンプ３０２－１乃至３０２－Ｎ、及び、コンデンサＣｓ１乃至ＣｓＮが追加され、バッファアンプ１５２が設けられていない点が異なる。
　バッファアンプ３０２－１乃至３０２－Ｎの入力は、それぞれスイッチ３０１－１乃至３０１－Ｎを介して、電源ノイズ検出回路１５１ａの出力に接続されている。コンデンサＣｓｉ（ｉ＝１乃至Ｎ）の一端は、それぞれスイッチ３０１－ｉとバッファアンプ３０２－ｉの間に接続され、コンデンサＣｓｉの他端は接地されている。バッファアンプ３０２－１乃至３０２－Ｎの出力は、それぞれサンプルアンドホールド回路７１ａ－１乃至７１ａ－Ｎのスイッチ１０２－１乃至１０２－Ｎに接続されている。垂直信号線１９は、サンプルアンドホールド回路７１ａ－１乃至７１ａ－Ｎのスイッチ１０１－１乃至１０１－Ｎに接続されている。
　なお、以下、サンプルアンドホールド回路７１ａ－１乃至７１ａ－Ｎを個々に区別する必要がない場合、単にサンプルアンドホールド回路７１ａと称する。
　スイッチ１０１－ｉ、１０２－ｉ、及び、スイッチ３０１－ｉ（ｉ＝１乃至Ｎ）は、それぞれ、タイミング制御回路１２から供給されるサンプル信号ｐｈ＿ｓｉ（ｉ＝１乃至Ｎ）がオンのときオンし、サンプル信号ｐｈ＿ｓｉがオフのときオフする。
　スイッチ１０３－ｉ及び１０４－ｉ（ｉ＝１乃至Ｎ）は、それぞれ、タイミング制御回路１２から供給されるホールド信号ｐｈ＿ｈｉがオンのときオンし、ホールド信号ｐｈ＿ｈｉがオフのときオフする。
　スイッチ１０５－ｉ（ｉ＝１乃至Ｎ）は、それぞれ、タイミング制御回路１２から供給されるサンプル信号ｐｈ＿ｓａｉがオンのとき、オンし、サンプル信号ｐｈ＿ｓａｉがオフのときオフする。
｛電源ノイズキャンセル部３１ｃの動作｝
　次に、図８のタイミングチャートを参照して、電源ノイズキャンセル部３１ｃの動作について説明する。図８は、サンプル信号ｐｈ＿ｓ１乃至ｐｈ＿ｓＮ、サンプル信号ｐｈ＿ｓａ１乃至ｐｈ＿ｓａＮ、及び、ホールド信号ｐｈ＿ｈ１乃至ｐｈ＿ｈＮのタイミングチャートを示している。
　まず、サンプル信号Ｐｈ＿ｓ１及びサンプル信号ｐｈ＿ｓａ１がオンし、サンプルアンドホールド回路７１ａ－１のスイッチ１０１－１、１０２－１及び１０５－１、並びに、スイッチ３０１－１がオンし、サンプル期間１が開始する。これにより、１行目の単位画素５１の画素信号が、スイッチ１０１－１を介して、サンプルアンドホールド回路７１ａ－１のサンプリング容量Ｃｖｓｌ１に供給され、サンプリング容量Ｃｖｓｌ１が充電される。また、電源ノイズ検出回路１５１ａのキャンセル信号が、スイッチ３０１－１、バッファアンプ３０２－１、及び、スイッチ１０２－１を介して、サンプルアンドホールド回路７１ａ－１のサンプリング容量Ｃｐｓｒ１に供給され、サンプリング容量Ｃｐｓｒ１が充電される。
　そして、サンプル信号Ｐｈ＿ｓａ１がオフし、スイッチ１０５－１がオフした後、サンプル信号Ｐｈ＿ｓ１がオフし、スイッチ１０１－１、１０２－１及び３０１－１がオフし、サンプル期間１が終了する。
　次に、ホールド信号ｐｈ＿ｈ１がオンし、サンプルアンドホールド回路７１ａ－１のスイッチ１０３－１及び１０４－１がオンし、ホールド期間１が開始する。これにより、上述したように、１行目の単位画素５１の画素信号から電源ノイズ成分を除去した電圧ＶｏｕｔＡ１が、サンプルアンドホールド回路７１ａ－１から出力される。
　また、ホールド信号ｐｈ＿ｈ１がオンするのと同時に、サンプル信号Ｐｈ＿ｓ２及びサンプル信号ｐｈ＿ｓａ２がオンし、サンプルアンドホールド回路７１ａ－２のスイッチ１０１－２、１０２－２及び１０５－２、並びに、スイッチ３０１－２がオンし、サンプル期間２が開始する。これにより、２行目の単位画素５１の画素信号が、スイッチ１０１－２を介して、サンプルアンドホールド回路７１ａ－２のサンプリング容量Ｃｖｓｌ２に供給され、サンプリング容量Ｃｖｓｌ２が充電される。また、電源ノイズ検出回路１５１ａのキャンセル信号が、スイッチ３０１－２、バッファアンプ３０２－２、及び、スイッチ１０２－２を介して、サンプルアンドホールド回路７１ａ－２のサンプリング容量Ｃｐｓｒ２に供給され、サンプリング容量Ｃｐｓｒ２が充電される。
　このように、１行目の単位画素５１の画素信号のホールド処理と、２行目の単位画素５１のサンプル処理とが並行に実行される。
　そして、ホールド信号ｐｈ＿ｈ１がオフし、スイッチ１０３－１及び１０４－１がオフし、ホールド期間１が終了する。また、サンプル信号Ｐｈ＿ｓａ２がオフし、スイッチ１０５－２がオフした後、サンプル信号Ｐｈ＿ｓ２がオフし、スイッチ１０１－２、１０２－２及び３０１－２がオフし、サンプル期間２が終了する。
　次に、ホールド信号ｐｈ＿ｈ２がオンし、サンプルアンドホールド回路７１ａ－２のスイッチ１０３－２及び１０４－２がオンし、ホールド期間２が開始する。これにより、上述したように、２行目の単位画素５１の画素信号から電源ノイズ成分を除去した電圧ＶｏｕｔＡ２が、サンプルアンドホールド回路７１ａ－２から出力される。
　また、ホールド信号ｐｈ＿ｈ２がオンするのと同時に、サンプル信号Ｐｈ＿ｓ３及びサンプル信号ｐｈ＿ｓａ３がオンし、サンプルアンドホールド回路７１ａ－３のスイッチ１０１－３、１０２－３及び１０５－３、並びに、スイッチ３０１－３がオンし、サンプル期間３が開始する。これにより、３行目の単位画素５１の画素信号が、スイッチ１０１－３を介して、サンプルアンドホールド回路７１ａ－３のサンプリング容量Ｃｖｓｌ３に供給され、サンプリング容量Ｃｖｓｌ３が充電される。また、電源ノイズ検出回路１５１ａのキャンセル信号が、スイッチ３０１－３、バッファアンプ３０２－３、及び、スイッチ１０２－３を介して、サンプルアンドホールド回路７１ａ－３のサンプリング容量Ｃｐｓｒ３に供給され、サンプリング容量Ｃｐｓｒ３が充電される。
　このように、２行目の単位画素５１の画素信号のホールド処理と、３行目の単位画素５１のサンプル処理とが並行に実行される。
　そして、ホールド信号ｐｈ＿ｈ２がオフし、スイッチ１０３－２及び１０４－２がオフし、ホールド期間２が終了する。また、サンプル信号Ｐｈ＿ｓａ３がオフし、スイッチ１０５－３がオフした後、サンプル信号Ｐｈ＿ｓ３がオフし、スイッチ１０１－３、１０２－３及び３０１－３がオフし、サンプル期間３が終了する。
　以下、同様にして、ｉ－１行目の単位画素５１の画素信号のホールド期間ｉ－１とｉ行目の単位画素５１の画素信号のサンプル期間ｉ（ｉ＝２乃至Ｎ）とが並行して実行される。また、Ｎ－１行目の単位画素５１の画素信号のホールド期間Ｎ－１及びＮ行目の単位画素５１の画素信号のサンプル期間Ｎが終了した後、Ｎ行目の単位画素５１の画素信号のホールド期間Ｎと１行目の単位画素５１の画素信号のサンプル期間１とが並行して実行され、その後、ｉ－１行目の単位画素５１の画素信号のホールド期間ｉ－１とｉ行目の単位画素５１の画素信号のサンプル期間ｉとが並行して実行される。
　このように、サンプル期間とホールド期間とを並行して実行することにより、サンプルアンドホールド処理を高速化することができる。
　ここで、バッファアンプ３０２－１乃至３０２－Ｎを設けることにより、電源ノイズ検出回路１５１ａと各サンプルアンドホールド回路７１ａとの間のアイソレーションが確保される。また、コンデンサＣｓ１乃至ＣｓＮを設けることにより、スイッチ３０１－１乃至３０１－Ｎのオフ時に、バッファアンプ３０２－１乃至３０２－Ｎがフローティング状態になることが防止される。
　なお、バッファアンプ３０２－１乃至３０２－Ｎ、及び、コンデンサＣｓ１乃至ＣｓＮは、削除することが可能である。バッファアンプ３０２－１乃至３０２－Ｎ、及び、コンデンサＣｓ１乃至ＣｓＮを設けるか否かは、例えば、要求される画素信号の精度により決定される。
＜５．第４の実施の形態＞
　次に、図９を参照して、本技術の第４の実施の形態について説明する。
｛電源ノイズキャンセル部３１の第４の実施の形態｝
　図９は、図１の電源ノイズキャンセル部３１の第４の実施の形態である電源ノイズキャンセル部３１ｄの構成例を示している。なお、図中、図７と対応する部分には同じ符号を付してある。また、図９では、図を見やすくするために、１つの単位画素５１、サンプルアンドホールド部１５ｄ（不図示）に含まれるサンプルアンドホールド回路７１ｃ－１乃至７１ｃ－Ｎ、並びに、電源ノイズ検出部１４ｄのみを図示している。また、図を見やすくために、一部の符号の図示を省略している。なお、以下、サンプルアンドホールド回路７１ｃ－ｉ（ｉ＝１乃至Ｎ）の各部の符号は、図４のサンプルアンドホールド回路７１ｂの対応する各部の符号の末尾に”ｉ”又は”－ｉ”（ｉ＝１乃至Ｎ）を付したものとする。
　電源ノイズキャンセル部３１ｄは、図７の電源ノイズキャンセル部３１ｃと比較して、電源ノイズ検出部１４ｃ及びサンプルアンドホールド部１５ｃの代わりに、電源ノイズ検出部１４ｄ及びサンプルアンドホールド部１５ｄ（不図示）が設けられている点が異なる。サンプルアンドホールド部１５ｄは、複数のサンプルアンドホールド回路７１ｃにより構成される。
　電源ノイズ検出部１４ｄは、電源ノイズ検出部１４ｃと比較して、電源ノイズ検出回路１５１ａの代わりに、図６の電源ノイズ検出回路１５１ｂが設けられ、スイッチ４０１－１乃至スイッチ４０１－Ｎが追加されている点が異なる。
　電源ノイズ検出回路１５１ｂのキャンセル信号の出力部は、スイッチ３０１－１乃至３０１－Ｎを介して、バッファアンプ３０２－１乃至３０２－ｎの入力に接続されている。また、電源ノイズ検出回路１５１ｂの参照信号の出力部は、スイッチ４０１－１乃至４０１－Ｎを介して、コンデンサＣｓ１乃至ＣｓＮとバッファアンプ３０２－１乃至３０２－ｎの入力との間に接続されている。
　サンプルアンドホールド回路７１ｃ－１乃至７１ｃ－Ｎは、図５のサンプルアンドホールド回路７１ｂからスイッチ１０２及びスイッチ２０１を削除した構成を有している。
　そして、電源ノイズ検出部１４ｄのバッファアンプ３０２－１乃至３０２－Ｎの出力は、それぞれサンプルアンドホールド回路７１ｃ－１乃至７１ｃ－ＮのコンデンサＣｐｓｒ１乃至ＣｐｓｒＮの一端に接続されている。垂直信号線１９は、サンプルアンドホールド回路７１ａ－１乃至７１ａ－Ｎのスイッチ１０１－１乃至１０１－Ｎに接続されている。
　スイッチ４０１－ｉ（ｉ＝１乃至Ｎ）は、それぞれ、タイミング制御回路１２から供給されるホールド信号ｐｈ＿ｈｉがオンのときオンし、ホールド信号ｐｈ＿ｈｉがオフのときオフする。
　なお、以下、サンプルアンドホールド回路７１ｃ－１乃至７１ｃ－Ｎを個々に区別する必要がない場合、単にサンプルアンドホールド回路７１ｃと称する。
｛電源ノイズキャンセル部３１ｄの動作｝
　次に、電源ノイズキャンセル部３１ｄの動作について説明する。電源ノイズキャンセル部３１ｄは、先に示した図８のタイミングチャートに従って動作する。
　まず、サンプル信号Ｐｈ＿ｓ１及びサンプル信号ｐｈ＿ｓａ１がオンし、サンプルアンドホールド回路７１ｃ－１のスイッチ１０１－１及び１０５－１、並びに、スイッチ３０１－１がオンし、サンプル期間１が開始する。これにより、１行目の単位画素５１の画素信号が、スイッチ１０１－１を介して、サンプルアンドホールド回路７１ｃ－１のサンプリング容量Ｃｖｓｌ１に供給され、サンプリング容量Ｃｖｓｌ１が充電される。また、電源ノイズ検出回路１５１ｂのキャンセル信号が、スイッチ３０１－１、及び、バッファアンプ３０２－１を介して、サンプルアンドホールド回路７１ｃ－１のサンプリング容量Ｃｐｓｒ１に供給され、サンプリング容量Ｃｐｓｒ１が充電される。
　そして、サンプル信号Ｐｈ＿ｓａ１がオフし、スイッチ１０５－１がオフした後、サンプル信号Ｐｈ＿ｓ１がオフし、スイッチ１０１－１及び３０１－１がオフし、サンプル期間１が終了する。
　次に、ホールド信号ｐｈ＿ｈ１がオンし、サンプルアンドホールド回路７１ｃ－１のスイッチ１０４－１、及び、スイッチ４０１－１がオンし、ホールド期間１が開始する。これにより、上述したように、１行目の単位画素５１の画素信号から電源ノイズ成分を除去した電圧ＶｏｕｔＢ１が、サンプルアンドホールド回路７１ｃ－１から出力される。
　また、ホールド信号ｐｈ＿ｈ１がオンするのと同時に、サンプル信号Ｐｈ＿ｓ２及びサンプル信号ｐｈ＿ｓａ２がオンし、サンプルアンドホールド回路７１ｃ－２のスイッチ１０１－２及び１０５－２、並びに、スイッチ３０１－２がオンし、サンプル期間２が開始する。これにより、２行目の単位画素５１の画素信号が、スイッチ１０１－２を介して、サンプルアンドホールド回路７１ｃ－２のサンプリング容量Ｃｖｓｌ２に供給され、サンプリング容量Ｃｖｓｌ２が充電される。また、電源ノイズ検出回路１５１ｂのキャンセル信号が、スイッチ３０１－２、及び、バッファアンプ３０２－２を介して、サンプルアンドホールド回路７１ｃ－２のサンプリング容量Ｃｐｓｒ２に供給され、サンプリング容量Ｃｐｓｒ２が充電される。
　このように、１行目の単位画素５１の画素信号のホールド処理と、２行目の単位画素５１のサンプル処理とが並行に実行される。
　そして、ホールド信号ｐｈ＿ｈ１がオフし、スイッチ１０４－１及び４０１－１がオフし、ホールド期間１が終了する。また、サンプル信号Ｐｈ＿ｓａ２がオフし、スイッチ１０５－２がオフした後、サンプル信号Ｐｈ＿ｓ２がオフし、スイッチ１０１－２及び３０１－２がオフし、サンプル期間２が終了する。
　次に、ホールド信号ｐｈ＿ｈ２がオンし、サンプルアンドホールド回路７１ｃ－２のスイッチ１０４－２、及び、スイッチ４０１－２がオンし、ホールド期間２が開始する。これにより、上述したように、２行目の単位画素５１の画素信号から電源ノイズ成分を除去した電圧ＶｏｕｔＢ２が、サンプルアンドホールド回路７１ｃ－２から出力される。
　また、ホールド信号ｐｈ＿ｈ２がオンするのと同時に、サンプル信号Ｐｈ＿ｓ３及びサンプル信号ｐｈ＿ｓａ３がオンし、サンプルアンドホールド回路７１ｃ－３のスイッチ１０１－３及び１０５－３、並びに、スイッチ３０１－３がオンし、サンプル期間３が開始する。これにより、３行目の単位画素５１の画素信号が、スイッチ１０１－３を介して、サンプルアンドホールド回路７１ｃ－３のサンプリング容量Ｃｖｓｌ３に供給され、サンプリング容量Ｃｖｓｌ３が充電される。また、電源ノイズ検出回路１５１ｂのキャンセル信号が、スイッチ３０１－３、及び、バッファアンプ３０２－３を介して、サンプルアンドホールド回路７１ｃ－３のサンプリング容量Ｃｐｓｒ３に供給され、サンプリング容量Ｃｐｓｒ３が充電される。
　このように、２行目の単位画素５１の画素信号のホールド処理と、３行目の単位画素５１のサンプル処理とが並行に実行される。
　そして、ホールド信号ｐｈ＿ｈ２がオフし、スイッチ１０４－２及び４０１－２がオフし、ホールド期間２が終了する。また、サンプル信号Ｐｈ＿ｓａ３がオフし、スイッチ１０５－３がオフした後、サンプル信号Ｐｈ＿ｓ３がオフし、スイッチ１０１－３及び３０１－３がオフし、サンプル期間３が終了する。
　以下、同様にして、ｉ－１行目の単位画素５１の画素信号のホールド期間ｉ－１とｉ行目の単位画素５１の画素信号のサンプル期間ｉ（ｉ＝２乃至Ｎ）とが並行して実行される。また、Ｎ－１行目の単位画素５１の画素信号のホールド期間Ｎ－１及びＮ行目の単位画素５１の画素信号のサンプル期間Ｎが終了した後、Ｎ行目の単位画素５１の画素信号のホールド期間Ｎと１行目の単位画素５１の画素信号のサンプル期間１とが並行して実行され、その後、ｉ－１行目の単位画素５１の画素信号のホールド期間ｉ－１とｉ行目の単位画素５１の画素信号のサンプル期間ｉとが並行して実行される。
　このように、サンプル期間とホールド期間とを並行して実行することにより、サンプルアンドホールド処理を高速化することができる。
　ここで、バッファアンプ３０２－１乃至３０２－Ｎを設けることにより、電源ノイズ検出回路１５１ｂと各サンプルアンドホールド回路７１ｃとの間のアイソレーションが確保される。また、コンデンサＣｓ１乃至ＣｓＮを設けることにより、スイッチ３０１－１乃至３０１－Ｎ及びスイッチ４０１－１乃至４０１－Ｎのオフ時に、バッファアンプ３０２－１乃至３０２－Ｎがフローティング状態になることが防止される。
　なお、バッファアンプ３０２－１乃至３０２－Ｎ、及び、コンデンサＣｓ１乃至ＣｓＮは、削除することが可能である。バッファアンプ３０２－１乃至３０２－Ｎ、及び、コンデンサＣｓ１乃至ＣｓＮを設けるか否かは、例えば、要求される画素信号の精度により決定される。
＜６．第５の実施の形態＞
　次に、図１０及び図１１を参照して、本技術の第５の実施の形態について説明する。第５の実施の形態では、画素信号のリセット電位とイメージ信号電位に対して、それぞれ図２のサンプルアンドホールド回路７１ａが適用され、ＣＤＳ（Correlated Double Sampling：相関二重サンプリング）が行われる。
｛電源ノイズキャンセル部３１の第５の実施の形態｝
　図１０は、図１の電源ノイズキャンセル部３１の第５の実施の形態である電源ノイズキャンセル部３１ｅの構成例を示している。なお、図中、図２及び図４と対応する部分には同じ符号を付してある。また、図１０では、図を見やすくするために、１つの単位画素５１、サンプルアンドホールド部１５ｅ（不図示）に含まれるサンプルアンドホールド回路７１ａ－１及び７１ａ－２、並びに、電源ノイズ検出部１４ｅのみを図示している。また、図を見やすくするために、一部の符号の図示を省略している。なお、以下、サンプルアンドホールド回路７１ａ－ｉ（ｉ＝１又は２）の各部の符号は、図２のサンプルアンドホールド回路７１ａの各部の符号の末尾に”ｉ”又は”－ｉ”を付したものとする。
　電源ノイズキャンセル部３１ｅは、図１の電源ノイズ検出部１４の第５の実施の形態である電源ノイズ検出部１４ｅ、及び、図１のサンプルアンドホールド部１５の第５の実施の形態であるサンプルアンドホールド部１５ｅ（不図示）により構成される。サンプルアンドホールド部１５ｅは、複数のサンプルアンドホールド回路７１ａ（図２）により構成される。
　電源ノイズ検出部１４ｅは、図４の電源ノイズ検出部１４ａと比較して、スイッチ５０１、バッファアンプ５０２－１、及び、コンデンサＣｓｄが追加され、バッファアンプ１５２が設けられていない点が異なる。
　バッファアンプ５０２の入力は、スイッチ５０１を介して、電源ノイズ検出回路１５１ａの出力に接続されている。コンデンサＣｓｄの一端は、スイッチ５０１とバッファアンプ５０２の間に接続され、コンデンサＣｓｄの他端は接地されている。バッファアンプ５０２の出力は、サンプルアンドホールド回路７１ａ－１及び７１ａ－２のスイッチ１０２－１及び１０２－２に接続されている。垂直信号線１９は、サンプルアンドホールド回路７１ａ－１及び７１ａ－２のスイッチ１０１－１及び１０１－２に接続されている。
　スイッチ１０１－ｉ及び１０２－ｉ（ｉ＝１又は２）は、それぞれ、タイミング制御回路１２から供給されるサンプル信号ｐｈ＿ｓｉがオンのときオンし、サンプル信号ｐｈ＿ｓｉがオフのときオフする。
　スイッチ１０３－ｉ及び１０４－ｉ（ｉ＝１又は２）は、それぞれ、タイミング制御回路１２から供給されるホールド信号ｐｈ＿ｈｉがオンのときオンし、ホールド信号ｐｈ＿ｈｉがオフのときオフする。
　スイッチ１０５－ｉ（ｉ＝１又は２）は、それぞれ、タイミング制御回路１２から供給されるサンプル信号ｐｈ＿ｓａｉがオンのときオンし、サンプル信号ｐｈ＿ｓａｉがオフのときオフする。
　スイッチ５０１は、タイミング制御回路１２から供給されるサンプル信号ｐｈ＿ｓｄがオンのときオンし、サンプル信号ｐｈ＿ｓｄがオフのときオフする。
｛電源ノイズキャンセル部３１ｅの動作｝
　次に、図１１のタイミングチャートを参照して、電源ノイズキャンセル部３１ｅの動作について説明する。図１１は、サンプル信号ｐｈ＿ｓ１及びｐｈ＿ｓ２、サンプル信号ｐｈ＿ｓａ１及びｐｈ＿ｓａ２、ホールド信号ｐｈ＿ｈ１及びｐｈ＿ｈ２、並びに、サンプル信号ｐｈ＿ｓｄのタイミングチャートを示している。
　まず、単位画素５１の画素信号がリセット電位のときに、サンプル信号Ｐｈ＿ｓ１及びサンプル信号ｐｈ＿ｓａ１がオンし、サンプルアンドホールド回路７１ａ－１のスイッチ１０１－１、１０２－１及び１０５－１がオンする。また、サンプル信号ｐｈ＿ｓｄがオンし、スイッチ５０１がオンする。これにより、リセット電位の画素信号（以下、リセット信号と称する）のサンプル期間が開始する。
　そして、単位画素５１のリセット信号が、スイッチ１０１－１を介して、サンプルアンドホールド回路７１ａ－１のサンプリング容量Ｃｖｓｌ１に供給され、サンプリング容量Ｃｖｓｌ１が充電される。また、電源ノイズ検出回路１５１ａのキャンセル信号が、スイッチ５０１、バッファアンプ５０２、及び、スイッチ１０２－１を介して、サンプルアンドホールド回路７１ａ－１のサンプリング容量Ｃｐｓｒ１に供給され、サンプリング容量Ｃｐｓｒ１が充電される。
　そして、サンプル信号Ｐｈ＿ｓａ１がオフし、スイッチ１０５－１がオフした後、サンプル信号Ｐｈ＿ｓ１がオフし、スイッチ１０１－１及び１０２－１がオフし、リセット信号のサンプル期間が終了する。
　次に、単位画素５１の画素信号がイメージ信号電位のときに、サンプル信号Ｐｈ＿ｓ２及びサンプル信号ｐｈ＿ｓａ２がオンし、サンプルアンドホールド回路７１ａ－２のスイッチ１０１－２、１０２－２及び１０５－２がオンする。これにより、イメージ信号電位の画素信号（以下、イメージ信号と称する）のサンプル期間が開始する。
　そして、単位画素５１のイメージ信号が、スイッチ１０１－２を介して、サンプルアンドホールド回路７１ａ－２のサンプリング容量Ｃｖｓｌ２に供給され、サンプリング容量Ｃｖｓｌ２が充電される。また、電源ノイズ検出回路１５１ａのキャンセル信号が、スイッチ５０１、バッファアンプ５０２、及び、スイッチ１０２－２を介して、サンプルアンドホールド回路７１ａ－２のサンプリング容量Ｃｐｓｒ２に供給され、サンプリング容量Ｃｐｓｒ２が充電される。
　また、サンプル信号Ｐｈ＿ｓ２及びサンプル信号ｐｈ＿ｓａ２がオンするのと同時に、ホールド信号ｐｈ＿ｈ１がオンし、サンプルアンドホールド回路７１ａ－１のスイッチ１０３－１及び１０４－１がオンし、リセット信号のホールド期間が開始する。これにより、上述したように、単位画素５１のリセット信号から電源ノイズ成分を除去した電圧Ｖｏｕｔ＿ｒｓｔが、サンプルアンドホールド回路７１ａ－１から出力される。
　そして、サンプル信号Ｐｈ＿ｓａ２がオフし、スイッチ１０５－２がオフした後、サンプル信号Ｐｈ＿ｓ２がオフし、スイッチ１０１－２及び１０２－２がオフし、イメージ信号のサンプル期間が終了する。
　また、サンプル信号ｐｈ＿ｓ２がオフしたとき、サンプル信号ｐｈ＿ｓｄがオフし、スイッチ５０１がオフする。
　次に、ホールド信号ｐｈ＿ｈ２がオンし、サンプルアンドホールド回路７１ａ－２のスイッチ１０３－２及び１０４－２がオンし、イメージ信号のホールド期間が開始する。これにより、上述したように、単位画素５１のイメージ信号から電源ノイズ成分を除去した電圧Ｖｏｕｔ＿ｓｉｇが、サンプルアンドホールド回路７１ａ－２から出力される。
　そして、例えば、Ａ／Ｄ変換部１６で、リセット電圧Ｖｏｕｔ＿ｒｓｔ－イメージ電圧Ｖｏｕｔ＿ｓｉｇを算出することにより、リセットノイズや画素内の増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが画素信号から除去される。
　その後、ホールド信号ｐｈ１及びｐｈ２がオフし、スイッチ１０３－１、１０３－２、１０４－１及び１０４－２がオフし、リセット信号及びイメージ信号のホールド期間が終了する。
　なお、サンプル信号ｐｈ＿ｓｄは、サンプル信号ｐｈ＿ｓ２のオフと同時、或いは、サンプル信号ｐｈ＿ｓ２がオフした後からホールド信号ｐｈ＿ｈ２がオンする前までの間に、オフする必要がある。これは、ホールド信号ｐｈ＿ｈ１及びｐｈ＿ｈ２が両方ともオンし、サンプルアンドホールド回路７１ａ－１及び７１ａ－２から電源ノイズ成分が除去された信号が出力されている最中に、電源ノイズ検出回路１５１ａから寄生容量等を介してキャンセル信号が漏れこむことを防止するためである。この漏れこみが気にならない場合は、サンプル信号ｐｈ＿ｓｄをオンしたままでもよい。
＜７．第６の実施の形態＞
　次に、図１２及び図１３を参照して、本技術の第６の実施の形態について説明する。第６の実施の形態では、画素信号のリセット電位とイメージ信号電位に対して、それぞれ図９のサンプルアンドホールド回路７１ｃが適用され、ＣＤＳ（Correlated Double Sampling：相関二重サンプリング）が行われる。
｛電源ノイズキャンセル部３１の第６の実施の形態｝
　図１２は、図１の電源ノイズキャンセル部３１の第６の実施の形態である電源ノイズキャンセル部３１ｆの構成例を示している。なお、図中、図１０と対応する部分には同じ符号を付してある。また、図１２では、図を見やすくするために、１つの単位画素５１、サンプルアンドホールド部１５ｆ（不図示）に含まれるサンプルアンドホールド回路７１ｃ－１及び７１ｃ－２、並びに、電源ノイズ検出部１４ｆのみを図示している。また、図を見やすくするために、一部の符号の図示を省略している。なお、以下、サンプルアンドホールド回路７１ｃ－ｉ（ｉ＝１又は２）の各部の符号は、図５のサンプルアンドホールド回路７１ｂの対応する各部の符号の末尾に”ｉ”又は”－ｉ”を付したものとする。
　電源ノイズキャンセル部３１ｆは、図１の電源ノイズ検出部１４の第６の実施の形態である電源ノイズ検出部１４ｆ、及び、図１のサンプルアンドホールド部１５の第６の実施の形態であるサンプルアンドホールド部１５ｆ（不図示）により構成される。サンプルアンドホールド部１５ｆは、複数のサンプルアンドホールド回路７１ｃ（図９）により構成される。
　電源ノイズ検出部１４ｆは、図１０の電源ノイズ検出部１４ｅと比較して、スイッチ６０１が追加され、電源ノイズ検出回路１５１ａの代わりに、図６の電源ノイズ検出回路１５１ｂが設けられている点が異なる。
　電源ノイズ検出回路１５１ｂのキャンセル信号の出力部は、スイッチ５０１を介して、バッファアンプ５０２の入力に接続されている。また、電源ノイズ検出回路１５１ｂのバイアス電圧の出力部は、スイッチ６０１を介して、コンデンサＣｓｄとバッファアンプ５０２の入力との間に接続されている。
　バッファアンプ５０２の出力は、サンプルアンドホールド回路７１ｃ－１及び７１ｃ－２のサンプリング容量Ｃｐｓｒ１及びＣｐｓｒ２に接続されている。垂直信号線１９は、サンプルアンドホールド回路７１ｃ－１及び７１ｃ－２のスイッチ１０１－１及び１０１－２に接続されている。
　スイッチ１０１－ｉ（ｉ＝１又は２）は、それぞれ、タイミング制御回路１２から供給されるサンプル信号ｐｈ＿ｓｉがオンのときオンし、サンプル信号ｐｈ＿ｓｉがオフのときオフする。
　スイッチ１０４－ｉ（ｉ＝１又は２）は、それぞれ、タイミング制御回路１２から供給されるホールド信号ｐｈ＿ｈｉがオンのときオンし、ホールド信号ｐｈ＿ｈｉがオフのときオフする。
　スイッチ１０５－ｉ（ｉ＝１又は２）は、それぞれ、タイミング制御回路１２から供給されるサンプル信号ｐｈ＿ｓａｉがオンのときオンし、サンプル信号ｐｈ＿ｓａｉがオフのときオフする。
　スイッチ５０１は、タイミング制御回路１２から供給されるサンプル信号ｐｈ＿ｓｄがオンのときオンし、サンプル信号ｐｈ＿ｓｄがオフのときオフする。
　スイッチ６０１は、タイミング制御回路１２から供給されるホールド信号ｐｈ＿ｈｄがオンのときオンし、ホールド信号ｐｈ＿ｈｄがオフのときオフする。
｛電源ノイズキャンセル部３１ｆの動作｝
　次に、図１３のタイミングチャートを参照して、電源ノイズキャンセル部３１ｆの動作について説明する。図１３は、サンプル信号ｐｈ＿ｓ１及びｐｈ＿ｓ２、サンプル信号ｐｈ＿ｓａ１及びｐｈ＿ｓａ２、ホールド信号ｐｈ＿ｈ１及びｐｈ＿ｈ２、サンプル信号ｐｈ＿ｓｄ、並びに、ホールド信号ｐｈ＿ｈｄのタイミングチャートを示している。
　まず、単位画素５１の画素信号がリセット電位のときに、サンプル信号Ｐｈ＿ｓ１及びサンプル信号ｐｈ＿ｓａ１がオンし、サンプルアンドホールド回路７１ｃ－１のスイッチ１０１－１及び１０５－１がオンする。また、サンプル信号ｐｈ＿ｓｄがオンし、スイッチ５０１がオンする。これにより、リセット信号のサンプル期間が開始する。
　そして、単位画素５１のリセット信号が、スイッチ１０１－１を介して、サンプルアンドホールド回路７１ｃ－１のサンプリング容量Ｃｖｓｌ１に供給され、サンプリング容量Ｃｖｓｌ１が充電される。また、電源ノイズ検出回路１５１ｂのキャンセル信号が、スイッチ５０１及びバッファアンプ５０２を介して、サンプルアンドホールド回路７１ｃ－１のサンプリング容量Ｃｐｓｒ１に供給され、サンプリング容量Ｃｐｓｒ１が充電される。
　そして、サンプル信号Ｐｈ＿ｓａ１がオフし、スイッチ１０５－１がオフした後、サンプル信号Ｐｈ＿ｓ１がオフし、スイッチ１０１－１がオフし、リセット信号のサンプル期間が終了する。
　次に、単位画素５１の画素信号がイメージ信号電位のときに、サンプル信号Ｐｈ＿ｓ２及びサンプル信号ｐｈ＿ｓａ２がオンし、サンプルアンドホールド回路７１ｃ－２のスイッチ１０１－２及び１０５－２がオンする。これにより、イメージ信号のサンプル期間が開始する。
　そして、単位画素５１のイメージ信号が、スイッチ１０１－２を介して、サンプルアンドホールド回路７１ｃ－２のサンプリング容量Ｃｖｓｌ１に供給され、サンプリング容量Ｃｖｓｌ２が充電される。また、電源ノイズ検出回路１５１ｂのキャンセル信号が、スイッチ５０１及びバッファアンプ５０２を介して、サンプルアンドホールド回路７１ｃ－２のサンプリング容量Ｃｐｓｒ２に供給され、サンプリング容量Ｃｐｓｒ２が充電される。
　また、サンプル信号Ｐｈ＿ｓ２及びサンプル信号ｐｈ＿ｓａ２がオンするのと同時に、ホールド信号ｐｈ＿ｈ１がオンし、サンプルアンドホールド回路７１ｃ－１のスイッチ１０４－１がオンし、リセット信号のホールド期間が開始する。
　そして、サンプル信号Ｐｈ＿ｓａ２がオフし、スイッチ１０５－２がオフした後、サンプル信号Ｐｈ＿ｓ２がオフし、スイッチ１０１－２がオフし、イメージ信号のサンプル期間が終了する。
　また、サンプル信号ｐｈ＿ｓ２がオフしたとき、サンプル信号ｐｈ＿ｓｄがオフし、スイッチ５０１がオフする。
　次に、ホールド信号ｐｈ＿ｈ２がオンし、サンプルアンドホールド回路７１ｃ－２のスイッチ１０４－２がオンし、イメージ信号のホールド期間が開始する。また、ホールド信号ｐｈ＿ｈ２と同時に、ホールド信号ｐｈ＿ｈｄがオンし、スイッチ６０１がオンする。
　これにより、上述したように、単位画素５１のリセット信号から電源ノイズ成分を除去した電圧Ｖｏｕｔ＿ｒｓｔが、サンプルアンドホールド回路７１ｃ－１から出力される。また、上述したように、単位画素５１のイメージ信号から電源ノイズ成分を除去した電圧Ｖｏｕｔ＿ｓｉｇが、サンプルアンドホールド回路７１ｃ－２から出力される。
　そして、例えば、Ａ／Ｄ変換部１６で、リセット電圧Ｖｏｕｔ＿ｒｓｔ－イメージ電圧Ｖｏｕｔ＿ｓｉｇを算出することにより、リセットノイズや画素内の増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが画素信号から除去される。
　その後、ホールド信号ｐｈ１、ｐｈ２及びｐｈ＿ｈｄがオフし、スイッチ１０３－１、１０３－２、１０４－１、１０４－２及びスイッチ６０１がオフし、リセット信号及びイメージ信号のホールド期間が終了する。
　なお、サンプル信号ｐｈ＿ｓｄは、サンプル信号ｐｈ＿ｓ２のオフと同時、或いは、サンプル信号ｐｈ＿ｓ２がオフした後からホールド信号ｐｈ＿ｈ２がオンする前までの間に、オフする必要がある。これは、ホールド信号ｐｈ＿ｈ１及びｐｈ＿ｈ２が両方ともオンし、サンプル信号ｐｈ＿ｓｄをオフし、ホールド信号ｐｈ＿ｈｄをオンすることで初めて、サンプルアンドホールド回路７１ｃ－１及び７１ｃ－２から電源ノイズがキャンセルされた信号が出力されるためである。
＜８．変形例＞
　上記実施形態では、単位画素が行列状に配置されてなるＣＭＯＳイメージセンサに適用した場合を例に挙げて説明したが、本技術はＣＭＯＳイメージセンサへの適用に限られるものではない。すなわち、本技術は、単位画素が行列状に２次元配置されてなるＸ－Ｙアドレス方式の固体撮像装置全般に対して適用可能である。
　また、固体撮像装置はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
　さらに、本技術の適用範囲は、固体撮像装置やＡ／Ｄ変換を行う回路に限定されるものではなく、シングルエンド信号のサンプリング及びホールドを行うサンプルアンドホールド回路全般の電源ノイズ対策に本技術を適用することができる。
＜９．電子機器への適用例＞
　上述した固体撮像装置（例えば、ＣＭＯＳイメージセンサ１０）は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像装置を用いる複写機など、画像取込部（光電変換部）に固体撮像装置を用いる電子機器に組み込んだ形で使用することが可能である。
　図１４は、本技術を適用した電子機器としての、撮像装置の構成例を示すブロック図である。
　図１４の撮像装置８００は、カメラモジュール８０２、およびカメラ信号処理回路であるＤＳＰ(Digital Signal Processor)回路８０３を備える。また、撮像装置８００は、フレームメモリ８０４、表示部８０５、記録部８０６、操作部８０７、および電源部８０８も備える。ＤＳＰ回路８０３、フレームメモリ８０４、表示部８０５、記録部８０６、操作部８０７および電源部８０８は、バスライン８０９を介して相互に接続されている。
　カメラモジュール８０２内のイメージセンサ８０１は、被写体からの入射光（像光）を取り込んで撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。例えば、このイメージセンサ８０１に、上述した固体撮像装置を採用することができる。
　表示部８０５は、例えば、液晶パネルや有機ＥＬ(Electro Luminescence)パネル等のパネル型表示装置からなり、イメージセンサ８０１で撮像された動画または静止画を表示する。記録部８０６は、イメージセンサ８０１で撮像された動画または静止画を、ハードディスクや半導体メモリ等の記録媒体に記録する。
　操作部８０７は、ユーザによる操作の下に、撮像装置８００が持つ様々な機能について操作指令を発する。電源部８０８は、ＤＳＰ回路８０３、フレームメモリ８０４、表示部８０５、記録部８０６および操作部８０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　上述したように、イメージセンサ８０１として上述した固体撮像装置を用いることにより、消費電力及び回路規模の増大を抑制しつつ、電源ノイズの少ない高画質の画像を得ることができる。
＜１０．固体撮像装置の使用例＞
　図１５は、上述した固体撮像装置を使用する使用例を示す図である。
　上述した固体撮像装置は、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
　・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
　・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
　・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
　・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
　・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
　・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
　・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
　・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
　本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　例えば、本技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像装置への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像装置や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像装置（物理量分布検知装置）全般に対して適用可能である。
　例えば、上述した複数の実施の形態の全てまたは一部を組み合わせた形態を採用することができる。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、本明細書に記載されたもの以外の効果があってもよい。
　なお、本技術は以下のような構成も取ることができる。
（１）
　光電変換を行う複数の単位画素が配置されている画素部と、
　前記単位画素の駆動に用いる電源のノイズ成分を検出し、前記ノイズ成分をキャンセルするキャンセル成分を含むシングルエンドのキャンセル信号を出力する電源ノイズ検出部と、
　前記単位画素から出力されるシングルエンドの画素信号をサンプリングし、前記キャンセル信号に基づいて、サンプリングした前記画素信号から前記ノイズ成分を除去した前記画素信号をホールドして出力するサンプルアンドホールド部と、
　ホールドされた前記画素信号のＡ／Ｄ（Analog/Digital）変換を行うＡ／Ｄ変換部と
　を備える固体撮像装置。
（２）
　前記電源ノイズ検出部は、
　　前記画素信号に基づく電荷を蓄積する第１の電荷蓄積部と、
　　前記第１の電荷蓄積部と基準電位が共通であり、前記キャンセル信号に基づく電荷を蓄積する第２の電荷蓄積部と
　を備える前記（１）に記載の固体撮像装置。
（３）
　前記第２の電荷蓄積部は、前記画素信号のサンプル期間に、前記画素信号の前記ノイズ成分により前記第１の電荷蓄積部に蓄積される電荷であるノイズ電荷とほぼ同量の電荷であるキャンセル電荷を前記キャンセル信号の前記キャンセル成分により蓄積する
　前記（２）に記載の固体撮像装置。
（４）
　前記サンプルアンドホールド部は、前記サンプル期間に前記第１の電荷蓄積部に蓄積された前記ノイズ電荷と前記第２の電荷蓄積部に蓄積された前記キャンセル電荷を、前記画素信号のホールド期間に相殺する
　前記（３）に記載の固体撮像装置。
（５）
　前記キャンセル成分は、前記ノイズ成分を所定のゲインで増幅した成分であり、
　前記第２の電荷蓄積部の容量が、前記ゲインに相当する分だけ前記第１の電荷蓄積部の容量より小さい
　前記（２）乃至（４）のいずれかに記載の固体撮像装置。
（６）
　前記キャンセル成分の位相は、前記ノイズ成分の位相を反転した位相である
　前記（５）に記載の固体撮像装置。
（７）
　前記電源ノイズ検出部は、前記ゲイン及び前記キャンセル成分の位相を調整する調整機構を
　備える前記（６）に記載の固体撮像装置。
（８）
　前記第２の電荷蓄積部の前記基準電位に設定される一端と異なる一端は、前記画素信号のサンプル期間にオンする第１のスイッチを介して、前記電源ノイズ検出部の出力に接続されるとともに、前記画素信号のホールド期間にオンする第２のスイッチを介して、前記第１の電荷蓄積部の前記基準電位に設定される一端と異なる一端に接続されている
　前記（２）乃至（７）のいずれかに記載の固体撮像装置。
（９）
　前記電源ノイズ検出部は、
　　前記キャンセル信号を出力する第１の出力と、
　　前記キャンセル信号のバイアス電圧を示すシングルエンドの参照信号を出力する第２の出力と
　を備え、
　前記第２の電荷蓄積部の前記基準電位に設定される一端と異なる一端は、前記画素信号のサンプル期間にオンする第１のスイッチを介して前記第１の出力に接続され、前記画素信号のホールド期間にオンする第２のスイッチを介して前記第２の出力に接続されている
　前記（２）乃至（７）のいずれかに記載の固体撮像装置。
（１０）
　光電変換を行う複数の単位画素の駆動に用いる電源のノイズ成分を検出し、前記ノイズ成分をキャンセルするキャンセル成分を含むシングルエンドのキャンセル信号を出力する電源ノイズ検出ステップと、
　前記単位画素から出力されるシングルエンドの画素信号をサンプリングし、前記キャンセル信号に基づいて、サンプリングした前記画素信号から前記ノイズ成分を除去した前記画素信号をホールドして出力するサンプルアンドホールドステップと、
　ホールドされた前記画素信号のＡ／Ｄ（Analog/Digital）変換を行うＡ／Ｄ変換ステップと
　を含む固体撮像装置の駆動方法。
（１１）
　光電変換を行う複数の単位画素が配置されている画素部と、
　前記単位画素の駆動に用いる電源のノイズ成分を検出し、前記ノイズ成分をキャンセルするキャンセル成分を含むシングルエンドのキャンセル信号を出力する電源ノイズ検出部と、
　前記単位画素から出力されるシングルエンドの画素信号をサンプリングし、前記キャンセル信号に基づいて、サンプリングした前記画素信号から前記ノイズ成分を除去した前記画素信号をホールドして出力するサンプルアンドホールド部と、
　ホールドされた前記画素信号のＡ／Ｄ（Analog/Digital）変換を行うＡ／Ｄ変換部と
　を備える固体撮像装置を
　含む電子機器。
　１０　ＣＭＯＳイメージセンサ，　１１　画素部，　１２　タイミング制御回路，　１３　垂直走査回路，　１４　電源ノイズ検出部，　１５　サンプルアンドホールド部，　１６　Ａ／Ｄ変換部，　１７　水平走査回路，　１８　画素駆動線，　１９　垂直信号線，　３１　電源ノイズキャンセル部，　５１　単位画素，　７１　サンプルアンドホールド回路，　１０１乃至１０５　スイッチ，　１０６乃至１１２　トランジスタ，　１５１　電源ノイズ検出回路，　２０１　スイッチ，　８００　イメージセンサ，　Ｃｖｓｌ，Ｃｐｓｒ　サンプリング容量，　Ｃａｄｖ，Ｃｄｌｙ　可変コンデンサ，　Ｃｄｉｖ　可変容量アレイ，　Ｃｃｐｌ，Ｃｂｉａｓ　コンデンサ，　Ｒｄｅｔ１，Ｒｄｅｔ２，Ｒｄｉｆ　可変抵抗素子，　ｍｐ１乃至ｍｐ９，ｍｎ１乃至ｍｎ５　トランジスタ

Claims (11)

  1. 　光電変換を行う複数の単位画素が配置されている画素部と、
    　前記単位画素の駆動に用いる電源のノイズ成分を検出し、前記ノイズ成分をキャンセルするキャンセル成分を含むシングルエンドのキャンセル信号を出力する電源ノイズ検出部と、
    　前記単位画素から出力されるシングルエンドの画素信号をサンプリングし、前記キャンセル信号に基づいて、サンプリングした前記画素信号から前記ノイズ成分を除去した前記画素信号をホールドして出力するサンプルアンドホールド部と、
    　ホールドされた前記画素信号のＡ／Ｄ（Analog/Digital）変換を行うＡ／Ｄ変換部と
    　を備える固体撮像装置。
  2. 　前記電源ノイズ検出部は、
    　　前記画素信号に基づく電荷を蓄積する第１の電荷蓄積部と、
    　　前記第１の電荷蓄積部と基準電位が共通であり、前記キャンセル信号に基づく電荷を蓄積する第２の電荷蓄積部と
    　を備える請求項１に記載の固体撮像装置。
  3. 　前記第２の電荷蓄積部は、前記画素信号のサンプル期間に、前記画素信号の前記ノイズ成分により前記第１の電荷蓄積部に蓄積される電荷であるノイズ電荷とほぼ同量の電荷であるキャンセル電荷を前記キャンセル信号の前記キャンセル成分により蓄積する
    　請求項２に記載の固体撮像装置。
  4. 　前記サンプルアンドホールド部は、前記サンプル期間に前記第１の電荷蓄積部に蓄積された前記ノイズ電荷と前記第２の電荷蓄積部に蓄積された前記キャンセル電荷を、前記画素信号のホールド期間に相殺する
    　請求項３に記載の固体撮像装置。
  5. 　前記キャンセル成分は、前記ノイズ成分を所定のゲインで増幅した成分であり、
    　前記第２の電荷蓄積部の容量が、前記ゲインに相当する分だけ前記第１の電荷蓄積部の容量より小さい
    　請求項２に記載の固体撮像装置。
  6. 　前記キャンセル成分の位相は、前記ノイズ成分の位相を反転した位相である
    　請求項５に記載の固体撮像装置。
  7. 　前記電源ノイズ検出部は、前記ゲイン及び前記キャンセル成分の位相を調整する調整機構を
    　備える請求項６に記載の固体撮像装置。
  8. 　前記第２の電荷蓄積部の前記基準電位に設定される一端と異なる一端は、前記画素信号のサンプル期間にオンする第１のスイッチを介して、前記電源ノイズ検出部の出力に接続されるとともに、前記画素信号のホールド期間にオンする第２のスイッチを介して、前記第１の電荷蓄積部の前記基準電位に設定される一端と異なる一端に接続されている
    　請求項２に記載の固体撮像装置。
  9. 　前記電源ノイズ検出部は、
    　　前記キャンセル信号を出力する第１の出力と、
    　　前記キャンセル信号のバイアス電圧を示すシングルエンドの参照信号を出力する第２の出力と
    　を備え、
    　前記第２の電荷蓄積部の前記基準電位に設定される一端と異なる一端は、前記画素信号のサンプル期間にオンする第１のスイッチを介して前記第１の出力に接続され、前記画素信号のホールド期間にオンする第２のスイッチを介して前記第２の出力に接続されている
    　請求項２に記載の固体撮像装置。
  10. 　光電変換を行う複数の単位画素の駆動に用いる電源のノイズ成分を検出し、前記ノイズ成分をキャンセルするキャンセル成分を含むシングルエンドのキャンセル信号を出力する電源ノイズ検出ステップと、
    　前記単位画素から出力されるシングルエンドの画素信号をサンプリングし、前記キャンセル信号に基づいて、サンプリングした前記画素信号から前記ノイズ成分を除去した前記画素信号をホールドして出力するサンプルアンドホールドステップと、
    　ホールドされた前記画素信号のＡ／Ｄ（Analog/Digital）変換を行うＡ／Ｄ変換ステップと
    　を含む固体撮像装置の駆動方法。
  11. 　光電変換を行う複数の単位画素が配置されている画素部と、
    　前記単位画素の駆動に用いる電源のノイズ成分を検出し、前記ノイズ成分をキャンセルするキャンセル成分を含むシングルエンドのキャンセル信号を出力する電源ノイズ検出部と、
    　前記単位画素から出力されるシングルエンドの画素信号をサンプリングし、前記キャンセル信号に基づいて、サンプリングした前記画素信号から前記ノイズ成分を除去した前記画素信号をホールドして出力するサンプルアンドホールド部と、
    　ホールドされた前記画素信号のＡ／Ｄ（Analog/Digital）変換を行うＡ／Ｄ変換部と
    　を備える固体撮像装置を
    　含む電子機器。
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