TWI433536B - 電源雜訊去除電路及固態攝像裝置 - Google Patents

電源雜訊去除電路及固態攝像裝置 Download PDF

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Description

電源雜訊去除電路及固態攝像裝置
本發明基於2009年4月13日之日本申請案2009-97280號，主張其優先權，內容亦參照該日本申請案之內容之全部。
本發明關於電源雜訊去除電路及固態攝像裝置，特別關於適用於將重疊於CMOS影像感測器之畫素輸出信號的電源雜訊予以去除的方法者。
於CMOS影像感測器，來自個畫素之信號，係介由垂直信號線被傳送至取樣保持信號轉換電路，於CDS(相關2重取樣)進行信號成份之檢測。
於此，重置位準之取樣電壓設為Vc，讀出位準之取樣電壓設為Vs時，CDS所檢測出之信號成份可由Vc-Vs來提供。
另外，電源雜訊被重疊於各畫素之信號時，CDS所檢測出之信號成份可由以下之(1)式提供。
(Vc+⊿Vc)-(Vs+⊿Vs)=(Vc-Vs)+(⊿Vc-⊿Vs)　...(1)
其中，⊿Vc為重置位準之取樣時之電源雜訊，⊿Vs為讀出位準之取樣時之電源雜訊。
於此，若電源雜訊⊿Vc、⊿Vs互為同一值，則電源雜訊⊿Vc、⊿Vs可以被消除，不會出現電源雜訊⊿Vc、⊿Vs引起之畫質劣化，但是電源雜訊⊿Vc、⊿Vs為隨機產生者，因此，通常電源雜訊⊿Vc、⊿Vs之值互為不同。
又，例如特開2008-11284號公報揭示，針對攝像元件之重置時與曝光後之電位差重複進行多次AD轉換所得之複數個數位碼值，實施加算平均處理，依此而實現減少雜訊之方法。
但是，特開2008-11284號公報揭示之方法，為實現雜訊之減少，而針對攝像元件之重置時與曝光後之電位差實施加算平均處理。因此，無法取出讀出位準之取樣時之實際信號成份，會導致分解能之劣化之同時，同一畫素之信號需要進行好幾次之取樣，處理時間之花費成為問題。
(用以解決課題的手段)
依據本發明之一態樣提供之電源雜訊去除電路，其特徵為具備：基準電壓產生電路，用於產生基準電壓；電源雜訊加算電路，將重疊於電源的電源雜訊，加算於上述基準電壓；及差動放大器，針對由攝像元件之各畫素被讀出之讀出信號，與上述讀出時之電源雜訊被加算後的基準電壓間之差分進行放大。
依據本發明之一態樣提供之電源雜訊去除電路，其特徵為具備：基準電壓產生電路，用於產生基準電壓；電源雜訊加算電路，將重疊於電源的電源雜訊，加算於上述基準電壓；電容器，用於保持由攝像元件之各畫素被讀出，於第1取樣時刻被取樣之第1取樣信號，與上述第1取樣時刻中之電源雜訊被加算後的基準電壓間之差分；及差動放大器，針對由上述攝像元件之各畫素被讀出，於第2取樣時刻被取樣之第2取樣信號減掉上述電容器所保持之信號後的值，與上述第2取樣時刻中之電源雜訊被加算後的基準電壓間之差分進行放大。
依據本發明之一態樣提供之電源雜訊去除電路，其特徵為具備：斜波(ramp wave)產生電路，用於產生斜波信號；電源雜訊加算電路，將重疊於電源的電源雜訊，加算於上述斜波信號；及差動放大器，針對由攝像元件之各畫素被讀出之讀出信號，與上述電源雜訊被加算後的斜波信號間之差分進行放大。
依據本發明之一態樣提供之固態攝像裝置，其特徵為具備：畫素陣列，其之畫素以矩陣狀被配置；垂直信號線，用於將由上述畫素讀出之信號朝垂直方向傳送；電源線，用於對上述畫素供給電源；基準電壓產生電路，用於產生基準電壓而輸出至放大器基準電壓線；電源雜訊加算電路，將重疊於電源的電源雜訊，輸出至上述放大器基準電壓線；及差動放大器，針對由上述畫素陣列之各畫素被讀出之讀出信號，與上述讀出時之電源雜訊被加算後的基準電壓間之差分進行放大。
以下參照圖面說明本發明實施形態之電源雜訊去除電路。又，以下說明中以CMOS影像感測器適用於電源雜訊去除電路為例而說明，但本發明不限定於該實施形態。
(第1實施形態)
圖1為本發明第1實施形態之電源雜訊去除電路適用之CMOS影像感測器之概略構成方塊圖。
於圖1，於CMOS影像感測器，設置畫素陣列11，行選擇電路12，取樣保持信號轉換電路群13，及列選擇電路14。其中，於畫素陣列11，以m行n列(m、n為1以上之整數)配置進行光電轉換的畫素15。行選擇電路12，可以選擇成為讀出對象之畫素15被配列之行。列選擇電路14，可以選擇成為讀出對象之畫素15被配列之列。於取樣保持信號轉換電路群13，係對應於畫素15被配列之各列，而設置取樣保持信號轉換電路16。其中，取樣保持信號轉換電路16，係介由垂直信號線NSIG依各列連接於各畫素15。取樣保持信號轉換電路16，當信號由各畫素15被讀出時，可於CDS檢測出信號成份。
圖2為圖1之畫素之電路構成之一例之圖。
於圖2，於圖1之畫素15，被設置光二極體PD、讀出電晶體M1、重置電晶體M2、行選擇電晶體M3及傳送電晶體M4。
讀出電晶體M1之源極，係連接於光二極體PD，讀出電晶體M1之閘極被連接於讀出信號線RD。另外，重置電晶體M2之源極，係連接於讀出電晶體M1之汲極，重置電晶體M2之閘極被連接於重置信號線RS，重置電晶體M2之汲極，係連接於電源線DL。另外，選擇電晶體M3之閘極被連接於行選擇線ADR，選擇電晶體M3之汲極被連接於電源線DL。傳送電晶體M4之源極，係介由垂直信號線NSIG被連接於電流源17及取樣保持信號轉換電路16，傳送電晶體M4之閘極，係連接於讀出電晶體M1之汲極，傳送電晶體M4之汲極係連接於選擇電晶體M3之源極。
其中，於傳送電晶體M4之閘極與電源線DL之間被連接寄生容量CF1，於傳送電晶體M4之閘極與接地之間被連接寄生容量CF2。
圖3為圖1之取樣保持信號轉換電路適用之電源雜訊去除電路之概略構成方塊圖。
於圖3，於該電源雜訊去除電路設置：取樣保持信號轉換電路16，開關控制電路21，斜波產生電路22，電源雜訊加算電路23，及基準電壓產生電路24。又，開關控制電路21、斜波產生電路22、電源雜訊加算電路23、及基準電壓產生電路24，係於取樣保持信號轉換電路群13所包含之全部取樣保持信號轉換電路16被共通使用。
於取樣保持信號轉換電路16，設置開關S1～S3、電容器CAP1、CAP2、差動放大器AMP1及T/D轉換器25。又，T/D轉換器25，可將特定期間內之計數值轉換為數位值。電容器CAP1之一端係介由開關S2連接於斜波信號線NREF1。電容器CAP2之一端，係連接於電容器CAP1之另一端之同時，介由開關S1被連接於讀出控制線NS1。另外，電容器CAP2之另一端被連接於差動放大器AMP1之反轉輸入端子。另外，差動放大器AMP1之非反轉輸入端子被連接於放大器基準電壓線NBIAS，差動放大器AMP1之輸出端子，係介由開關S3連接於差動放大器AMP1之反轉輸入端子。另外，T/D轉換器25之輸入端子被連接於差動放大器AMP1之輸出端子。
又，斜波產生電路22，可以產生斜波信號，輸出至斜波信號線NREF1。基準電壓產生電路24，可以產生基準電壓，輸出至放大器基準電壓線NBIAS。電源雜訊加算電路23，可以將重疊於電源的電源雜訊，加算於基準電壓產生電路24所產生之基準電壓。於此，電源雜訊加算電路23之輸出端子，係介由開關S4連接於放大器基準電壓線NBIAS。又，電源雜訊加算電路23可使用例如連接於電源之可變容量。該可變容量之值，可藉由圖2之寄生容量CF1、CF2之值來調整。或者，取代可變容量，改用固定容量亦可。電源雜訊加算電路23使用固定容量時，藉由使用微調等之方法，將固定容量之值調整為圖2之寄生容量CF1、CF2之值亦可。
開關控制電路21，可以介由讀出控制線NS1進行開關S1之ON(導通)/OFF(非導通)控制，介由斜波控制線NS2進行開關S2之ON/OFF控制，介由重置控制線NS3進行開關S3之ON/OFF控制，或介由電源雜訊控制線NS4進行開關S4之ON/OFF控制。
圖4為圖3之取樣保持信號轉換電路之各部之信號波形之時序圖。
於圖4，信號由圖3之畫素15被讀出時，垂直信號線NSIG被連接於電源線DL，而使垂直信號線NSIG之電位變化為重置位準。
其中，垂直信號線NSIG之電位變化為重置位準時，藉由圖3之開關控制電路21將開關S1～S4設為OFF，垂直信號線NSIG被由取樣保持信號轉換電路16切離。
於取樣保持信號轉換電路16進行重置位準之取樣時，係藉由開關控制電路21將開關S1、S3、S4設為ON(時刻T0)。於此，當開關S1被設為ON時，垂直信號線NSIG被連接於取樣保持信號轉換電路16，NA1電壓成為垂直信號線NSIG之電壓(時刻T1)。另外，當開關S3被設為ON時，差動放大器AMP1之輸出端子被短路於非反轉輸入端子，差動放大器AMP1被施加負回授，NB1電壓及NC1電壓成為放大器基準電壓線NBIAS之電壓(時刻T1)。於此，於時刻T1，開關S4被設為ON，因此放大器基準電壓線NBIAS之電壓，係成為在基準電壓產生電路24所產生之基準電壓加上電源雜訊後之值。
藉由開關控制電路21將開關S3設為OFF(時刻T2)時，電容器CAP2被切離差動放大器AMP1之輸出端子，NA1電壓與NB1電壓之差電壓所對應之電荷被保持於電容器CAP2。
其中，假設垂直信號線NSIG之重置位準為Vrst，重疊於垂直信號線NSIG之電源雜訊為ΔVn1時，NA1電壓Vrst_n可由以下之(2)式提供。
Vrst_n=Vrst+ΔVn1　...(2)
另外，假設基準電壓產生電路24產生之基準電壓為Vbias，電源雜訊加算電路23所輸出之電源雜訊為ΔVn1’時，NB1電壓Vbias_n1可由以下之(3)式提供。
Vbias_n1=Vbias+ΔVn1’　...(3)
於此，假設畫素陣列11及電源雜訊加算電路23，係由同一電源線DL供給電源，則於時刻T2，可使重疊於垂直信號線NSIG之電源雜訊ΔVn1，與電源雜訊加算電路23所輸出之電源雜訊ΔVn1’成為一致。
因此，於時刻T2，施加於電容器CAP2之差電壓，假設電源雜訊ΔVn1、ΔVn1’互相抵消，電容器CAP2之容量為Cp2時，電容器CAP2所保持之電荷Q2，可由以下之(4)式表示。
Q2=Cp2(Vrst_n-Vbias_n1)=(Vrst-Vbias)　...(4)
之後，讀出脈衝被輸出至讀出信號線RD時(時刻T3)，讀出電晶體M1被設為ON。當讀出電晶體M1被設為ON時，光二極體PD儲存之電荷量對應之電壓，會被施加於傳送電晶體M4之閘極。傳送電晶體M4和電流源17構成源極隨耦器，因此，當光二極體PD儲存之電荷量對應之電壓被施加於傳送電晶體M4之閘極時，垂直信號線NSIG之電壓會從動於該電壓，垂直信號線NSIG之電壓及NA1電壓被變化為讀出位準。
當垂直信號線NSIG之電位變為讀出位準時，藉由開關控制電路21使開關S2被設為ON(時刻T4)。當開關S2被設為ON時，電容器CAP1會被連接於斜波信號線NREF1，NV1電壓成為斜波信號線NREF1之箝位電壓Vclmp(時刻T5)。
之後，藉由取樣保持信號轉換電路16進行讀出位準之取樣時，藉由開關控制電路21使開關S1、S4設為OFF(時刻T6)。當開關S1被設為OFF時，電容器CAP1、CAP2會被切離垂直信號線NSIG。當電容器CAP1被切離垂直信號線NSIG時，NREF1電壓與NA1電壓之差電壓所對應之電荷會被保持於CAP1。
假設垂直信號線NSIG之讀出位準為Vrd，重疊於垂直信號線NSIG之電源雜訊為ΔVn2時，NA1電壓Vrd_n可由以下之(5)式表示。
Vrd_n=Vrd+ΔVn2　...(5)
結果，假設電容器CAP1之容量為Cp1時，電容器CAP1所保持之電荷Q1，可由以下之(6)式表示。
Q1=Cp1(Vclmp-Vrd_n)　...(6)
另外，於時刻T2～T6之間，NA1電壓僅於(Vrst_n-Vrd_n)範圍變化，依據電荷保存法則電容器CAP2之電荷量不變。結果，NB1電壓Vnb僅以和NA1電壓之變化分相同之值之範圍內變化，可由以下之(8)式表示。
Vnb=Vbias_n1-(Vrst_n-Vrd_n)　...(8)
另外，假設此時電源雜訊加算電路23所輸出之電源雜訊為ΔVn2’時，此時之放大器基準電壓線NBIAS之電壓Vbias_n2可由以下之(9)式表示。
Vbias_n2=Vbias+ΔVn2’　...(9)
NB1電壓Vnb被輸入差動放大器AMP1之反轉輸入端子，放大器基準電壓線NBIAS之電壓Vbias_n2被輸入差動放大器AMP1之非反轉輸入端子時，彼等電壓之差分藉由差動放大器AMP1予以放大，而由差動放大器AMP1輸出。
由差動放大器AMP1輸出之NC1電壓Vnc1若未被限制(clip)，則可由以下之(10)式表示。
Vnc1=A(Vbias_n2-(Vbias_n1)-(Vrst_n-Vrd_n)　...(10)
其中，A為差動放大器AMP1之增益。
於此，假設畫素陣列11及電源雜訊加算電路23由同一電源線DL供給電源，則於時刻T6，可使重疊於垂直信號線NSIG之電源雜訊ΔVn2，與電源雜訊加算電路23所輸出之電源雜訊ΔVn2’一致。
因此，於時刻T6，由差動放大器AMP1輸出之NC1電壓Vnc1之變化量，基於電源雜訊ΔVn2、ΔVn2’互相抵消，而可由以下之(11)式表示。
Vnc1=A(Vrst-Vrd)　...(11)
其中，於時刻T6，由差動放大器AMP1輸出之NC1電壓Vnc1，雖包含垂直信號線NSIG之重置位準Vrst與讀出位準Vrd，但不包含重置位準中之電源雜訊ΔVn1與讀出位準中之電源雜訊ΔVn2。
之後，取樣保持信號轉換電路16之讀出位準之取樣終了時，藉由斜波產生電路22使斜波信號線NREF1之電位暫時下降(時刻T7)。於此，斜波信號線NREF1之電位下降後，伴隨著NA1電壓及NB1電壓亦下降。
之後，於斜波產生電路22使斜波信號線NREF1之電位暫時下降後，使斜波信號線NREF1之電位以一定比例上昇(時刻T8)。在斜波信號線NREF1之電位以一定比例上昇後，斜波信號線NREF1之電位成為相等於箝位電壓(時刻T9)。此時，NB1電壓Vnb，可由以下之(12)式表示。
Vnb=Vbias_n-(Vrst_n-Vrd_n)　...(12)
之後，當斜波信號線NREF1之電位以一定比例更進一步上昇，NB1電壓Vnb變為相等於放大器基準電壓線NBIAS之電壓Vbias_n2時，NC1電壓被反轉(時刻T10)。此時，基於電荷保存法則，電容器CAP2之電荷量不變之故，斜波信號線NREF1之電壓Vref_t10，可由以下之(13)式表示。
Vref_t10=Vclmp+Vbias_n2-(Vbias_n1-(Vrst_n-Vrd_n))=Vclmp+(Vrst_n-Vrd_n)　...(13)
其中，於T/D轉換器25，時刻T9～時刻T10為止之時脈被計數，(Vrst_n-Vrd)之值被轉換為數位資料。
如此則，可藉由取樣保持信號轉換電路16進行重置位準之取樣及讀出位準之取樣之同時，可除去重疊於信號成份之電源雜訊ΔVn1、ΔVn2。
因此，無須對差動放大器AMP1輸出之信號成份進行加算平均處理，即可除去重疊於信號成份之電源雜訊ΔVn1、ΔVn2，可抑制處理時間之同時，可提升畫質。
(第2實施形態)
圖5為本發明第2實施形態之取樣保持信號轉換電路適用之電源雜訊去除電路之概略構成方塊圖。
於圖5，係於該電源雜訊去除電路，取代圖3之電源雜訊加算電路23，改設置電源雜訊加算電路23’之同時，另設置暫存器26。其中，於電源雜訊加算電路23’，設置可變容量CH1、CH2。可變容量CH1之一端連接於電源之同時，可變容量CH2之一端連接於接地。另外，可變容量CH1之另一端，係介由開關S4連接於放大器基準電壓線NBIAS，可變容量CH2之另一端連接於放大器基準電壓線NBIAS。
暫存器26，係介由容量選擇線NR1＜k-1：0＞來選擇可變容量CH1之值之同時，介由容量選擇線NR2＜k-1：0＞來選擇可變容量CH2之值。
圖6為圖5之電源雜訊加算電路之電路構成之一例之圖。圖7為依據暫存器之可變電容器之容量控制方法之圖。
於圖6，於可變容量CH1設置電容器C0 ～Ck-1 ，於可變容量CH2設置電容器C0 ’～Ck-1 ’。電容器C0 ～Ck-1 之一端連接於電源之同時，電容器C0 ’～Ck-1 ’之一端連接於接地。另外，電容器C0 ～Ck-1 之另一端，係分別介由開關SW0 ～SWk-1 ，再介由開關S4連接於放大器基準電壓線NBIAS，電容器C0 ’～Ck-1 ’之另一端，則分別介由開關SW0 ’～SWk-1 ’，連接於放大器基準電壓線NBIAS。
又，於暫存器26可設定0～2k-1 之任一之值。如圖7所示，對應於設定於暫存器26之值，藉由開關SW0 ～SWk-1 、SW0 ’～SWk-1 ’分別被設為ON或OFF，可使電容器C0 ～Ck-1 、C0 ’～Ck-1 ’被連接於放大器基準電壓線NBIAS，使附加於放大器基準電壓線NBIAS之容量變化。其中，暫存器26之值，較好是設為使可變容量CH1、CH2之值成為和圖2之寄生容量CF1、CF2一致。
另外，圖5之電源雜訊去除電路可依據圖4之時序圖動作。於此，假設置素15之增益為a，則輸出至垂直信號線NSIG的電源雜訊，於重置位準之取樣時成為α＊ΔVn1，電荷讀出位準之取樣時成為α＊ΔVn2。
另外，同時刻之放大器基準電壓線NBIAS之電源雜訊，假設電源雜訊加算電路23’之增益為β時，係成為β＊ΔVn1、β＊ΔVn2。
結果，圖4之時刻T10之斜波信號線NREF1之電壓Vref_t10，可由以下之(14)式表示。
Vref_t10=Vclmp+Vbias_2-(Vbias_n1-(Vrst_n-Vrd_n))=Vclamp+(Vrst-Vrd)+(β-α)*ΔVn2-(β-α)*ΔVn1　...(14)
使成為β=α而設定電源雜訊加算電路23’之增益β時，斜波信號線NREF1之電壓Vref_t10可由以下之(15)式表示，可以除去電源雜訊ΔVn1、ΔVn2。
Vref_t10=Vclmp+(Vrst-Vrd)　...(15)
於此，藉由變更暫存器26之值，可以變化可變容量CH1、CH2之值。因此，即使圖2之寄生容量CF1、CF2變動之情況下，亦可藉由取樣保持信號轉換電路16進行重置位準之取樣及讀出位準之取樣之同時，可以除去重疊於信號成份之電源雜訊ΔVn1、ΔVn2。
(第3實施形態)
圖8為本發明第3實施形態之取樣保持信號轉換電路適用之電源雜訊去除電路之概略構成方塊圖。
於圖8，係於該電源雜訊去除電路，取代圖5之電源雜訊加算電路23’，改設置電源雜訊加算電路23”。其中，於電源雜訊加算電路23”，除電源雜訊加算電路23’之構成以外，另外設置緩衝器27。緩衝器27被插入可變容量CH2與差動放大器AMP1之間。
圖9為圖8之電源雜訊加算電路之電路構成之一例之圖。於圖9，於圖8之電源雜訊加算電路23”，除圖6之構成以外另設置緩衝器27。緩衝器27，係被插入開關SWk-1 ’與圖8之差動放大器AMP1之間。
又，圖8之電源雜訊去除電路可依據圖4之時序圖動作。於此，假設畫素15之增益為α，假設電源雜訊加算電路23”之增益為β時，設定增益β以使β=α，如此則，圖4之時刻T10之斜波信號線NREF1之電壓Vref_t10，可由(15)式提供，可以除去電源雜訊ΔVn1、ΔVn2。
於此，藉由在可變容量CH2與差動放大器AMP1之間插入緩衝器27，可以使電源雜訊加算電路23”不受放大器基準電壓線NBIAS之寄生容量之影響。因此，在放大器基準電壓線NBIAS即使連接複數個差動放大器AMP1之情況下，亦可保持電源雜訊加算電路23”所輸出之電源雜訊之精確度於一定。
(第4實施形態)
圖10為本發明第4實施形態之信號轉換電路適用的電源雜訊去除電路之概略構成方塊圖。
於圖10，於該CMOS影像感測器，係取代圖1之取樣保持信號轉換電路群13，改設置信號轉換電路群31。於信號轉換電路群31，係依畫素15被配列之各列設置信號轉換電路32。信號轉換電路32，係介由垂直信號線NSIG依各列連接於各畫素15。信號轉換電路32係進行由各畫素15讀出之信號之檢測處理。
於電源雜訊去除電路，設置信號轉換電路32，開關控制電路35，電源雜訊加算電路33，及基準電壓產生電路34。又，開關控制電路35、電源雜訊加算電路33、及基準電壓產生電路34，可於信號轉換電路群31所包含之全部信號轉換電路32被共通使用。
於信號轉換電路32，設置開關S11、電容器CAP11、CAP12、及差動放大器AMP11。又，電容器CAP11之一端係連接於垂直信號線NSIG。電容器CAP11之另一端係被連接於差動放大器AMP11之反轉輸入端子。差動放大器AMP11之非反轉輸入端子被連接於放大器基準電壓線NBIAS，差動放大器AMP11之輸出端子，係介由電容器CAP12，被連接於差動放大器AMP11之反轉輸入端子。於電容器CAP12被並列連接開關S11。
基準電壓產生電路34，可以產生基準電壓，輸出至放大器基準電壓線NBIAS。電源雜訊加算電路33，可以將重疊於電源的電源雜訊，加算於基準電壓產生電路34所產生之基準電壓。於此，電源雜訊加算電路33之輸出端子，係連接於放大器基準電壓線NBIAS。又，電源雜訊加算電路33可使用例如連接於電源之可變容量，該可變容量之值，可藉由圖2之寄生容量CF1，CF2之值來調整。或者，取代可變容量，改用固定容量亦可。開關控制電路35，可以介由重置控制線NS13進行開關S11之ON/OFF控制。
圖11為圖10之信號轉換電路之各部之信號波形之時序圖。
於圖11，信號由圖10之畫素15被讀出時，垂直信號線NSIG被連接於電源線DL，而使垂直信號線NSIG之電位變化為重置位準。其中，垂直信號線NSIG之電位變化為重置位準時，藉由圖10之開關控制電路35將開關S11設為OFF。
垂直信號線NSIG之電位變化為重置位準時，藉由開關控制電路35將開關S11設為ON。於此，當開關S11被設為ON時，差動放大器AMP11之輸出端子被短路於非反轉輸入端子，差動放大器AMP11被施加負回授，NB2電壓及NC2電壓成為放大器基準電壓線NBIAS之電壓(時刻T11)。於放大器基準電壓線NBIAS被連接電源雜訊加算電路33，因此放大器基準電壓線NBIAS之電壓，係成為在基準電壓產生電路34產生之基準電壓，加上電源雜訊後之值。
之後，藉由開關控制電路35將開關S11設為OFF(時刻T12)時，差動放大器AMP11之輸出端子，係介由電容器CAP12被連接於非反轉輸入端子，此時之放大器基準電壓線NBIAS之電壓與NB2電壓間之差分所對應之電壓，係由差動放大器AMP11被輸出。
於時刻T12，假設垂直信號線NSIG之重置位準為Vrst，重疊於垂直信號線NSIG之電源雜訊為ΔVn1時，垂直信號線NSIG之電壓Vrst_n可由以下之(16)式提供。
Vrst_n=Vrst+ΔVn1　...(16)
另外，於時刻T12，假設基準電壓產生電路34產生之基準電壓為Vbias，電源雜訊加算電路33所輸出之電源雜訊為aΔVn1時，放大器基準電壓線NBIAS之電壓Vbias_n1可由以下之(17)式提供。
Vbias_n1=Vbias+aΔVn1　...(17)
另外，差動放大器AMP11，係介由電容器CAP12被施加負回授，因此，NB2電壓Vnb成為等於放大器基準電壓線NBIAS之電壓Vbias_n1。
此時，假設差動放大器AMP11輸出之NC2電壓為Vnc1，電容器CAP11、CAP12之容量分別為Cp1、Cp2，依據電荷保存法則，成立以下之(18)式。
Cp1(Vrst_n-Vbias_n1)=Cp2(Vbias_n1-Vnc1)...(18)
結果，於時刻T12，差動放大器AMP11輸出之NC2電壓Vnc1，可由以下之(19)式提供。
Vnc1=Vbias+Cp1/Cp2*(Vbias-Vrst)+{a+Cp1/Cp2*(a-1)}*ΔVn1　...(19)
於此，以滿足以下之(20)式或(21)式的方式設定增益α，如此則，可除去重置位準中之電源雜訊ΔVn1。
a+Cp1/Cp2＊(a-1)=0　...(20)
a=Cp1/(Cp1+Cp2)　...(21)
之後，讀出脈衝被輸出至讀出信號線RD時(時刻T13)，圖2之讀出電晶體M1被設為ON。當讀出電晶體M1被設為ON時，光二極體PD儲存之電荷量對應之電壓，會被施加於傳送電晶體M4之閘極。傳送電晶體M4和電流源17構成源極隨耦器，因此，當光二極體PD儲存之電荷量對應之電壓被施加於傳送電晶體M4之閘極時，垂直信號線NSIG之電壓會從動於該電壓，垂直信號線NSIG之電壓變化為讀出位準(時刻T14)。
當垂直信號線NSIG之電位變為讀出位準時，此時之放大器基準電壓線NBIAS之電壓與NB2電壓間之差分對應之電壓，會由差動放大器AMP11被輸出。
於時刻T14，假設垂直信號線NSIG之讀出位準為Vrd，重疊於垂直信號線NSIG之電源雜訊為ΔVn2時，垂直信號線NSIG之電壓Vrd_n可由以下之(22)式提供。
Vrst_n=Vrst+ΔVn1　...(22)
另外，於時刻T14，假設基準電壓產生電路34產生之基準電壓為Vbias，電源雜訊加算電路33所輸出之電源雜訊為aΔVn2時，放大器基準電壓線NBIAS之電壓Vbias_n2可由以下之(23)式提供。
Vbias_n2=Vbias+aΔVn2　...(23)
另外，差動放大器AMP11，係介由電容器CAP12被施加負回授，因此，NB2電壓Vnb成為等於放大器基準電壓線NBIAS之電壓Vbias_n2。
結果，於時刻T14，差動放大器AMP11輸出之NC2電壓Vnc2，可由以下之(24)式提供。
Vnc2=Vbias+Cp1/Cp2＊(Vbias-Vrst)+{a+Cp1/Cp2*(a-1)}＊ΔVn2...(24)
於此，以滿足上述(21)式的方式設定增益α，如此則，可除去讀出位準中之電源雜訊ΔVn2。
如此則，重置位準之取樣及讀出位準之取樣無須於信號轉換電路32被進行，即可除去重疊於信號成份之電源雜訊ΔVn1、ΔVn2，可抑制處理時間之同時，可提升畫質。
(第5實施形態)
圖12為本發明第5實施形態之信號轉換電路適用之電源雜訊去除電路之概略構成方塊圖。
於圖12，係於該電源雜訊去除電路，取代圖10之電源雜訊加算電路33，改設置電源雜訊加算電路33’之同時，另設置暫存器36。其中，於電源雜訊加算電路33’，設置可變容量CH11、CH12。可變容量CH11之一端連接於電源之同時，可變容量CH12之一端連接於接地。另外，可變容量CH11之另一端及可變容量CH12之另一端，係連接於放大器基準電壓線NBIAS。
暫存器36，可介由容量選擇線NR1＜k-1：0＞來選擇可變容量CH11之值之同時，介由容量選擇線NR2＜k-1：0＞來選擇可變容量CH12之值。
圖13為圖12之電源雜訊加算電路之電路構成之一例之圖。
於圖13，於可變容量CH11設置電容器C0 ～Ck-1 ，於可變容量CH12設置電容器C0 ’～Ck-1 ’。電容器C0 ～Ck-1 之一端連接於電源之同時，電容器C0 ’～Ck-1 ’之一端連接於接地。另外，電容器C0 ～Ck-1 之另一端，係分別介由開關SW0 ～SWk-1 連接於放大器基準電壓線NBIAS，電容器C0 ’～Ck-1 ’之另一端，則分別介由開關SW0 ’～SWk-1 ’，連接於放大器基準電壓線NBIAS。
又，於暫存器36可設定0～2k-1 之任一之值。如圖7所示，對應於設定於暫存器36之值，藉由開關SW0 ～SWk-1 、SW0 ’～SWk-1 ’分別被設為ON或OFF，可使電容器C0 ～Ck-1 、C0 ’～Ck-1 ’被連接於放大器基準電壓線NBIAS，使附加於放大器基準電壓線NBIAS之容量變化。其中，暫存器36之值，較好是設為使可變容量CH11、CH12之值成為和圖2之寄生容量CF1、CF2一致。
另外，圖12之電源雜訊去除電路可依據圖11之時序圖動作。於此，於圖11之時刻T12，假設輸出至垂直信號線NSIG之重置位準為Vrst，畫素15對電源雜訊之增益為α，電源雜訊為α＊ΔVn1，則垂直信號線NSIG之電壓Vrst_n可由以下之(25)式提供。
Vrst_n=Vrst+α＊ΔVn1　...(25)
又，電源雜訊ΔVn1之β倍係由電源雜訊加算電路33’被輸出至放大器基準電壓線NBIAS。其中，β為電源雜訊加算電路33’之增益。因此，假設基準電壓產生電路34產生之基準電壓為Vbias時，放大器基準電壓線NBIAS之電壓Vbias_n1可由以下之(26)式表示。
Vbias_n1=Vbias+β＊ΔVn1　...(26)
另外，差動放大器AMP11，係介由電容器CAP12被施加負回授，因此，NB2電壓Vnb成為等於放大器基準電壓線NBIAS之電壓Vbias_n1。
此時，假設NC2電壓為Vnc1，電容器CAP11、CAP12之容量分別為Cp1、Cp2，依據電荷保存法則，成立以下之(27)式。
Cp1(Vrst_n-Vbias_n1)=Cp2(Vbias_n1-Vnc1)
結果，於時刻T12，NC2電壓Vnc1可由以下之(27)式提供。
Vnc1=Vbias+Cp1/Cp2*(Vbias-Vrst)+{β+Cp1/Cp2*(β-α)}*ΔVn1...(27)
於此，以滿足以下之(28)式或(29)式的方式設定增益β，如此則，(27)式可變形為(30)，可除去重置位準中之電源雜訊ΔVn1。
β+Cp1/Cp2＊(β-α)=0　...(28)
β=Cp1/(Cp1+Cp2)＊α　...(29)
Vnc1=Vbias+Cp1/Cp2＊(Vbias-Vrst)...(30)
之後，於圖11之時刻T4，假設輸出至垂直信號線NSIG之讀出位準為Vrd，電源雜訊為α＊ΔVn2時，NC2電壓Vnc2，可由以下之(31)式提供。
Vnc2=Vbias+Cp1/Cp2＊(Vbias-Vrd)+{β+Cp1/Cp2＊(β-α)}＊ΔVn2...(31)
於此，以滿足(28)式的方式設定增益β，如此則，(31)式可變形為(32)式，可除去讀出位準中之電源雜訊ΔVn2。
Vnc2=Vbias+Cp1/Cp2＊Vbias-Vrd)...(32)
於此，藉由變化暫存器36之值，可變化可變容量CH11、CH12之值，因此，即使圖2之寄生容量CF1、CF2變動之情況下，亦無須於信號轉換電路32進行重置位準之取樣及讀出位準之取樣，即可除去重疊於信號成份之電源雜訊ΔVn1、ΔVn2。
(第6實施形態)
圖14為本發明第6實施形態之信號轉換電路適用之電源雜訊去除電路之概略構成方塊圖。
於圖14，係於該電源雜訊去除電路，取代圖12之電源雜訊加算電路33’，改設置電源雜訊加算電路33”。其中，於電源雜訊加算電路33”，除電源雜訊加算電路33’之構成以外，另外設置緩衝器37。緩衝器37被插入可變容量CH12與差動放大器AMP11之間。
圖15為圖14之電源雜訊加算電路之電路構成之一例之圖。
於圖15，係於圖14之電源雜訊加算電路33”，除圖13之構成以外另設置緩衝器37。緩衝器37，係被插入開關SWk-1 ’與圖14之差動放大器AMP11之間。
又，圖14之電源雜訊去除電路可依據圖11之時序圖動作。於此，假設畫素15對電源雜訊之增益為α，假設電源雜訊加算電路33”之增益為β。又，於圖11之時刻T12，假設輸出至垂直信號線NSIG之重置位準為Vrst，電源雜訊為α＊ΔVn1，放大器基準電壓線NBIAS之電壓為Vbias+β＊ΔVn1，電容器CAP11、CAP12之容量分別為Cp1、Cp2，則NC2電壓Vnc1可由(27)式提供。
於此，以滿足(28)式的方式設定增益β，如此則，(27)式可變形為(30)，可除去重置位準中之電源雜訊ΔVn2。
之後，於圖11之時刻T4，假設輸出至垂直信號線NSIG之讀出位準為Vrd，電源雜訊為α＊ΔVn2時，NC2電壓Vnc2，可由(31)式提供。
於此，以滿足(28)式的方式設定增益β，如此則，(31)式可變形為(32)，可除去讀出位準中之電源雜訊ΔVn2。
於此，藉由在可變容量CH22與差動放大器AMP11之間插入緩衝器37，可以使電源雜訊加算電路33”不受放大器基準電壓線NBIAS之寄生容量之影響。因此，在放大器基準電壓線NBIAS即使並聯連接複數個差動放大器AMP11之情況下，亦可保持電源雜訊加算電路33”所輸出之電源雜訊之精確度於一定。
(第7實施形態)
圖16為本發明第7實施形態之取樣保持信號轉換電路適用之電源雜訊去除電路之概略構成方塊圖。
於圖16，於該CMOS影像感測器，係取代圖1之取樣保持信號轉換電路群13，改設置信號轉換電路群41。於信號轉換電路群41，係依畫素15被配列之各列設置信號轉換電路42。信號轉換電路42，係介由垂直信號線NSIG依各列連接於各畫素15。信號轉換電路42係進行由各畫素15讀出之信號之檢測處理。
於電源雜訊去除電路設置信號轉換電路42、開關控制電路45、斜波產生電路44及電源雜訊加算電路43。又，開關控制電路45、斜波產生電路44及電源雜訊加算電路43，可於信號轉換電路群41所包含之全部信號轉換電路42被共通使用。
於信號轉換電路42，設置開關S21、S22、電容器CAP21、CAP22、差動放大器AMP21、反相器INV、及計數器CN。又，計數器CN可使用上數計數器。
電容器CAP21之一端係連接於垂直信號線NSIG。電容器CAP21之另一端係被連接於差動放大器AMP21之反轉輸入端子。差動放大器AMP21之非反轉輸入端子被連接於斜波信號線NREF3。差動放大器AMP21之輸出端子，係依序介由電容器CAP22及反相器INV，被連接於計數器CN。另外，差動放大器AMP21之輸出端子，係介由開關S21被連接於差動放大器AMP21之反轉輸入端子。反相器INV之輸出端子，係介由開關S22連接於INV方向之輸入端子。
斜波產生電路44，可以產生斜波信號，輸出至斜波信號線NREF3。電源雜訊加算電路43，可以將重疊於電源的電源雜訊，加算於斜波產生電路44所產生之斜波信號。又，電源雜訊加算電路43可使用例如連接於電源之可變容量。該可變容量之值，可藉由圖2之寄生容量CF1、CF2之值來調整。或者，取代可變容量，改用固定容量亦可。
開關控制電路45，可以介由重置控制線NS21進行開關S21之ON/OFF控制，介由重置控制線NS22進行開關S22之ON/OFF控制。
圖17為圖16之信號轉換電路之各部之信號波形之時序圖。
於圖17，信號由圖16之畫素15被讀出時，垂直信號線NSIG被連接於電源線DL，而使垂直信號線NSIG之電位變化為重置位準。其中，垂直信號線NSIG之電位變化為重置位準時，藉由圖16之開關控制電路45將開關S21、S22設為OFF。
垂直信號線NSIG之電位變化為重置位準時，藉由開關控制電路45將開關S21、S22設為ON。當開關S21被設為ON時，差動放大器AMP21之輸出端子被短路於非反轉輸入端子，差動放大器AMP21被施加負回授，NA3電壓及NB3電壓成為放斜波信號線NREF3之電壓(時刻T21)。
又，NA3電壓與垂直信號線NSIG之電壓之差電壓所對應之電荷被保持於電容器CAP21。於此，於時刻T21，NA3電壓係等於斜波信號線NREF3之電壓。因此，假設時刻T21之斜波信號線NREF3之箝位電壓為Vclmp，垂直信號線NSIG之重置位準為Vrst，電容器CAP21之容量為Cp1時，電容器CAP21所保持之電荷Q3，可由以下之(33)式表示。
Q3=Cp1(Vrst-Vclmp)　...(33)
又，開關S22被設為ON時，反相器INV之輸出端子與輸入端子被短路，NC3電壓與ND3電壓成為電路臨限值Vt1。
之後，於開關控制電路45設定開關S21、S22成為OFF之同時(時刻T22)，於斜波產生電路44使斜波信號線NREF3之電壓由箝位電壓Vclmp推升至基準電壓。於開關控制電路45，當開關S21被設為OFF時，斜波信號線NREF3之電壓與NA3電壓之差分對應之電壓，係由差動放大器AMP21被輸出。
於信號轉換電路42進行重置位準之數位取樣時，電壓與時間成比例變小之斜波信號會由斜波產生電路44被輸出至斜波信號線NREF3(時刻T23～T25)。其中，於斜波產生電路44被連接電源雜訊加算電路43，因此斜波信號線NREF3之電壓，會成為在斜波產生電路44產生之斜波信號加上電源雜訊之值。
於此，於時刻T23～T25，假設斜波產生電路44產生之斜波信號之電壓為Vref1，重疊於斜波信號之電源雜訊為ΔVn1，則斜波信號線NREF3之電壓成為Vref1+ΔVn1。另外，依據電荷保存法則，NA3電壓成為Vclmp+ΔVn1。
結果，差動放大器AMP21輸出之NB3電壓Vnb1，假設差動放大器AMP21之增益為A時，可由以下之(34)式提供，可除去重置位準中之電源雜訊ΔVn1。
Vnb1=A＊{Vref1+ΔVn1-(Vclmp+ΔVn1)}
差動放大器AMP21輸出之NB3電壓Vnb1，係介由反相器INV被輸入至計數器CN，於計數器CN進行計數而進行重置位準之數位取樣。於此，在Vref1＜Vclmp時，差動放大器AMP21輸出之NB3電壓Vnb1呈反轉(時刻T24)，於計數器CN停止下數計數。另外，NC3電壓及ND3電壓未受到電源雜訊之影響，因此，計數器CN之計數值不受電源雜訊ΔVn1之影響。
於重置位準之數位取樣結束後，於斜波產生電路44使斜波信號線NREF3之電壓上升至基準電壓(時刻T25)。
之後，讀出脈衝被輸出至讀出信號線RD時(時刻T26)，圖2之讀出電晶體M1被設為ON。當讀出電晶體M1被設為ON時，光二極體PD儲存之電荷量對應之電壓，會被施加於傳送電晶體M4之閘極。傳送電晶體M4和電流源17構成源極隨耦器，因此，當光二極體PD儲存之電荷量對應之電壓被施加於傳送電晶體M4之閘極時，垂直信號線NSIG之電壓會從動於該電壓，垂直信號線NSIG之電壓變化為讀出位準(時刻T27)。
於信號轉換電路42進行讀出位準之數位取樣時，與時間成比例而電壓再度變小之斜波信號，會由斜波產生電路44再度被輸出至斜波信號線NREF3(時刻T28～T30)。
於此，於時刻T28～T30，假設斜波產生電路44產生之斜波信號之電壓為Vref2，重疊於斜波信號之電源雜訊為ΔVn2，則斜波信號線NREF3之電壓成為Vref2+ΔVn2。
另外，假設讀出位準為Vrd時，此時之NA3電壓Vna2，因為以下之(35)式成立而可由以下之(36)式表示。
Cp1*(Vrst-Vclmp)=Cp1*(Vrd+ΔVn2-Vna2)　...(35)
Vna2=Vclmp-{Vrst-(Vrd+ΔVn2)}...(36)
結果，差動放大器AMP21輸出之NB3電壓Vnb2，假設差動放大器AMP21之增益為A時，可由以下之(37)式提供，可除去讀出位準中之電源雜訊ΔVn2。
Vnb2=A＊(Vref2+ΔVn2-Vna2)=A＊{Vref2-{Vclmp-(Vrst-Vrd)}}
差動放大器AMP21輸出之NB3電壓Vnb2，係介由反相器INV被輸入至計數器CN，於計數器CN進行上數計數而進行讀出位準之數位取樣。於此，在Vref2＜Vclmp-(Vrst-Vrd)時，差動放大器AMP21輸出之NB3電壓Vnb2呈反轉(時刻T29)，計數器CN之上數計數被停止。另外，NC3電壓及ND3電壓未受到電源雜訊之影響，因此，計數器CN之計數值不受電源雜訊ΔVn2之影響。
讀出位準之數位取樣結束後，藉由斜波產生電路44使斜波信號線NREF3之電壓推升至基準電壓(時刻T30)。
如此則，可以在不設置圖3之基準電壓產生電路24之情況下，除去重疊於信號成份之電源雜訊ΔVn1、ΔVn2，可抑制處理所需時間之同時，可提升畫質。
另外，上述第7實施形態中，係說明在差動放大器AMP21後段設置反相器INV之方法，但亦可不設置反相器INV、開關S22及電容器CAP22。
另外，上述第7實施形態中，係說明在信號轉換電路42內設置計數器CN之方法，但亦可獨立於信號轉換電路42而設置計數器CN。
(第8實施形態)
圖18為本發明第8實施形態之信號轉換電路適用之電源雜訊去除電路之概略構成方塊圖。
於圖18，係於該電源雜訊去除電路，取代圖16之電源雜訊加算電路43，改設置電源雜訊加算電路43’之同時，另設置暫存器46。其中，於電源雜訊加算電路43’，設置可變容量CH21、CH22。可變容量CH21之一端連接於電源之同時，可變容量CH22之一端連接於接地。另外，可變容量CH21之另一端及可變容量CH22之另一端，係連接於斜波產生電路44。
暫存器46，可介由容量選擇線NR1＜k-1：0＞來選擇可變容量CH21之值之同時，介由容量選擇線NR2＜k-1：0＞來選擇可變容量CH22之值。
圖19為圖18之電源雜訊加算電路之電路構成之一例之圖。
於圖19，於可變容量CH21設置電容器C0 ～Ck-1 ，於可變容量CH22設置電容器C0 ’～Ck-1 ’。電容器C0 ～Ck-1 之一端連接於電源之同時，電容器C0 ’～Ck-1 ’之一端連接於接地。另外，電容器C0 ～Ck-1 之另一端，係分別介由開關SW0 ～SWk-1 連接於斜波產生電路44，電容器C0 ’～Ck-1 ’之另一端，則分別介由開關SW0 ’～SWk-1 ’，連接於斜波產生電路44。
又，於暫存器46可設定0～2k-1 之任一之值。如圖7所示，對應於設定於暫存器46之值，藉由開關SW0 ～SWk-1 、SW0 ’～SWk-1 ’分別被設為ON或OFF，可使電容器C0 ～Ck-1 、C0 ’～Ck-1 ’被連接於斜波產生電路44，使附加於斜波產生電路44之容量變化。其中，暫存器46之值，較好是設為使可變容量CH21、CH22之值成為和圖2之寄生容量CF1、CF2一致。
另外，圖18之電源雜訊去除電路可依據圖17之時序圖動作。於此，於圖17之時刻T21，假設垂直信號線NSIG之重置位準為Vrst，斜波信號線NREF3之電壓為Vclmp，電容器CAP21之容量為Cp1，則於電容器CAP21被充電Cp1＊(Vrst-Vclmp)之電荷。
另外，設定時刻T23之斜波信號之電壓為Vref1，電源雜訊為β＊ΔVn1。其中，β為電源雜訊加算電路43’之增益。又，畫素15之增益設為α時，輸出至垂直信號線NSIG之電源雜訊成為α＊ΔVn1。
此時，假設差動放大器AMP21之增益為A時，NB3電壓Vnb1可由以下之(38)式提供。
Vnb1=A*{Vref1+β*ΔVn1-(Vclmp+α*ΔVn1)}
於此，藉由調整電源雜訊加算電路43’之增益β以使β=α，則可除去電源雜訊ΔVn1。
另外，於時刻T28，假設輸出至斜波信號線NREF3之斜波電壓為Vref2，電源雜訊為β＊ΔVn2，輸出至垂直信號線NSIG之讀出位準之電壓為Vrd，電源雜訊為α＊ΔVn2時，NA3電壓Vna2可由以下之(39)式提供。
結果，NB3電壓Vnb2可由以下之(40)式提供。
Vnb2=A＊{Vref2-{Vclmp-(Vrst-Vrd)
於此，藉由調整電源雜訊加算電路43’之增益β以使β=α，則可除去電源雜訊ΔVn2。
於此，藉由變化暫存器46之值，可變化可變容量CH21、CH22之值，因此，即使圖2之寄生容量CF1、CF2變動之情況下，亦無須設置圖3之基準電壓產生電路24，即可除去重疊於信號成份之電源雜訊ΔVn1、ΔVn2。
(第9實施形態)
圖20為本發明第9實施形態之信號轉換電路適用之電源雜訊去除電路之概略構成方塊圖。
於圖20，係於該電源雜訊去除電路，取代圖18之電源雜訊加算電路43’，改設置電源雜訊加算電路43”。其中，於電源雜訊加算電路43”，除電源雜訊加算電路43’之構成以外，另外設置緩衝器47。緩衝器47被插入可變容量CH22與斜波產生電路44之間。
圖21為圖20之電源雜訊加算電路之電路構成之一例之圖。
於圖21，係於圖8之電源雜訊加算電路43”，除圖19之構成以外另設置緩衝器47。緩衝器47，係被插入開關SW0 ’與圖20之斜波產生電路44之間。
又，圖20之電源雜訊去除電路可依據圖17之時序圖動作。於此，於時刻T21，假設垂直信號線NSIG之重置位準為Vrst，斜波信號線NREF3之電壓為Vclmp，電容器CAP21之容量為Cp1時，則於電容器CAP21被充電Cp1＊(Vrst?Vclmp)之電荷。
另外，於時刻T23，設定斜波信號之電壓為Vref1，電源雜訊為β＊ΔVn1。其中，β為電源雜訊加算電路43”之增益。又，畫素15之增益設為α時，輸出至垂直信號線NSIG之電源雜訊成為α＊ΔVn1。
此時，假設差動放大器AMP21之增益為A時，NB3電壓Vnb1可由(38)式提供。於此，藉由調整電源雜訊加算電路43”之增益β以使β=α，則可除去電源雜訊ΔVn1。
另外，於時刻T28，假設輸出至斜波信號線NREF3之斜波電壓為Vref2，電源雜訊為β＊ΔVn2，輸出至垂直信號線NSIG之讀出位準之電壓為Vrd，電源雜訊為α＊ΔVn2時，NB3電壓Vnb2可由(40)式提供。於此，藉由調整電源雜訊加算電路43”之增益β以使β=α，則可除去電源雜訊ΔVn2。
於此，藉由在可變容量CH22與斜波產生電路44之間插入緩衝器47，可以使電源雜訊加算電路43”不受斜波信號線NREF3之寄生容量之影響，可保持電源雜訊加算電路43”所輸出之電源雜訊之精確度於一定。
更多之效果或變形例可由業者容易導出。因此，本發明之更廣泛態樣不限定於上述說明之特定之詳細及代表之實施形態。因此，在不脫離申請專利範圍及其均等物所定義之總和發明之概念之精神或範圍之情況下可做各種變更實施。
11．．．畫素陣列
12．．．行選擇電路
13．．．取樣保持信號轉換電路群
14．．．列選擇電路
15．．．畫素
16．．．取樣保持信號轉換電路
21．．．開關控制電路
22．．．斜波產生電路
23．．．電源雜訊加算電路
23’．．．電源雜訊加算電路
23”．．．電源雜訊加算電路
24．．．基準電壓產生電路
25．．．T/D轉換器
26．．．暫存器
27．．．緩衝器
DL．．．電源線
NS1、NS2．．．讀出控制線
NSIG．．．垂直信號線
NREF1．．．斜波信號線
NS3、NS4．．．重置控制線
S1：S2．．．開關
CPA1、CAP2．．．電容器
NV1．．．電壓
NA1．．．電壓
NB1．．．電壓
S3、S4．．．開關
NC1．．．電壓
AMP1．．．差動放大器
NBIAS．．．放大器基準電壓線
31．．．信號轉換電路群
32．．．信號轉換電路
33．．．電源雜訊加算電路
33’．．．電源雜訊加算電路
33”．．．電源雜訊加算電路
34．．．基準電壓產生電路
35．．．開關控制電路
36．．．暫存器
37．．．緩衝器
41．．．信號轉換電路群
42．．．信號轉換電路
43．．．電源雜訊加算電路
43’．．．電源雜訊加算電路
43”．．．電源雜訊加算電路
44．．．斜波產生電路
45．．．開關控制電路
46．．．暫存器
47．．．緩衝器
CN．．．計數器
PD．．．光二極體
M1．．．讀出電晶體
M2．．．重置電晶體
M3．．．選擇電晶體
M4．．．傳送電晶體
圖1為本發明第1實施形態之電源雜訊去除電路適用之CMOS影像感測器之概略構成方塊圖。
圖2為圖1之畫素電路構成之一例之圖。
圖3為圖1之取樣保持信號轉換電路適用之電源雜訊去除電路之概略構成方塊圖。
圖4為圖3之取樣保持信號轉換電路之各部之信號波形之時序圖。
圖5為本發明第2實施形態之取樣保持信號轉換電路適用之電源雜訊去除電路之概略構成方塊圖。
圖6為圖5之電源雜訊加算電路之電路構成之一例之圖。
圖7為基於暫存器之可變電容器之容量控制方法之圖。
圖8為本發明第3實施形態之取樣保持信號轉換電路適用之電源雜訊去除電路之概略構成方塊圖。
圖9為圖8之電源雜訊加算電路之電路構成之一例之圖。
圖10為本發明第4實施形態之信號轉換電路適用之電源雜訊去除電路之概略構成方塊圖。
圖11為圖10之信號轉換電路之各部之信號波形之時序圖。
圖12為本發明第5實施形態之信號轉換電路適用之電源雜訊去除電路之概略構成方塊圖。
圖13為圖12之電源雜訊加算電路之電路構成之一例之圖。
圖14為本發明第6實施形態之信號轉換電路適用之電源雜訊去除電路之概略構成方塊圖。
圖15為圖14之電源雜訊加算電路之電路構成之一例之圖。
圖16為本發明第7實施形態之信號轉換電路適用之電源雜訊去除電路之概略構成方塊圖。
圖17為圖16之信號轉換電路之各部之信號波形之時序圖。
圖18為本發明第8實施形態之信號轉換電路適用之電源雜訊去除電路之概略構成方塊圖。
圖19為圖18之電源雜訊加算電路之電路構成之一例之圖。
圖20為本發明第9實施形態之信號轉換電路適用之電源雜訊去除電路之概略構成方塊圖。
圖21為圖20之電源雜訊加算電路之電路構成之一例之圖。
11．．．畫素陣列
12．．．行選擇電路
13．．．取樣保持信號轉換電路群
15．．．畫素
16．．．取樣保持信號轉換電路
21．．．開關控制電路
22．．．斜波產生電路
23．．．電源雜訊加算電路
24．．．基準電壓產生電路
25．．．T/D轉換器
DL．．．電源線
NS1、NS2．．．讀出控制線
NSIG．．．垂直信號線
NREF1．．．斜波信號線
NS3、NS4．．．重置控制線
S1、S2．．．開關
CAP1、CAP2．．．電容器
NV1．．．電壓
NA1．．．電壓
NB1．．．電壓
S3、S4．．．開關
NC1．．．電壓
AMP1．．．差動放大器
NBIAS．．．放大器基準電壓線

Claims (13)

  1. 一種電源雜訊去除電路，其特徵為具備：基準電壓產生電路，用於產生基準電壓；電源雜訊加算電路，將重疊於電源的電源雜訊，加算於上述基準電壓；及差動放大器，針對由攝像元件之各畫素被讀出之讀出信號，與上述讀出時之電源雜訊被加算後的基準電壓間之差分進行放大；上述電源雜訊加算電路，係具備：複數個電容器，互相被並聯連接於電源線或接地線；及開關，用於由上述複數個電容器之中，選擇基準電壓傳送用之放大器基準電壓線所連接之電容器。
  2. 如申請專利範圍第1項之電源雜訊去除電路，其中另具備：緩衝器，其被插入上述開關與上述差動放大器之間。
  3. 如申請專利範圍第1項之電源雜訊去除電路，其中另具備：暫存器，用於記憶設定上述開關成為ON(導通)或OFF(非導通)之值。
  4. 一種電源雜訊去除電路，其特徵為具備：基準電壓產生電路，用於產生基準電壓；電源雜訊加算電路，將重疊於電源的電源雜訊，加算於上述基準電壓；電容器，用於保持由攝像元件之各畫素被讀出，於第 1取樣時刻被取樣之第1取樣信號，與上述第1取樣時刻中之電源雜訊被加算後的基準電壓間之差分；及差動放大器，針對由上述攝像元件之各畫素被讀出，於第2取樣時刻被取樣之第2取樣信號減掉上述電容器所保持之信號後的值，與上述第2取樣時刻中之電源雜訊被加算後的基準電壓間之差分進行放大。
  5. 如申請專利範圍第4項之電源雜訊去除電路，其中另具備：斜波產生電路，用於將斜波信號重疊於由上述攝像元件之各畫素被讀出的信號。
  6. 如申請專利範圍第4項之電源雜訊去除電路，其中上述電源雜訊加算電路為連接於上述電源的可變容量。
  7. 如申請專利範圍第6項之電源雜訊去除電路，其中上述可變容量之值被設定為，和上述畫素與電源線或接地線之間之寄生容量之值一致。
  8. 如申請專利範圍第4項之電源雜訊去除電路，其中上述電源雜訊加算電路，係具備：複數個電容器，互相被並聯連接於電源線或接地線；及開關，用於由上述複數個電容器之中，選擇基準電壓傳送用之放大器基準電壓線所連接之電容器。
  9. 如申請專利範圍第8項之電源雜訊去除電路，其中另具備：緩衝器，其被插入上述開關與上述差動放大器之間。
  10. 如申請專利範圍第8項之電源雜訊去除電路，其中另具備：暫存器，用於記憶設定上述開關成為ON或OFF之值。
  11. 一種固態攝像裝置，其特徵為具備：畫素陣列，其之畫素以矩陣狀被配置；垂直信號線，用於將由上述畫素讀出之信號朝垂直方向傳送；電源線，用於對上述畫素供給電源；基準電壓產生電路，用於產生基準電壓而輸出至放大器基準電壓線；電源雜訊加算電路，將重疊於上述電源的電源雜訊，輸出至上述放大器基準電壓線；差動放大器，針對由上述畫素陣列之各畫素被讀出之讀出信號，與上述讀出時之電源雜訊被加算後的基準電壓間之差分進行放大；斜波產生電路，用於對斜波信號線輸出斜波信號；第1電容器，用於保持差電壓所對應之電荷，該差電壓，係上述斜波信號線所供給之箝位(clamp)電壓，與上述畫素之讀出位準之電壓間的差電壓；及第2電容器，用於保持差電壓所對應之電荷，該差電壓，係上述電源雜訊被加算於上述基準電壓後之電壓，與上述畫素之重置位準之電壓間的差電壓；上述斜波產生電路，在讀出位準之取樣終了時，使上 述斜波信號線之電位暫時下降之後，以一定比例使上昇，藉由計數自上述斜波信號線之電位相等於箝位電壓的時點，至上述第2電容器之端子電壓相等於上述放大器基準電壓線之電壓的時點為止之時脈，而將由上述畫素讀出之信號轉換為數位資料。
  12. 如申請專利範圍第11項之固態攝像裝置，其中具備：第1開關，被連接於上述垂直信號線與上述第1電容器之一端之間之同時，被連接於上述垂直信號線與上述第2電容器之一端之間；第2開關，被連接於上述第1電容器之另一端與上述斜波信號線之間；第3開關，被連接於上述差動放大器之輸出端子與上述差動放大器之反轉輸入端子之間之同時，被連接於上述差動放大器之輸出端子與上述第2電容器之另一端之間；第4開關，被連接於上述電源雜訊加算電路之輸出端子與上述放大器基準電壓線之間；及開關控制電路，用於進行上述第1開關、上述第2開關、上述第3開關、及上述第4開關之ON/OFF控制。
  13. 如申請專利範圍第12項之固態攝像裝置，其中上述開關控制電路，在重置位準之取樣時，係設定上述第1開關、上述第3開關及上述第4開關為ON之後設定上述第3開關為OFF，在讀出位準之取樣時，係設定上述第2開關為ON之狀態下設定上述第1開關及上述第4 開關為OFF。
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