JP4618349B2 - 固体撮像素子、撮像方法及び撮像装置 - Google Patents
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Description
本発明は、ＣＭＯＳイメージセンサなど画素が出力するアナログ画素信号をデジタル化して出力する固体撮像素子、撮像方法及び撮像装置に関する。
従来、固体撮像素子であるＣＭＯＳ（Complementary Metal-Oxide Semiconductor）センサでは、ＣＤＳ（Correlated Double Sampling）回路を用いて画像信号の処理が行われる。
例えば、特許文献１、２には、画素内のフォトダイオードからの受光信号を画素の列ごとに配置されたアナログＣＤＳ回路に通過させることにより、画像信号に含まれるノイズを除去した後、Ａ／Ｄ（Analog/Digital）変換を行うＣＭＯＳセンサが開示されている。
しかしながら、このようにＣＤＳ回路を使用した場合には、画素の列ごとのＣＤＳ回路のばらつきにより、筋状の固定的なパターンのノイズが発生するという問題があった。また、ＣＤＳ処理後の信号値を保持するための容量素子が必要になるため、回路面積が増大するという問題、アナログ信号をシフトレジスタにより高速で水平走査させるために、スイッチングノイズなどの影響を受け易いという問題もあった。
そこで、例えば、特許文献３では、列並列Ａ／Ｄ変換方式（以下、カラムＡＤ方式と称する）により、これらの問題を解決することが提案されている。
カラムＡＤ方式では、画素の列ごとにＡ／Ｄ変換器が設置されており、選択列について各画素のアナログ信号が、各垂直信号線に一括して読み出されて、直接的にＡ／Ｄ変換が行われる。このため、上述したようなＣＤＳ回路を使用した場合に生じる問題が解決され、高精度のノイズ除去を実行することができる。
また、カラムＡＤ方式では、画像の水平方向一行ごとの並列処理であるため、水平方向の走査を高速な周波数で駆動する必要がない。したがって、Ａ／Ｄ変換は垂直方向の低速な周波数で駆動することができ、高周波帯域で発生するノイズ成分と、信号成分を容易に分離することができるという利点もある。
カラムＡＤ方式を採用したＣＭＯＳセンサにおいて、画素からＡ／Ｄ変換器に供給される画素信号には、所定の基準電位に応じたリセット成分と、画素の受光量に応じたデータ成分とが含まれる。
また、Ａ／Ｄ変換器には、画素信号をＡ／Ｄ変換する際に参照される信号であるランプ信号（ランプ電圧）が供給される。
ランプ信号は、画素信号のリセット成分に応じた期間で、所定の初期電圧から一定の傾斜で電圧が降下し、画素信号のデータ成分に応じた期間で、所定の初期電圧から一定の傾斜で電圧が降下するような波形の信号である。
また、Ａ／Ｄ変換器には、画素信号をＡ／Ｄ変換する際に参照される信号であるランプ信号（ランプ電圧）が供給される。
ランプ信号は、画素信号のリセット成分に応じた期間で、所定の初期電圧から一定の傾斜で電圧が降下し、画素信号のデータ成分に応じた期間で、所定の初期電圧から一定の傾斜で電圧が降下するような波形の信号である。
ところで、このようなカラムＡＤ方式のＣＭＯＳセンサでは、ランプ波形を生成するランプ波形生成回路等に使用されている抵抗に電流が流れることにより、熱雑音や横引きノイズが生じることがある、という不利益があった。
本発明は、ランプ波形成生成時のノイズ発生を抑えることができる固体撮像素子、撮像方法及び撮像装置を提供する。
本発明の固体撮像素子は、複数の画素を有し、アナログ画素信号を出力する画素部と、所定の初期電圧を有し、一定の傾きを有するランプ信号を生成するランプ信号生成部と、前記画素部が出力した前記アナログ画素信号と、前記ランプ信号生成部が生成した前記ランプ信号とを比較し、比較時間を基に、前記画素部の前記複数の画素から出力されたアナログ画素信号を複数の画素間で加算し、デジタル画素信号として出力するデジタル加算モードにおいてデジタル変換するアナログ−デジタル変換部と、クロック信号を生成するタイミング制御部と、を有し、前記アナログ−デジタル変換部は、前記画素部が出力した前記アナログ画素信号と、前記ランプ信号生成部が生成した前記ランプ信号とを比較する比較器と、前記比較器による比較開始から比較終了までの時間をカウントするカウンタと、を有し、前記カウンタは、前記デジタル加算モードにおいて、複数の画素間の画素信号を加算し、前記ランプ信号生成部は、前記ランプ信号を生成するための電流を出力する複数の定電流源と、前記タイミング制御部のクロック信号をカウントし、カウント値に応じて、前記複数の定電流源のうちどの定電流源を選択して電流を出力させるかを決定する定電流源選択部と、前記定電流源の一方に接続された電源部と、前記定電流源の他方に接続され、ランプ信号を出力する出力端子と、一方が前記定電流源と前記出力端子との接続部に接続され、他方が接地された基準抵抗と、を有し、前記定電流源選択部は、ランプ信号の生成を開始する前に、前記カウント値を初期化してリセットを行い、前記ランプ信号生成部は、前記リセット後のランプ信号の初期電圧を、前記画素部の前記複数の画素から出力されたアナログ画素信号を複数の画素間で加算せずにデジタル画素信号に変換して出力する通常モードにおけるリセット後の初期電圧である所定の固定値とは異なる任意の値に設定する。
本発明の固体撮像素子の撮像方法は、複数の画素を有する画素部と、ランプ信号生成部と、前記画素部が出力した前記アナログ画素信号と、前記ランプ信号生成部が生成した前記ランプ信号とを比較し、比較時間をカウントすることにより前記アナログ画素信号をデジタル変換するアナログ−デジタル変換部と、クロック信号を生成するタイミング制御部と、を有する固体撮像素子が、画素部の複数の画素から出力されたアナログ画素信号を複数の画素間で加算してデジタル画素信号として出力するデジタル加算モードにおける撮像処理を行う場合に、前記画素部が、アナログ画素信号を出力する第１の工程と、前記ランプ信号生成部が、所定の初期電圧を有し、一定の傾きを有するランプ信号を生成する第２の工程と、前記アナログ画素信号と前記ランプ信号とを比較し、比較時間をカウントすることにより前記アナログ画素信号をデジタル変換する第３の工程と、を有し、前記第２の工程は、前記ランプ信号の生成を開始する前に、前記タイミング制御部のクロック信号をカウントし、当該カウント値を初期化してリセットを行う第４の工程と、前記タイミング制御部のクロック信号をカウントし、カウント値に応じて、前記ランプ信号を生成するための複数の定電流源のうちどの定電流源を選択して電流を出力させるかを決定し、ランプ信号の生成を開始する前に、前記カウント値を初期化してリセットを行い、前記リセット後のランプ信号の初期電圧を、前記画素部の前記複数の画素から出力されたアナログ画素信号を複数の画素間で加算せずにデジタル画素信号に変換して出力する通常モードにおけるリセット後の初期電圧である所定の固定値とは異なる任意の値に設定する第５の工程と、を含む。
本発明の撮像装置は、複数の画素を有する固体撮像素子と、被写体からの光を前記固体撮像素子の前記画素上に結像させる光学系と、を有し、前記固体撮像素子は、複数の画素を有し、アナログ画素信号を出力する画素部と、所定の初期電圧を有し、一定の傾きを有するランプ信号を生成するランプ信号生成部と、前記画素部が出力した前記アナログ画素信号と、前記ランプ信号生成部が生成した前記ランプ信号とを比較し、比較時間を基に、前記画素部の前記複数の画素から出力されたアナログ画素信号を複数の画素間で加算し、デジタル画素信号として出力するデジタル加算モードにおいてデジタル変換するアナログ−デジタル変換部と、クロック信号を生成するタイミング制御部と、を有し、前記アナログ−デジタル変換部は、前記画素部が出力した前記アナログ画素信号と、前記ランプ信号生成部が生成した前記ランプ信号とを比較する比較器と、前記比較器による比較開始から比較終了までの時間をカウントするカウンタと、を有し、前記カウンタは、前記デジタル加算モードにおいて、複数の画素間の画素信号を加算し、前記ランプ信号生成部は、前記ランプ信号を生成するための電流を出力する複数の定電流源と、前記タイミング制御部のクロック信号をカウントし、カウント値に応じて、前記複数の定電流源のうちどの定電流源を選択して電流を出力させるかを決定する定電流源選択部と、前記定電流源の一方に接続された電源部と、前記定電流源の他方に接続され、ランプ信号を出力する出力端子と、一方が前記定電流源と前記出力端子との接続部に接続され、他方が接地された基準抵抗と、を有し、前記定電流源選択部は、ランプ信号の生成を開始する前に、前記カウント値を初期化してリセットを行い、前記ランプ信号生成部は、前記リセット後のランプ信号の初期電圧を、前記画素部の前記複数の画素から出力されたアナログ画素信号を複数の画素間で加算せずにデジタル画素信号に変換して出力する通常モードにおけるリセット後の初期電圧である所定の固定値とは異なる任意の値に設定する。
本発明によれば、ランプ波形成生成時のノイズ発生を抑えることができる。
以下、本発明の実施形態のＣＭＯＳイメージセンサ１００について説明する。
図１は、本発明の実施形態に係るＣＭＯＳイメージセンサ１００の構成例を示すブロック図である。
図１に示すＣＭＯＳイメージセンサ１００は、列並列ＡＤ変換器を搭載した（カラムＡＤ方式の）固体撮像素子である。
図１は、本発明の実施形態に係るＣＭＯＳイメージセンサ１００の構成例を示すブロック図である。
図１に示すＣＭＯＳイメージセンサ１００は、列並列ＡＤ変換器を搭載した（カラムＡＤ方式の）固体撮像素子である。
図１に示すＣＭＯＳイメージセンサ１００は、撮像部としての画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、タイミング制御回路１４０を有する。
さらに、ＣＭＯＳイメージセンサ１００は、画素信号読み出し回路としてのＡＤＣ群１５０、ＤＡＣ（デジタル−アナログ変換装置）１６０、信号処理回路１８０、およびラインメモリ１９０を有する。
これらの構成要素のうち、画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、ＡＤＣ群１５０、ＤＡＣ１６０はアナログ回路により構成される。
そして、タイミング制御回路１４０、信号処理回路１８０、およびラインメモリ１９０はデジタル回路により構成される。
なお、本実施形態のＡＤＣ群１５０は、本発明のアナログ−デジタル変換部に対応している。
また、本実施形態のＤＡＣ１６０は、本発明のランプ信号生成部に対応している。
さらに、ＣＭＯＳイメージセンサ１００は、画素信号読み出し回路としてのＡＤＣ群１５０、ＤＡＣ（デジタル−アナログ変換装置）１６０、信号処理回路１８０、およびラインメモリ１９０を有する。
これらの構成要素のうち、画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、ＡＤＣ群１５０、ＤＡＣ１６０はアナログ回路により構成される。
そして、タイミング制御回路１４０、信号処理回路１８０、およびラインメモリ１９０はデジタル回路により構成される。
なお、本実施形態のＡＤＣ群１５０は、本発明のアナログ−デジタル変換部に対応している。
また、本実施形態のＤＡＣ１６０は、本発明のランプ信号生成部に対応している。
画素部１１０は、フォトダイオードと画素内アンプとを含む画素が、例えば図１に示すようにマトリクス状（行列状）に配置されて構成される。
画素部１１０は、ラインシャッタを使用した光子蓄積・排出により、映像や画面イメージを画素行毎に光電変換し、各画素が生成するアナログ出力信号（以下画素信号）ＶＳＬを順次出力する。
そして、画素部１１０が出力する画素信号を順次読み出すために、内部クロックを生成するタイミング制御回路１４０、行アドレスや行走査を制御する垂直走査回路１２０、そして列アドレスや列走査を制御する水平転送走査回路１３０が配置されている。
タイミング制御回路１４０は、画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、ＡＤＣ群（カラムＡＤＣ回路）１５０、ＤＡＣ１６０、信号処理回路１８０、ラインメモリ１９０の信号処理に必要なタイミング信号を生成する。
画素部１１０は、ラインシャッタを使用した光子蓄積・排出により、映像や画面イメージを画素行毎に光電変換し、各画素が生成するアナログ出力信号（以下画素信号）ＶＳＬを順次出力する。
そして、画素部１１０が出力する画素信号を順次読み出すために、内部クロックを生成するタイミング制御回路１４０、行アドレスや行走査を制御する垂直走査回路１２０、そして列アドレスや列走査を制御する水平転送走査回路１３０が配置されている。
タイミング制御回路１４０は、画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、ＡＤＣ群（カラムＡＤＣ回路）１５０、ＤＡＣ１６０、信号処理回路１８０、ラインメモリ１９０の信号処理に必要なタイミング信号を生成する。
ＡＤＣ群１５０は、ＡＤＣブロック（各カラム部）でそれぞれ、画素部１１０が出力した画素信号を後述するＤＡＣ１６０からのランプ信号ＲＡＭＰを使用したＡＰＧＡ対応積分型ＡＤ（Analog-Digital）変換する機能を有する。ＡＤＣ群１５０は、さらにデジタルＣＤＳ（Correlated Double Sampling：相関２重サンプリング）機能を有し、数ビットのデジタル信号を出力する。
図２に、本実施形態のＣＭＯＳイメージセンサ１００におけるＡＤＣ群１５０の構成の具体例を示す。
図２は、ＡＤＣ群１５０の具体的な構成とその他の構成との関係を示した図である。
図２に示すように、ＡＤＣ群１５０は、比較器（コンパレータ）１５１、カウンタ１５２、ラッチ１５３を有する。
比較器１５１は、ＤＡＣ１６０により生成される、参照電圧を階段状に変化させたランプ波形のランプ信号ＲＡＭＰの電圧Ｖｓｌｏｐと、行線毎に画素から垂直信号線を経由し画素部１１０から得られる画素信号の電位ＶＳＬとを比較する。
カウンタ１５２は、比較器１５１の比較時間をカウントする。
ラッチ１５３は、カウンタ１５２のカウント結果を保持する。
図２は、ＡＤＣ群１５０の具体的な構成とその他の構成との関係を示した図である。
図２に示すように、ＡＤＣ群１５０は、比較器（コンパレータ）１５１、カウンタ１５２、ラッチ１５３を有する。
比較器１５１は、ＤＡＣ１６０により生成される、参照電圧を階段状に変化させたランプ波形のランプ信号ＲＡＭＰの電圧Ｖｓｌｏｐと、行線毎に画素から垂直信号線を経由し画素部１１０から得られる画素信号の電位ＶＳＬとを比較する。
カウンタ１５２は、比較器１５１の比較時間をカウントする。
ラッチ１５３は、カウンタ１５２のカウント結果を保持する。
比較器１５１は、垂直信号線に読み出されたアナログ画素信号（電位ＶＳＬ）は列毎（カラム毎）に配置された比較器１５１でランプ信号ＲＡＭＰの電圧Ｖｓｌｏｐ（ある傾きを持った線形に変化するスロープ波形であるランプ信号ＲＡＭＰ）との比較を行う。
カウンタ１５２は、タイミング制御回路１４０から与えられる制御信号による制御の下、同じくタイミング制御回路１４０から供給されるクロックに同期して比較器１５１における比較動作の開始から比較動作の終了までの比較期間を計測する。
カウンタ１５２は、タイミング制御回路１４０からの制御信号に応じて、ダウンカウントとアップカウントのいずれかを行うことができる。
カウンタ１５２は、タイミング制御回路１４０から与えられる制御信号による制御の下、同じくタイミング制御回路１４０から供給されるクロックに同期して比較器１５１における比較動作の開始から比較動作の終了までの比較期間を計測する。
カウンタ１５２は、タイミング制御回路１４０からの制御信号に応じて、ダウンカウントとアップカウントのいずれかを行うことができる。
比較器１５１の動作時には列毎に配置されたカウンタ１５２が同時に動作しており、ランプ波形のあるランプ信号ＲＡＭＰの電圧Ｖｓｌｏｐとカウンタ値が一対一の対応を取りながら変化することにより垂直信号線の電位（アナログ信号）ＶＳＬをデジタル信号に変換する。
そしてアナログ画素信号の電圧ＶＳＬとランプ信号ＲＡＭＰの電圧Ｖｓｌｏｐが交わったとき、比較器１５１の出力が反転し、カウンタ１５２の入力クロックを停止し、または、入力を停止していたクロックをカウンタ１５２に入力して、ＡＤ変換を完了させる。
そしてアナログ画素信号の電圧ＶＳＬとランプ信号ＲＡＭＰの電圧Ｖｓｌｏｐが交わったとき、比較器１５１の出力が反転し、カウンタ１５２の入力クロックを停止し、または、入力を停止していたクロックをカウンタ１５２に入力して、ＡＤ変換を完了させる。
以上の処理におけるＣＭＯＳイメージセンサ１００の動作期間をＡＤ変換期間と称する。
ＡＤ変換期間終了後、ＣＭＯＳイメージセンサ１００では、水平転送走査回路１３０により、ラッチ１５３に保持されたデータが、水平転送線ＬＴＲＦに転送され、信号処理回路１８０に入力され、所定の信号処理により２次元画像が生成される。
ＡＤ変換期間終了後、ＣＭＯＳイメージセンサ１００では、水平転送走査回路１３０により、ラッチ１５３に保持されたデータが、水平転送線ＬＴＲＦに転送され、信号処理回路１８０に入力され、所定の信号処理により２次元画像が生成される。
水平転送走査回路１３０では、転送速度の確保のために数チャンネル同時並列転送が行われる。
タイミング制御回路１４０においては、画素部１１０、ＡＤＣ群１５０等の各ブロックでの信号処理に必要なタイミングを作成している。
信号処理回路１８０では、ラインメモリ１９０内に格納された信号より縦線欠陥や点欠陥の補正、信号のクランプを行ったり、パラレル−シリアル変換、圧縮、符号化、加算、平均、間欠動作などのデジタル信号処理を行ったりする。
ラインメモリ１９０には、画素行毎に送信されるデジタル信号が格納される。
タイミング制御回路１４０においては、画素部１１０、ＡＤＣ群１５０等の各ブロックでの信号処理に必要なタイミングを作成している。
信号処理回路１８０では、ラインメモリ１９０内に格納された信号より縦線欠陥や点欠陥の補正、信号のクランプを行ったり、パラレル−シリアル変換、圧縮、符号化、加算、平均、間欠動作などのデジタル信号処理を行ったりする。
ラインメモリ１９０には、画素行毎に送信されるデジタル信号が格納される。
次に、ＤＡＣ１６０について詳細に説明する。
図３は、ＣＭＯＳイメージセンサ１００の比較器１５１に供給されるランプ信号を生成するＤＡＣ１６０の具体例を示すブロック図である。
図３（ａ）は、ＤＡＣ１６０の構成の一例を示す図である。
図３（ａ）に示すように、ＤＡＣ１６０は、定電流源アレイ２０１、定電流源選択部２０２、基準抵抗２０３、および出力端子２０４を有する。
なお、本実施形態の定電流源選択部２０２は、本発明の定電流源に対応している。
図３は、ＣＭＯＳイメージセンサ１００の比較器１５１に供給されるランプ信号を生成するＤＡＣ１６０の具体例を示すブロック図である。
図３（ａ）は、ＤＡＣ１６０の構成の一例を示す図である。
図３（ａ）に示すように、ＤＡＣ１６０は、定電流源アレイ２０１、定電流源選択部２０２、基準抵抗２０３、および出力端子２０４を有する。
なお、本実施形態の定電流源選択部２０２は、本発明の定電流源に対応している。
定電流源アレイ２０１は、図示しないゲイン変更定電流源、ｎ個のランプ波形生成定電流源（ｎは正の整数）から構成される。
ゲイン変更定電流源と、ｎ個のランプ波形生成定電流源とは、カレントミラー（ＣＭ）を構成している。
ゲイン変更定電流源には、ＣＭＯＳセンサにより撮像される画像のゲインを変更するときに、タイミング制御回路１４０から制御信号が供給され、ゲイン変更定電流源の電流値が、その制御信号に応じて変更されることにより、ランプ信号の傾斜が変更される。
ゲイン変更定電流源と、ｎ個のランプ波形生成定電流源とは、カレントミラー（ＣＭ）を構成している。
ゲイン変更定電流源には、ＣＭＯＳセンサにより撮像される画像のゲインを変更するときに、タイミング制御回路１４０から制御信号が供給され、ゲイン変更定電流源の電流値が、その制御信号に応じて変更されることにより、ランプ信号の傾斜が変更される。
ｎ個のランプ波形生成定電流源は、定電流源選択部２０２により選択され、ランプ信号の傾斜を生成するための電流を出力する。
定電流源選択部２０２は、タイミング制御回路１４０からのクロックをカウントし、カウント値を基に、ランプ波形生成定電流源のうちの、電流を流すべき電流源を順次選択する。
出力端子２０４は、定電流源アレイ２０１を介して、基準電圧Ｖｒｅｆに接続されており、基準電圧Ｖｒｅｆから、定電流源アレイ２０１から出力される電流の変化に応じた電圧のランプ信号が生成され、出力端子２０４から出力される。
定電流源選択部２０２は、タイミング制御回路１４０からのクロックをカウントし、カウント値を基に、ランプ波形生成定電流源のうちの、電流を流すべき電流源を順次選択する。
出力端子２０４は、定電流源アレイ２０１を介して、基準電圧Ｖｒｅｆに接続されており、基準電圧Ｖｒｅｆから、定電流源アレイ２０１から出力される電流の変化に応じた電圧のランプ信号が生成され、出力端子２０４から出力される。
なお、このような構成のＤＡＣ１６０において、定電流源選択部２０２がクロック信号のカウント値を基に定電流源アレイ２０１のどの定電流源に電流を流すかを選択し、定電流源を流れる電流が基準抵抗に流れると、基準抵抗に生じる電圧がランプ信号となる。
なお、図３（ａ）に示したＤＡＣ１６０の構成は、ランプ信号を生成するＤＡＣの構成の一例であり、一般にＣＭＯＳイメージセンサに使用されるＤＡＣとしては、図３（ａ）に示した構成の他に、例えば図３（ｂ）に示すような構成が使用されることもある。
図３（ｂ）に示すＤＡＣは、基準抵抗が基準電圧Ｖｒｅｆに接続されており、以下基準電源タイプのＤＡＣと称する。反対に、上述した図３（ａ）に示すＤＡＣ１６０は、基準抵抗が接地しており、以下グランド基準タイプのＤＡＣと称する。
一般に、ＣＭＯＳセンサに使用される、ランプ信号を供給するＤＡＣとしては、ノイズに対する耐性の点から上述した図３（ａ）に示したグランド基準タイプのランプ信号生成回路が有利である。このため、以下ではグランド基準タイプのＤＡＣをＤＡＣ１６０として使用した例について説明する。
図３（ｂ）に示すＤＡＣは、基準抵抗が基準電圧Ｖｒｅｆに接続されており、以下基準電源タイプのＤＡＣと称する。反対に、上述した図３（ａ）に示すＤＡＣ１６０は、基準抵抗が接地しており、以下グランド基準タイプのＤＡＣと称する。
一般に、ＣＭＯＳセンサに使用される、ランプ信号を供給するＤＡＣとしては、ノイズに対する耐性の点から上述した図３（ａ）に示したグランド基準タイプのランプ信号生成回路が有利である。このため、以下ではグランド基準タイプのＤＡＣをＤＡＣ１６０として使用した例について説明する。
ところで、カラムＡＤ方式を採用した本実施形態のＣＭＯＳイメージセンサ１００は、撮影の目的に応じて撮影のモードを切り替えることができるように構成されている。モードには、例えば通常の撮影モードと、画素情報を間引いて高速に撮影を行うデジタル加算モードがある。
デジタル加算モードとは、撮影時に複数画素分の画素部１１０の出力するアナログ画素信号をＡ／Ｄ変換してデジタル画素信号を加算するデジタル加算処理を行うモードである。
デジタル加算処理は、各画素において隣接する同色フィルタの複数の画素信号同士をデジタル信号で加算する処理である。
デジタル加算処理により、本実施形態のＣＭＯＳイメージセンサ１００では、画素あたりの撮影感度を実質的に加算数分だけ上げることができ、短い露出時間又は速いシャッタ速度でも露出が良好な撮影ができるようになる。
デジタル加算モードとは、撮影時に複数画素分の画素部１１０の出力するアナログ画素信号をＡ／Ｄ変換してデジタル画素信号を加算するデジタル加算処理を行うモードである。
デジタル加算処理は、各画素において隣接する同色フィルタの複数の画素信号同士をデジタル信号で加算する処理である。
デジタル加算処理により、本実施形態のＣＭＯＳイメージセンサ１００では、画素あたりの撮影感度を実質的に加算数分だけ上げることができ、短い露出時間又は速いシャッタ速度でも露出が良好な撮影ができるようになる。
以下、本実施形態のＣＭＯＳイメージセンサ１００の動作例について説明する。
まず、通常モードにおける撮影時の動作例について説明する。
図４は、ＣＭＯＳイメージセンサ１００の通常モード時の動作例を説明するためのタイミングチャートである。
図４（ａ）は、画素部１１０の各画素が出力する画素信号を示す。
図４（ｂ）は、ＤＡＣ１６０が出力するランプ信号を示す。
図４（ｃ）は、比較器１５１が出力する比較結果信号を示す。
図４（ｄ）は、タイミング制御回路１４０からカウンタ１５２に供給される、カウンタ１５２のカウントアップとカウントダウンを切り替える信号を示す。
図４（ｅ）は、タイミング制御回路１４０からカウンタ１５２に供給されるクロック信号を示す。
図４（ｆ）は、カウンタ１５２が出力するカウンタ出力信号を示す。
まず、通常モードにおける撮影時の動作例について説明する。
図４は、ＣＭＯＳイメージセンサ１００の通常モード時の動作例を説明するためのタイミングチャートである。
図４（ａ）は、画素部１１０の各画素が出力する画素信号を示す。
図４（ｂ）は、ＤＡＣ１６０が出力するランプ信号を示す。
図４（ｃ）は、比較器１５１が出力する比較結果信号を示す。
図４（ｄ）は、タイミング制御回路１４０からカウンタ１５２に供給される、カウンタ１５２のカウントアップとカウントダウンを切り替える信号を示す。
図４（ｅ）は、タイミング制御回路１４０からカウンタ１５２に供給されるクロック信号を示す。
図４（ｆ）は、カウンタ１５２が出力するカウンタ出力信号を示す。
画素部１１０の各画素は、図４（ａ）に示すように、垂直走査回路１２０から供給される制御信号に応じて、リセット動作及び入射した光を光電変換して出力する動作を行う。
各画素は、リセット信号Ａ／Ｄ変換期間（プリチャージ相：Ｐ相）では、所定の基準電位に応じた画素信号（リセット成分）を出力する。
また、各画素は、Ｄ相（データ相：Ｄ相）では、各画素が有するフォトディテクタの受光に対応する電荷に応じた画素信号（データ成分）を出力する。
各画素は、リセット信号Ａ／Ｄ変換期間（プリチャージ相：Ｐ相）では、所定の基準電位に応じた画素信号（リセット成分）を出力する。
また、各画素は、Ｄ相（データ相：Ｄ相）では、各画素が有するフォトディテクタの受光に対応する電荷に応じた画素信号（データ成分）を出力する。
ＤＡＣ１６０は、図４（ｂ）に示すように、所定の初期電圧から、一定の傾きで電圧が降下するランプ信号を出力する。ランプ信号では、Ｐ相の期間よりも、Ｄ相の期間が長くなっている。
なお、ＤＡＣ１６０は、ランプ信号の出力開始時にはリセットされ、所定の初期値（例えば０）の電圧のランプ信号が出力開始される。
なお、ＤＡＣ１６０は、ランプ信号の出力開始時にはリセットされ、所定の初期値（例えば０）の電圧のランプ信号が出力開始される。
比較器１５１は、図４（ｃ）に示すように、画素信号の電圧ＶＳＬとランプ信号の電圧Ｖｓｌｏｐを比較する。
そして、画素信号がランプ信号以上であるときには、ハイレベルの比較結果信号を画素信号がランプ信号未満であるときには、ローレベルの比較結果信号を出力する。
即ち、比較器１５１は、ランプ信号の電圧が一定の傾きで降下する場合に、ランプ信号と画素信号とが一致したとき、ハイレベルからローレベルに遷移する比較結果信号を出力する。
そして、画素信号がランプ信号以上であるときには、ハイレベルの比較結果信号を画素信号がランプ信号未満であるときには、ローレベルの比較結果信号を出力する。
即ち、比較器１５１は、ランプ信号の電圧が一定の傾きで降下する場合に、ランプ信号と画素信号とが一致したとき、ハイレベルからローレベルに遷移する比較結果信号を出力する。
ＡＤＣ群１５０には、図４（ｄ）に示すように、カウンタ１５２のカウントアップとカウントダウンを切り替える信号が、タイミング制御回路１４０から供給される。
カウンタ１５２のカウントアップとカウントダウンを切り替える信号は、Ｐ相でランプ信号の電圧が一定の傾きで降下しているときにはローレベル、Ｄ相でランプ信号の電圧が一定の傾きで降下しているときにはハイレベルとなる。
カウンタ１５２のカウントアップとカウントダウンを切り替える信号は、Ｐ相でランプ信号の電圧が一定の傾きで降下しているときにはローレベル、Ｄ相でランプ信号の電圧が一定の傾きで降下しているときにはハイレベルとなる。
タイミング制御回路１４０は、図４（ｄ）に示すカウンタのカウントアップとダウンとを切り替える制御信号と同時に、図４（ｅ）に示す所定の周波数のクロック信号、例えば、５００ＭＨｚの高速なカウンタクロック信号を、カウンタ１５２に対して供給する。
カウンタ１５２は、図４（ｆ）に示すように、カウンタクロック信号をカウントして、デジタル画素信号を出力する。
すなわちカウンタ１５２は、カウントアップとカウントダウンを切り着える信号がローレベルである場合、カウントダウンモードとなり、Ｐ相におけるランプ信号の電圧の降下が開始した時刻でダウンカウントを開始する。
そして、比較結果信号がハイレベルからローレベルに遷移した時刻までカウントしたカウント値（リセット成分カウント）を保持する。その後、カウントアップとカウントダウンを切り替える信号が、ローレベルからハイレベルに遷移し、カウンタ１５２はカウントアップモードとなる。
そして、Ｄ相におけるランプ信号の電圧の降下が開始した時刻でアップカウントを開始し、比較結果信号がハイレベルからローレベルに遷移した時刻までカウントしたカウント値（データ成分カウント）をとる。
最終的に、データ成分カウントとリセット成分カウントとの差分をとることによりアナログ画素信号のデジタル化を行い、デジタル画素信号として出力する。
すなわちカウンタ１５２は、カウントアップとカウントダウンを切り着える信号がローレベルである場合、カウントダウンモードとなり、Ｐ相におけるランプ信号の電圧の降下が開始した時刻でダウンカウントを開始する。
そして、比較結果信号がハイレベルからローレベルに遷移した時刻までカウントしたカウント値（リセット成分カウント）を保持する。その後、カウントアップとカウントダウンを切り替える信号が、ローレベルからハイレベルに遷移し、カウンタ１５２はカウントアップモードとなる。
そして、Ｄ相におけるランプ信号の電圧の降下が開始した時刻でアップカウントを開始し、比較結果信号がハイレベルからローレベルに遷移した時刻までカウントしたカウント値（データ成分カウント）をとる。
最終的に、データ成分カウントとリセット成分カウントとの差分をとることによりアナログ画素信号のデジタル化を行い、デジタル画素信号として出力する。
次に、デジタル加算モードにおけるＣＭＯＳイメージセンサ１００の動作例について説明する。
上述したように、デジタル加算モードでは、撮影時に複数画素分の画素部１１０の出力するアナログ画素信号をＡ／Ｄ変換してデジタル画素信号を加算するデジタル加算処理が行われる。
デジタル加算処理は、各画素において隣接する同色フィルタの複数の画素信号同士をデジタル信号で加算する処理である。
ここでは、デジタル加算モードにおけるＣＭＯＳイメージセンサ１００の動作例として、例えば画素部１１０がｍ列×ｎ行の画素により構成され、特定のｉ行を構成する複数の画素信号を読み取る場合について説明する（ｍ，ｎは正の整数、ｉはｎ以下の整数）。
上述したように、デジタル加算モードでは、撮影時に複数画素分の画素部１１０の出力するアナログ画素信号をＡ／Ｄ変換してデジタル画素信号を加算するデジタル加算処理が行われる。
デジタル加算処理は、各画素において隣接する同色フィルタの複数の画素信号同士をデジタル信号で加算する処理である。
ここでは、デジタル加算モードにおけるＣＭＯＳイメージセンサ１００の動作例として、例えば画素部１１０がｍ列×ｎ行の画素により構成され、特定のｉ行を構成する複数の画素信号を読み取る場合について説明する（ｍ，ｎは正の整数、ｉはｎ以下の整数）。
図５は、デジタル加算モードにおけるＣＭＯＳイメージセンサ１００の撮影時の動作例を示すタイミングチャートである。
図５に示すように、デジタル加算モードでは、ｉ行の画素からの画素信号の読み出し（１回目の読み出し）と、ｉ＋１行の画素からの画素信号の読み出し（２回目の読み出し）がワンセットで行われる。そして、２回目の読み出し後に１回目と２回目の読み出しにより得られたカウント値を基に算出したデジタル画素信号を加算し、２回分の読み出しによる画素信号を出力する。
これにより、カウンタ１５２はｉ行の画素とｉ＋１行の画素の２行分の画素信号を一度に読み出すことができる。
同様の動作を繰り返すことにより、垂直方向（マトリクス状の画素部１１０における列方向）において画素情報を１／２に間引いた画像を得ることができる。その結果、フレームレートを全ての画素情報を読み出す通常モード時に比べて２倍に高速化できる。
図５に示すように、デジタル加算モードでは、ｉ行の画素からの画素信号の読み出し（１回目の読み出し）と、ｉ＋１行の画素からの画素信号の読み出し（２回目の読み出し）がワンセットで行われる。そして、２回目の読み出し後に１回目と２回目の読み出しにより得られたカウント値を基に算出したデジタル画素信号を加算し、２回分の読み出しによる画素信号を出力する。
これにより、カウンタ１５２はｉ行の画素とｉ＋１行の画素の２行分の画素信号を一度に読み出すことができる。
同様の動作を繰り返すことにより、垂直方向（マトリクス状の画素部１１０における列方向）において画素情報を１／２に間引いた画像を得ることができる。その結果、フレームレートを全ての画素情報を読み出す通常モード時に比べて２倍に高速化できる。
なお、デジタル加算モードにおいては、ＡＤ変換期間が限られているので、図４に関連付けて説明した通常モードに比べて、ランプ波形の変動幅が小さくなっている。
図６に、通常モードとデジタル加算モードにおけるランプ波形を示す。
図６は、通常モードとデジタル加算モードにおけるランプ波形を示した図である。
図６（ａ）に示す通常モードとデジタル加算モードにおけるランプ波形は、リセット後に所定の固定値（例えば０）を初期値とした場合のものである。
図６（ａ）に示すように、デジタル加算モードにおいては、ＡＤ変換期間が限られているので、図４に関連付けて説明した通常モードに比べて、ランプ波形の変動幅が小さい。なお、図６に示したデジタル加算モードのランプ波形は、１回目の読み出し時のものであるが、デジタル加算モードでは複数回の読み出しが繰り返されるため、２回目の読み出し時のランプ波形も、図６と同様に通常モードのランプ波形と比較して変動幅が小さくなる。
図６に、通常モードとデジタル加算モードにおけるランプ波形を示す。
図６は、通常モードとデジタル加算モードにおけるランプ波形を示した図である。
図６（ａ）に示す通常モードとデジタル加算モードにおけるランプ波形は、リセット後に所定の固定値（例えば０）を初期値とした場合のものである。
図６（ａ）に示すように、デジタル加算モードにおいては、ＡＤ変換期間が限られているので、図４に関連付けて説明した通常モードに比べて、ランプ波形の変動幅が小さい。なお、図６に示したデジタル加算モードのランプ波形は、１回目の読み出し時のものであるが、デジタル加算モードでは複数回の読み出しが繰り返されるため、２回目の読み出し時のランプ波形も、図６と同様に通常モードのランプ波形と比較して変動幅が小さくなる。
図６に示すように、通常モードにおいては、Ｄ相スロープの後ランプ信号の電圧は最低値Ｖｌとなる。ところが、デジタル加算モードにおいては、ＡＤ変換期間（Ｄ相スロープの時間）が通常モードと比較して短いため、ランプ信号が例えばＶｌよりも高い電圧Ｖｄｉｇにおいて途中で止まることになる。
デジタル加算モードにおいては、１回目の読み出しにおけるＤ相スロープの終了後、２回目の読み出しが始まるまでランプ信号の電圧はＶｄｉｇにおいて固定されたままとなる。ランプ信号が出力されている間は、ランプ信号を出力するＤＡＣ１６０内を電流が流れていることになる。したがって、１回目の読み出しにおけるＤ相スロープの終了後、２回目の読み出しが始まるまで基準抵抗２０３を電流が流れ続けるために、消費電力や熱雑音が増大してしまう。
デジタル加算モードにおいては、１回目の読み出しにおけるＤ相スロープの終了後、２回目の読み出しが始まるまでランプ信号の電圧はＶｄｉｇにおいて固定されたままとなる。ランプ信号が出力されている間は、ランプ信号を出力するＤＡＣ１６０内を電流が流れていることになる。したがって、１回目の読み出しにおけるＤ相スロープの終了後、２回目の読み出しが始まるまで基準抵抗２０３を電流が流れ続けるために、消費電力や熱雑音が増大してしまう。
そこで、本実施形態のＣＭＯＳイメージセンサ１００では、図６（ｂ）に示すように、デジタル加算モードにおいては、ＤＡＣ１６０において、リセット後のランプ信号の出力開始電圧を任意の値（例えばＶｔｈ）に設定可能としている。
なお、ランプ信号のリセットは、定電流源選択部２０２にタイミング制御回路１４０からリセット信号が入力され、クロックのカウント値が初期化されることにより行われる。
すなわち、リセット後に定電流源アレイ２０１の電流量を任意の値に設定可能にすることにより、基準抵抗２０３に生じる電圧値を任意の値Ｖｔｈとなるようにしている。
図６（ｂ）に示すように、本実施形態のＣＭＯＳイメージセンサ１００では、デジタル加算モードにおいて、ＤＡＣ１６０リセット後のランプ信号の電圧初期値を所定の固定値０よりもあらかじめ低い値Ｖｔｈに設定しておく。これにより、Ｄ相スロープ後のランプ信号の電圧を図６（ａ）に示す所定の固定値０とした場合と比較して低く抑えることができるようになる。そして、ＤＡＣ１６０を流れる電流量が削減され、ＤＡＣ１６０における消費電力や熱雑音を防止することができる。
なお、上述した説明では所定の固定値を０としたが、本発明はこれには限定されない。所定の固定値は、例えば通常モードにおいてＤＡＣ１６０のリセット後のランプ信号の初期値であり、任意の値Ｖｔｈはこれとは異なる値であればよい。
なお、ランプ信号のリセットは、定電流源選択部２０２にタイミング制御回路１４０からリセット信号が入力され、クロックのカウント値が初期化されることにより行われる。
すなわち、リセット後に定電流源アレイ２０１の電流量を任意の値に設定可能にすることにより、基準抵抗２０３に生じる電圧値を任意の値Ｖｔｈとなるようにしている。
図６（ｂ）に示すように、本実施形態のＣＭＯＳイメージセンサ１００では、デジタル加算モードにおいて、ＤＡＣ１６０リセット後のランプ信号の電圧初期値を所定の固定値０よりもあらかじめ低い値Ｖｔｈに設定しておく。これにより、Ｄ相スロープ後のランプ信号の電圧を図６（ａ）に示す所定の固定値０とした場合と比較して低く抑えることができるようになる。そして、ＤＡＣ１６０を流れる電流量が削減され、ＤＡＣ１６０における消費電力や熱雑音を防止することができる。
なお、上述した説明では所定の固定値を０としたが、本発明はこれには限定されない。所定の固定値は、例えば通常モードにおいてＤＡＣ１６０のリセット後のランプ信号の初期値であり、任意の値Ｖｔｈはこれとは異なる値であればよい。
以上のように、本実施形態のＣＭＯＳイメージセンサ１００は、撮影時に複数画素分の画素部１１０の出力するアナログ画素信号をＡ／Ｄ変換してデジタル画素信号を加算するデジタル加算処理を行うデジタル加算モードと、通常モードの２つの動作形態を有する。
そして、デジタル加算モードにおいて撮影をする場合には、ＤＡＣ１６０がランプ信号を出力開始する際のＤＡＣ１６０のリセット後の出力開始電圧を任意の値Ｖｔｈに設定可能とした。
本実施形態のＣＭＯＳイメージセンサ１００では、上述した構成により、図６（ｂ）に示すように、Ｄ相スロープ後のランプ信号の電圧を図６（ａ）に示す所定の固定値０とした場合と比較して低く抑えることができるようになる。
このため、ＤＡＣ１６０を流れる電流量が削減され、ＤＡＣ１６０における消費電力や熱雑音を防止することができる。特に、デジタル加算モードにおける撮影時の消費電力が、通常モードの撮影時と比較して大幅に削減される。
そして、デジタル加算モードにおいて撮影をする場合には、ＤＡＣ１６０がランプ信号を出力開始する際のＤＡＣ１６０のリセット後の出力開始電圧を任意の値Ｖｔｈに設定可能とした。
本実施形態のＣＭＯＳイメージセンサ１００では、上述した構成により、図６（ｂ）に示すように、Ｄ相スロープ後のランプ信号の電圧を図６（ａ）に示す所定の固定値０とした場合と比較して低く抑えることができるようになる。
このため、ＤＡＣ１６０を流れる電流量が削減され、ＤＡＣ１６０における消費電力や熱雑音を防止することができる。特に、デジタル加算モードにおける撮影時の消費電力が、通常モードの撮影時と比較して大幅に削減される。
なお、上述した実施形態のＣＭＯＳイメージセンサ１００は、固体撮像素子として例えばデジタルカメラ等の撮像装置に適用することが可能である。
以下、その適用例について説明する。
以下、その適用例について説明する。
図７は、撮像装置３００の構成の一例を示すブロック図である。
図７に示すように、撮像装置３００は、レンズを含む光学系６１（本発明の光学系に対応）、撮像デバイス６２、カメラ信号処理回路６３およびシステムコントローラ６４等によって構成されている。
図７に示すように、撮像装置３００は、レンズを含む光学系６１（本発明の光学系に対応）、撮像デバイス６２、カメラ信号処理回路６３およびシステムコントローラ６４等によって構成されている。
光学系６１は、レンズなどにより被写体からの像光を撮像デバイス６２の撮像面に結像する。撮像デバイス６２は、光学系６１によって撮像面に結像された像光を画素単位で電気信号に変換して得られる画像信号を出力する。この撮像デバイス６２として、先述した実施形態に係る列並列ＡＤＣ搭載のＣＭＯＳイメージセンサ１００が用いられる。
カメラ信号処理回路６３は、撮像デバイス６２から出力される画像信号に対して種々の信号処理を行う。システムコントローラ６４は、撮像デバイス６２やカメラ信号処理回路６３に対する制御を行う。
特に、撮像デバイス６２の列並列ＡＤＣは、画素全ての情報を読み出すプログレッシブ走査方式での通常フレームレートモードを有する。また、撮像デバイス６２の列並列ＡＤＣは、通常フレームレートモード時に比べて、画素の露光時間を１／Ｎに設定してフレームレートをＮ倍に上げる高速フレームレートモードを有する。この場合、撮像デバイス６２の列並列ＡＤＣにおいて、各動作モードに対応したＡＤ変換動作が可能であれば、外部からの指令に応じて動作モードの切り替え制御などを行う。
特に、撮像デバイス６２の列並列ＡＤＣは、画素全ての情報を読み出すプログレッシブ走査方式での通常フレームレートモードを有する。また、撮像デバイス６２の列並列ＡＤＣは、通常フレームレートモード時に比べて、画素の露光時間を１／Ｎに設定してフレームレートをＮ倍に上げる高速フレームレートモードを有する。この場合、撮像デバイス６２の列並列ＡＤＣにおいて、各動作モードに対応したＡＤ変換動作が可能であれば、外部からの指令に応じて動作モードの切り替え制御などを行う。
本発明は上述した実施形態には限定されない。
すなわち、本発明の実施に際しては、本発明の技術的範囲またはその均等の範囲内において、上述した実施形態の構成要素に関し様々な変更並びに代替を行ってもよい。
すなわち、本発明の実施に際しては、本発明の技術的範囲またはその均等の範囲内において、上述した実施形態の構成要素に関し様々な変更並びに代替を行ってもよい。
１００…ＣＭＯＳイメージセンサ、１１０…画素部、１２０…垂直走査回路、１３０…水平転送走査回路、１４０…タイミング制御回路、１５０…ＡＤＣ群、１５１…比較器、１５２…カウンタ、１５３…ラッチ、１６０…ＤＡＣ、２０１…定電流源アレイ、２０２…定電流源選択部、２０３…基準抵抗、２０４…出力端子、１８０…信号処理回路、１９０…ラインメモリ、３００…撮像装置、６１…光学系、６２…撮像デバイス、６３…カメラ信号処理回路、６４…システムコントローラ
Claims (4)
- 複数の画素を有し、アナログ画素信号を出力する画素部と、
所定の初期電圧を有し、一定の傾きを有するランプ信号を生成するランプ信号生成部と、
前記画素部が出力した前記アナログ画素信号と、前記ランプ信号生成部が生成した前記ランプ信号とを比較し、比較時間を基に、前記画素部の前記複数の画素から出力されたアナログ画素信号を複数の画素間で加算し、デジタル画素信号として出力するデジタル加算モードにおいてデジタル変換するアナログ−デジタル変換部と、
クロック信号を生成するタイミング制御部と、
を有し、
前記アナログ−デジタル変換部は、
前記画素部が出力した前記アナログ画素信号と、前記ランプ信号生成部が生成した前記ランプ信号とを比較する比較器と、
前記比較器による比較開始から比較終了までの時間をカウントするカウンタと、
を有し、
前記カウンタは、前記デジタル加算モードにおいて、複数の画素間の画素信号を加算し、
前記ランプ信号生成部は、
前記ランプ信号を生成するための電流を出力する複数の定電流源と、
前記タイミング制御部のクロック信号をカウントし、カウント値に応じて、前記複数の定電流源のうちどの定電流源を選択して電流を出力させるかを決定する定電流源選択部と、
前記定電流源の一方に接続された電源部と、前記定電流源の他方に接続され、ランプ信号を出力する出力端子と、
一方が前記定電流源と前記出力端子との接続部に接続され、他方が接地された基準抵抗と、
を有し、
前記定電流源選択部は、ランプ信号の生成を開始する前に、前記カウント値を初期化してリセットを行い、
前記ランプ信号生成部は、
前記リセット後のランプ信号の初期電圧を、前記画素部の前記複数の画素から出力されたアナログ画素信号を複数の画素間で加算せずにデジタル画素信号に変換して出力する通常モードにおけるリセット後の初期電圧である所定の固定値とは異なる任意の値に設定する
固体撮像素子。 - 前記画素部は、マトリクス状に配置された複数の画素を有し、
前記アナログ−デジタル変換部は、前記マトリクスを構成する複数の画素の行ごとに複数の画素の前記アナログ画素信号をデジタル変換する
請求項１に記載の固体撮像素子。 - 複数の画素を有する画素部と、ランプ信号生成部と、前記画素部が出力したアナログ画素信号と、前記ランプ信号生成部が生成したランプ信号とを比較し、比較時間をカウントすることにより前記アナログ画素信号をデジタル変換するアナログ−デジタル変換部と、クロック信号を生成するタイミング制御部と、を有する固体撮像素子が、
画素部の複数の画素から出力されたアナログ画素信号を複数の画素間で加算してデジタル画素信号として出力するデジタル加算モードにおける撮像処理を行う場合に、
前記画素部が、アナログ画素信号を出力する第１の工程と、
前記ランプ信号生成部が、所定の初期電圧を有し、一定の傾きを有するランプ信号を生成する第２の工程と、
前記アナログ画素信号と前記ランプ信号とを比較し、比較時間をカウントすることにより前記アナログ画素信号をデジタル変換する第３の工程と、
を有し、
前記第２の工程は、
前記ランプ信号の生成を開始する前に、前記タイミング制御部のクロック信号をカウントし、当該カウント値を初期化してリセットを行う第４の工程と、
前記タイミング制御部のクロック信号をカウントし、カウント値に応じて、前記ランプ信号を生成するための複数の定電流源のうちどの定電流源を選択して電流を出力させるかを決定し、ランプ信号の生成を開始する前に、前記カウント値を初期化してリセットを行い、前記リセット後のランプ信号の初期電圧を、前記画素部の前記複数の画素から出力されたアナログ画素信号を複数の画素間で加算せずにデジタル画素信号に変換して出力する通常モードにおけるリセット後の初期電圧である所定の固定値とは異なる任意の値に設定する第５の工程と、
を含む固体撮像素子の撮像方法。 - 複数の画素を有する固体撮像素子と、
被写体からの光を前記固体撮像素子の前記画素上に結像させる光学系と、
を有し、
前記固体撮像素子は、
複数の画素を有し、アナログ画素信号を出力する画素部と、
所定の初期電圧を有し、一定の傾きを有するランプ信号を生成するランプ信号生成部と、
前記画素部が出力した前記アナログ画素信号と、前記ランプ信号生成部が生成した前記ランプ信号とを比較し、比較時間を基に、前記画素部の前記複数の画素から出力されたアナログ画素信号を複数の画素間で加算し、デジタル画素信号として出力するデジタル加算モードにおいてデジタル変換するアナログ−デジタル変換部と、
クロック信号を生成するタイミング制御部と、
を有し、
前記アナログ−デジタル変換部は、
前記画素部が出力した前記アナログ画素信号と、前記ランプ信号生成部が生成した前記ランプ信号とを比較する比較器と、
前記比較器による比較開始から比較終了までの時間をカウントするカウンタと、
を有し、
前記カウンタは、前記デジタル加算モードにおいて、複数の画素間の画素信号を加算し、
前記ランプ信号生成部は、
前記ランプ信号を生成するための電流を出力する複数の定電流源と、
前記タイミング制御部のクロック信号をカウントし、カウント値に応じて、前記複数の定電流源のうちどの定電流源を選択して電流を出力させるかを決定する定電流源選択部と、
前記定電流源の一方に接続された電源部と、前記定電流源の他方に接続され、ランプ信号を出力する出力端子と、
一方が前記定電流源と前記出力端子との接続部に接続され、他方が接地された基準抵抗と、
を有し、
前記定電流源選択部は、ランプ信号の生成を開始する前に、前記カウント値を初期化してリセットを行い、
前記ランプ信号生成部は、
前記リセット後のランプ信号の初期電圧を、前記画素部の前記複数の画素から出力されたアナログ画素信号を複数の画素間で加算せずにデジタル画素信号に変換して出力する通常モードにおけるリセット後の初期電圧である所定の固定値とは異なる任意の値に設定する
撮像装置。
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