JP2019134230A - Ｄａｃ回路、固体撮像素子、および、電子機器 - Google Patents

Abstract

【課題】小規模な回路構成で実現する。【解決手段】ＤＡＣ回路は、電圧が一定の時間勾配で変化するランプ信号を生成するランプDACと、ランプ信号と比較される比較対象電圧をリセットするリセット期間に、所定の電圧を出力するインジェクションDACと、ランプDACの出力とインジェクションDACの出力を加算して、比較参照電圧として比較回路に出力する加算回路とを備える。本技術は、例えば、固体撮像素子のＤＡＣ回路等に適用できる。【選択図】図７

Description

本技術は、ＤＡＣ回路、固体撮像素子、および、電子機器に関し、特に、小規模な回路構成で実現することができるようにしたＤＡＣ回路、固体撮像素子、および、電子機器に関する。

アレイ状に並べられた光電変換素子と、何個かの光電変換素子から選択した一つの出力をデジタイズするAD変換回路とを備えるイメージセンサがある。一つのAD変換回路に割り当てられる光電変換素子の個数が少ないほどイメージセンサの撮像フレームレートは増大し、画像取得タイミングの面内スキューが少なく、同時性の高い画像が得られるようになる。このため、光電変換素子アレイのカラムの数だけ、あるいはその数倍のAD変換回路を設けるのが一般的である。これらの場合、光電変換素子の個数は、数百ないし数千個となる。一つのAD変換回路に割り当てられる光電変換素子の個数を少なくして、高解像度のイメージセンサを構成しようとすると、集積するAD変換回路の数が膨大になり、AD変換回路１個あたりの面積や消費電力に、厳しい制約が発生する。

そこで、例えば、特許文献１および２には、小面積および省電力を実現したAD変換回路が開示されている。このAD変換回路によれば、１個ないし数個の光電変換素子毎に、１個のAD変換回路を持つ高解像度イメージセンサが可能になる。

国際公開第２０１６／００９８３２号 国際公開第２０１６／１３６４４８号

AD変換回路を小面積および省電力で実現することに加えて、AD変換回路に供給するランプ信号を生成するDAC回路も、小規模回路で実現することが望まれる。

本技術は、このような状況に鑑みてなされたものであり、DAC回路を小規模な回路構成で実現することができるようにするものである。

本技術の第１の側面のＤＡＣ回路は、一定の時間勾配で電圧が変化するランプ信号を生成するランプDACと、前記ランプ信号と比較される比較対象電圧をリセットするリセット期間に、所定の電圧を出力するインジェクションDACと、前記ランプDACの出力と前記インジェクションDACの出力を加算して、比較参照電圧として比較回路に出力する加算回路とを備える。

本技術の第２の側面の固体撮像素子は、電圧が一定の時間勾配で変化するランプ信号を生成するランプDACと、前記ランプ信号と比較される比較対象電圧をリセットするリセット期間に、所定の電圧を出力するインジェクションDACと、前記ランプDACの出力と前記インジェクションDACの出力を加算して、比較参照電圧として比較回路に出力する加算回路とを備えるＤＡＣ回路を備える。

本技術の第３の側面の電子機器は、電圧が一定の時間勾配で変化するランプ信号を生成するランプDACと、前記ランプ信号と比較される比較対象電圧をリセットするリセット期間に、所定の電圧を出力するインジェクションDACと、前記ランプDACの出力と前記インジェクションDACの出力を加算して、比較参照電圧として比較回路に出力する加算回路とを備えるＤＡＣ回路を備える固体撮像素子を備える。

本技術の第１乃至第３の側面においては、ＤＡＣ回路において、一定の時間勾配で電圧が変化するランプ信号がランプDACにより生成され、前記ランプ信号と比較される比較対象電圧をリセットするリセット期間に、所定の電圧がインジェクションDACで出力され、前記ランプDACの出力と前記インジェクションDACの出力が加算回路で加算されて、比較参照電圧として比較回路に出力される。

ＤＡＣ回路、固体撮像素子、及び、電子機器は、独立した装置であっても良いし、他の装置に組み込まれるモジュールであっても良い。

本技術の第１乃至第３の側面によれば、小規模な回路構成で実現することができる。

なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。

本技術を適用した固体撮像素子の概略構成を示す図である。 画素の詳細構成例を示すブロック図である。 比較回路の詳細構成を示す回路図である。 画素回路の詳細構成を示す図である。 AD変換回路を共有する場合の画素回路の詳細構成を示す図である。 FD直結コンパレータによる典型的なAD変換動作を説明する図である。 DAC回路の第１の実施の形態の概念的な回路構成を示す図である。 図７のDAC回路のより詳細な構成例を示す図である。 ランプDACの回路例を示す図である。 インジェクションDACの回路例を示す図である。 ステップ電流を所定値にして生成したREF電圧の例を示す図である。 ステップ電流を所定値にして生成したREF電圧の例を示す図である。 インジェクションパルスとRST信号のタイミング関係を説明する図である。 図７の第１の実施の形態の変形例を示す図である。 図４の画素回路の変形例を示す図である。 DAC回路の第２の実施の形態の概念的な回路構成を示す図である。 図１６のDAC回路のより詳細な構成例を示す図である。 第２の実施の形態のDAC回路の制御例を示す図である。 DAC回路の第３の実施の形態の概念的な回路構成を示す図である。 図１９のDAC回路のより詳細な第１構成例を示す図である。 図１９のDAC回路のより詳細な第２構成例を示す図である。 第３の実施の形態に係るDAC回路のAD変換動作を説明するタイミングチャートである。 DAC回路の第４の実施の形態の概念的な回路構成を示す図である。 第４の実施の形態に係るDAC回路のAD変換動作を説明するタイミングチャートである。 タイミング生成回路の詳細構成例を説明する図である。 タイミング生成回路の制御を説明するタイミングチャートである。 第１の中心値検出処理を説明するフローチャートである。 第２の中心値検出処理を説明するフローチャートである。 第２の中心値検出処理の効果を説明する図である。 第２の中心値検出処理の効果を説明する図である。 階層構造を有する中心値検出部の構成例を示す図である。 レジスタ値の更新の基本的な考え方を説明する図である。 図３２のレジスタ値更新処理を行う回路のブロック図である。 非線形フィルタを有するレジスタ値更新処理を行う回路のブロック図である。 非線形フィルタを有するレジスタ値更新処理を行う回路のブロック図である。 図３５のレジスタ値更新回路のシミュレーション結果を示す図である。 図２５のタイミング生成回路と第２の実施の形態のDAC回路との組み合わせによる制御例を示す図である。 DAC回路の第５の実施の形態の回路構成を示す図である。 図２５のタイミング生成回路と第３の実施の形態のDAC回路との組み合わせによる制御例を示す図である。 図２５のタイミング生成回路と第３の実施の形態のDAC回路との組み合わせによるその他の制御例を示す図である。 遮光画素によるP相データの取得を説明する図である。 遮光画素によるP相データの取得を説明する図である。 図４２の遮光画素構成におけるレジスタ更新を説明する図である。 図４２の遮光画素構成におけるレジスタ更新を説明する図である。 タイミング生成回路の他の詳細構成例を説明する図である。 DAC回路の第６の実施の形態の回路構成を示す図である。 DAC回路の第７の実施の形態の回路構成を示す図である。 図４７のDAC回路による駆動を示すタイミングチャートである。 本技術を適用した電子機器としての撮像装置の構成例を示すブロック図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。 イメージセンサの使用例を説明する図である。

以下、本技術を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．固体撮像素子の概略構成例
２．画素の詳細構成例
３．比較回路の構成例
４．画素回路の詳細構成例
５．FD直結コンパレータのフィードスルーについて
６．AD変換動作のタイミングチャート
７．DAC回路の第１の実施の形態
８．第１の実施の形態の変形例
９．画素回路の変形例
１０．DAC回路の第２の実施の形態
１１．DAC回路の第３の実施の形態
１２．DAC回路の第４の実施の形態
１３．タイミング生成回路の詳細構成
１４．DAC回路の第５の実施の形態
１５．第３の実施の形態のDAC回路の制御変形例
１６．遮光画素によるP相データの取得
１７．タイミング生成回路の他の詳細構成
１８．DAC回路の第６の実施の形態
１９．DAC回路の第７の実施の形態
２０．電子機器への適用例
２１．移動体への応用例

＜１．固体撮像素子の概略構成例＞
図１は、本開示に係る固体撮像素子の概略構成を示している。

図１の固体撮像素子１は、半導体として例えばシリコン（Si）を用いた半導体基板１１に、画素２１が２次元アレイ状に配列された画素アレイ部２２を有する。画素アレイ部２２には、時刻コード発生部２６で生成された時刻コードを各画素２１に転送する時刻コード転送部２３も設けられている。そして、半導体基板１１上の画素アレイ部２２の周辺には、画素駆動回路２４、DAC（D/A Converter）回路２５、時刻コード発生部２６、垂直駆動回路２７、出力部２８、及び、タイミング生成回路２９が形成されている。

２次元アレイ状に配列された画素２１のそれぞれには、図２を参照して後述するように、画素回路４１とAD変換回路（ADC）４２が設けられており、画素２１は、画素内の光電変換素子で受光した光量に応じた電荷信号を生成し、デジタルの画素信号SIGに変換して出力する。

画素駆動回路２４は、画素２１内の画素回路４１（図２）を駆動する。DAC回路２５は、時間経過に応じてレベル（電圧）が単調減少するスロープ信号である参照信号REFを生成し、各画素２１に供給する。時刻コード発生部２６は、各画素２１が、アナログの画素信号SIGをデジタルの信号に変換（AD変換）する際に使用される時刻コードを生成し、対応する時刻コード転送部２３に供給する。時刻コード発生部２６は、画素アレイ部２２に対して複数個設けられており、画素アレイ部２２内には、時刻コード発生部２６に対応する数だけ、時刻コード転送部２３が設けられている。即ち、時刻コード発生部２６と、そこで生成された時刻コードを転送する時刻コード転送部２３は、１対１に対応する。

垂直駆動回路２７は、画素２１内で生成されたデジタルの画素信号SIGを、タイミング生成回路２９から供給されるタイミング信号に基づいて、所定の順番で出力部２８に出力させる制御を行う。画素２１から出力されたデジタルの画素信号SIGは、出力部２８から固体撮像素子１の外部へ出力される。出力部２８は、黒レベルを補正する黒レベル補正処理やCDS(Correlated Double Sampling；相関２重サンプリング)処理など、所定のデジタル信号処理を必要に応じて行い、その後、外部へ出力する。

タイミング生成回路２９は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成され、生成した各種のタイミング信号を、画素駆動回路２４、DAC回路２５、垂直駆動回路２７等に供給する。

固体撮像素子１は、以上のように構成されている。なお、図１では、上述したように、固体撮像素子１を構成する全ての回路が、１つの半導体基板１１上に形成されるように説明したが、固体撮像素子１を構成する回路を複数枚の半導体基板１１に分けて配置する構成とすることもできる。

＜２．画素の詳細構成例＞
図２は、画素２１の詳細構成例を示すブロック図である。

画素２１は、画素回路４１とAD変換回路（ADC）４２で構成されている。

画素回路４１は、受光した光量に応じた電荷信号をアナログの画素信号SIGとしてAD変換回路４２に出力する。AD変換回路４２は、画素回路４１から供給されたアナログの画素信号SIGをデジタル信号に変換する。

AD変換回路４２は、比較回路５１とデータ記憶部５２で構成される。

比較回路５１は、DAC回路２５から供給される参照信号REFと画素信号SIGを比較し、比較結果を表す比較結果信号として、出力信号VCOを出力する。参照信号REFは、画素信号SIGと比較参照される比較参照電圧信号であり、画素信号SIGは、参照信号REFと比較される比較対象電圧信号である。比較回路５１は、参照信号REFと画素信号SIGが同一（の電圧）になったとき、出力信号VCOを反転させる。DAC回路２５は、複数のAD変換回路４２に参照信号REFを供給してもよし、AD変換回路４２と１対１に設けられ、１つのAD変換回路４２に参照信号REFを供給するのでもよい。

比較回路５１は、差動入力回路６１、電圧変換回路６２、及び正帰還回路（PFB:positive feedback）６３により構成されるが、詳細は図３を参照して後述する。

データ記憶部５２には、比較回路５１から出力信号VCOが入力される他、垂直駆動回路２７から、画素信号の書き込み動作であることを表すWR信号、画素信号の読み出し動作であることを表すRD信号、及び、画素信号の読み出し動作中における画素２１の読み出しタイミングを制御するWORD信号が、垂直駆動回路２７から供給される。また、時刻コード転送部２３を介して、時刻コード発生部２６で生成された時刻コードも供給される。

データ記憶部５２は、WR信号及びRD信号に基づいて、時刻コードの書き込み動作と読み出し動作を制御するラッチ制御回路７１と、時刻コードを記憶するラッチ記憶部７２で構成される。

ラッチ制御回路７１は、時刻コードの書き込み動作においては、比較回路５１からHi（High）の出力信号VCOが入力されている間、時刻コード転送部２３から供給される、単位時間ごとに更新される時刻コードをラッチ記憶部７２に記憶させる。そして、参照信号REFと画素信号SIGが同一（の電圧）になり、比較回路５１から供給される出力信号VCOがLo(Low)に反転されたとき、ラッチ制御回路７１は、供給される時刻コードの書き込み（更新）を中止し、最後にラッチ記憶部７２に記憶された時刻コードをラッチ記憶部７２に保持させる。ラッチ記憶部７２に記憶された時刻コードは、画素信号SIGと参照信号REFが等しくなった時刻を表しており、画素信号SIGがその時刻の基準電圧であったことを示すデータ、即ち、デジタル化された光量値を表す。

参照信号REFの掃引が終了し、画素アレイ部２２内の全ての画素２１のラッチ記憶部７２に時刻コードが記憶された後、画素２１の動作が、書き込み動作から読み出し動作に変更される。

ラッチ制御回路７１は、時刻コードの読み出し動作においては、読み出しタイミングを制御するWORD信号に基づいて、画素２１が自分の読み出しタイミングとなったときに、ラッチ記憶部７２に記憶されている時刻コード（デジタルの画素信号SIG）を、時刻コード転送部２３に出力する。時刻コード転送部２３は、供給された時刻コードを、列方向（垂直方向）に順次転送し、出力部２８に供給する。

＜３．比較回路の構成例＞
図３は、比較回路５１を構成する差動入力回路６１、電圧変換回路６２、及び正帰還回路６３の詳細構成を示す回路図である。

差動入力回路６１は、画素２１内の画素回路４１から出力された画素信号SIGと、DAC回路２５から出力された参照信号REFとを比較し、画素信号SIGが参照信号REFよりも高いときに所定の信号（電流）を出力する。

差動入力回路６１は、差動対となるトランジスタ８１及び８２、カレントミラーを構成するトランジスタ８３及び８４、電流源制御バイアスVbに応じた電流IBを供給する定電流源としてのトランジスタ８５、並びに、差動入力回路６１の出力信号HVOを出力するトランジスタ８６により構成されている。

トランジスタ８１、８２、及び８５は、NMOS(Negative Channel MOS)トランジスタで構成され、トランジスタ８３、８４、及び８６は、PMOS(Positive Channel MOS)トランジスタで構成される。

差動対となるトランジスタ８１及び８２のうち、トランジスタ８１のゲートには、DAC回路２５から出力された参照信号REFが入力され、トランジスタ８２のゲートには、画素２１内の画素回路４１から出力された画素信号SIGが入力される。トランジスタ８１と８２のソースは、トランジスタ８５のドレインと接続され、トランジスタ８５のソースは、第１電源電圧VDDHおよび第２電源電圧VDDLよりも低い所定の電圧に接続されており、本実施の形態では、例えば、GNDである。

トランジスタ８１のドレインは、カレントミラー回路を構成するトランジスタ８３及び８４のゲート及びトランジスタ８３のドレインと接続され、トランジスタ８２のドレインは、トランジスタ８４のドレイン及びトランジスタ８６のゲートと接続されている。トランジスタ８３、８４、及び８６のソースは、第１電源電圧VDDHに接続されている。

電圧変換回路６２は、例えば、NMOS型のトランジスタ９１で構成される。トランジスタ９１のドレインは、差動入力回路６１のトランジスタ８６のドレインと接続され、トランジスタ９１のソースは、正帰還回路６３内の所定の接続点に接続され、トランジスタ９１のゲートは、第２電源電圧VDDLに接続されている。

差動入力回路６１を構成するトランジスタ８１乃至８６は、第１電源電圧VDDHまでの高電圧で動作する回路であり、正帰還回路６３は、第１電源電圧VDDHよりも低い第２電源電圧VDDLで動作する回路である。電圧変換回路６２は、差動入力回路６１から入力される出力信号HVOを、正帰還回路６３が動作可能な低電圧の信号（変換信号）LVIに変換して、正帰還回路６３に供給する。

正帰還回路６３は、差動入力回路６１からの出力信号HVOが第２電源電圧VDDLに対応する信号に変換された変換信号LVIに基づいて、画素信号SIGが参照信号REFよりも高いときに反転する比較結果信号を出力する。また、正帰還回路６３は、比較結果信号として出力する出力信号VCOが反転するときの遷移速度を高速化する。

正帰還回路６３は、５つのトランジスタ１０１乃至１０５で構成される。ここで、トランジスタ１０１、１０２、及び１０４は、PMOSトランジスタで構成され、トランジスタ１０３及び１０５は、NMOSトランジスタで構成される。

電圧変換回路６２の出力端であるトランジスタ９１のソースは、トランジスタ１０２及び１０３のドレインと、トランジスタ１０４及び１０５のゲートに接続されている。トランジスタ１０１及び１０４のソースは、第２電源電圧VDDLに接続され、トランジスタ１０１のドレインは、トランジスタ１０２のソースと接続され、トランジスタ１０２のゲートは、正帰還回路６３の出力端でもあるトランジスタ１０４及び１０５のドレインと接続されている。トランジスタ１０３及び１０５のソースは、GNDに接続されている。トランジスタ１０１には、初期化信号INI２が供給される。トランジスタ１０３のゲートには、初期化信号INI１が供給される。

トランジスタ１０４と１０５はインバータ回路を構成し、それらのドレインどうしの接続点は、比較回路５１が出力信号VCOを出力する出力端となっている。

以上のように構成される比較回路５１の動作について説明する。

まず、参照信号REFが、全ての画素２１の画素信号SIGよりも高い電圧に設定されるとともに、初期化信号INI１およびINI２がHiにされて、比較回路５１が初期化される。なお、初期化信号INI１がHiに設定されてから、初期化信号INI２がHiに設定されるまで、わずかな時間差が設けられる。

より具体的には、トランジスタ８１のゲートには参照信号REFが、トランジスタ８２のゲートには画素信号SIGが印加される。参照信号REFの電圧（以下、REF電圧とも称する。）が、画素信号SIGの電圧よりも高い電圧の時は電流源となるトランジスタ８５が出力した電流のほとんどがトランジスタ８１を経由してダイオード接続されたトランジスタ８３に流れる。トランジスタ８３と共通のゲートを持つトランジスタ８４のチャネル抵抗は十分低くなりトランジスタ８６のゲートをほぼ第１電源電圧VDDHレベルに保ち、トランジスタ８６は遮断される。したがって、電圧変換回路６２のトランジスタ９１が導通していたとしても、充電回路としての正帰還回路６３が変換信号LVIを充電することは無い。一方、初期化信号INI１としてHiの信号が供給されていることから、トランジスタ１０３は導通し、正帰還回路６３は変換信号LVIを放電する。また、トランジスタ１０１は遮断するので、正帰還回路６３がトランジスタ１０２を介して変換信号LVIを充電することもない。その結果、変換信号LVIは、GNDレベルまで放電され、正帰還回路６３は、インバータを構成するトランジスタ１０４と１０５によってHiの出力信号VCOを出力し、比較回路５１が初期化される。

初期化の後、初期化信号INI１およびINI２がLoにされて、参照信号REFの掃引が開始される。

参照信号REFが画素信号SIGよりも高い電圧の期間では、トランジスタ８６はオフとなるため遮断され、出力信号VCOはHiの信号となるので、トランジスタ１０２もオフとなり遮断される。トランジスタ１０３も、初期化信号INI１がLoとなっているため遮断される。変換信号LVIは、高インピーダンス状態のままGNDレベルを保ち、Hiの出力信号VCOが出力される。

参照信号REFが画素信号SIGよりも低くなると、電流源のトランジスタ８５の出力電流はトランジスタ８１を流れなくなり、トランジスタ８３と８４のゲート電位は上昇して、トランジスタ８４のチャネル抵抗は高くなる。そこに、トランジスタ８２を介して流れ込む電流が、電圧降下を起こしてトランジスタ８６のゲート電位を下げ、トランジスタ９１が導通する。トランジスタ８６から出力された出力信号HVOは、電圧変換回路６２のトランジスタ９１によって変換信号LVIに変換され、正帰還回路６３に供給される。充電回路としての電圧変換回路６２は、変換信号LVIを充電し、電位をGNDレベルから第２電源電圧VDDLへ近づけてゆく。

そして、変換信号LVIの電圧が、トランジスタ１０４と１０５で構成されるインバータの閾値電圧を超えると、出力信号VCOはLoとなり、トランジスタ１０２が導通する。トランジスタ１０１も、Loの初期化信号INI２が印加されているため導通しており、正帰還回路６３は、トランジスタ１０１と１０２を介して、変換信号LVIを急速に充電し、電位を第２電源電圧VDDLまで一気に持ち上げる。

電圧変換回路６２のトランジスタ９１は、ゲートに第２電源電圧VDDLが印加されているので、変換信号LVIの電圧が、第２電源電圧VDDLからトランジスタ閾値下がった電圧値に到達すれば遮断する。トランジスタ８６が導通したままだとしても、それ以上に変換信号LVIを充電することは無く、電圧変換回路６２は、電圧クランプ回路としても機能する。

トランジスタ１０２の導通による変換信号LVIの充電は、そもそもが変換信号LVIがインバータ閾値まで上昇してきたことを発端とし、その動きを加速する正帰還動作である。差動入力回路６１の電流源であるトランジスタ８５は、固体撮像素子１で並列同時に動作する回路数が膨大であることから１回路あたりの電流がきわめて僅かな電流に設定される。さらに、参照信号REFは、時刻コードが切り替わる単位時間に変化する電圧がAD変換のLSBステップとなるために極めて緩慢に掃引される。従って、トランジスタ８６のゲート電位の変化も緩慢であり、それによって駆動されるトランジスタ８６の出力電流の変化も緩慢である。しかし、その出力電流で充電される変換信号LVIに、後段から正帰還をかけることで、出力信号VCOは十分急速に遷移することができる。望ましくは、出力信号VCOの遷移時間は、時刻コードの単位時間の数分の１であり、典型例としては1ns以下である。本開示の比較回路５１は、電流源のトランジスタ８５に、例えば0.01uAの僅かな電流を設定しただけで、この出力遷移時間を達成することができる。

＜４．画素回路の詳細構成例＞
図４を参照して、画素回路４１の詳細構成について説明する。

図４は、図３に示した比較回路５１に、画素回路４１の詳細を追加して示した回路図である。

画素回路４１は、フォトダイオード（PD）等で構成される光電変換素子１２１、排出トランジスタ１２２、転送トランジスタ１２３、リセットトランジスタ１２４、及び、FD(浮遊拡散層)１２５で構成されている。

排出トランジスタ１２２は、露光期間を調整する場合に使用される。具体的には、露光期間を任意のタイミングで開始したいときに、排出トランジスタ１２２のゲートにHiのOFG信号が供給されて排出トランジスタ１２２がオンし、それまでの間に光電変換素子１２１に蓄積されていた電荷が排出される。その結果、排出トランジスタ１２２がオフされた以降から、露光期間が開始されることになる。

転送トランジスタ１２３は、光電変換素子１２１で生成された電荷をFD１２５に転送する。リセットトランジスタ１２４は、FD１２５に保持されている電荷、すなわち、FD１２５の電圧（FD電圧）をリセットする。FD１２５は、差動入力回路６１のトランジスタ８２のゲートに接続されており、FD１２５の電圧が画素信号SIGとしてトランジスタ８２のゲートに供給される。差動入力回路６１のトランジスタ８２は、画素回路４１の増幅トランジスタとしても機能する。

リセットトランジスタ１２４のソースは、差動入力回路６１のトランジスタ８２のゲート、及び、FD１２５に接続されており、リセットトランジスタ１２４のドレインは、トランジスタ８２のドレインと接続されている。したがって、FD１２５の電圧をリセットするための固定のリセット電圧がない。これは、差動入力回路６１の回路状態を制御することで、FD１２５の電圧をリセットするリセット電圧を、参照信号REFを用いて任意に設定可能であるためである。

なお、AD変換回路４２を複数の画素２１で供給する構成も可能である。

例えば、４つの画素２１A乃至２１Dで１つのAD変換回路４２を共有する場合、図５に示されるように、４つの画素２１A乃至２１Dには、それぞれ、画素回路４１A乃至４１Dが設けられる。画素回路４１A乃至４１Dには、光電変換素子１２１ｑ、排出トランジスタ１２２ｑ、及び、転送トランジスタ１２３ｑが個別に設けられる。一方、リセットトランジスタ１２４とFD１２５は、４つの画素２１A乃至２１Dで共有される。

＜５．FD直結コンパレータのフィードスルーについて＞
図４および図５に示したように、差動入力回路６１では、FD１２５の電圧（比較対象電圧）が、差動入力回路６１の一方の入力であるソースコモンMOS差動対のトランジスタ８２のゲートにDC直結されて、REF電圧が、他方の入力であるソースコモンMOS差動対のトランジスタ８１のゲートにDC直結されて、FD１２５の電圧とREF電圧が比較される。このような差動入力回路６１の構成を、FD直結コンパレータ６１または単にコンパレータ６１とも呼ぶ。

この差動対のトランジスタ８１および８２は、AD変換回路４２の面積制約から、きわめて小面積のMOSトランジスタで構成されるのでMOSトランジスタの特性バラツキによる差動入力換算オフセットが大きい。このオフセットをキャンセルするために、FD１２５のリセットが、固定電圧ではなく、差動対と能動負荷で構成される差動アンプの出力で行われる。これにより、リセット動作で、FD１２５の電圧が、参照信号REFのリセット時電圧Vrstと差動オフセット電圧Vofstの和（Vrst＋Vofst）にセットされる。これを起点として行われるリセット以降の変換シーケンスにおいて、差動オフセット電圧Vofstはほぼキャンセルされ、電荷転送前のコンパレータ出力反転時刻、すなわちP相データが、オフセットバラツキにより広い範囲に分布することを避けることができる。

しかしながら、リセット動作には、フィードスルーと言う現象が付随する。リセットトランジスタ１２４のゲートに高電圧を印加している間のFD１２５の電圧は、リセット時電圧Vrstと差動オフセット電圧Vofstの和（Vrst＋Vofst）であるものの、リセット動作を終了するにあたって、リセットトランジスタ１２４のゲートを低電圧に遷移させると、FD１２５の電圧は、フィードスルーにより、リセット時電圧Vrstと差動オフセット電圧Vofstの和（Vrst＋Vofst）よりも低い電圧（Vrst＋Vofst-Vft）に遷移する。フィードスルー降下電圧Vftは、リセットトランジスタ１２４のゲート界面に溜まっていたチャネル電荷の一部がFD１２５に移動することと、リセットトランジスタ１２４のゲート信号の電圧変化が寄生容量による結合でFD１２５に及ぶことによって生じる。降下電圧Vftは、回路素子サイズとアンプ回路バイアスとリセットトランジスタ１２４のゲート振幅および降下速度、温度などの関数であり、変動する。

リセット動作後のFD１２５の電圧（Vrst＋Vofst-Vft）により、光電変換素子１２１からFD１２５に転送できる最大の電荷量、すなわち飽和電荷が決まる。また、AD変換動作中にFD１２５に流れ込み、AD変換におけるノイズとなる暗電流も、この電圧（Vrst＋Vofst-Vft）に左右される。したがって、リセット動作後のFD１２５の電圧（Vrst＋Vofst-Vft）は、AD変換動作にとって極めて重要なパラメータである。

また、リセット動作後のFD１２５の電圧に予見できない変動があるとすると、AD変換動作においてREF電圧をRAMP掃引する電圧範囲（掃引範囲）を大きくとらなければならず、これは、AD変換時間の増大につながる。したがって、リセット動作後のFD１２５の電圧（Vrst＋Vofst-Vft）は、期待する電圧になるべく正確に制御されることが望ましい。

差動オフセット電圧VofstはAD変換回路１個１個で固有にばらつく電圧であるが、フィードスルー降下電圧Vftは、１個の固体撮像素子１に集積されたすべてのAD変換回路４２においておよそ同じ値をとり、しかもその絶対値は差動オフセット電圧Vofstより桁違いに大きい。よって、すべてのAD変換回路４２に、あるいはいくつかの区画によって分担してREF電圧を供給するDAC回路２５が、望ましいリセット時電圧Vrstを発生すれば、リセット動作後のFD電圧（リセット後FD電圧）をほぼ期待する電圧に制御することができる。固体撮像素子１のDAC回路２５は、リセット後FD電圧を期待する電圧に制御し、かつ分布するリセット後FD電圧を確実にAD変換できるREF信号を発生するように構成されている。

＜６．AD変換動作のタイミングチャート＞
はじめに、図６のタイミングチャートを参照して、FD直結コンパレータによる典型的なAD変換動作について説明する。

なお、図６の説明では、理解を容易にするため、固体撮像素子１の各部の符号を付加し、固体撮像素子１が典型的なAD変換動作を行うものとして説明する。また、図６では、差動オフセット電圧Vofstは無いものとして説明する。

最初の時刻ｔ１から時刻ｔ２までの期間は、FD１２５の電圧（FD電圧）をリセットするリセット期間である。

リセット期間では、DAC回路２５が、参照信号REFとして、一定の時間、固定電圧Vrst（リセット時電圧Vrst）を出力する。この期間中に、リセットトランジスタ１２４のゲートにHiのRST信号が供給されてリセットトランジスタ１２４がオンされることにより、コンパレータ６１の初段差動回路がボルテージフォロワ状態になり、FD電圧がリセット時電圧Vrstにほぼ等しくなる。

リセットトランジスタ１２４は、REF電圧がリセット時電圧Vrstを保っている時間内に遮断に転じ、このとき、フィードスルーが発生してFD電圧は（Vrst-Vft）に降下する。

次の時刻ｔ２から時刻ｔ３までの期間は、次のP相ランプ期間に先立って、REF電圧をFD電圧よりも確実に高い電位に固定するP相オフセット期間である。

P相オフセット期間では、初期化信号INI１およびINI２がHiにされて、正帰還回路６３が初期化される。これにより、比較回路５１が初期化され、Hiの出力信号VCOを出力する。

次の時刻ｔ３から時刻ｔ４までの期間は、CDS処理においてリセットレベルを検出するP相ランプ期間である。P相ランプ期間では、REF電圧が一定の時間勾配で降下し、FD電圧と一致するまでの時間T_pがカウントされる。REF電圧のうち、一定の時間勾配で降下するREF電圧をREFランプ波形またはREFランプ信号とも称する。

P相ランプ期間において、REF電圧が一定の時間勾配で降下し、REF電圧がFD電圧に到達すると、AD変換回路４２の出力信号VCO（VCO電圧）がHiからLoに転じる。ラッチ制御回路７１は、出力信号VCOがHiの間、時刻コード転送部２３から供給される時刻コードを取り込み続けるが、Loに転じた以降は、時刻コードの書き込み（更新）を中止する。すなわち、REF電圧がFD電圧に達した時刻コードがラッチ記憶部７２に記憶される。この時刻コードは、CDS処理において画素のリセットレベルを表すP相データとして取得される。

次の時刻ｔ５から時刻ｔ６までの期間は、次のD相ランプ期間に先立って、REF電圧をFD電圧よりも確実に高い電位に固定するD相オフセット期間である。

D相オフセット期間では、DAC回路２５が、REF電圧を、再度、FD電圧よりも確実に高い電位に設定する。また、D相オフセット期間内に、転送トランジスタ１２３のゲートに供給されるTX信号がHiに設定され、光電変換素子１２１からFD１２５へ電荷が転送される。これにより、FD電圧が降下する。また、初期化信号INI１およびINI２が再びHiにされて、正帰還回路６３が、再度、初期化される。これにより、比較回路５１が、再びHiの出力信号VCOを出力する。

時刻ｔ６から時刻ｔ７までの期間は、CDS処理において信号レベルを検出するD相ランプ期間である。D相ランプ期間では、REF電圧が一定の時間勾配で降下し、FD電圧と一致するまでの時間T_Dがカウントされる。

具体的には、D相ランプ期間において、P相ランプ期間と同様に、REF電圧が一定の時間勾配で降下し、REF電圧がFD電圧に到達すると、AD変換回路４２の出力信号VCOがHiからLoに転じ、その時点での時刻コードがラッチ記憶部７２に記憶される。この時刻コードは、CDS処理において画素の信号レベルを表すD相データとして取得される。P相データとD相データとの差分がCDS演算によって求められ、それが電荷転送によって生じたFD電圧変化のAD変換結果となる。

リセット期間終了後のFD電圧（Vrst-Vft）は、P相ランプ期間におけるREF電圧の掃引範囲内になければいけない。ここでいうFD電圧（Vrst-Vft）は、FD電圧の多数回にわたる平均値であって、毎回のAD変換動作には、これにリセットトランジスタ１２４のスイッチングに起因する乱数ノイズ（いわゆるKT/Cノイズ）が重畳する。正常なP相データを尤も高い確率で取得するのは、FD電圧（Vrst-Vft）がP相ランプ掃引中心電圧Vpcに等しいことが望ましい。すなわち、リセット中のREF電圧は（Vpc+Vft）にすることが望ましい。

＜７．DAC回路の第１の実施の形態＞
図７は、DAC回路２５の第１の実施の形態の概念的な回路構成を示している。

DAC回路２５は、ランプDAC２０１、インジェクションDAC２０２、加算回路２０３、および、電流増幅回路２０４で構成される。

ランプDAC２０１は、デジタル数値バスによるゲイン設定入力RAMP GAINで設定されるステップ電圧に、デジタル数値バスによるランプデータ入力RAMP DATAを乗じたアナログ電圧を出力する。これにより、ランプDAC２０１は、P相ランプ期間およびD相ランプ期間において、電圧が一定の時間勾配で変化するREFランプ信号を生成して出力する。

インジェクションDAC２０２は、ランプDAC２０１のステップ電圧とは独立のステップ電圧に、デジタル数値バスによるインジェクションデータ入力INJ DATAを乗じたアナログ電圧を、インジェクションパルスINJ PULSEがアクティブの時だけ出力する。これにより、インジェクションDAC２０２は、FD１２５に信号電荷を転送する前のFD１２５の電圧をリセットするリセット期間に、所定の電圧を出力する。なお、ランプDAC２０１のステップ電圧は、インジェクションDAC２０２のステップ電圧よりも小さく設定されている。

加算回路２０３は、ランプDAC２０１の出力と、インジェクションDAC２０２の出力を加算して出力する。電流増幅回路２０４は、加算回路２０３のREF出力を電流増幅して出力する。電流増幅回路２０４は省略されてもよい。

図８は、図７のDAC回路２５のより詳細な構成を示している。

ランプDAC２０１とインジェクションDAC２０２は各々電流出力DAC(iDAC)であり、それらの出力が、共通の負荷抵抗２１１につながることで出力電流の加算が行われる。インジェクションDAC２０２の出力は、インジェクションパルスINJ PULSEに基づいて接続がオンオフされるスイッチ２１２を介して、ランプDAC２０１の出力と接続される。

ランプDAC２０１とインジェクションDAC２０２の電流出力が加算された加算電流と負荷抵抗２１１の積で生じた電圧は、電流源２１３とPMOSトランジスタ２１４とからなるソースフォロア回路２１５を介して、FD直結コンパレータ６１に参照信号REFとして供給される。ソースフォロア回路２１５は、図７の電流増幅回路２０４に対応する。

ランプDAC２０１は4ビットのゲイン設定入力RAMP GAINを持ち、そこに与えられる数値によってステップ電流を50,100,150,…800nAのいずれかに設定する。ランプデータ入力RAMP DATAは11ビットであり、ここに入力された数値に、ゲイン設定入力RAMP GAINに基づくステップ電流を乗じた電流が出力される。

インジェクションDAC２０２は、固定ステップ電流10uAの5ビットのインジェクションデータ入力INJ DATAをもつiDACで、かつ、インジェクションパルスINJ PULSEがアクティブの時のみ負荷抵抗２１１に電流を出力する。

図９は、ランプDAC２０１の回路例を示している。

ランプDAC２０１は、ステップ電流を生成するステップ電流生成部２２１と、ステップ電流生成部２２１から出力されるステップ電流をホールド出力するサンプルホールド回路（S/H）２２２と、ステップ電流をランプデータ入力RAMP DATAに応じて所定数倍し、ランプ電流を生成するランプ電流生成部２２３とを備える。

4ビットのゲイン設定入力RAMP GAINは、ステップ電流生成部２２１のゲイン設定バスG[0:3]に入力される。基準電流生成回路２３１は、基準電圧および基準抵抗に基づいて基準電流を生成する。基準電流生成回路２３１で生成された基準電流が、ゲイン設定バスG[0:3]に入力された数値に応じて所定数倍され、これがステップ電流としてマスタートランジスタ２３２に流れる。ステップ電流は、ゲイン設定バスG[0:3]に入力された数値に応じて、50,100,150,…800nAのいずれかを取り得る。ゲイン設定バスG[0:3]に入力される数値は、例えば、前フレームの受光量や感度設定等に応じて決定される。

11ビットのランプデータ入力RAMP DATAは、ランプ電流生成部２２３のランプデータバスD[0:10]に入力される。ランプデータバスD[0:10]に入力される数値は、マスタートランジスタ２３２と対をなし、カレントミラー回路を構成するスレーブトランジスタを何個アクティブにするかを設定する。スレーブトランジスタは、全部でマスタートランジスタ２３２の1600個相当を備えている。11ビットのランプデータ入力RAMP DATAは、D[0]をLSBとするバイナリコードであり、入力が0ですべてのスレーブトランジスタがアクティブになり、出力電流はステップ電流の1600倍になる。入力が１増えるごとに、ランプ電流生成部２２３の出力電流はステップ電流ずつ減ってゆく。この出力電流は、負荷抵抗２１１によってGND基準の電圧に変換される。すなわち、ランプデータ入力RAMP DATAが0のときDAC回路２５が出力するREF電圧は最大電圧であり、ランプデータ入力RAMP DATAの数値が１増えるごとに、REF電圧は、ステップ電流ｘ負荷抵抗値であるステップ電圧だけ降下してゆく。

ランプ電流生成部２２３のランプデータバス入力の上位６ビットD[5:10]は、サーモメータコードに変換され、サーモメータコード出力が、各々マスタートランジスタ２３２の３２倍のスレーブトランジスタの電流出力をアクティブにするか否かを制御する。このようなサーモDACを併用すると、ランプDAC２０１全体をバイナリDACで構成するよりも良好な微分直線性を得ることができる。

図１０は、インジェクションDAC２０２の回路例を示している。

インジェクションDAC２０２は、ステップ電流を生成するステップ電流生成部２４１と、ステップ電流生成部２４１から出力されるステップ電流をホールド出力するサンプルホールド回路（S/H）２４２と、ステップ電流をインジェクションデータ入力INJ DATAに応じて所定数倍し、インジェクション電流を生成するインジェクション電流生成部２４３とを備える。

ステップ電流生成部２４１では、基準電流生成回路２５１で生成した基準電流が、そのままステップ電流としてマスタートランジスタ２５２に流れる。したがって、インジェクションDAC２０２のステップ電流は固定値である。なお、ステップ電流は固定値ではなく調整可能であってもよいが、ランプDAC２０１のステップ電流とは独立とされる。

5ビットのインジェクションデータ入力INJ DATAは、インジェクション電流生成部２４３のインジェクションデータバスD[0:4]に入力される。インジェクションデータバスD[0:4]に入力される数値は、マスタートランジスタ２５２と対をなし、カレントミラー回路を構成するスレーブトランジスタを何個アクティブにするかを設定する。インジェクションパルスINJ PULSEに基づいて接続をオンオフするスイッチ２１２は、NMOSトランジスタで構成される。

インジェクションパルスINJ PULSEがアクティブの時、5ビットのインジェクションデータ入力INJ DATAが0であれば、出力電流は0となる。5ビットのインジェクションデータ入力INJ DATAが１増えるごとに、インジェクション電流生成部２４３の出力電流はステップ電流ずつ増えてゆく。この出力電流も、負荷抵抗２１１によってGND基準の電圧に変換される。すなわち、インジェクションデータ入力INJ DATAが１増えると、REF電圧は、ステップ電流ｘ負荷抵抗値であるステップ電圧だけ上昇する。

図１１および図１２は、第１の実施の形態のDAC回路２５において、ステップ電流を異なる値にして生成したREF電圧の例を示している。

図１１は、受光量が多い場合に対応し、光電変換素子１２１からFD１２５に転送される電荷が大きくてもAD変換を飽和させないことを意図した標準ゲイン(0dB)変換に用いられるREF電圧の例を示している。

図１１の例では、ランプDAC２０１のステップ電流は800nAに設定され、ランプデータ入力RAMP DATAの１増によるREF電圧降下は0.8mVである。

D相ランプ期間において、ランプDAC２０１の出力電流は、ランプデータ入力RAMP DATAが0である、出力電流1600*800nA=1.28mAから始まって、ランプデータ入力RAMP DATAが1600である、出力電流0まで掃引される。すなわち、掃引電圧幅は1.28V（1280ｍV）となる。

ソースフォロア回路２１５の入出力間バイアス電圧を0.45Vとすると、D相ランプ期間の開始電圧（オフセット電圧）は1.73Vで終了電圧は0.45Vとなる。その範囲の何処かで、REFランプ波形が光電変換素子１２１から電荷が転送されたFD１２５の電圧（FD電圧）と交差することが期待される。

P相ランプ期間の出力電流は、D相ランプ期間と同じ開始電圧および時間勾配を持ち、継続時間はD相ランプ期間の1/4の短い掃引に設定される。したがって、掃引は、ランプデータ入力RAMP DATAで0から400の範囲、出力電圧幅で0.32Vとなり、終了電圧は1.41Vとなる。光電変換素子１２１から電荷が転送される前のリセット後FD電圧は、このP相掃引範囲の中央電圧、すなわち1.57Vであることが望ましい。

ここで、リセット動作の終了時にリセットトランジスタ１２４のフィードスルーでFD電圧が0.3V降下するとした場合、リセット期間において、インジェクションDAC２０２は、ランプデータ入力RAMP DATAを、P相ランプ中央電圧を出力する200とし、インジェクションデータ入力INJ DATAを30に設定し、インジェクションパルスINJ PULSEをアクティブにして10uA*30ステップ＝300uAを出力させる。これにより、REF電圧は、P相掃引範囲の中央電圧である1.57Vより0.3V高い1.87Vとなる。

図１１において、リセット期間中の網掛けを付した部分が、インジェクションDAC２０２により上昇された電圧を示している。

図１２は、受光量が少ない場合に対応し、光電変換素子１２１からFD１２５に転送される電荷が小さく、高分解能のAD変換を意図した高ゲイン(24dB)変換に用いられるREF電圧の例を示している。

図１２の例では、ランプDAC２０１のステップ電流は50nAに設定され、ランプデータ入力RAMP DATAの１増によるREF電圧降下は50uVである。

D相ランプ期間において、ランプデータ入力RAMP DATAが0から1600までに対応する掃引電圧幅は80mVに縮小され、D相ランプ期間の開始電圧（オフセット電圧）は0.53Vとなる。

また、P相ランプ期間の掃引電圧幅は、D相ランプ期間の1/4である20mVとなり、リセット後FD電圧として望ましいP相掃引範囲の中央電圧は0.52Vとなる。

リセット動作の終了時にリセットトランジスタ１２４のフィードスルーでFD電圧が0.3V降下するとした場合、リセット期間において、インジェクションDAC２０２は、ランプデータ入力RAMP DATAを、P相ランプ中央電圧を出力する200とし、インジェクションデータ入力INJ DATAを30に設定し、インジェクションパルスINJ PULSEをアクティブにして10uA*30ステップ＝300uAを出力させる。これにより、REF電圧は、P相掃引範囲の中央電圧である0.52Vより0.3V高い0.82Vとなる。

仮に、P相掃引範囲の中央電圧より0.3V、開始電圧（オフセット電圧）より0.29V高いREF電圧をインジェクションDAC２０２ではなく、ランプDAC２０１を拡張することで発生させるとしたら、0.29V/50uV=5800ステップの拡張が必要となる。これは、D相ランプ期間の掃引に要するステップ数1600の3倍以上であり、ランプDAC２０１が非常に大型化してしまう。

さらに高いゲインでの変換のための微小なステップ、例えば20mVのP相ランプ期間の掃引を2000ステップで行う10uV/stepの出力については、11bit階調のランプDAC２０１で発生させ、リセットフィードスルーを補償するための比較的大きなREF電圧の一時的なかさ上げ、一般には200乃至300mVのかさ上げの出力については、10mV/stepで5bit階調のインジェクションDAC２０２で発生させることで、DAC回路２５の階調をいたずらに増やすことなく、FD直結コンパレータ６１に供給する参照信号REFを生成できる。インジェクションDAC２０２なしで、１個の線形DAC回路だけで、同様の参照信号REFを生成するためには、300mV/10uV=30,000stepが必要で、15bit階調の非常に大規模なDAC回路が必要になる。

第１の実施の形態のDAC回路２５は、ランプDAC２０１とはステップ幅を共有しない小さなインジェクションDAC２０２を設け、リセット動作の時間帯だけ一時的に動作させることで、ランプDAC２０１の大型化を回避している。

すなわち、第１の実施の形態のDAC回路２５は、ランプDAC２０１と、フィードスルーを考慮してリセット期間のみREF電圧を上昇させるインジェクションDAC２０２とを備えることにより、DAC回路を小規模な回路構成で実現している。

＜インジェクションパルスINJ PULSEとRST信号のタイミング関係＞
図１３は、インジェクションDAC２０２に電流を出力させるインジェクションパルスINJ PULSEと、リセットトランジスタ１２４のゲートにHiのRST信号が供給されるタイミングを示した図である。

図１３のAは、リセットトランジスタ１２４のゲートにHiのRST信号が供給されるタイミングよりも、インジェクションパルスINJ PULSEがHiとなるタイミングが先行する例を示している。

図１３のBは、反対に、インジェクションパルスINJ PULSEがHiとなるタイミングよりも、リセットトランジスタ１２４のゲートにHiのRST信号が供給されるタイミングが先行する例を示している。

このように、インジェクションパルスINJ PULSEとRST信号は、Hiになるタイミングが、どちらが先行しても構わない。ただし、インジェクションパルスINJ PULSEがLoとなるタイミングは、RST信号がLoとなるタイミングよりも後とする。インジェクションパルスINJ PULSEとRST信号のHi期間の重なりは、FD電圧がREF電圧に十分収束するだけの時間を確保すればよい。

＜８．第１の実施の形態の変形例＞
なお、図８に示したDAC回路２５の詳細構成では、インジェクションDAC２０２の出力を、インジェクションパルスINJ PULSEで制御した。インジェクションDAC２０２の出力段にスイッチ２１２を設ける代わりに、例えば、図１４に示されるように、インジェクションDAC２０２の入力段にAND回路２１６を設けてもよい。インジェクションパルスINJ PULSEは、リセット期間以外では0、リセット期間中には非0の特定の値となり、AND回路２１６は、リセット期間のみ、インジェクションデータ入力INJ DATAを電流出力DACに入力する。

あるいはまた、リセットフィードスルーによるFD電圧の電圧降下が一定もしくは許容範囲内の変動に収まるのであれば、インジェクションDAC２０２の代わりに、固定の電圧値を、インジェクションパルスINJ PULSEがアクティブな時だけランプDAC２０１の出力電流に加算する方法を採っても良い。

さらには、リセットフィードスルーによるFD電圧の電圧降下がAD変換動作を繰り返すうちに温度変化などにより大きくドリフトするような場合には、AD変換結果に基づいてインジェクションDAC２０２に与えるインジェクションデータ入力INJ DATAやインジェクションDAC２０２のステップ電圧を調整更新できるような構成を採用してもよい。

＜９．画素回路の変形例＞
図１５は、画素回路４１の変形例を示している。

図４で示した画素回路４１では、光電変換素子１２１とFD１２５との間に転送トランジスタ１２３が配置され、リセットトランジスタ１２４のソースは、差動入力回路６１のトランジスタ８２のゲート、及び、FD１２５に接続されており、リセットトランジスタ１２４のドレインは、トランジスタ８２のドレインと接続されていた。

これに対して、例えば、図１５のAに示されるように、転送トランジスタ１２３を省略して、光電変換素子１２１としての逆バイアスダイオードのカソード端子PDを差動入力回路６１にDC直結し、リセット期間において、逆バイアスダイオードのカソード端子をリセットする構成も採用し得る。

また、図１５のBに示されるように、リセットトランジスタ１２４のドレインを、トランジスタ８２のドレインではなく、トランジスタ８１のドレインと接続し、DAC回路２５の出力であるREF電圧でリセットする構成でもよい。

さらに、図１５のCに示されるように、転送トランジスタ１２３を省略して、DAC回路２５の出力であるREF電圧で、光電変換素子１２１としての逆バイアスダイオードのカソード端子PDをリセットする構成も可能である。

＜１０．DAC回路の第２の実施の形態＞
図１６は、DAC回路２５の第２の実施の形態の概念的な回路構成を示している。

図１６において、図７の第１の実施の形態と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略する。

図１６の第２の実施の形態のDAC回路２５では、図７の第１の実施の形態の構成に加えて、固定バイアス電圧を生成して加算回路２０３に供給する固定電圧生成回路２７１が新たに設けられている。加算回路２０３は、ランプDAC２０１の出力とインジェクションDAC２０２の出力に、さらに固定電圧生成回路２７１の出力を加算して出力する。第２の実施の形態のDAC回路２５のその他の構成は、第１の実施の形態のDAC回路２５と同様である。

図１７は、図１６のDAC回路２５のより詳細な構成を示している。

図１７においても、第１の実施の形態における図８と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略する。

図１７のDAC回路２５においても、固定電圧生成回路２７１が追加されている以外は、図８に示した第１の実施の形態と同様である。固定電圧生成回路２７１は、例えば、固定電流源２７２で構成される。

第１の実施の形態では、リセット動作後の望ましいFD電圧は、ランプDAC２０１の最大出力とソースフォロアオフセットで一意に決まる。図１２の動作状態を例にとると、ランプDAC２０１の最大出力が80mVでありD相ランプ期間がランプDAC２０１の出力を使い切り、P相ランプ期間はD相ランプ期間の1/4とし、リセット後FD電圧がP相ランプ期間の中央にあることを期待すれば、その電位は、80mVの7/8にソースフォロアオフセット0.45Vを加えた0.52Vとなる。このようにして決まるリセット後FD電圧は、光電変換素子１２１からの電荷転送にとって適切でない場合がある。換言すれば、リセット後FD電圧を、ゲインに関係なく、例えば、図１１のように、1.5乃至2.0付近に設定したい場合がある。

リセット後FD電圧の最適値は、FD直結コンパレータ６１の入力ダイナミックレンジや転送トランジスタ１２３の駆動電圧、FD１２５の飽和電荷量、AD変換動作中にFD１２５に流れ込むリーク電子数などを勘案して決定される。FD直結コンパレータ６１の入力ダイナミックレンジの下限は、GND電位に電流源ルームヘッド約0.5Vと、差動NMOSトランジスタのゲート・ソース間バイアス約0.5Vとを足した値であり、上限は、電源電圧から差動NMOSトランジスタと能動負荷PMOSがともに飽和領域動作をするためのバイアスおよそ0.5Vを引いた値である。

転送トランジスタ１２３の電圧振幅を抑え、飽和電荷を大きくとるには、リセット後FD電圧は、高いほど良く、FD直結コンパレータ６１の入力上限付近に設定される。また、少量の光電変換電荷を転送したことによるFD電位の微小な変化を低勾配のREF電圧を与えて、時間をかけ、低ノイズで検出するには、そのAD変換動作中にFD１２５への電子の漏れこみが少なくなるように、リセット後FD電圧を、FD直結コンパレータ６１の入力下限付近に設定するのが良い。そのためには、AD変換の状況や目的に応じて、そのリセット後FD電圧値が得られるように、固定電圧を調整する必要がある。

そこで、第２の実施の形態のDAC回路２５では、図１７に示されるように、固定電流源２７２として、例えば固定電圧1.48Vを発生せしめる1.48mAの固定電流源を追加することにより、図１８に示されるように、リセット後FD電圧が2Vに設定されている。このように、固定電圧生成回路２７１の設定によってリセット後FD電圧が制御可能となる。固定電圧は、BGR(Band Gap Reference)回路などで発生してもよいし、入力数値を固定にしたDACで生成してもよい。そのバイアスDACへの入力数値は、AD変換の状況や目的に応じて設定されるが、図１８に示した一連のAD変換動作の中では一定値に保たれる。

このように、第２の実施の形態のDAC回路２５によれば、ランプDAC２０１とインジェクションDAC２０２に、固定電圧生成回路２７１の出力を加算した信号を参照信号REFとすることにより、リセット後のFD電圧を任意の電圧に設定することができる。

＜１１．DAC回路の第３の実施の形態＞
図１９は、DAC回路２５の第３の実施の形態の概念的な回路構成を示している。

図１９において、図１６の第２の実施の形態と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略する。

図１９の第３の実施の形態のDAC回路２５では、図１６の第２の実施の形態の固定電圧生成回路２７１に代えて、サンプルホールド回路２９１、エラーアンプ２９２、および電圧源２９３が設けられている。第２の実施の形態のDAC回路２５のその他の構成は、第２の実施の形態のDAC回路２５と同様である。

サンプルホールド回路２９１は、入力されるAUTOBIASパルスがアクティブの時にトラックモードになり、DAC出力が、電圧源２９３がエラーアンプ２９２に供給する目標電圧と等しくなるようなネガティブフィードバック回路が形成される。AUTOBIASパルスがイナートな時は、サンプルホールド回路２９１はホールドモードになり、フィードバック回路が開き、フィードバックが静定して決まった電圧が保持される。サンプルホールド回路２９１がホールドモード時に出力される固定バイアス電圧が、固定電圧生成回路２７１が出力する固定バイアス電圧に相当する。

図２０は、図１９のDAC回路２５の詳細な第１構成例を示している。

図２０においても、第２の実施の形態における図１７と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略する。

図２０の第１構成例では、REF電圧出力を複製するためのソースフォロア回路２１５Rが追加的に設けられ、ソースフォロア回路２１５RのREF電圧出力と、電圧源２９３が出力する目標電圧とが、エラーアンプ２９２に入力される。エラーアンプ２９２の出力は、スイッチ３０１とサンプリング容量３０２からなるサンプルホールド回路２９１を介して電流源としてのPMOSトランジスタ３０３を駆動する。電流源としてのPMOSトランジスタ３０３の出力は、ランプDAC２０１およびインジェクションDAC２０２に共通の負荷抵抗２１１に印加されて電圧加算となり、REF電圧出力に反映される。

図２０のDAC回路２５において、AUTOBIASパルスがアクティブの時、スイッチ３０１が閉じて、ネガティブフィードバックが機能し、REF電圧と目標電圧は、イマジナルショートによりほぼ一致する。このときのPMOSトランジスタ３０３のゲート電圧が、サンプリング容量３０２に記憶される。

一方、AUTOBIASパルスがイナートな時、スイッチ３０１は開き、PMOSトランジスタ３０３のゲートにはサンプリング容量３０２に記憶された電圧が供給され続ける。PMOSトランジスタ３０３の出力電流は、この記憶されたゲート電圧により一定に保たれる。

図２１は、図１９のDAC回路２５の詳細な第２構成例を示している。

図２１においても、第２の実施の形態における図１７と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略する。

図２１の第２構成例においても、REF電圧出力を複製するためのソースフォロア回路２１５Rが追加的に設けられ、ソースフォロア回路２１５RのREF電圧出力と、電圧源２９３が出力する目標電圧とが、エラーアンプ２９２に入力される。

第２構成例において、サンプルホールド回路２９１が、スイッチ３０１とサンプリング容量３０２からなる点は図２０の第１構成例と同様であるが、サンプリング容量３０２が、ランプDAC２０１、インジェクションDAC２０２、および、負荷抵抗２１１の結節点と、ソースフォロア回路２１５および２１５Rの入力との間に、直列に挿入されている。エラーアンプ２９２の出力は、スイッチ３０１を介して、ソースフォロア回路２１５および２１５Rの入力を駆動する。

図２０のDAC回路２５において、AUTOBIASパルスがアクティブのとき、スイッチ３０１が閉じて、ネガティブフィードバックが機能し、REF電圧と目標電圧はイマジナルショートによりほぼ一致する。このときのランプDAC２０１、インジェクションDAC２０２、および、負荷抵抗２１１の結節点とエラーアンプ２９２の出力、すなわちソースフォロア回路２１５および２１５Rの入力の差電圧がサンプリング容量３０２に記憶される。

一方、AUTOBIASパルスがイナートなとき、スイッチ３０１は開き、サンプリング容量３０２は、ランプDAC２０１、インジェクションDAC２０２、および、負荷抵抗２１１の結節点と、ソースフォロア回路２１５および２１５Rの入力との間に記憶された電圧を、バイアスとして与え続ける。

図２２は、第３の実施の形態に係るDAC回路２５のAD変換動作のタイミングチャートを示している。

まず時刻t１１において、ランプDAC２０１のランプデータ入力RAMP DATAがリセット後FD電圧の目標電圧、すなわちP相掃引範囲の中央電圧に対応する値[Nzero]に設定される。この例では、Nzero＝2.0Vである。

次の時刻ｔ１２からt１３にかけて、AUTOBIASパルスがアクティブになり、ネガティブフィードバックによりREF電圧が目標電圧2.0Vに収束する。

時刻ｔ１３に、AUTOBIASパルスがイナートに戻ると、サンプルホールド回路２９１はREF電圧におけるランプDAC２０１とインジェクションDAC２０２の出力の和に対するバイアス加算分BIAS_Addを一定値（図２２では1.93V）に固定する。

時刻t１４からt１５にかけて、RST信号とインジェクションパルスINJ PULSEがHiに設定され、FD１２５のリセット動作が行われる。インジェクションDAC２０２によるREF電圧出力の加算分がフィードスルー降下電圧と等しければ、FD電圧は目標電圧と一致する。

サンプルホールド回路２９１は、そのままAD変換が終了するまでホールドモードに留まる。AD変換終了後、次のAD変換までにサンプリング容量３０２は記憶された電圧を徐々に失い、次のAD変換の冒頭でフィードバックによる電圧が再度記憶される。

このように、第３の実施の形態のDAC回路２５によれば、ランプDAC２０１とインジェクションDAC２０２の出力に、サンプルホールド回路２９１を含むフィードバック回路で決定されるバイアス電圧BIAS_Addを加算した信号を参照信号REFとして出力することにより、REF出力の電流増幅段のオフセット電圧が変動した場合であっても、参照信号REFの電圧（REF電圧）を一定に保つことができ、リセット後のFD電圧を正確に設定することができる。

＜１２．DAC回路の第４の実施の形態＞
図２３は、DAC回路２５の第４の実施の形態の概念的な回路構成を示している。

図２３において、図１６の第２の実施の形態と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略する。

図２３のDAC回路２５は、AD変換動作中に、２回以上発生するフィードスルーに対応する回路である。図２３では、第４の実施の形態に係るDAC回路２５に加えて、２回以上のフィードスルーを発生させる画素回路４１と比較回路５１（差動入力回路６１乃至正帰還回路６３）も示している。

図２３の画素回路４１は、図４に示した画素回路４１と比較して、FD１２５以外の付加FD３２１と、付加FD３２１の接続と遮断を制御するNMOSトランジスタ３２２をさらに備える。NMOSトランジスタ３２２は、リセットトランジスタ１２４と直列に接続され、トランジスタ８２のドレインと、差動入力回路６１のトランジスタ８２のゲート及びFD１２５との間に挿入されている。NMOSトランジスタ３２２とリセットトランジスタ１２４の結節点に、付加FD３２１が接続されている。NMOSトランジスタ３２２は、ゲートに供給されるFDG信号に基づいて、付加FD３２１を接続する。FD１２５の容量がC_FDであり、付加FD３２１の容量がC_FD2であるとする。RST信号とFDG信号は、AD変換動作中に独立の遷移を行い、FD１２５と付加FD３２１の各々に対してフィードスルーを発生させる。

図２３のDAC回路２５は、図１６に示した第２の実施の形態のDAC回路２５の構成に、セレクタ３２４が新たに追加された構成を有する。セレクタ３２４は、インジェクションDAC２０２の前段に配置されており、セレクト信号INJSELに基づいて、２つの入力値DATA１またはDATA２のいずれか一方を選択して、インジェクションデータ入力INJ DATAとして、インジェクションDAC２０２に供給する。

なお、図２３のDAC回路２５において、固定電圧生成回路２７１はあってもよいし、なくてもよい。また、固定電圧生成回路２７１の代わりに、図１９に示したサンプルホールド回路２９１を用いたフィードバック回路でもよい。

図２４のタイミングチャートを参照して、第４の実施の形態におけるAD変換動作を説明する。

AD変換動作は、リセット動作につづく、P_LG変換、P_HG変換、D_HG変換、および、D_LG変換の計４回のランプ型AD変換で構成される。

初めに、時刻t２１から時刻ｔ２３まで、インジェクションパルスINJ PULSEはアクティブ（Hi）に設定され、インジェクションDAC２０２は、セレクタ３２４から供給される入力値DATA１またはDATA２に対応する電圧を出力する。

時刻t２１から時刻ｔ２２の期間、入力値DATA１を選択する信号がセレクト信号INJSELとしてセレクタ３２４に入力され、インジェクションDAC２０２は、入力値DATA１に対応する電圧（第１入力値に対応する第１電圧）を出力する。入力値DATA１は、リセットトランジスタ１２４のフィードスルー補償電圧VftRとNMOSトランジスタ３２２のフィードスルー補償電圧VftFの和（VftR＋VftF）に対応する値であり、時刻t２１から時刻ｔ２２の期間、電圧（VftR＋VftF）がREF電圧出力に加算される。

時刻t２１から始まるHiのRST信号によってリセットが行われる。このときFDG信号はHiであり、FD１２５の容量C_FDと付加FD３２１の容量C_FD2は、NMOSトランジスタ３２２によって導通状態にあり、RST信号がHiからLoに戻るとき、フィードスルーの影響を受けて、FD電圧が、電圧VftRだけ降下する。この降下後のFD電圧は、次のP_LG変換でデジタイズされる。

次の時刻t２２から時刻ｔ２３の期間、入力値DATA２を選択する信号がセレクト信号INJSELとしてセレクタ３２４に入力され、インジェクションDAC２０２は、入力値DATA２に対応する電圧（第２入力値に対応する第２電圧）を出力する。入力値DATA２は、NMOSトランジスタ３２２のフィードスルー補償電圧VftFのみに対応する値であり、時刻t２２から時刻ｔ２３の期間、電圧VftFがREF電圧出力に加算される。

時刻t２２から時刻ｔ２３の期間に行われるP_LG変換において、REFランプ波形がFD電圧（SIG信号）と、掃引範囲の中央電圧で交差するように、リセット動作中は、インジェクションDAC２０２が、フィードスルー補償電圧VftRを、REF電圧出力に加算している。

P_LG変換は、FD１２５の容量C_FDと付加FD３２１の容量C_FD2が導通状態にあり、光電変換素子１２１からの電荷転送がなされない段階でのFD電圧をデジタイズする処理である。P_LG変換では、インジェクションDAC２０２は、リセット時よりもREF電圧を電圧VftRだけ下げている。

P_LG変換が終わると、FDG信号がHiからLoに切り替えられて、付加FD３２１の容量C_FD2が遮断された状態に遷移する。このFDG信号の立下りによるフィードスルーにより、FD電圧が電圧VftFだけ降下する。この降下後のFD電圧は、次のP_HG変換でデジタイズされる。

P_HG変換のREFランプ波形が、FD電圧（SIG信号）と掃引範囲の中央電圧で交差するように、リセット動作中は、インジェクションDAC２０２が、フィードスルー補償電圧VftFを、REF電圧出力に加算している。

P_HG変換は、付加FD３２１の容量C_FD2が遮断状態にあり、光電変換素子１２１からの電荷転送がなされない段階でのFD電圧をデジタイズする処理である。P_HG変換では、インジェクションDAC２０２は、NMOSトランジスタ３２２の切り替え時よりもREF電圧を、電圧VftRだけ下げ、0出力の状態で行われる。

P_HG変換が終わると、転送トランジスタ１２３のゲートに供給されるTX信号がHiに設定され、光電変換素子１２１からFD１２５へ電荷が転送される。この時、FDG信号はLoで、付加FD３２１の容量C_FD2は、FD１２５の容量C_FDと遮断状態にあるので、電荷はFD１２５だけに転送され、付加FD３２１には転送されない。

電荷がFD１２５に転送された後には、D_HG変換が実行される。D_HG変換は、電荷が光電変換素子１２１からFD１２５の容量C_FDのみへ転送された状態でのFD電圧をデジタイズする処理である。D_HG変換結果とP_HG変換結果の差分が第１のゲイン変換結果SIG_HGとなる。この第１のゲイン変換は、非常に小さな容量C_FDに光電変換電荷を転送することで大きな電圧降下を得る、高感度（高ゲイン）のAD変換である。高感度であるがゆえに転送電荷による電圧降下でFD電圧がD_HG変換のREF電圧の掃引範囲を超えてしまう飽和現象を起こしやすい。飽和が生じた時、第１のゲイン変換結果SIG_HGからは転送電荷についての正確な情報は得られない。

D_HG変換が終了すると、時刻t２４から時刻ｔ２６まで、インジェクションパルスINJ PULSEはアクティブに設定される。セレクタ３２４には、入力値DATA２を選択するセレクト信号INJSELが入力されており、セレクタ３２４は、入力値DATA２をインジェクションDAC２０２に供給する。インジェクションDAC２０２は、セレクタ３２４から供給される入力値DATA２に対応する電圧（第２入力値に対応する第２電圧）を出力する。入力値DATA２は、NMOSトランジスタ３２２のフィードスルー補償電圧VftFのみに対応する値であり、時刻t２４から時刻ｔ２６の期間、電圧VftFがREF電圧出力に加算される。

時刻t２４の後の時刻ｔ２５には、NMOSトランジスタ３２２のゲートに供給されるFDG信号がLoからHiに制御され、付加FD３２１の容量C_FD2が導通状態に遷移する。これによって、FD電圧が、二つの要因で図２４に示されるように上昇する。第１の要因は、光電変換素子１２１からFD１２５の容量C_FDに蓄積されていた電荷の一部が付加FD３２１の容量C_FD2に分散されることによるものである。第２の要因は、FDG信号の立ち上がり遷移によるフィードスルーによるものである。第２の要因による電圧上昇を補償し、次のD_LG変換結果をP_LG変換結果と比較できるようにするために、インジェクションDAC２０２により、電圧VftFがREF電圧に加算されている。

時刻t２５から時刻ｔ２６の期間に行われるD_LG変換は、FD１２５の容量C_FDと付加FD３２１の容量C_FD2の両方に電荷が蓄積された状態でのFD電圧をデジタイズする処理である。D_LG変換結果とP_LG変換結果の差分が第２のゲイン変換結果SIG_LGとなる。この第２のゲイン変換は、比較的大きな合成容量（C_FD＋C_FD2）に光電変換電荷を分配することで小さな電圧降下となるので、低感度（低ゲイン）のAD変換である。よって、受光量が多く、光電変換電荷が大きいときでも飽和は起こりにくい。

以上のAD変換動作を行うことにより、弱い光に対しては、第１のゲイン変換結果SIG_HGにより分解能の高いデータを取得でき、強い光に対しては、第２のゲイン変換結果SIG_LGによりデータを取得することができる。第１のゲイン変換結果SIG_HGと第２のゲイン変換結果SIG_LGを用いた次式（１）の演算によって、画素信号SIGとして統合AD変換結果SIGを得ることができ、ダイナミックレンジの広いAD変換結果を取得することが可能になる。
SIG＝SIG_HG （ SIG_LG＜SIGLIM ）
＝SIG_LG*α （ SIG_LG≧SIGLIM ） ・・・（１）
ここで、SIGLIMは信号選択基準値、α＝(C_FD+C_FD2)/C_FD は、ゲイン補正定数を表す。

以上の第４の実施の形態によれば、AD変換動作中にインジェクションDAC２０２の出力を調整することにより、AD変換シーケンスで複数回生じるスイッチングによるFD電圧へのフィードスルーに対応したREFランプ波形を生成することができ、ダイナミックレンジの広いAD変換結果を取得することが可能になる。

＜１３．タイミング生成回路の詳細構成＞
次に、上述した各実施の形態のDAC回路２５に対応したタイミング生成回路２９の詳細構成について説明する。

上述した各実施の形態のDAC回路２５によれば、リセット後FD電圧とREFランプ波形の電圧との相対的関係については許容範囲が小さい。例えば、図１２に示したようにP相ランプ期間の電圧掃引幅がわずか20mVしかないP相変換処理が行われることがある。一方で、リセット後FD電圧にはスイッチングによるKT/Cノイズが重畳し、コンパレータ回路特性の固有バラツキなどにより、P相データは、電圧換算で標準偏差が数mVの乱数的分布をしている。限られた掃引電圧幅のREFランプ波形でPPM級の発現率のP相データまですべてのFD電圧を変換するためには、リセット後FD電圧分布の中心が、精度よくP相ランプ期間の掃引範囲の中心に揃っていなくてはならない。

そこで、図２５を参照して、リセット後FD電圧とREFランプ波形の電圧との相対的関係を精密に制御することを実現するタイミング生成回路２９の構成について説明する。

上述した各実施の形態のDAC回路２５では、リセット後のFD１２５の絶対電圧を制御することを目的としたが、FD１２５の絶対電圧が、例えば100mV変化したとしても飽和電荷やリーク電荷が致命的に変化することはないし、コンパレータ回路の動作範囲も十分に広い。つまり、リセット後のFD１２５の絶対電圧制御には比較的広い許容範囲がある。リセット後のFD１２５の絶対電圧値を多少妥協してでも、REFランプ波形の電圧との相対的関係を厳密に管理することが好ましい。

図２５は、REFランプ波形の電圧を制御する制御回路としてのタイミング生成回路２９の詳細回路を示している。なお、図２５では、理解を容易にするため、画素２１、DAC回路２５、時刻コード発生部２６の回路も合わせて示している。

タイミング生成回路２９は、タイミングコントローラ３５１、中心値検出部３５２、レジスタ更新部３５３、Nstartレジスタ３５４、Nzeroレジスタ３５５、セレクタ３５６、および、ランプカウンタ３５７を少なくとも有する。

タイミングコントローラ３５１は、タイミング生成回路２９内の各部を制御する。例えば、タイミングコントローラ３５１は、中心値の検出を指示するDETECT信号を中心値検出部３５２に供給したり、レジスタ更新を指示するUPDATE信号をレジスタ更新部３５３に供給する。また、タイミングコントローラ３５１は、Nstartレジスタ３５４またはNzeroレジスタ３５５のいずれか一方を選択指示するSEL信号をセレクタ３５６に供給したり、ランプデータ入力RAMP DATAのプリセット（リセット）を指示するPRSET信号、および、ランプデータ入力RAMP DATAのランプ出力を指示するRAMPCOUNT信号を、ランプカウンタ３５７に供給する。さらに、タイミングコントローラ３５１は、時刻コードの出力を制御するTIMECOUNTを時刻コード発生部２６に供給する。

中心値検出部３５２は、各画素２１のデータ記憶部５２から供給されるP相データのなかから所定サンプル数のP相データを抽出し、そのなかの最大値と最小値の中心値（以後、P相データ中心値と称する。）を検出する。検出されたP相データ中心値は、レジスタ更新部３５３に供給される。

レジスタ更新部３５３は、中心値検出部３５２から供給されたP相データ中心値を、P相データ目標値と比較して、次のP相ランプ期間におけるP相データ中心値がP相目標値に近づくように、Nstartレジスタ３５４およびNzeroレジスタ３５５に記憶されているNzero値とNstart値を更新する。P相目標値は、例えば、P相ランプ期間におけるREF電圧の掃引範囲の中心電圧である。

Nstartレジスタ３５４は、Nstart値を記憶し、Nzeroレジスタ３５５は、Nzero値を記憶する。Nstart値は、REFランプ波形の初期値に対応し、Nzero値は、リセット期間におけるREF電圧のうちのランプDAC２０１の寄与分に対応する。

セレクタ３５６は、タイミングコントローラ３５１から供給されるSEL信号に基づいて、Nstartレジスタ３５４のNstart値またはNzeroレジスタ３５５のNzero値のいずれか一方を選択してランプカウンタ３５７に供給する。

ランプカウンタ３５７は、Nzero値またはNstart値に基づいて、ランプデータ入力RAMP DATAを生成し、ランプDAC２０１に供給する。ランプカウンタ３５７は、PRSET信号がタイミングコントローラ３５１から供給された場合、ランプデータ入力RAMP DATAをセレクタ３５６の出力値にプリセットする。

図２６のタイミングチャートを参照して、AD変換動作に対応するタイミング生成回路２９の制御について説明する。

まず、第1フレームのリセット期間の時刻ｔ５１乃至ｔ５２において、タイミングコントローラ３５１は、HiのPRSET信号をランプカウンタ３５７に供給し、LoのSEL信号をセレクタ３５６に供給する。これにより、セレクタ３６５は、Nzeroレジスタ３５５に記憶されているNzero値をランプカウンタ３５７に供給し、ランプカウンタ３５７は、Nzero値をプリセットして、そのランプデータ入力RAMP DATAをランプDAC２０１に供給する。ランプDAC２０１は、Nzero値に応じた電圧を出力する。このリセット期間内には、RST信号が所定期間Hiとなり、インジェクションパルスINJ PULSEによるインジェクションDAC２０２の出力加算も行われる。

第1フレームのP相変換期間が開始される時刻ｔ５２において、タイミングコントローラ３５１は、SEL信号をHiに制御してセレクタ３５６に供給する。これにより、セレクタ３６５は、Nstartレジスタ３５４に記憶されているNstart値をランプカウンタ３５７に供給し、ランプカウンタ３５７は、Nstart値をプリセットして、そのランプデータ入力RAMP DATAをランプDAC２０１に供給する。ランプDAC２０１は、Nstart値に応じた電圧を出力する。

時刻ｔ５２から一定時間経過後の時刻ｔ５３において、タイミングコントローラ３５１は、PRSET信号をLoに変更するとともに、RAMPCOUNT信号をHiに変更する。その結果、ランプカウンタ３５７は、一定周期でインクリメントするランプデータ入力RAMP DATAをランプDAC２０１に供給する。これにより、ランプDAC２０１は、一定勾配でREF電圧を降下させる。

ランプDAC２０１がP相変換に必要な幅の掃引を終える時刻ｔ５４になると、タイミングコントローラ３５１は、RAMPCOUNT信号をLoに戻す。これにより、ランプカウンタ３５７から出力されるランプデータ入力RAMP DATAは固定されて、ランプDAC２０１が出力する電圧も固定される。

時刻ｔ５５から第1フレームのD相変換期間が開始され、PRSET信号がHiに変更され、Nzero値がランプカウンタ３５７に供給され、ランプカウンタ３５７は、Nzero値をプリセットする。

また、時刻ｔ５５から時刻ｔ５６の間に、タイミングコントローラ３５１は、DETECT信号をアクティブ（Hi）として、中心値検出部３５２にP相データ中心値を検出させる。中心値検出部３５２には、上述のP相変換期間で検出されたP相データが各画素２１から供給され、中心値検出部３５２は、P相データ中心値を検出する。

次の時刻ｔ５６から時刻ｔ５７の期間、RAMPCOUNT信号がHiに設定され、ランプカウンタ３５７は、一定周期でインクリメントするランプデータ入力RAMP DATAをランプDAC２０１に供給する。これにより、ランプDAC２０１は、一定勾配でREF電圧を降下させる。

また、時刻ｔ５６から時刻ｔ５７の間に、タイミングコントローラ３５１は、UPDATE信号をアクティブ（Hi）として、レジスタ更新部３５３に、次のAD変換で用いるNstart値とNzero値を計算させる。計算されたNstart値は、Nstartレジスタ３５４に供給されて記憶され、計算されたNzero値は、Nzeroレジスタ３５５に供給されて記憶される。Nstart値およびNzero値の更新は、時刻ｔ５６から、次のフレーム（第２フレーム）のリセット期間の開始時刻である時刻ｔ５８までに行われればよい。

以上のように、タイミング生成回路２９は、前フレームのAD変換結果に基づき、次フレームのREF電圧を制御（調整）する。中心値検出部３５２は、抽出されたP相データの最大値と最小値の中心値以外の方法で、P相データ中心値を計算してもよい。例えば、P相データの分布が上下非対称での下側の裾が上側より長く引く傾向があると分かっているような場合、P相データ中心値を、最小値と最大値の中心値より小さい４：６内分点などとしてもよい。同様にP相目標値にも、P相ランプ期間におけるREF電圧の掃引範囲の中心電圧に対応するP相データではない、その他の適切な値を用いてよい。

Nstart値およびNzero値が逐次更新されることにより、AD変換が回数を重ねるごとに、P相データ中心値を目標値に近づいてゆく。このように、タイミング生成回路２９は、AD変換動作におけるP相ランプ期間の掃引範囲をフィードバック制御する。

＜第１の中心値検出処理＞
図２７のフローチャートを参照して、中心値検出部３５２による、P相データ中心値を検出する第１の中心値検出処理を説明する。

初めに、ステップＳ１１において、中心値検出部３５２は、最大レジスタ値MAX_REGに、P相データが取り得る最小値MIN_LIMをセットし、最小レジスタ値MIN_REGに、P相データが取り得る最大値MAX_LIMをセットする。

ステップＳ１２において、中心値検出部３５２は、サンプル数をカウントする変数ｉに１をセットする。

ステップＳ１３において、中心値検出部３５２は、ｉ番目のサンプルとして抽出したP相データ（Sample[i]）を、変数DATAにセットする。

ステップＳ１４において、中心値検出部３５２は、変数DATAが、P相データが取り得る最小値MIN_LIMからP相データが取り得る最大値MAX_LIMの範囲内にあるかを判定する。すなわち、中心値検出部３５２は、変数DATAがMIN_LIM≦DATA≦MAX_LIMを満たすか否かを判定し、値の正当性を検証する。

P相データは、P相変換中の時刻コードの値を、比較回路５１の出力信号VCOの反転をトリガとしてラッチに取り込み保持したものである。したがって、正当なP相データは、時刻コード発生部２６が発生しているいずれかの値でなければならない。P相データの中にそうでないデータがあった場合、それは、比較回路５１の誤動作か、ラッチ回路の故障による。

誤動作や故障で発生した異常な値を含めてP相データ中心値を検出し、次のAD変換のNzero値とNstart値を決めるのは意味が無く、多くの場合有害である。例えば、P相データの採りうる最小値が10で、最大値が4090であるときに、P相データが0に固定された故障画素と、5000に固定された故障画素がサンプルに混入した場合、検出されるP相データ中心値は2500に固定されてしまい、故障のない健全な画素のP相データ分布を反映しない。よって、これらの明らかに不正なサンプルは破棄し、P相データ中心値の検出に用いないようにする必要がある。ステップＳ１４の処理は、このための処理である。

ステップＳ１４で、変数DATAがMIN_LIM≦DATA≦MAX_LIMを満たさないと判定された場合、処理はステップＳ１９に進められる。

一方、ステップＳ１４で、変数DATAがMIN_LIM≦DATA≦MAX_LIMを満たすと判定された場合、処理はステップＳ１５に進み、中心値検出部３５２は、変数DATAが最大レジスタ値MAX_REGより大きいかを判定する。

ステップＳ１５で、変数DATAが最大レジスタ値MAX_REGより大きいと判定された場合、処理はステップＳ１６に進み、中心値検出部３５２は、変数DATAを、最大レジスタ値MAX_REGにセットして、ステップＳ１７に進む。

一方、ステップＳ１５で、変数DATAが最大レジスタ値MAX_REG以下であると判定された場合、ステップＳ１６がスキップされ、処理がステップＳ１７に進められる。

ステップＳ１７において、中心値検出部３５２は、変数DATAが最小レジスタ値MIN_REGより小さいかを判定する。ステップＳ１７で、変数DATAが最小レジスタ値MIN_REGより小さいと判定された場合、処理はステップＳ１８に進み、中心値検出部３５２は、変数DATAを、最小レジスタ値MIN_REGにセットして、ステップＳ１９に進む。

一方、ステップＳ１７で、変数DATAが最小レジスタ値MIN_REG以上であると判定された場合、ステップＳ１８がスキップされ、処理がステップＳ１９に進められる。

ステップＳ１９において、中心値検出部３５２は、サンプル数をカウントする変数ｉが、予め定めたサンプル数Nに等しいか、即ち、予定の抽出数だけP相データのサンプリングを行ったかを判定する。

ステップＳ１９で、予定の抽出数だけP相データのサンプリングをまだ行っていないと判定された場合、処理はステップＳ２０に進み、変数ｉが１だけインクリメントされた後、ステップＳ１３に戻される。これにより、次のサンプルのP相データが変数DATAにセットされ、上述したステップＳ１４乃至Ｓ１９の処理が実行される。

一方、ステップＳ１９で、変数ｉがサンプル数Nに等しいと判定された場合、処理はステップＳ２１に進み、中心値検出部３５２は、最大レジスタ値MAX_REGと最小レジスタ値MIN_REGの平均値を計算し、P相データ中心値CENTERに決定して、処理を終了する。

以上のようにして、抽出されたP相データの最大値と最小値の中心値を計算し、P相データ中心値を検出することができる。

図２５に示したタイミング生成回路２９の構成によれば、AD変換結果からP相データをサンプリングして、次のAD変換で用いるランプDAC２０１のREFランプ波形を調整することにより、未知のフィードスルー電圧を適応的に補償してP相データの分布中心をREFランプ波形の中心に導くことができる。これによって、短いP相ランプ期間のREFランプ波形でも、すべての画素から確実にP相データを取得できるようになり、P相ランプ波形（P相ランプ期間）を長く設定することによるAD変換速度の低下と、比較回路５１を長時間動かし続けることによるAD変換消費電力の増大を防ぐことができる。

上述した第１の中心値検出処理では、抽出されたサンプルの最大値と最小値を用いたが、２番目に大きい値と２番目に小さい値を用いてもよい。

図２８は、２番目に大きい値と２番目に小さい値を用いてP相データ中心値を検出する場合の中心値検出処理である第２の中心値検出処理のフローチャートである。

この処理では、初めに、ステップＳ４１において、中心値検出部３５２は、１番目に大きいサンプルを格納する第１最大レジスタ値MAX_1と、２番目に大きいサンプルを格納する第２最大レジスタ値MAX_2に、P相データが取り得る最小値MIN_LIMをセットする。また、中心値検出部３５２は、１番目に小さいサンプルを格納する第１最小レジスタ値MIN_1と、２番目に小さいサンプルを格納する第２最小レジスタ値MIN_2に、P相データが取り得る最大値MAX_LIMをセットする。

ステップＳ４２において、中心値検出部３５２は、サンプル数をカウントする変数ｉに１をセットする。

ステップＳ４３において、中心値検出部３５２は、ｉ番目のサンプルとして抽出したP相データ（Sample[i]）を、変数DATAにセットする。

ステップＳ４４において、中心値検出部３５２は、変数DATAが、P相データが取り得る最小値MIN_LIMからP相データが取り得る最大値MAX_LIMの範囲内（MIN_LIM≦DATA≦MAX_LIM）にあるかを判定し、値の正当性を検証する。

ステップＳ４４で、変数DATAがMIN_LIM≦DATA≦MAX_LIMを満たさないと判定された場合、処理はステップＳ５０に進められる。

一方、ステップＳ４４で、変数DATAがMIN_LIM≦DATA≦MAX_LIMを満たすと判定された場合、処理はステップＳ４５に進み、中心値検出部３５２は、変数DATAが、DATA＜MIN_1、MIN_1≦DATA＜MIN_2、MAX_２＜DATA≦MAX_1、または、MAX_1＜DATAのどの条件を満たすかを判定する。

ステップＳ４５で、変数DATAが、DATA＜MIN_1の条件を満たすと判定された場合、処理はステップＳ４６に進み、MIN_1≦DATA＜MIN_2の条件を満たすと判定された場合、処理はステップＳ４７に進み、MAX_2＜DATA≦MAX_1の条件を満たすと判定された場合、処理はステップＳ４８に進み、MAX_1＜DATAの条件を満たすと判定された場合、処理はステップＳ４９に進む。仮にどの条件も満たさない場合には、処理はステップＳ５０に進む。

変数DATAがDATA＜MIN_1の条件を満たすと判定された場合、ステップＳ４６において、中心値検出部３５２は、第１最小レジスタ値MIN_1を第２最小レジスタ値MIN_2にセットし、変数DATAを第１最小レジスタ値MIN_1にセットして、ステップＳ５０に進む。

変数DATAがMIN_1≦DATA＜MIN_2の条件を満たすと判定された場合、ステップＳ４７において、中心値検出部３５２は、変数DATAを第２最小レジスタ値MIN_2にセットして、ステップＳ５０に進む。

変数DATAがMAX_2＜DATA≦MAX_1の条件を満たすと判定された場合、ステップＳ４８において、中心値検出部３５２は、変数DATAを第２最大レジスタ値MAX_2にセットして、ステップＳ５０に進む。

変数DATAがMAX_1＜DATAの条件を満たすと判定された場合、ステップＳ４９において、中心値検出部３５２は、第１最大レジスタ値MAX_1を第２最大レジスタ値MAX_2にセットし、変数DATAを第１最大レジスタ値MAX_1にセットして、ステップＳ５０に進む。

ステップＳ５０において、中心値検出部３５２は、サンプル数をカウントする変数ｉが、予め定めたサンプル数Nに等しいか、即ち、予定の抽出数だけP相データのサンプリングを行ったかを判定する。

ステップＳ５０で、予定の抽出数だけP相データのサンプリングをまだ行っていないと判定された場合、処理はステップＳ５１に進み、変数ｉが１だけインクリメントされた後、ステップＳ４３に戻される。これにより、次のサンプルのP相データが変数DATAにセットされ、上述したステップＳ４３乃至Ｓ５０の処理が実行される。

一方、ステップＳ５０で、変数ｉがサンプル数Nに等しいと判定された場合、処理はステップＳ５２に進み、中心値検出部３５２は、第２最大レジスタ値MAX_2と第２最小レジスタ値MIN_2の平均値を計算し、P相データ中心値CENTERに決定して、処理を終了する。

以上のようにして、抽出されたP相データの２番目に大きい値と２番目に小さい値の中心値を計算し、P相データ中心値を検出することができる。

誤動作や故障によるP相データの異常は、常にP相データが取り得ない自明な不正値を採るとは限らない。例えば、図２９に示されるように、正当なサンプル群の分布範囲に埋もれている場合もあるし、分布から外れた、しかしP相データとしては取り得る値になる場合もある。正当なサンプル群の分布範囲に埋もれている場合は、サンプル中の最大値および最小値のいずれにも該当しないので、最大値と最小値の値の平均値をP相データ中心値とした場合のP相データ中心値に影響を及ぼさない。しかし、分布から外れた、しかしP相データとしては取り得る値になる場合は、最大値もしくは最小値になるのでP相データ中心値に影響を与える。

AD変換においてP相ランプ期間の掃引範囲は故障でも誤動作でもない正常な回路に対して最大のマージンを確保するように設定されるべきであるから、このような異常な値は中心値に影響を与えてはいけない。

図２８の第２の中心値検出処理では、サンプルの中に正常なP相データの最小値から最大値の範囲外に非自明の不正データが１個も無い時には２番目に大きい値と２番目に小さい値が最大値と最小値の代替としてP相データ中心値の算出に採用される。２番目に大きい値と最大値、２番目に小さい値と最小値の差はサンプルサイズが大きい場合には無視しうるほど小さい。

図３０は、サンプルが正規分布に従っているときに最小値と２番目に小さい値がとる確率を分布平均から標準偏差の何倍離れているかの関数として表したものである。サンプル数Nが3000のとき、最小値として最も現れやすいのは標準偏差の3.4倍であるのに対し２番目に小さい値として最も現れやすいのは標準偏差の3.2倍であり、大きな差はない。

図２８の第２の中心値検出処理では、サンプルの中に正常なP相データの最小値から最大値の範囲外に非自明の不正データが１個だけある時には、正当なP相データの最小値と最大値がP相データ中心値の算出に採用される。したがって、サンプルの抽出数が適切に選ばれて誤動作や故障の発生が最大１個になるようになっていれば、図２８の第２の中心値検出処理は、P相データ中心値の検出法として好適である。誤動作や故障の発生が最大２個と予想される場合は、３番目に大きい値と３番目に小さい値からP相データ中心値を算出すればよい。

図３０のグラフからわかるように、最小値の分布より２番目に小さい値の分布は狭い。３番目、４番目の分布はより狭い。したがって、３番目または４番目に小さい値と３番目または４番目に大きい値の平均で求めたP相データ中心値は統計的に揺れが小さいという利点があり、サンプルの抽出数によってはP相データ中心値の検出に好適である。

まとめると、サンプルの抽出数に応じて、抽出されたP相データのN番目最大値（１＜N）とM番目最小値（１＜M）の平均値を用いることができる。また勿論、抽出されたP相データのN番目最大値とM番目最小値の平均値以外の数値を用いて、P相データ中心値を算出してもよい。このNとMは、１より大きい値であれば、同じ値でも異なる値でもよい。

２番目または３番目に大きい値と小さい値からP相データ中心値を算出する構成を採用することにより、サンプル中に混入した故障画素や誤動作画素からの異常なサンプル値の影響を受けることなく、P相データ中心値を正確に検出することが可能になる。

＜階層構造を有する中心値検出部の例＞
中心値検出部３５２は、図３１に示されるように階層構造で構成することもできる。

図３１は、中心値検出部３５２のその他の構成例を示している。

中心値検出部３５２は、画素２１が２次元アレイ状に配列された画素アレイ部２２の１列または複数の画素列ごとに設けられる複数の第１層検出部３７１と、その後段に設けられる第２層検出部３７２とで構成される。

複数の第１層検出部３７１それぞれは、画素アレイ部２２の各画素から列方向に伝送されてくるP相データを取得し、図２８の第２の中心値検出処理と同様の処理により、２番目の最大値2ndMAXおよび２番目の最小値2ndMINを検出する。すなわち、各第１層検出部３７１は、１以上の画素列単位の２番目の最大値2ndMAXおよび２番目の最小値2ndMINを検出する。

複数の第１層検出部３７１は、検出した２番目の最大値2ndMAXおよび２番目の最小値2ndMINを行方向にシフトレジスタ転送することにより、検出した２番目の最大値2ndMAXおよび２番目の最小値2ndMINを第２層検出部３７２に供給する。

第２層検出部３７２は、複数の第１層検出部３７１から供給される、複数の２番目の最大値2ndMAXおよび複数の２番目の最小値2ndMINのなかから、図２８の第２の中心値検出処理により、２番目の最大値2ndMAXおよび２番目の最小値2ndMINを検出し、P相データ中心値を検出する。

以上の２層構造を有する中心値検出部３５２によれば、多段階で２番目の最大値2ndMAXおよび２番目の最小値2ndMINを検出し、P相データ中心値を検出する。これにより、複数の第１層検出部３７１のうち、いずれか一つがサンプルに故障や誤動作で生じた異常なP相データを２個以上含み、異常な値を２番目に大きい値として出力した場合であっても、第２層検出部３７２がその値を排除するので、P相データ中心値に悪影響が及ぶことが無い。

すなわち、２層構造を有する中心値検出部３５２によれば、故障画素や誤動作画素の発生に対するP相データ中心値検出の耐性をさらに高めることができる。

なお、第１層検出部３７１および第２層検出部３７２が、２番目に大きい値と２番目に小さい値を検出する代わりに、３番目または４番目に大きい値と２番目に小さい値を検出しても良い。また、階層数を３層や４層に多層化してもよい。さらに、抽出されたP相データのN番目最大値とM番目最小値の平均値以外の数値を用いて、P相データ中心値を算出する方法に対して、複数層に階層化して検出してもよい。

＜レジスタ値更新の基本的な考え方＞
図３２を参照して、Nstartレジスタ３５４およびNzeroレジスタ３５５に記憶されるレジスタ値の更新の基本的な考え方を説明する。

図３２は、第ｋフレームと第ｋ＋１フレームの連続する２回のAD変換であるAD変換_kとAD変換_k+1において、AD変換_kで検出したP相データ中心値に基づいてランプDAC２０１を制御するレジスタ値が更新され、AD変換_k+1に反映される様子を示している。

Nzero[k]とNzero[k+1]は、リセット期間にランプDAC２０１への入力となるNzeroレジスタ３５５の、AD変換_kとAD変換_k+1におけるレジスタ値（Nzero値）である。Nstart[k]とNstart[k+1]は、P相変換の開始時に、ランプDAC２０１へ入力となるNstartレジスタ３５４の、AD変換_kとAD変換_k+1におけるレジスタ値（Nstart値）である。

NzeroとNstartの差分Noffsetを次式で定義する。
Noffset[k] = Nzero[k] - Nstart[k] ・・・（２）
Noffset[k+1] = Nzero[k+1] - Nstart[k+1] ・・・（３）

Noffsetの値に応じて、リセット期間とP相変換開始時でのランプDAC２０１の出力に差が生じる。ランプDAC２０１が図９に示した構成である場合、ランプDAC２０１の出力電圧は、入力数値が増えるほど降下してゆく。よって、Noffsetが正であることは、Nzeroを入力とするリセット期間のランプDAC２０１の出力電圧が、Nstartを入力とするP相変換開始時のランプDAC２０１の出力電圧よりも低いことを表す。

AD変換_kのリセット期間において、FD電圧は、Nzero[k]を入力とするリセット期間のランプDAC２０１の出力電圧に、インジェクションDAC２０２の出力電圧が加算された電圧に引き上げられ、RST信号がLoに制御されるとともにフィードスルーによって電圧が降下する。その降下電圧は、比較回路５１の特性バラツキとスイッチングのKT/Cノイズによってある範囲にランダムに分布する。図３２のFD電圧を示す２つの破線は、P相データ中心値を検出するためにサンプリングされた画素２１のFD電圧分布の上限と下限を示している。

図３２においては、理解を容易にするため、所定のREF電圧における時刻コードが、括弧()内の数字で示されている。

例えば、時刻コード発生部２６は、P相変換中に、0から4095までをカウントし、時刻コードとして、各画素のデータ記憶部５２に供給する。時刻コード0および4095は、P相データとして取得される可能性がある値の限界値となる。

図３２の例では、FD電圧分布の上限に該当する画素２１のP相データは2000であり、FD電圧分布の下限に該当する画素２１のP相データは4000である。この場合、P相データ中心値は、3000と検出される。この例では、FD電圧分布の下限のP相データのP相データ限界値4095に対するマージンが少なく、好ましい状態のP相変換ではない。

最も好ましい理想状態は、P相データ中心値が、P相データの両端の限界値の中間値2048に一致して、FD電圧分布の上限と下限が、P相限界値に対して同じマージンを持つことである。

理想状態に対するAD変換_kでのずれを次式で定義する。
Pshift[k] = Pcenter[k] Ptarget ・・・（４）

ここで、Pcenter[k]は、AD変換_kで検出されたP相データ中心値、Ptargetは、P相データ中心値がとるべき目標値を表す。

図３２の例では、P相データ目標値は、P相データの両端の限界値の中間値2048であるので、Pshift[k]は、+52という正値になり、Nzero[k]を基準に定まったリセット後FD電圧が、Nstart[k]を基準に開始されるREF電圧より相対的に低すぎた、すなわちNoffset[k]が大きすぎたことを意味している。

この理想とのずれを解消するには、次のAD変換_k+1までにレジスタ値を更新して式（３）で表されるNoffset[k+1]が適正な値になるようにすればよい。Noffset[k+1]の適正値は、次式（５）で表される。
Noffset[k+1] = Noffset[k] Rnd( Pshift[k] / RTratio ) ・・・（５）

ここで、Rnd(x)は、xに対して直近の整数を採用する関数を表す。式（５）のRTratioは、ランプカウンタ３５７が１インクリメントされる間に、時刻コードがいくつインクリメントされるかをあらわす数値である。一般に、時刻コードはAD変換の分解能を上げるために短い時間間隔でインクリメントされる。それに対してランプカウンタ３５７はもっと長い間隔でインクリメントされる。REF電圧は、通常大きな負荷容量を駆動しているので、ランプDAC２０１の出力に多少粗い段差があったとしても、負荷容量と駆動インピーダンスの積を時定数とするローパスフィルター効果で比較回路５１に供給されるREF信号は、実用上直線とみなせる波形で降下してゆく。RTratioを大きくとることで、ランプDAC２０１の階調数を減らすことができ、DAC回路２５を簡素化できるので、一般に4、8、16などの数値がRTratioとして用いられる。

AD変換_k+1に備えてのレジスタ更新では、式（５）で決定されるNoffset[k+1]の値に対して、式（３）が成立するようにNzero[k+1]とNstart[k+1]の値が選ばれる。式（３）が成立するNzero[k+1]とNstart[k+1]の組み合わせは多数存在するが、Nzero[k+1]とNstart[k+1]は、ランプDAC２０１の入力となる数値であって、非負の整数であること、Nstart[k+1]は、D相ランプ期間においても、その開始時のランプDAC２０１の入力値となるので、なるべく小さい値である方が、長い掃引範囲を確保できることを勘案すると、以下の式（６）により、Nzero[k+1]とNstart[k+1]を決定するのが望ましい。
Noffset[k+1]≧0のとき
Nzero[k+1]＝Noffset[k+1]
Nstart[k+1]=0
Noffset[k+1]＜0のとき
Nzero[k+1]＝0
Nstart[k+1]=|Noffset[k+1]| ・・・（６）

図３３は、図３２を参照して説明したレジスタ値更新処理を行う回路のブロック図である。

加算器３９１を含む回路３９２は、上述した式（２）の演算を行う回路である。

加算器３９３を含む回路３９４は、上述した式（４）の演算を行う回路である。

乗算器３９５と加算器３９６を含む回路３９７は、上述した式（５）の演算を行う回路である。

乗算器３９８、符号判定器３９９、セレクタ４００および４０１を含む回路４０２は、上述した式（６）の演算を行う回路である。

式（６）によりレジスタ値を更新することによって、AD変換_k+1におけるP相データ中心値は、P相データ目標値に極めて近い値となる。ただし、AD変換_kにおいて、リセット後FD電圧の上限もしくは下限がP相データの限界値を超えていた場合にはその限りではない。しかし、その場合でも、続くAD変換で、同様のレジスタ更新を継続することで、P相データ中心値はP相データ目標値に漸近してゆき、リセット後FD電圧の上限と下限が、P相データの両端の限界値の範囲内に収まったAD変換の次のAD変換で、P相データ中心値がP相データ目標値に極めて近い値となる。すなわち、図３２および図３３を参照して説明したレジスタ値の更新により、レジスタ値を、可能な限り少ない回数でP相変換の理想状態に近づける高速収束を行うことができる。

図３３によるレジスタ値更新処理を継続すると、各AD変換で、Nzero値とNstart値はおおむね一定の値となり、Pshiftは小さな値を取りつづけるが、それらの値は完全に一定ではなく少し変動する。それは、リセット後FD電圧が、KT/Cノイズ等によりAD変換するごとに毎回異なるので、サンプル画素から検出されるP相データ中心値が揺らぐためである。画像取得にとって回路動作のパラメータが毎回異なるのはあまり望ましくない。パラメータの揺れが画像内の筋や画像フレーム間のフリッカになる恐れがあるからである。

フィードスルー量が未知で、AD変換回路４２を起動した直後は、図３３によるレジスタ値更新処理によってレジスタ値は大きく変動するが、何回かその更新を繰り返すうちに、レジスタ値の変動は、P相データ中心値ゆらぎによる微小なものに収束する。その時点でレジスタ値の更新を停止して、以降は同じレジスタ値でAD変換を繰り返せば、AD変換回路４２は一定の動作パラメータでAD変換を継続することができる。

ただし、その方法を用いると、起動後の数回のAD変換でレジスタ値を収束させ一定に固定した後に、長時間AD変換を続けることによる温度ドリフトや電圧ドリフトで、フィードスルー降下電圧やDAC回路２５の出力に変動が生じても、それを補償してPshiftを小さく保つことができない。

定常的には、頻繁なレジスタ値更新を避け、かつ長期的にはドリフトに追従するためには、例えば、Pshft[k]に不感帯を設けて、Pshft[k]の絶対値が特定の値Aを超えていればレジスタ値を更新するが、絶対値がA以下ならば、レジスタ値の更新を行わない方法を採用することができる。

このような方法は、例えば、図３４に示されるように、非線形フィルタ４１１を、式（５）の演算を行う回路３９７に追加することで実現することができる。非線形フィルタ４１１は、Pshft[k]の絶対値が特定の値A以下であればFeedback[k]として０を出力し、それ以外では、入力されたPshft[k]をFeedback[k]として乗算器３９５に出力する。

しかし、図３４によるレジスタ値更新処理によって頻繁なレジスタ値更新を避けるためには、大きなA値で広い不感帯を設ける必要がある。不感帯が広いと、一度、Pshft[k]が不感帯内の端付近の値になってしまったときにその状態に長く滞留してしまう。この状態はPshft[k]が小さくない状態であるので、リセット後FD電圧分布の上限と下限が、P相限界値に対して同じマージンを持つように設定するという目的を完全には達成することはできない。

そこで、定常的には頻繁なレジスタ値更新を避け、かつ長期的にはドリフトに追従し、しかもPshftを十分小さな値に保つために、図３４の非線形フィルタ４１１として、図３５のAに示される構成を採用することができる。

図３５のAに示される非線形フィルタ４１１は、ケース１：入力によらず0、ケース２：入力の移動平均を減衰した値、ケース３：入力そのものの値、のいずれかを選択して、Feedback[k]として出力する。ケース１乃至３は、入力されるPshft[k]の絶対値で選ばれ、ケース３は、Pshft[k]の絶対値が特定の値Bを超えた場合、ケース２は、入力値の移動平均の絶対値が特定の値Aを超えた場合、ケース１は、入力値の移動平均の絶対値が特定の値A以下の場合に選択される。

図３５のBは、入力Pshft[k]のデータ系列が同じ値を取り続けた場合の、図３５のAの非線形フィルタ４１１による入出力データを示すグラフである。

図３５のAの非線形フィルタ４１１によれば、入力Pshft[k]の絶対値が特定の値Bを超えた場合、出力Feedback[k]は入力Pshft[k]と同じになり、図３３の回路と等価になる。従って、Pshift[k]を計算する元になったAD変換_kにおけるリセット後FD電圧分布がP相データの限界値の範囲内に収まっている限り、次のAD変換_k+1でPshift[k+1]を0に近い値にするようなレジスタ値の更新が行われ、非線形フィルタ４１１は高速収束を試みる。高速収束はサンプル画素のKT/Cノイズ等により揺らいだリセット後FD電圧を基に行われるので、次のAD変換_k+1では入力Pshift[k+1]が、ちょうど0になるとは限らない。

一方、入力Pshft[k]の絶対値が十分小さな値であった場合、それ以上レジスタ値を更新する必要は無く、むしろ固定のレジスタ値でAD変換回路４２の状態を一定に保ってAD変換を繰り返す方が良い。

図３５のAの非線形フィルタ４１１は、ゆらぎの影響を避けるためにPshift入力系列の直近何個かの値の移動平均をとり、その絶対値が特定の値A以下であれば、出力Feedback[k]を0とする。これにより、Noffset[k+1]の値は、Noffset[k]の値から更新されないので、Nzero値もNstart値も更新されない。すなわち、入力Pshft[k]が-AからAまではPshiftに関する不感帯となる。

入力Pshft[k]のデータ系列の移動平均値の絶対値は特定の値Aを超えているが、入力Pshift[k]の絶対値が、特定の値B以下である場合には、非線形フィルタ４１１は、移動平均値に減衰をかけて出力Feedback[k]とする。これによって、この範囲のPshft[k]が生じる状態から不感帯まで、レジスタ値の更新を間欠的かつ小幅に行う低速収束が実行される。

図３５のAの非線形フィルタ４１１は、判定部４３１、移動平均部４３２、減衰部４３３、および、セレクタ４３４を備える。

判定部４３１は、入力Pshft[k]およびそのデータ系列の移動平均値に基づいて、ケース１乃至３のいずれかを判定し、セレクタ４３４に出力する。移動平均部４３２は、入力Pshft[k]のデータ系列の移動平均値を計算し、判定部４３１および減衰部４３３に供給する。減衰部４３３は、入力Pshft[k]のデータ系列の移動平均値に減衰処理を行い、処理後の値をセレクタ４３４に出力する。

図３５のAの非線形フィルタ４１１を用いたレジスタ値の更新では、フィードスルー量が未知で、AD変換回路４２を起動した直後には高速収束が行われ、Pshft[k]の絶対値が特定の値B以下となり、ついで低速収束でPshft[k]の絶対値が、特定の値A以下になるようなレジスタ値に到達し、レジスタ値の更新が行われなくなる。

図３６は、図３５の非線形フィルタ４１１を用いてレジスタ値を更新したシミュレーション結果を示すグラフである。図３６のシミュレーションでは、KT/Cノイズを乱数モデルで発生させている。

図３６のシミュレーション結果によれば、更新回数ｋ=2から3にかけて高速収束動作をしたのち、ｋ=20程度までは低速収束動作によるレジスタ値の変更が散発するが、その後は、レジスタの更新がほとんど行われない。

図３５のAの非線形フィルタ４１１を用いたレジスタ値更新処理を継続すれば、起動後に一度Pshiftが不感帯内に収束した状態になり、その後に、温度ドリフトや電源ドリフトによる不感帯をはみ出すPshiftが発生した場合に、再度、低速収束が行われ、リセット後FD電圧分布とP相変換でのREF電圧の相対関係が適切に保持される。

このように、検出されたP相データ中心値と、望ましいP相データ目標値の差分の絶対値に基づいて、高速収束帯、低速収束帯、および不感帯を設定して、感度の異なるフィードバックをかけることにより、ランプDAC２０１のREFランプ波形の制御パラメータが不要に小刻みな変動を繰り返すことなく、ドリフトによる状態の変動に適応し続けて、常に最適なREFランプ波形を生成することができる。

＜１４．DAC回路の第５の実施の形態＞
図２５に示したタイミング生成回路２９と、固定バイアスを用いた図１６の第２の実施の形態のDAC回路２５との組み合わせによる構成を採用した場合、レジスタ値を変えることによるREF電圧波形とFD電圧波形の変化は、図３７に示されるようになる。インジェクションDAC２０２の入力設定が適切であれば、Noffsetが負になることは無く、Nstart値は常に0で、Nzero値だけが変化する。Nstart値が常に0でバイアス電圧も固定ということは、P相ランプ期間の開始電圧が常に一定ということで、P相ランプ期間のREFランプ波形（P相ランプ波形）も変化しない。したがって、リセット後FD電圧とP相ランプ期間のREF電圧の相対的関係の調整は、リセット後FD電圧が、P相ランプ波形の中心に、調整によって合わせこまれる。調整はレジスタ値の更新で行われ、リセット時のREF電圧が調整される結果、リセット後FD電圧の分布中心がP相ランプ波形の中心電圧に一致する。

P相ランプ波形の中心電圧は、P相ランプ期間の開始REF電圧よりP相ランプ期間の掃引電圧幅の半分だけ低い電圧である。P相ランプ期間の開始REF電圧も、P相ランプ期間の掃引電圧幅も、AD変換ゲインが変わると変化するので、P相ランプ波形の中心電圧も変化し、リセット後FD電圧の分布中心も変化することになる。

リセット後FD電圧には、前述したように飽和電荷量やリーク電荷についての要請から決まる理想値（理想電圧）がある。したがって、AD変換ゲインに依存せず、P相ランプ波形の中心電圧を理想電圧に調整することが望ましい。

図３８は、DAC回路２５の第５の実施の形態であり、AD変換ゲインに依存せず、P相ランプ波形の中心電圧を理想電圧になるように調整できるようにしたDAC回路２５の構成例を示している。

図３８のDAC回路２５は、基準電流生成回路４５１、ランプDAC４５２、バイアスDAC４５３、インジェクションDAC４５４、負荷抵抗４５５、および、ソースフォロア回路４５６により構成されている。

基準電流生成回路４５１は、ランプDAC４５２とバイアスDAC部４５３に基準電流Ioを供給する。ランプDAC４５２は、図９のランプDAC２０１の基準電流生成回路２３１を除いた部分と同様であり、インジェクションDAC４５４は、図１０のインジェクションDAC２０２のインジェクション電流生成部２４３と同様である。バイアスDAC４５３は、基準電流生成回路４５１から供給される基準電流Ioを、バイアス設定バスB[0:3]に入力される数値（バイアス設定入力BIAS）に応じて所定数倍した電流をサンプルホールド回路４６１でホールド出力した電流を負荷抵抗４５５に出力する。

ここで、ランプDAC４５２に与えられるゲイン設定バスG[0:3]の値がｍのとき、バイアスDAC４５３のバイアス設定バスB[0:3]には、Mを固定値として（M-m）なる値が入力される。ランプDAC４５２のランプデータバスD[0:10]に0が与えられたときのランプDAC４５２の出力電流のマスタートランジスタ電流に対する比をN、P相ランプ波形の中心でランプDAC４５２に与えられるランプデータバスD[0:10]の値をNcとして、バイアスDAC４５３は、基準電流Ioを(M-m)*(N-Nc)倍して、負荷抵抗４５５に電流を印加する。

ランプDAC４５２に与えられるランプデータバスD[0:10]の値がｎのとき、ランプDAC４５２の電流出力はm*(N-n)*Ioである。抵抗Roの負荷抵抗４５５には、バイアスDAC４５３の出力電流と、ランプDAC４５２の出力電流と、インジェクションDAC４５４の出力電流Iinjの和が印加されるので、図３８のDAC回路２５の出力電圧Vrefは、ソースフォロア回路４５６のオフセット電圧をVgs_sfとして次式（７）で表される。
Vref = M*(N-Nc)*Io*Ro + m*(Nc-n)*Io*Ro + Iinj*Ro + Vgs_sf ・・・（７）

P相ランプ波形の中心電圧Vpcenterは、式（７）に、n＝NcとIinj＝0を代入した次式（８）となる。
Vpcenter = M*(N-Nc)*Io*Ro + Vgs_sf ・・・（８）

式（８）は、P相ランプ波形の中心電圧が、ランプDAC４５２のゲイン設定、すなわちゲイン設定バスG[0:3]の値ｍに依存しない定数であることを示している。

したがって、図３８のDAC回路２５は、バイアスDAC４５３を用いてバイアス電圧を調整することで、AD変換ゲインに依存せず、P相ランプ波形の中心電圧を理想電圧になるように調整することができる。リセット後FD電圧の設定は、バイアスDAC４５３のバイアス設定バスB[0:3]に入力する値（M-m）のパラメータMで行うことができる。

＜１５．第３の実施の形態のDAC回路の制御変形例＞
次に、図２５に示したタイミング生成回路２９と、サンプルホールド回路２９１とフィードバック回路を用いた図１９の第３の実施の形態のDAC回路２５との組み合わせによる構成を採用した場合、レジスタ値を変えることによるREF電圧波形とFD電圧波形の変化は、図３９に示されるようになる。

図３９の時間原点は、図２２の時刻t１３に相当する。この場合、Nzero値の変化によって変化するのは、P相ランプ波形の開始電圧とP相ランプ波形であり、リセット後FD電圧は変化しない。

しかし、図１９のフィードバック回路で、目標電圧を与えてリセット中のREF電圧を制御したとしても、インジェクションDAC２０２の出力電圧とフィードスルー降下電圧が一致しない限り、リセット後FD電圧は、目標電圧に一致しない。

リセット後FD電圧を目標電圧に近づけるためには、インジェクションDAC２０２の出力電圧を、なるべくフィードスルー降下電圧に近づけなくてはならない。ただし、リセット後FD電圧の絶対値の制御は先にも述べたように許容範囲の大きいものであるから、インジェクションDAC２０２の階調電圧をさほど細かくしなくても、インジェクションDAC２０２出力電圧が、フィードスルー降下電圧が許容範囲内で一致するように、インジェクションDAC２０２の入力を適切な最寄りの値に設定すればよい。

図１９の第３の実施の形態のDAC回路２５と、図２５に示したタイミング生成回路２９とを組み合わせて、リセット後FD電圧を厳密に制御するためには、図１９のDAC回路２５は、図４０に示されるように制御を行う。

図４０のタイミングチャートでは、AUTOBIASパルスがアクティブで、フィードバック回路が有効な時刻t７２から時刻t７３までの期間に、ランプDAC２０１には、（Nstart+Nc）の値、すなわちP相ランプ波形の中心電圧を出力するための値が入力される。これによって、バイアス出力は、P相ランプ波形の中心電圧が目標電圧に一致するようなバイアス電圧にホールドされる。

次のインジェクションDAC２０２が出力中の期間は、ランプDAC２０１にNzero値が入力される。インジェクションDAC２０２の出力電圧がフィードスルー降下電圧と完全に一致していない場合、図２５のタイミング生成回路２９によるレジスタ更新処理を継続していくとNzero値が調整されて、リセット後FD電圧は、P相ランプ波形の中心電圧、すなわち目標電圧を中心に分布するようになる。

＜１６．遮光画素によるP相データの取得＞
上述した実施の形態では、画素アレイ部２２の各画素に対して、P相データを取得する画素を特に限定はしなかったが、以下では、遮光画素に限定した例について説明する。

画素アレイ部２２の画素２１には、図４１に示されるように、入射光を受光して光電変換する撮像用の通常画素２１Pと、電気的特性は通常画素２１Pと同一であるが、遮光体によって光電変換素子１２１に入射光が入らないように遮光された遮光画素２１Dとが存在する。遮光画素２１Dは、黒レベルを検出するOPB（Optical Black）領域に設けられ、OPB画素とも呼ばれる。

P相データは、FD１２５をリセットしてから光電変換素子からの電荷を転送する前に取得されるので、基本的には露光の影響を受けない。しかしながら、光電変換素子１２１が強い光を浴びて大量の電荷を生成する場合、その電荷の一部がポテンシャル障壁を乗り越えて同一半導体基板内のFD１２５の領域に漏洩することがある。そのような状況で取得されたP相データは、フィードスルー降下に加えて、漏洩電荷による降下が重畳されており、P相データ中心値にも漏洩電荷による降下が重畳される。

P相データ中心値の検出によるREFランプ波形の制御は、電荷が漏洩するようなことがない正常な状態の画素に対して、リセット後FD電圧の分布中心を、P相ランプ中心に合わせて、P相限界値に対するマージンを最適化することであるから、電荷漏洩画素のP相データがサンプリングされ、P相データ中心値の検出に影響してしまうのは好ましくない。

そこで、タイミング生成回路２９の中心値検出部３５２は、画素アレイ部２２の複数の画素２１のなかから、遮光画素２１DのP相データをサンプリングして、P相データ中心値を検出する。そして、検出されたP相データ中心値に基づいて、レジスタ値が更新される。図４１では、画素アレイ部２２の左右両端の数カラムに遮光画素２１Dが配置されている。

一方、図４２は、遮光画素２１Dが、画素アレイ部２２の上端の数カラムに配置されている例を示している。タイミング生成回路２９の中心値検出部３５２は、画素アレイ部２２の複数の画素２１のなかから、遮光画素２１DのP相データをサンプリングして、P相データ中心値を検出する。そして、検出されたP相データ中心値に基づいて、レジスタ値が更新される。

このように、P相データ中心値を検出する画素２１を、遮光画素２１Dに限定することにより、画素アレイ部２２の一部の画素２１に強い光が入射され、光電変換素子１２１からあふれ出た電荷がFD１２５へ流入してしまう状況においても、P相データ中心値を正確に検出することが可能になる。

なお、図４２に示されるように、画素アレイ部２２が第１の領域H１と第２の領域H２とに分割され、AD変換処理が領域ごとに区分して実行される場合、第２の領域H２では、遮光画素２１DがないのでP相データ中心値を検出することができない。

この場合、タイミング生成回路２９のタイミングコントローラ３５１は、図４３に示されるように、第１の領域H１のAD変換処理においてのみ、レジスタ更新を指示するUPDATE信号をレジスタ更新部３５３に供給し、レジスタ値の更新を行う。タイミングコントローラ３５１は、第２の領域H２のAD変換処理では、レジスタ値の更新を行わない。再度、第１の領域H１のAD変換処理を行う際のレジスタ値は、１回前の第１の領域H１のAD変換処理で更新したレジスタ値がそのまま使用される。

さらに例えば、画素アレイ部２２が第１の領域H１乃至第ｎの領域Hnのｎ個の領域に分割され、所定の領域（例えば、第１の領域H１）が、遮光画素２１Dのみで構成されるような場合には、図４４に示されるように、遮光画素２１Dのみで構成される第１の領域H１のAD変換処理においてD相データの取得を省略することができる。遮光画素２１Dには光情報が入らないので、P相データ取得後にD相データの取得を行って両方の取得データの差分を演算するCDS演算を行う必要は無く、P相データ中心値を検出するためのP相データだけが取得できればよい。

なお、遮光画素２１Dであっても、通常画素２１Pに隣接する画素では、通常画素２１Pの光電変換素子１２１から溢れた電荷が、遮光画素２１DのFD１２５に漏洩することがある。そのような影響を避けるためには、遮光画素２１Dの中で、通常画素２１Pから十分距離があり、電荷漏洩の影響がない遮光画素２１Dをサンプリングするのが好適である。サンプリング対象とする遮光画素２１Dと直近の通常画素２１Pの間に、漏洩電荷をトラップするガードバンド構造を設けても良い。

＜１７．タイミング生成回路の他の詳細構成＞
図４５は、タイミング生成回路２９の他の構成例を示している。

図４５において、図２５に示したタイミング生成回路２９の構成と対応する部分については同一の符号を付してあり、その説明は省略する。

図４５のタイミング生成回路２９は、リセット後FD電圧とREFランプ波形の相対的関係を別の方法で制御する。

具体的には、インジェクションデータ入力INJ DATAを生成するINJレジスタ４８１が新たに設けられ、リセット時にランプDAC２０１に入力として与えられるNzero値と、インジェクションDAC２０２へ入力されるインジェクションデータ入力INJ DATAが調整される。ランプDAC２０１のP相ランプ期間およびD相ランプ期間の掃引開始時のプリセット値であるNstart値は0に固定される。

図２５のタイミング生成回路２９において、図３３または図３４の回路で実行されるレジスタ値更新アルゴリズムで、Nzero値とNstart値を更新し続けていくと、Nstart値が非ゼロの正整数となることがある。これは、AD変換に用いられるP相ランプ波形およびD相ランプ波形の開始電圧が、ランプDAC２０１の最高出力電圧ではなくなることを意味する。ランプDAC２０１が十分なステップ数を持っていない場合、大きな正整数のNstart値からのD相データの掃引では、D相ランプ期間で掃引すべき範囲を掃引しきれないことがありうる。

Nstart値が正整数となるのは、Nzero値が0であって、リセット時にランプDAC２０１が最高出力電圧を出していてもなお、P相ランプ波形を低い電圧から掃引開始しないとP相ランプ波形の中心がP相データ中心値に一致しない時であり、リセットフィードスルーによる降下電圧に対して、インジェクションDAC２０２によるリセット時の電圧加算が過度に不足していることを意味している。

図４５のタイミング生成回路２９は、図３３で説明したレジスタ値更新アルゴリズムでNstart値の更新値が非ゼロの正整数となった場合、インジェクションDAC２０２の入力となるINJレジスタ４８１の値を１増すことで、次のAD変換におけるリセット中のインジェクションDAC２０２による加算電圧を増す。

また、図２５のタイミング生成回路２９において、図３３または図３４の回路で実行されるレジスタ値更新アルゴリズムで、Nzero値とNstart値を更新し続けていくと、更新されるNzero値が、ランプDAC２０１に許される入力範囲を超えてしまうことがある。これは、リセット時のランプDAC２０１の出力を下限電圧まで下げきってなお、P相ランプ波形の中心がP相データ中心値に一致しない時であり、リセットフィードスルーによる降下電圧に対してインジェクションDAC２０２によるリセット時の電圧加算が過度に超過していることを意味している。

図４５のタイミング生成回路２９は、図３３で説明したレジスタ値更新アルゴリズムでNzero値の更新値がランプDAC２０１の許容最大入力値を超えた場合には、インジェクションDAC２０２の入力となるINJレジスタ４８１の値を1減じることで、次のAD変換におけるリセット中のインジェクションDAC２０２による加算電圧を減らす。

図４５のタイミング生成回路２９によれば、リセットフィードスルーによる電圧降下量が未知またはドリフト変動性であるためにインジェクションDAC２０２の入力に与える初期値が適切でなかったとしても、インジェクションDAC２０２の入力値は徐々に修正されて、リセットフィードスルーに対して適切な値となる。

図４５のタイミング生成回路２９は、P相ランプ波形の中心とP相データ中心値の差分を、Nzeroレジスタ３５５のNzero値とINJレジスタ４８１のINJ DATAにフィードバックする二重フィードバック系である。系の安定な動作を期すためには、INJレジスタ４８１のフィードバック帯域を低く設定する、たとえば、１回、INJレジスタ４８１の更新を行ったら、その後、複数回、好適には10回程度のAD変換ではINJレジスタ４８１の更新を行わずに、Nzeroレジスタ３５５のNzero値だけを更新するなどの手段が有効である。

図４５のタイミング生成回路２９の構成においても、AD変換結果からP相データをサンプリングして、次のAD変換で用いるランプDAC２０１のREFランプ波形を調整することにより、未知のフィードスルー電圧を適応的に補償してP相データの分布中心をREFランプ波形の中心に導くことができる。これによって、短いP相ランプ期間のREFランプ波形でも、すべての画素から確実にP相データを取得できるようになり、P相ランプ波形（P相ランプ期間）を長く設定することによるAD変換速度の低下と、比較回路５１を長時間動かし続けることによるAD変換消費電力の増大を防ぐことができる。

＜１８．DAC回路の第６の実施の形態＞
図４６は、DAC回路２５の第６の実施の形態の回路構成を示している。なお、図４６では、画素回路４１と、比較回路５１（差動入力回路６１乃至正帰還回路６３）も示している。

図４６のDAC回路２５は、第１の出力制御信号BOTTOMを入力可能として、第１の出力制御信号BOTTOMがアクティブになったときに、DAC回路２５が所定の電圧（第１特定電圧）を出力するようにした構成である。

具体的には、図４６のDAC回路２５には、図８のソースフォロア回路２１５を構成する電流源２１３とPMOSトランジスタ２１４との間に、PMOSトランジスタ５０１が新たに設けられるとともに、DAC回路２５の出力端とGNDとの間に、NMOSトランジスタ５０２が新たに設けられている。PMOSトランジスタ５０１とNMOSトランジスタ５０２のゲートには、第１の出力制御信号BOTTOMが供給される。PMOSトランジスタ５０１とNMOSトランジスタ５０２は、DAC回路２５の出力電圧を特定の電圧レベルに制御する出力制御回路を構成する。

DAC回路２５は、第１の出力制御信号BOTTOMがアクティブ（Hi）になると、出力するREF電圧をGNDレベルとする。この出力電圧は、DAC回路２５に入力されるデジタル数値バスで操作できる出力電圧範囲の外にある。REF電圧をGNDにすると、FD直結コンパレータ６１の消費電流を、電流源制御バイアスVbを操作することなく0にすることができる。

＜１９．DAC回路の第７の実施の形態＞
次に、図４７を参照して、DAC回路２５の第７の実施の形態について説明する。

図４７において、図４６と対応する部分については同一の符号を付してあり、その部分の説明は適宜省略して、異なる部分について説明する。

図４７のDAC回路２５では、図４６の第１の出力制御信号BOTTOMに加えて、第２の出力制御信号xTOPを入力可能として、第２の出力制御信号xTOPがアクティブになったときに、DAC回路２５が、第１の出力制御信号BOTTOMがアクティブのときとは異なる所定の電圧（第２特定電圧）をさらに出力するようにした構成である。

具体的には、図４７のDAC回路２５には、第１電源電圧VDDHとDAC回路２５の出力端との間に、PMOSトランジスタ５１１が新たに設けられるとともに、 DAC回路２５の出力端とPMOSトランジスタ２１４との間に、NMOSトランジスタ５１２が新たに設けられている。PMOSトランジスタ５１１とNMOSトランジスタ５１２のゲートには、第２の出力制御信号xTOPが供給される。図４７のDAC回路２５では、PMOSトランジスタ５０１、NMOSトランジスタ５０２、PMOSトランジスタ５１１、および、NMOSトランジスタ５１２が、DAC回路２５の出力電圧を特定の電圧レベルに制御する出力制御回路を構成する。

DAC回路２５は、第２の出力制御信号xTOPがアクティブ（Lo）になると、出力するREF電圧を電源電圧レベル（VDDH）とする。この出力電圧も、DAC回路２５に入力されるデジタル数値バスで操作できる出力電圧範囲の外にある。第１の出力制御信号BOTTOMと第２の出力制御信号xTOPを同時にアクティブにすることは禁止される。

図４６と図４７で省略されているNMOSトランジスタのバックゲートは、図中のGNDと同じでもよいし、それ以下の負電圧であってもよい。

図４８は、AD変換処理における第１の出力制御信号BOTTOMと第２の出力制御信号xTOPの駆動を示すタイミングチャートである。

図４８に示されるように、AD変換処理が間欠的に実行される場合、図４６及び図４７のDAC回路２５は、AD変換終了後から次のAD変換開始までの間、第１の出力制御信号BOTTOMをアクティブ（Hi）にして、REF電圧を0にし、比較回路５１の消費電流を0にするスタンバイ状態に遷移することで、時間平均の回路消費電力を抑えることができる。

比較回路５１を構成するNMOSトランジスタのソースとドレインは、P型の半導体基板１１に浮くN型領域の島であり、電子を基板に放出するエミッタとなりうる。同じ半導体基板１１には光電変換素子１２１が光によって発生した電子を蓄積するN型領域があり、そのN型領域は、NMOSトランジスタのソースやドレインと近接している。仮に、NMOSトランジスタのソースかドレインがエミッタとなり、電子が光電変換素子１２１のN型領域まで漏洩すれば、その電荷は、光誘起の電子に対するノイズ、いわゆる暗電流ノイズとなる。このノイズを減らすには、比較回路５１を構成するNMOSトランジスタのソースとドレインは、なるべく高い電位にあることが望ましい。

光誘起電子の蓄積は、図４８に示される蓄積期間である、一点鎖線で示されるOFG信号をHiにして光電変換素子１２１のN型領域の電子をクリアしてから、破線で示されるTX信号をHiにして電子がFD１２５に転送されるまでの期間に行われる。この蓄積期間のうち、AD変換動作が始まるまでの期間、第２の出力制御信号xTOPをアクティブ（Lo）にして、REF電圧を電源電圧レベルまで上げて、比較回路５１の電流源NMOSトランジスタのソースを除くNMOSトランジスタのソースとドレインを、電源電圧に近い所まで上昇せしめる。それによって、この期間における暗電流ノイズを最小限に抑えることができる。

AD変換動作が終了してからOFG信号がHiとなるまでの期間に溜まったノイズ電子は、排出トランジスタ１２２がオンとなることで排出されて、次のAD変換でのノイズにはならない。よって、比較回路５１のNMOSトランジスタのソースおよびドレインを高電圧にする必要は無く、むしろ、その期間は、第１の出力制御信号BOTTOMをアクティブ（Hi）にして、REF電圧をGNDレベルに落とし、その間の比較回路５１の消費電流を無くしたスタンバイ状態にして、比較回路５１の時間平均消費電流を下げることが望ましい。

第１の出力制御信号BOTTOMをゲートに持ち、REF電圧出力をGNDにシャントするNMOSトランジスタ５０２と、第２の出力制御信号xTOPをゲートに持ち、REF電圧出力を電源電圧にシャントするPMOSトランジスタ５１１は、REF電圧を伝送する多数の配線による巨大な負荷容量と、低インピーダンスのGNDもしくは電源電圧との間に挿入されている。第１の出力制御信号BOTTOMや第２の出力制御信号xTOPがアクティブになった瞬間に莫大なプルダウンもしくはプルアップ電流が流れてしまうと、それらのMOSトランジスタやREF電圧を伝送する配線にダメージが加わる恐れがある。そういったダメージを防ぐには、それらのMOSトランジスタのアスペクト比を調整して高抵抗にする、MOSトランジスタと直列にダンピング抵抗を挿入する、第１の出力制御信号BOTTOMや第２の出力制御信号xTOPを緩やかな勾配でイナートからアクティブへ切り替えるなどのピーク電流削減対策が有効である。

第６の実施の形態および第７の実施の形態に係るDAC回路２５の第１の出力制御信号BOTTOMがアクティブ（Hi）である場合に、DAC回路２５が出力するREF電圧をGNDレベルとする構成によれば、間欠的AD変換の非変換期間のFD直結コンパレータ６１の消費電力を削減することができる。

また、第７の実施の形態に係るDAC回路２５の第２の出力制御信号xTOPがアクティブ（Lo）である場合に、DAC回路２５が出力するREF電圧を電源電圧レベルとする構成によれば、光電変換素子１２１の電荷蓄積中にFD直結コンパレータ６１のバイアス電圧を高く保ち、暗電流ノイズを抑えることができる。

なお、図４６のDAC回路２５では、第１の出力制御信号BOTTOMによるスタンバイモードを追加し、図４７のDAC回路２５では、第１の出力制御信号BOTTOMによるスタンバイモードと第２の出力制御信号xTOPによる暗電流対策モードを追加した。図示は省略するが、第２の出力制御信号xTOPによる暗電流対策モードのみを追加したDAC回路２５の構成も可能である。

上述した例では、各実施の形態に係るDAC回路２５およびタイミング生成回路２９を備える固体撮像素子１の構成として、１画素または複数画素単位に１個のAD変換回路４２を備える構成を採用して説明したが、本技術は、カラム単位に１個のAD変換回路４２を備えるカラムAD型の固体撮像素子にも適用可能である。

＜２０．電子機器への適用例＞
また、本技術は、固体撮像素子への適用に限られるものではない。即ち、本技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子を用いる複写機など、画像取込部（光電変換部）に固体撮像素子を用いる電子機器全般に対して適用可能である。固体撮像素子は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。

図４９は、本技術を適用した電子機器としての、撮像装置の構成例を示すブロック図である。

図４９の撮像装置６００は、レンズ群などからなる光学部６０１、図１の固体撮像素子１の構成が採用される固体撮像素子（撮像デバイス）６０２、およびカメラ信号処理回路であるDSP(Digital Signal Processor)回路６０３を備える。また、撮像装置６００は、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７、および電源部６０８も備える。DSP回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７および電源部６０８は、バスライン６０９を介して相互に接続されている。

光学部６０１は、被写体からの入射光（像光）を取り込んで固体撮像素子６０２の撮像面上に結像する。固体撮像素子６０２は、光学部６０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像素子６０２として、図１の固体撮像素子１、即ち、小規模な回路構成で実現したDAC回路２５を備える固体撮像素子を用いることができる。

表示部６０５は、例えば、LCD(Liquid Crystal Display)や有機EL(Electro Luminescence)ディスプレイ等の薄型ディスプレイで構成され、固体撮像素子６０２で撮像された動画または静止画を表示する。記録部６０６は、固体撮像素子６０２で撮像された動画または静止画を、ハードディスクや半導体メモリ等の記録媒体に記録する。

操作部６０７は、ユーザによる操作の下に、撮像装置６００が持つ様々な機能について操作指令を発する。電源部６０８は、DSP回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６および操作部６０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。

上述したように、固体撮像素子６０２として、上述したDAC回路２５やタイミング生成回路２９を備える固体撮像素子１を用いることで、小型化することができる。従って、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置６００においても、小型化を図ることができる。

＜２１．移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。

図５０は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。

車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図５０に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。

駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。

ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。

車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。

撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。

車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。

マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ Ｄｒｉｖｅｒ Ａｓｓｉｓｔａｎｃｅ Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。

また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。

音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図５０の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。

図５１は、撮像部１２０３１の設置位置の例を示す図である。

図５１では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。

撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。

なお、図５１には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。

撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。

例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。

撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。

以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、撮像部１２０３１として、上述したDAC回路２５やタイミング生成回路２９を備える固体撮像素子１を適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、小型化しつつも、より見やすい撮影画像を得ることができたり、距離情報を取得することができる。また、得られた撮影画像や距離情報を用いて、ドライバの疲労を軽減したり、ドライバや車両の安全度を高めることが可能になる。

＜イメージセンサの使用例＞
図５２は、上述の固体撮像素子１を用いたイメージセンサの使用例を示す図である。

上述の固体撮像素子１を用いたイメージセンサは、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。

・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置

本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。

例えば、上述した複数の実施の形態の全てまたは一部を組み合わせた形態を採用することができる。

本技術は、光電変換電荷による信号電圧を有する容量性信号をAD変換する固体撮像素子のみならず、対環境寄生容量や電場のセンサ、たとえば指紋センサやタッチパネルの検出信号をAD変換する回路にも有効であり、多数の容量性センサを同時一括でAD変換する回路に特に好適である。

なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、本明細書に記載されたもの以外の効果があってもよい。

なお、本技術は以下のような構成も取ることができる。
（１）
一定の時間勾配で電圧が変化するランプ信号を生成するランプDACと、
前記ランプ信号と比較される比較対象電圧をリセットするリセット期間に、所定の電圧を出力するインジェクションDACと、
前記ランプDACの出力と前記インジェクションDACの出力を加算して、比較参照電圧として比較回路に出力する加算回路と
を備える
ＤＡＣ回路。
（２）
前記ランプDACおよび前記インジェクションDACは、入力値に応じて所定のステップ電圧で出力電圧を変更し、
前記ランプDACのステップ電圧は、前記インジェクションDACのステップ電圧より小さく設定されている
前記（１）に記載のＤＡＣ回路。
（３）
所定の固定バイアス電圧を生成する固定電圧生成回路をさらに備え、
前記加算回路は、前記ランプDACの出力と前記インジェクションDACの出力に、さらに前記固定電圧生成回路の出力を加算して、前記比較参照電圧として前記比較回路に出力する
前記（１）または（２）に記載のＤＡＣ回路。
（４）
前記固定電圧生成回路は、サンプルホールド回路を備え、
前記固定電圧生成回路は、前記サンプルホールド回路がホールドモード時に、前記所定の固定バイアス電圧を出力する
前記（３）に記載のＤＡＣ回路。
（５）
第１入力値または第２入力値のいずれか一方を選択して前記インジェクションDACに供給するセレクタをさらに備え、
前記インジェクションDACは、前記セレクタから供給される前記第１入力値に基づく第１電圧または前記第２入力値に基づく第２電圧を出力する
前記（１）乃至（４）のいずれかに記載のＤＡＣ回路。
（６）
前記比較回路は、信号電荷が転送されて生成される前記比較対象電圧と、前記比較参照電圧との比較を複数回行う
前記（５）に記載のＤＡＣ回路。
（７）
前フレームのAD変換結果に基づき、次フレームの前記ランプ信号の電圧を制御する入力値を決定して前記ランプDACに供給する制御回路をさらに備え、
前記ランプDACは、前記制御回路から供給される前記入力値に基づいて、前記ランプ信号を生成する
前記（１）乃至（６）のいずれかに記載のＤＡＣ回路。
（８）
前記制御回路は、前記前フレームから抽出した複数画素のN番目最大値（１＜N）とM番目最小値（１＜M）の平均値を用いて、CDS処理において画素のリセットレベルを表すP相データの中心値であるP相データ中心値を検出して、前記次フレームのランプ信号の電圧を制御する前記入力値を決定する
前記（７）に記載のＤＡＣ回路。
（９）
前記制御回路は、前記前フレームから抽出した複数画素のN番目最大値とM番目最小値の平均値を、多段階で検出する
前記（８）に記載のＤＡＣ回路。
（１０）
前記制御回路は、検出された前記P相データ中心値と、望ましいP相データ目標値の差分の絶対値に対して、高速収束帯、低速収束帯、および不感帯を設定して、感度の異なるフィードバックをかける
前記（８）または（９）に記載のＤＡＣ回路。
（１１）
前記制御回路は、前記複数画素として、前記前フレームの遮光画素に限定して抽出する
前記（８）乃至（１０）のいずれかに記載のＤＡＣ回路。
（１２）
出力制御信号に基づいて特定電圧レベルを前記比較回路に出力する出力制御回路をさらに備える
前記（１）乃至（１１）のいずれかに記載のＤＡＣ回路。
（１３）
前記出力制御回路は、前記出力制御信号としての第１出力制御信号がアクティブになった場合に、GNDレベルを前記比較回路に出力させる
前記（１２）に記載のＤＡＣ回路。
（１４）
前記出力制御回路は、前記出力制御信号としての第２出力制御信号がアクティブになった場合に、電源電圧レベルを前記比較回路に出力させる
前記（１２）または（１３）に記載のＤＡＣ回路。
（１５）
前記比較回路は、差動入力回路を有し、
前記差動入力回路の一方の入力が、信号電荷が転送されて生成される前記比較対象電圧とDC直結され、
前記差動入力回路の他方の入力が、前記比較参照電圧とDC直結され、
前記比較回路は、前記リセット期間に、前記比較対象電圧を前記比較参照電圧にリセットする
前記（１）乃至（１４）のいずれかに記載のＤＡＣ回路。
（１６）
前記比較回路は、差動入力回路を有し、
前記差動入力回路の一方の入力が、光電変換された信号電荷を蓄積する逆バイアスダイオードとDC直結され、
前記差動入力回路の他方の入力が、前記比較参照電圧とDC直結され、
前記比較回路は、前記リセット期間に、前記逆バイアスダイオードの電圧を前記比較参照電圧にリセットする
前記（１）乃至（１４）のいずれかに記載のＤＡＣ回路。
（１７）
電圧が一定の時間勾配で変化するランプ信号を生成するランプDACと、
前記ランプ信号と比較される比較対象電圧をリセットするリセット期間に、所定の電圧を出力するインジェクションDACと、
前記ランプDACの出力と前記インジェクションDACの出力を加算して、比較参照電圧として比較回路に出力する加算回路と
を備えるＤＡＣ回路
を備える固体撮像素子。
（１８）
電圧が一定の時間勾配で変化するランプ信号を生成するランプDACと、
前記ランプ信号と比較される比較対象電圧をリセットするリセット期間に、所定の電圧を出力するインジェクションDACと、
前記ランプDACの出力と前記インジェクションDACの出力を加算して、比較参照電圧として比較回路に出力する加算回路と
を備えるＤＡＣ回路を備える固体撮像素子
を備える電子機器。
（Ｂ１）
出力制御信号に基づいて特定電圧レベルを比較回路に出力する出力制御回路を備え、
前記特定電圧レベルは、ステップ電圧にＤＡＣ入力値を乗じた範囲を超えた電圧である
ＤＡＣ回路。
（Ｂ２）
前記出力制御回路は、前記出力制御信号としての第１出力制御信号がアクティブになった場合に、GNDレベルを前記比較回路に出力させる
前記（Ｂ１）に記載のＤＡＣ回路。
（Ｂ３）
前記出力制御回路は、前記出力制御信号としての第２出力制御信号がアクティブになった場合に、電源電圧レベルを前記比較回路に出力させる
前記（Ｂ１）または（Ｂ２）に記載のＤＡＣ回路。

１ 固体撮像素子， ２１ 画素， ２２ 画素アレイ部， ２５ DAC回路， ２９ タイミング生成回路， ４１ 画素回路， ４２ AD変換回路， ５１ 比較回路， ６１ 差動入力回路（コンパレータ）， １２１ 光電変換素子， １２２ 排出トランジスタ， １２３ 転送トランジスタ， １２４ リセットトランジスタ， １２５ FD(浮遊拡散層)， ２０１ ランプDAC， ２０２ インジェクションDAC， ２０３ 加算回路， ２０４ 電流増幅回路， ２２２ サンプルホールド回路， ２７１ 固定電圧生成回路， ２７２ 固定電流源， ２９１ サンプルホールド回路， ２９１ エラーアンプ， ２９３ 電圧源， ３２１ 付加FD， ３２４ セレクタ， ３５１ タイミングコントローラ， ３５２ 中心値検出部， ３５３ レジスタ更新部， ３７１ 第１層検出部， ３７２ 第２層検出部， ４１１ 非線形フィルタ， ４３１ 判定部， ４３２ 移動平均部， ４３３ 減衰部， ４３４ セレクタ， ４５２ ランプDAC， ４５３ バイアスDAC， ４５４ インジェクションDAC， ４８１ INJレジスタ， ５０１ PMOSトランジスタ， ５０２ NMOSトランジスタ， ６００ 撮像装置， ６０２ 固体撮像素子

Claims (18)

1. 一定の時間勾配で電圧が変化するランプ信号を生成するランプDACと、
   前記ランプ信号と比較される比較対象電圧をリセットするリセット期間に、所定の電圧を出力するインジェクションDACと、
   前記ランプDACの出力と前記インジェクションDACの出力を加算して、比較参照電圧として比較回路に出力する加算回路と
   を備える
   ＤＡＣ回路。
2. 前記ランプDACおよび前記インジェクションDACは、入力値に応じて所定のステップ電圧で出力電圧を変更し、
   前記ランプDACのステップ電圧は、前記インジェクションDACのステップ電圧より小さく設定されている
   請求項１に記載のＤＡＣ回路。
3. 所定の固定バイアス電圧を生成する固定電圧生成回路をさらに備え、
   前記加算回路は、前記ランプDACの出力と前記インジェクションDACの出力に、さらに前記固定電圧生成回路の出力を加算して、前記比較参照電圧として前記比較回路に出力する
   請求項１に記載のＤＡＣ回路。
4. 前記固定電圧生成回路は、サンプルホールド回路を備え、
   前記固定電圧生成回路は、前記サンプルホールド回路がホールドモード時に、前記所定の固定バイアス電圧を出力する
   請求項３に記載のＤＡＣ回路。
5. 第１入力値または第２入力値のいずれか一方を選択して前記インジェクションDACに供給するセレクタをさらに備え、
   前記インジェクションDACは、前記セレクタから供給される前記第１入力値に基づく第１電圧または前記第２入力値に基づく第２電圧を出力する
   請求項１に記載のＤＡＣ回路。
6. 前記比較回路は、信号電荷が転送されて生成される前記比較対象電圧と、前記比較参照電圧との比較を複数回行う
   請求項５に記載のＤＡＣ回路。
7. 前フレームのAD変換結果に基づき、次フレームの前記ランプ信号の電圧を制御する入力値を決定して前記ランプDACに供給する制御回路をさらに備え、
   前記ランプDACは、前記制御回路から供給される前記入力値に基づいて、前記ランプ信号を生成する
   請求項１に記載のＤＡＣ回路。
8. 前記制御回路は、前記前フレームから抽出した複数画素のN番目最大値（１＜N）とM番目最小値（１＜M）の平均値を用いて、CDS処理において画素のリセットレベルを表すP相データの中心値であるP相データ中心値を検出して、前記次フレームのランプ信号の電圧を制御する前記入力値を決定する
   請求項７に記載のＤＡＣ回路。
9. 前記制御回路は、前記前フレームから抽出した複数画素のN番目最大値とM番目最小値の平均値を、多段階で検出する
   請求項８に記載のＤＡＣ回路。
10. 前記制御回路は、検出された前記P相データ中心値と、望ましいP相データ目標値の差分の絶対値に対して、高速収束帯、低速収束帯、および不感帯を設定して、感度の異なるフィードバックをかける
    請求項８に記載のＤＡＣ回路。
11. 前記制御回路は、前記複数画素として、前記前フレームの遮光画素に限定して抽出する
    請求項８に記載のＤＡＣ回路。
12. 出力制御信号に基づいて特定電圧レベルを前記比較回路に出力する出力制御回路をさらに備える
    請求項１に記載のＤＡＣ回路。
13. 前記出力制御回路は、前記出力制御信号としての第１出力制御信号がアクティブになった場合に、GNDレベルを前記比較回路に出力させる
    請求項１２に記載のＤＡＣ回路。
14. 前記出力制御回路は、前記出力制御信号としての第２出力制御信号がアクティブになった場合に、電源電圧レベルを前記比較回路に出力させる
    請求項１２に記載のＤＡＣ回路。
15. 前記比較回路は、差動入力回路を有し、
    前記差動入力回路の一方の入力が、信号電荷が転送されて生成される前記比較対象電圧とDC直結され、
    前記差動入力回路の他方の入力が、前記比較参照電圧とDC直結され、
    前記比較回路は、前記リセット期間に、前記比較対象電圧を前記比較参照電圧にリセットする
    請求項１に記載のＤＡＣ回路。
16. 前記比較回路は、差動入力回路を有し、
    前記差動入力回路の一方の入力が、光電変換された信号電荷を蓄積する逆バイアスダイオードとDC直結され、
    前記差動入力回路の他方の入力が、前記比較参照電圧とDC直結され、
    前記比較回路は、前記リセット期間に、前記逆バイアスダイオードの電圧を前記比較参照電圧にリセットする
    請求項１に記載のＤＡＣ回路。
17. 電圧が一定の時間勾配で変化するランプ信号を生成するランプDACと、
    前記ランプ信号と比較される比較対象電圧をリセットするリセット期間に、所定の電圧を出力するインジェクションDACと、
    前記ランプDACの出力と前記インジェクションDACの出力を加算して、比較参照電圧として比較回路に出力する加算回路と
    を備えるＤＡＣ回路
    を備える固体撮像素子。
18. 電圧が一定の時間勾配で変化するランプ信号を生成するランプDACと、
    前記ランプ信号と比較される比較対象電圧をリセットするリセット期間に、所定の電圧を出力するインジェクションDACと、
    前記ランプDACの出力と前記インジェクションDACの出力を加算して、比較参照電圧として比較回路に出力する加算回路と
    を備えるＤＡＣ回路を備える固体撮像素子
    を備える電子機器。

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