WO2021220682A1 - 撮像装置 - Google Patents

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WO2021220682A1
WO2021220682A1 PCT/JP2021/012519 JP2021012519W WO2021220682A1 WO 2021220682 A1 WO2021220682 A1 WO 2021220682A1 JP 2021012519 W JP2021012519 W JP 2021012519W WO 2021220682 A1 WO2021220682 A1 WO 2021220682A1
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signal
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reference signal
pixel circuits
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圭汰 伊藤
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ソニーセミコンダクタソリューションズ株式会社
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    • H04N25/79—Arrangements of circuitry being divided between different or multiple substrates, chips or circuit boards, e.g. stacked image sensors

Definitions

  • the present disclosure relates to an imaging device that images a subject.
  • pixels including a photodiode are arranged in a matrix, and each pixel generates a pixel voltage according to the amount of light received.
  • an AD conversion circuit Analog to Digital Converter
  • Patent Document 1 discloses an imaging device that performs AD conversion by comparing a signal including a pixel voltage with a reference signal having a lamp waveform.
  • the first imaging device includes a plurality of pixel circuits and a control unit.
  • Each of the plurality of pixel circuits has a light receiving circuit, a comparator, a delay circuit, a selection circuit, and a latch circuit.
  • the light receiving circuit is configured to generate a pixel signal according to the amount of light received.
  • the comparator is configured to generate a first comparison signal by comparing a pixel signal with a reference signal having a ramp waveform.
  • the delay circuit is configured to generate a second comparison signal by delaying the first comparison signal.
  • the selection circuit is configured to select one of the first comparison signal and the second comparison signal and output the selected signal as the third comparison signal.
  • the latch circuit is configured to latch the time code at a timing based on the third comparison signal.
  • the control unit is configured to control the operation of the selection circuit in each of the plurality of pixel circuits.
  • the second image pickup apparatus includes a first reference signal generation unit, a second reference signal generation unit, a first plurality of pixel circuits, and a second plurality of pixel circuits. It has.
  • the first reference signal generation unit is configured to generate a first reference signal having a lamp waveform.
  • the second reference signal generation unit is configured to generate a second reference signal having a lamp waveform deviated from the lamp waveform of the first reference signal in the time axis direction.
  • Each of the first plurality of pixel circuits has a first light receiving circuit that generates a first pixel signal according to the amount of light received, and a first light receiving circuit by comparing the first pixel signal and the first reference signal.
  • Each of the second plurality of pixel circuits has a second light receiving circuit that generates a second pixel signal according to the amount of light received, and a second light receiving circuit by comparing the second pixel signal and the second reference signal. It has a second comparator that generates a comparison signal of the above, and a second latch circuit that latches a time code based on the second comparison signal.
  • a pixel signal corresponding to the amount of received light is generated in each of the plurality of pixel circuits, and the first comparison is made by comparing the pixel signal with the reference signal.
  • a signal is generated.
  • the second comparison signal is generated by delaying the first comparison signal.
  • One of the first comparison signal and the second comparison signal is selected, and the selected signal is selected as the third comparison signal. Then, the time code is latched at the timing based on the third comparison signal.
  • a first reference signal having a lamp waveform is generated, and the lamp waveform deviates from the lamp waveform of the first reference signal in the time axis direction.
  • a second reference signal is generated.
  • a first pixel signal corresponding to the amount of received light is generated, and a first comparison signal is generated by comparing the first pixel signal with the first reference signal.
  • the time code is latched based on this first comparison signal.
  • a second pixel signal corresponding to the amount of received light is generated, and a second comparison signal is generated by comparing the second pixel signal with the second reference signal. Then, the time code is latched based on this second comparison signal.
  • Timing waveform diagram which shows another example of the latch operation in the pixel circuit shown in FIG.
  • It is a circuit diagram which shows one structural example of the pixel circuit which concerns on a comparative example.
  • It is a timing waveform diagram which shows one operation example of the pixel circuit shown in FIG.
  • It is a waveform diagram which shows an example of the waveform of the reference signal which concerns on 1st Embodiment and the comparative example.
  • It is a block diagram which shows one configuration example of the image pickup apparatus which concerns on 2nd Embodiment. It is explanatory drawing which shows one configuration example of the cluster shown in FIG.
  • FIG. 1 shows a configuration example of an imaging device (imaging device 1) according to an embodiment.
  • the image pickup apparatus 1 includes a pixel array 11, a reference signal generation unit 12, a code generation unit 13, a pixel drive unit 14, a signal processing unit 15, and a timing generation unit 16.
  • the image pickup apparatus 1 is formed on two semiconductor substrates in this example.
  • FIG. 2 shows an implementation example of the image pickup apparatus 1.
  • the image pickup apparatus 1 is formed on two semiconductor substrates 101 and 102.
  • the semiconductor substrate 101 is arranged on the side of the image pickup surface S of the image pickup apparatus 1, and the semiconductor substrate 102 is arranged on the side opposite to the image pickup surface S of the image pickup apparatus 1.
  • the semiconductor substrates 101 and 102 are superposed on each other.
  • the wiring of the semiconductor substrate 101 and the wiring of the semiconductor substrate 102 are connected by the wiring 103.
  • a metal bond such as Cu—Cu can be used for the wiring 103.
  • the pixel array 11 (FIG. 1) has a plurality of pixels P arranged in a matrix.
  • the pixel P has a photodiode PD, generates a pixel signal SIG including a pixel voltage Vpix according to the amount of light received, and is configured to perform AD conversion based on the pixel signal SIG.
  • a predetermined number of pixels P form one cluster CL.
  • the cluster CL in this example, four pixels P are arranged side by side in the horizontal direction, and dozens of pixels P are arranged side by side in the vertical direction. Such cluster CLs are arranged side by side in the vertical direction and the horizontal direction in the pixel array 11.
  • FIG. 3 shows an example of a configuration of cluster CL.
  • the cluster CL has a plurality of pixel circuits 20 corresponding to each of the plurality of pixels P and a repeater 29.
  • FIG. 4 shows a configuration example of the pixel circuit 20.
  • the pixel circuit 20 includes a light receiving circuit 21, a comparison circuit 22, and a latch 26.
  • the light receiving circuit 21 is configured to generate a pixel voltage Vpix according to the amount of light received.
  • the light receiving circuit 21 is arranged on the semiconductor substrate 101.
  • the light receiving circuit 21 includes a photodiode PD, an emission transistor MN1, a transfer transistor MN2, a floating diffusion FD, and a reset transistor MN3.
  • the emission transistor MN1, the transfer transistor MN2, and the reset transistor MN3 are N-type MOS (Metal Oxide Semiconductor) transistors.
  • the photodiode PD is a photoelectric conversion element that generates an amount of electric charge according to the amount of received light and accumulates it inside.
  • the anode of the photodiode PD is grounded and the cathode is connected to the source of the emission transistor MN1 and the source of the transfer transistor MN2.
  • the control signal OFG supplied from the pixel drive unit 14 (FIG. 1) is supplied to the gate of the emission transistor MN1, the voltage VOFG is supplied to the drain, and the source is connected to the cathode of the photodiode PD and the source of the transfer transistor MN2. Will be done.
  • the control signal TX supplied from the pixel drive unit 14 is supplied to the gate of the transfer transistor MN2, the source is connected to the cathode of the photodiode PD and the source of the discharge transistor MN1, and the drain is a floating diffusion FD and reset. It is connected to the source of the transistor MN3 and the gate of the transistor MN4 (described later) in the comparison circuit 22.
  • the floating diffusion FD is configured to accumulate the charge transferred from the photodiode PD.
  • the floating diffusion FD is configured by using, for example, a diffusion layer formed on the surface of the semiconductor substrate 101. In FIG. 4, the floating diffusion FD is shown using the symbol of the capacitive element.
  • the control signal RST supplied from the pixel drive unit 14 (FIG. 1) is supplied to the gate of the reset transistor MN3, the drain is connected to the drain of the transistor MN4 (described later) of the comparison circuit 22, the source is the floating diffusion FD, and the transfer is performed. It is connected to the drain of the transistor MN2 and the gate of the transistor MN4 (described later) of the comparison circuit 22.
  • the light receiving circuit 21 the charge accumulated in the photodiode PD is discharged by turning on the discharge transistor MN1 based on the control signal OFG. Then, when the emission transistor MN1 is turned off, the exposure period is started, and an amount of electric charge corresponding to the amount of received light is accumulated in the photodiode PD. Then, after the exposure period ends, the light receiving circuit 21 supplies the pixel signal SIG including the reset voltage Vreset and the pixel voltage Vpix to the comparison circuit 22. Specifically, as will be described later, the light receiving circuit 21 resets the voltage of the floating diffusion FD at that time in the P phase (Pre-charge phase) period TPA and TPB after the voltage of the floating diffusion FD is reset.
  • the light receiving circuit 21 uses the voltage of the floating diffusion FD at that time as the pixel voltage Vpix in the comparison circuit 22 in the D phase (Data phase) period TDA and TDB after the charge is transferred from the photodiode PD to the floating diffusion FD. It is designed to supply.
  • the comparison circuit 22 is configured to compare the reference signal REF and the pixel signal SIG.
  • the comparison circuit 22 has a comparator 23, a delay circuit 24, and a selection circuit 25.
  • the comparator 23 is configured to generate the signal CMP1 by comparing the reference signal REF and the pixel signal SIG.
  • the comparator 23 raises the signal CMP1 when the voltage of the reference signal REF is higher than the voltage of the pixel signal SIG, and lowers the signal CMP1 when the voltage of the reference signal REF is lower than the voltage of the pixel signal SIG. It has become like.
  • the comparator 23 has transistors MN4 to MN6, transistors MP1 and MP2, and an amplifier AMP.
  • the transistors MN4 to MN6 are N-type MOS transistors, and the transistors MP1 and MP2 are P-type MOS transistors.
  • the comparator 23 is arranged over the two semiconductor substrates 101 and 102. Specifically, the transistors MN4 to MN6 are arranged on the semiconductor substrate 101, and the transistors MP1 and MP2 and the amplifier AMP are arranged on the semiconductor substrate 102.
  • a pixel signal SIG is supplied to the gate of the transistor MN4, the drain is connected to the drain of the reset transistor MN3 in the light receiving circuit 21, and the drain of the transistor MP1 and the amplifier AMP via the wiring 103 between the semiconductor substrates 101 and 102.
  • the source is connected to the source of transistor MN5 and the drain of transistor MN6.
  • the reference signal REF is supplied from the reference signal generation unit 12 to the gate of the transistor MN5 via the wiring 103 between the semiconductor substrates 101 and 102, and the drain is the drain of the transistor MP2 via the wiring 103 between the semiconductor substrates 101 and 102.
  • the source is connected to the source of transistor MN4 and the drain of transistor MN6.
  • the reference signal REF is a signal having a so-called lamp waveform in which the voltage level gradually changes with the passage of time in the P-phase period TPA, TPB and the D-phase period TDA, TDB, which will be described in detail later.
  • a bias voltage Vb is supplied to the gate of the transistor MN6, the drain is connected to the source of the transistors MN4 and MN5, and the source is grounded.
  • Transistors MN4 and MN5 form a differential pair, and transistors MN6 form a constant current source.
  • the gate of the transistor MP1 is connected to the gate and drain of the transistor MP2 and is connected to the drain of the transistor MN5 via the wiring 103 between the semiconductor substrates 101 and 102, the power supply voltage VDD is supplied to the source, and the drain is the amplifier AMP. It is connected to the input terminal of the transistor MN4 and to the drain of the reset transistor MN3 in the light receiving circuit 21 via the wiring 103 between the semiconductor substrates 101 and 102.
  • the gate of the transistor MP2 is connected to the gate of the transistor MP1 and the drain of the transistor MP2, and is also connected to the drain of the transistor MN5 via the wiring 103 between the semiconductor substrates 101 and 102.
  • Transistors MP1 and MP2 constitute an active load of transistors MN4 and MN5.
  • the input terminal of the amplifier AMP is connected to the drain of the transistor MP1 and is connected to the drain of the reset transistor MN3 and the drain of the reset transistor MN3 in the light receiving circuit 21 via the wiring 103 between the semiconductor substrates 101 and 102, and the output terminal is delayed. It is connected to the circuit 24 and the selection circuit 25.
  • the comparator 23 outputs the signal CMP1 from the output terminal of the amplifier AMP.
  • the delay circuit 24 is configured to generate the signal CMP2 by delaying the signal CMP1 by a predetermined time.
  • the delay circuit 24 is arranged on the semiconductor substrate 102.
  • the selection circuit 25 selects one of the signals CMP1 and CMP2 based on the control signals supplied from the pixel drive unit 14 (FIG. 1) to the terminals T1 and T2, and outputs the selected signal as a signal CMP. It is configured as follows.
  • the selection circuit 25 is arranged on the semiconductor substrate 102.
  • the selection circuit 25 selects the signal CMP1 when the control signal supplied to the terminal T1 is at a high level and the control signal supplied to the terminal T2 is at a low level, and outputs the selected signal CMP1 as a signal CMP. do.
  • the selection circuit 25 selects the signal CMP2 when the control signal supplied to the terminal T2 has a high level and the control signal supplied to the terminal T1 has a low level, and selects the selected signal CMP2. Output.
  • One of the control signals SEL1 and SEL2 is supplied to the terminal T1 from the pixel drive unit 14, and the other of the control signals SEL1 and SEL2 is supplied to the terminal T2.
  • FIG. 5 shows an example of supplying control signals SEL1 and SEL2 to a plurality of pixel circuits 20.
  • the pixel circuit 20 (pixel circuit 20A) in which the control signal SEL1 is supplied to the terminal T1 and the control signal SEL2 is supplied to the terminal T2, and the control signal SEL2 is supplied to the terminal T1 and the control signal SEL1 is supplied to the terminal T2.
  • the supplied pixel circuits 20 (pixel circuits 20B) are alternately arranged in the vertical direction and alternately arranged in the horizontal direction.
  • the pixel P (pixel PA) corresponding to the pixel circuit 20A and the pixel P (pixel PB) corresponding to the pixel circuit 20B are alternately arranged in the vertical direction. At the same time, they are arranged alternately in the horizontal direction. In this way, in the pixel array 11, the pixels PA and PB are arranged in a checkered pattern.
  • the selection circuit 25 of the pixel circuit 20A outputs the signal CMP1 as a signal CMP when the control signal SEL1 is at a high level and the control signal SEL2 is at a low level, and the control signal SEL2 is at a high level.
  • the signal CMP2 is output as the signal CMP.
  • the selection circuit 25 of the pixel circuit 20B outputs the signal CMP1 as a signal CMP when the control signal SEL2 is at a high level and the control signal SEL1 is at a low level, and the control signal SEL1 is at a high level and is a control signal.
  • the signal CMP2 is output as a signal CMP.
  • the latch 26 (FIGS. 3 and 4) is configured to latch the time code TC supplied from the repeater 29, which changes with the passage of time, based on the signal CMP supplied from the comparison circuit 22.
  • the time code TC is a code having a plurality of bits, and for example, a Gray code can be used.
  • the latch 26 latches the time code TC at the transition timing of the signal CMP in the P-phase period TPA, so that the time (code value) from the start of the P-phase period TPA to the transition of the signal CMP.
  • the latch 26 By acquiring CPA) and latching the time code TC at the transition timing of the signal CMP in the P-phase period TPB, the time (code value CPB) from the start of the P-phase period TPB to the transition of the signal CMP can be obtained. get. Further, the latch 26 latches the time code TC at the transition timing of the signal CMP in the D-phase period TDA to set the time (code value CDA) from the start of the D-phase period TDA to the transition of the signal CMP. By acquiring and latching the time code TC at the transition timing of the signal CMP in the D-phase period TDB, the time (code value CDB) from the start of the D-phase period TDB to the transition of the signal CMP is acquired. Then, the latch 26 supplies these four code values CPA, CPB, CDA, and CDB to the repeater 29.
  • the latch 26 is arranged on the semiconductor substrate 102 as shown in FIG.
  • the pixel circuit 20 generates a pixel signal SIG including a pixel voltage Vpix according to the amount of light received, and performs AD conversion based on the pixel signal SIG to obtain code values CPA, CPB, CDA, and CDB. It is designed to generate.
  • the repeater 29 (FIGS. 3 and 4) transfers the time code TC supplied from the code generation unit 13 to the latch 26 of the plurality of pixels P belonging to the cluster CL in the P phase period TPA, TPB and the D phase period TDA, TDB. Configured to supply. Further, the repeater 29 supplies the code value CPA supplied from the latch 26 to the signal processing unit 15 after the P-phase period TPA, and signals the code value CPB supplied from the latch 26 after the P-phase period TPB. The code value CDA supplied from the latch 26 is supplied to the signal processing unit 15 after the D-phase period TDA, and the code value CDB supplied from the latch 26 is signal-processed after the D-phase period TDB. It is designed to be supplied to the unit 15. The repeater 29 is arranged on the semiconductor substrate 102 as shown in FIG.
  • the reference signal generation unit 12 (FIG. 1) is configured to generate a reference signal REF based on an instruction from the timing generation unit 16.
  • the reference signal REF has a so-called lamp waveform in which the voltage level gradually changes with the passage of time in the P-phase periods TPA, TPB and the D-phase periods TDA, TDB. Then, the reference signal generation unit 12 supplies the generated reference signal REF to the plurality of pixel circuits 20 in the pixel array 11.
  • the reference signal generation unit 12 is arranged on the semiconductor substrate 102 as shown in FIG.
  • the code generation unit 13 is configured to generate the time code TC based on the instruction from the timing generation unit 16.
  • the time code TC is a code that changes with the passage of time, and for example, a Gray code can be used. Then, the code generation unit 13 supplies the generated time code TC to the repeaters 29 in the plurality of cluster CLs.
  • the code generation unit 13 is arranged on, for example, the semiconductor substrate 102 (FIG. 2).
  • the pixel drive unit 14 is configured to control the operation of a plurality of pixel circuits 20 in the pixel array 11. Specifically, the pixel drive unit 14 generates control signals OFG, TX, RST, supplies these control signals OFG, TX, RST to the light receiving circuit 21, and also generates control signals SEL1 and SEL2. By supplying the control signals SEL1 and SEL2 of the above to the selection circuit 25, the operation of the pixel circuit 20 is controlled.
  • the pixel drive unit 14 is arranged on, for example, the semiconductor substrate 102 (FIG. 2).
  • the signal processing unit 15 is configured to generate an image signal Spic by performing predetermined image processing based on the code values CPA, CPB, CDA, and CDB generated by each of the plurality of pixel circuits 20.
  • the predetermined image processing includes, for example, a process of generating a pixel value using the principle of Correlated Double Sampling (CDS) based on four code values CPA, CPB, CDA, and CDB, and a black level. Includes black level correction processing for correction.
  • the signal processing unit 15 is arranged on, for example, the semiconductor substrate 102 (FIG. 2).
  • the timing generation unit 16 generates various timing signals, and supplies the generated various timing signals to the reference signal generation unit 12, the code generation unit 13, the pixel drive unit 14, and the signal processing unit 15. It is configured to control the operation of.
  • the timing generation unit 16 is arranged on, for example, the semiconductor substrate 102 (FIG. 2).
  • the pixel circuit 20 corresponds to a specific example of the "pixel circuit” in the present disclosure.
  • the pixel signal SIG corresponds to a specific example of the "pixel signal” in the present disclosure.
  • the reference signal REF corresponds to a specific example of the "reference signal” in the present disclosure.
  • the light receiving circuit 21 corresponds to a specific example of the “light receiving circuit” in the present disclosure.
  • the comparator 23 corresponds to a specific example of the “comparator” in the present disclosure.
  • the delay circuit 24 corresponds to a specific example of the "delay circuit” in the present disclosure.
  • the selection circuit 25 corresponds to a specific example of the "selection circuit” in the present disclosure.
  • the signal CMP1 corresponds to a specific example of the "first comparison signal” in the present disclosure.
  • the signal CMP2 corresponds to a specific example of the "second comparison signal” in the present disclosure.
  • the signal CMP corresponds to a specific example of the "third comparison signal” in the present disclosure.
  • the latch 26 corresponds to a specific example of the "latch circuit” in the present disclosure.
  • the time code TC corresponds to a specific example of the "time code” in the present disclosure.
  • the pixel drive unit 14 corresponds to a specific example of the “drive unit” in the present disclosure.
  • the plurality of pixel circuits 20A correspond to a specific example of the "first plurality of pixel circuits" in the present disclosure.
  • the plurality of pixel circuits 20B correspond to a specific example of the "second plurality of pixel circuits" in the present disclosure.
  • the D-phase period TDA corresponds to a specific example of the "first period” in the present disclosure.
  • the D-phase period TDB corresponds to a specific example of the "second period” in the present disclosure.
  • the signal processing unit 15 corresponds to a specific example of the “signal processing unit” in the present disclosure.
  • the semiconductor substrate 101 corresponds to a specific example of the "first semiconductor substrate” in the present disclosure.
  • the semiconductor substrate 102 corresponds to a specific example of the "second semiconductor substrate” in the present disclosure.
  • the reference signal generation unit 12 generates a reference signal REF.
  • the code generation unit 13 generates the time code TC.
  • the repeater 29 supplies the time code TC to the latch 26 of the plurality of pixels P belonging to the cluster CL.
  • the pixel drive unit 14 controls the operation of the plurality of pixel circuits 20 in the pixel array 11.
  • Each of the plurality of pixel circuits 20 in the pixel array 11 generates a pixel signal SIG including a pixel voltage Vpix according to the amount of received light, and AD conversion is performed based on the pixel signal SIG to perform code values CPA, CPB, and CDA. , Generate CDB.
  • the repeater 29 supplies the code values CPA, CPB, CDA, and CDB to the signal processing unit 15.
  • the signal processing unit 15 generates an image signal Spic by performing predetermined image processing based on the code values CPA, CPB, CDA, and CDB generated by each of the plurality of pixel circuits 20.
  • the timing generation unit 16 generates various timing signals, and supplies the generated various timing signals to the reference signal generation unit 12, the code generation unit 13, the pixel drive unit 14, and the signal processing unit 15. Control the operation of.
  • the charge accumulated in the photodiode PD is discharged by turning on the discharge transistor MN1 based on the control signal OFG. Then, when the emission transistor MN1 is turned off, the exposure period is started, and an amount of electric charge corresponding to the amount of received light is accumulated in the photodiode PD. Then, after the exposure period ends, the pixel circuit 20 performs AD conversion based on the pixel signal SIG including the reset voltage Vreset and the pixel voltage Vpix. The AD conversion will be described in detail below.
  • FIG. 7A and 7B show an example of an operation of AD conversion in a certain focused pixel circuit 20, where FIG. 7A shows the waveform of the control signal RST, FIG. 7B shows the waveform of the control signal TX, and FIG. 7C shows the waveform of the control signal TX.
  • FIG. 7A shows the waveform of the control signal RST
  • FIG. 7B shows the waveform of the control signal TX
  • FIG. 7C shows the waveform of the control signal TX.
  • D shows the waveform of the pixel signal SIG
  • E shows the waveform of the control signal SEL1
  • F shows the waveform of the control signal SEL2
  • G shows the signal.
  • the waveform of CMP is shown.
  • the reference signal generation unit 12 changes the voltage of the reference signal REF to the reset voltage Vreset (FIG. 7 (C)). Further, at this timing t11, the pixel drive unit 14 changes the control signal RST from a low level to a high level (FIG. 7 (A)). As a result, in the pixel circuit 20, the reset transistor MN3 is turned on, the floating diffusion FD is reset, and the voltage of the pixel signal SIG becomes the reset voltage Vreset (FIG. 7 (D)). Then, after a predetermined time has elapsed from the timing t11, the pixel drive unit 14 changes the control signal RST from a high level to a low level (FIG. 7A). As a result, the reset transistor MN3 is turned off.
  • the pixel drive unit 14 changes the control signal SEL1 from a low level to a high level and changes the control signal SEL2 from a high level to a low level (FIGS. 7 (E) and 7 (F)). ..
  • the selection circuit 25 outputs the signal CMP1 as a signal CMP
  • the control signal SEL2 is supplied to the terminal T1 for control.
  • the selection circuit 25 outputs the signal CMP2 as the signal CMP.
  • the reference signal generation unit 12 changes the voltage of the reference signal REF from the reset voltage Vreset to the voltage V1 (FIG. 7 (C)).
  • the voltage of the reference signal REF becomes higher than the voltage of the pixel signal SIG, so that the comparison circuit 22 raises the signal CMP to a high level (FIG. 7 (G)).
  • the pixel circuit 20 performs AD conversion based on the voltage (reset voltage Vreset) of the pixel signal SIG. Specifically, at the timing t13, the reference signal generation unit 12 starts to reduce the voltage of the reference signal REF from the voltage V1 by a predetermined degree of change (FIG. 7 (C)). Further, the code generation unit 13 starts the increment operation of the time code TC at this timing t13.
  • the comparison circuit 22 changes the signal CMP from a high level to a low level (FIG. 7 (G)).
  • the latch 26 latches the time code TC based on the transition of this signal CMP.
  • the code value CPA of the time code TC latched by the latch 26 is a code value corresponding to the length of time of the timings t13 to t14, and is a code value corresponding to the reset voltage V reset.
  • the reference signal generation unit 12 changes the voltage of the reference signal REF to the voltage V2 (FIG. 7 (C)), and the code generation unit 13 changes the time code TC. Ends the increment operation of.
  • the repeater 29 supplies the code value CPA generated by the pixel circuit 20 to the signal processing unit 15.
  • the pixel drive unit 14 changes the control signal SEL1 from a high level to a low level and changes the control signal SEL2 from a low level to a high level (FIGS. 7 (E) and 7 (F)). ..
  • the selection circuit 25 outputs the signal CMP2 as a signal CMP, and the control signal SEL2 is supplied to the terminal T1 for control.
  • the selection circuit 25 outputs the signal CMP1 as the signal CMP.
  • the reference signal generation unit 12 changes the voltage of the reference signal REF from the voltage V2 to the voltage V1 (FIG. 7 (C)).
  • the voltage of the reference signal REF becomes higher than the voltage of the pixel signal SIG, so that the comparison circuit 22 raises the signal CMP to a high level (FIG. 7 (G)).
  • the pixel circuit 20 performs AD conversion based on the voltage (reset voltage Vreset) of the pixel signal SIG. Specifically, at the timing t17, the reference signal generation unit 12 starts to reduce the voltage of the reference signal REF from the voltage V1 by a predetermined degree of change (FIG. 7 (C)). Further, the code generation unit 13 starts the increment operation of the time code TC at this timing t13.
  • the comparison circuit 22 changes the signal CMP from a high level to a low level (FIG. 7 (G)).
  • the latch 26 latches the time code TC based on the transition of this signal CMP.
  • the code value CPB of the time code TC latched by the latch 26 is a code value corresponding to the length of time of the timings t17 to t18 and a code value corresponding to the reset voltage V reset.
  • This code value CPB does not necessarily match the code value CPA, as will be described later. That is, since the signal CMPs in the P-phase periods TPA and TPB are signal CMP1 on one side and CMP2 on the other side, the code values CPA and CPB may be different from each other.
  • the reference signal generation unit 12 changes the voltage of the reference signal REF to the voltage V2 (FIG. 7 (C)), and the code generation unit 13 changes the time code TC. Ends the increment operation of.
  • the repeater 29 supplies the code value CPB generated by the pixel circuit 20 to the signal processing unit 15.
  • the pixel drive unit 14 changes the control signal SEL1 from a low level to a high level and changes the control signal SEL2 from a high level to a low level (FIGS. 7 (E) and 7 (F)). ..
  • the selection circuit 25 outputs the signal CMP1 as a signal CMP
  • the control signal SEL2 is supplied to the terminal T1 for control.
  • the selection circuit 25 outputs the signal CMP2 as the signal CMP.
  • the reference signal generation unit 12 changes the voltage of the reference signal REF from the voltage V2 to the voltage V1 (FIG. 7 (C)).
  • the voltage of the reference signal REF becomes higher than the voltage of the pixel signal SIG, so that the comparison circuit 22 changes the signal CMP from a low level to a high level (FIG. 7 (E)).
  • the pixel drive unit 14 changes the control signal TX from a low level to a high level (FIG. 7 (B)).
  • the transfer transistor MN2 is turned on, the electric charge generated by the photodiode PD is transferred to the floating diffusion FD, and the voltage of the pixel signal SIG becomes the pixel voltage Vpix (FIG. 7 (D)). ..
  • the pixel drive unit 14 changes the control signal TX from a high level to a low level (FIG. 7B). As a result, the transfer transistor MN2 is turned off.
  • the pixel circuit 20 performs AD conversion based on the voltage of the pixel signal SIG (pixel voltage Vpix). Specifically, at the timing t21, the reference signal generation unit 12 starts to reduce the voltage of the reference signal REF from the voltage V1 by a predetermined degree of change (FIG. 7 (C)). Further, the code generation unit 13 starts the increment operation of the time code TC at this timing t21.
  • the comparison circuit 22 changes the signal CMP from a high level to a low level (FIG. 7 (G)).
  • the latch 26 latches the time code TC based on the transition of this signal CMP.
  • the code value CDA of the time code TC latched by the latch 26 is a code value corresponding to the length of time of the timings t21 to t22, and is a code value corresponding to the pixel voltage Vpix.
  • the reference signal generation unit 12 sets the voltage of the reference signal REF to the voltage V2 (FIG. 7 (C)), and the code generation unit 13 increments the time code TC. End the operation. Then, in the period from timing t23 to t24, the repeater 29 supplies the code value CDA generated by the pixel circuit 20 to the signal processing unit 15.
  • the pixel drive unit 14 changes the control signal SEL1 from a high level to a low level and changes the control signal SEL2 from a low level to a high level (FIGS. 7 (E) and 7 (F)). ..
  • the selection circuit 25 outputs the signal CMP2 as a signal CMP, and the control signal SEL2 is supplied to the terminal T1 for control.
  • the selection circuit 25 outputs the signal CMP1 as the signal CMP.
  • the reference signal generation unit 12 changes the voltage of the reference signal REF from the voltage V2 to the voltage V1 (FIG. 7 (C)).
  • the voltage of the reference signal REF becomes higher than the voltage of the pixel signal SIG, so that the comparison circuit 22 changes the signal CMP from a low level to a high level (FIG. 7 (E)).
  • the pixel circuit 20 performs AD conversion based on the voltage of the pixel signal SIG (pixel voltage Vpix). Specifically, at the timing t25, the reference signal generation unit 12 starts to reduce the voltage of the reference signal REF from the voltage V1 by a predetermined degree of change (FIG. 7 (C)). Further, the code generation unit 13 starts the increment operation of the time code TC at this timing t25.
  • the comparison circuit 22 changes the signal CMP from a high level to a low level (FIG. 7 (G)).
  • the latch 26 latches the time code TC based on the transition of this signal CMP.
  • the code value CDB of the time code TC latched by the latch 26 is a code value corresponding to the length of time of the timings t25 to t26, and is a code value corresponding to the pixel voltage Vpix.
  • This code value CDB does not always match the code value CDA, as will be described later. That is, since the signal CMPs in the D-phase periods TDA and TDB are signal CMP1 on one side and CMP2 on the other side, the code values CDA and CDB may be different from each other.
  • the reference signal generation unit 12 sets the voltage of the reference signal REF to the voltage V2 (FIG. 7 (C)), and the code generation unit 13 increments the time code TC. End the operation. Then, in the period from timing t27 to t28, the repeater 29 supplies the code value CDB generated by the pixel circuit 20 to the signal processing unit 15.
  • the signal processing unit 15 performs predetermined image processing based on the code values CPA, CPB, CDA, and CDB generated by each of the plurality of pixel circuits 20. For example, the signal processing unit 15 generates pixel values based on the total value of the code values CPA and CPB and the total value of the code values CDA and CDB by using the principle of correlation double sampling. Specifically, the signal processing unit 15 generates a pixel value by, for example, subtracting the total value of the code values CPA and CPB from the total value of the code values CDA and CDB. Further, the signal processing unit 15 performs black level correction processing or the like for correcting the black level. In this way, the signal processing unit 15 generates the image signal Spic.
  • FIG. 8 shows an example of latch operation in the D-phase period TDA and TDB in the pixel circuit 20A
  • A shows the waveform of the reference signal REF
  • B shows the waveform of the pixel signal SIG
  • C shows the waveform of the signal CMP in the D-phase period TDA
  • D shows the waveform of the signal CMP in the D-phase period TDB
  • E shows the time code TC.
  • the waveform in the D-phase period TDA and the waveform in the D-phase period TDB are drawn on the same time axis.
  • the reference signal REF gradually decreases and falls below the pixel signal SIG at the timing t51 (FIGS. 8A and 8B).
  • the comparison circuit 22 changes the signal CMP from a high level to a low level accordingly (FIGS. 8 (C) and 8 (D)).
  • the selection circuit 25 of the pixel circuit 20A in which the control signal SEL1 is supplied to the terminal T1 and the control signal SEL2 is supplied to the terminal T2 outputs the signal CMP1 as the signal CMP. Therefore, the signal CMP in the D-phase period TDA changes from a high level to a low level at this timing t51, for example (FIG. 8 (C)).
  • the delay time of the comparator 23 and the amplifier AMP is set to zero.
  • the timing t51 is located in the latter half of the period in which the code value of the time code TC is “n” (FIG. 8 (E)).
  • the latch 26 latches the time code TC at this timing t51. As a result, the code value CDA becomes "n".
  • the selection circuit 25 of the pixel circuit 20A outputs the signal CMP2 as the signal CMP.
  • the signal CMP2 is a signal delayed by the delay time in the delay circuit 24 from the signal CMP1. As shown in FIG. 8, this delay time is preferably half ( ⁇ t / 2) of the time ⁇ t indicating the period in which the time code TC changes. Therefore, the signal CMP in the D-phase period TDB changes from a high level to a low level at the timing t52 delayed by ⁇ t / 2 from the timing t51 (FIG. 8 (D)).
  • the timing t52 is located in the first half of the period in which the code value of the time code TC is “n + 1” (FIG. 8 (E)).
  • the latch 26 latches the time code TC at this timing t52.
  • the code value CDB becomes "n + 1".
  • the timing t51 when the timing t51 is located in the first half of the period in which the code value of the time code TC is "n", the code value CDA and the code value CDB are both “n", so that the code value CDA , The total value of CDB is "2n".
  • the timing t51 when the timing t51 is located in the period when the time code TC value is “n”, when the timing t51 is located in the first half of the period, the total value of the code values CDA and CDB is “2n”. When the timing t51 is located in the latter half of the period, the total value of the code values CDA and CDB is “2n + 1”. In this way, the resolution of the AD conversion can be doubled by setting the delay time of the delay circuit 24 to half ( ⁇ t / 2) of the time ⁇ t indicating the period in which the time code TC changes.
  • the circuit scale of the pixel circuit 20 can be reduced by reducing the number of bits in the latch 26 by 1 bit instead of increasing the resolution of the AD conversion, so that the area of the pixel P can be reduced, for example.
  • the resolution can be increased and the image quality of the captured image can be improved.
  • FIG. 9 shows an example of the latch operation in the D-phase period TDA and TDB in the pixel circuit 20B.
  • the voltage of the pixel signal SIG in the pixel circuit 20B is the same as the voltage of the pixel signal SIG in the pixel circuit 20A shown in FIG.
  • the selection circuit 25 of the pixel circuit 20B in which the control signal SEL2 is supplied to the terminal T1 and the control signal SEL1 is supplied to the terminal T2 outputs the signal CMP2 as the signal CMP. Therefore, the signal CMP in the D-phase period TDA changes from a high level to a low level, for example, at a timing t52 delayed by ⁇ t / 2 from the timing t51 when the reference signal REF falls below the pixel signal SIG (FIG. 9 (D)). ).
  • the timing t52 is located in the first half of the period in which the value of the time code TC is “n + 1” (FIG. 9 (E)).
  • the latch 26 latches the time code TC at this timing t52. As a result, the code value CDA becomes "n + 1".
  • the selection circuit 25 of the pixel circuit 20B outputs the signal CMP1 as the signal CMP. Therefore, the signal CMP in the D-phase period TDB changes from a high level to a low level at the timing t51 when the reference signal REF falls below the pixel signal SIG (FIG. 9 (C)).
  • the timing t51 is located in the latter half of the period in which the value of the time code TC is “n” (FIG. 9 (E)).
  • the latch 26 latches the time code TC at this timing t51. As a result, the code value CDB becomes "n".
  • the code value CDA is “n + 1” and the code value. Since CDB is "n”, the total value of the code values CDA and CDB is "2n + 1".
  • the voltage of the pixel signal SIG in the pixel circuit 20B is the same as the voltage of the pixel signal SIG in the pixel circuit 20A, so that the total value of the code values CDA and CDB obtained in the pixel circuit 20B is , It is the same as the total value of the code values CDA and CDB obtained in the pixel circuit 20A.
  • the pixel circuit 20A latches the time code TC at the timing t51 when the reference signal REF is lower than the pixel signal SIG, as shown in FIG. 8, and the pixel circuit 20B latches the time code TC as shown in FIG. ,
  • the time code TC is latched at the timing t52 which is delayed by ⁇ t / 2 from the timing t51 when the reference signal REF is lower than the pixel signal SIG.
  • the pixel circuit 20A latches the time code TC at the timing t52 in which the reference signal REF is delayed by ⁇ t / 2 from the timing t51 below the pixel signal SIG, and the pixels.
  • the circuit 20B latches the time code TC at the timing t51 when the reference signal REF is lower than the pixel signal SIG.
  • the latch timing in the pixel circuit 20A and the latch timing in the pixel circuit 20B can be shifted in each of the P-phase period TPA, TPB, and the D-phase period TDA, TDB. As described with reference to the above, the image quality of the captured image can be improved.
  • FIG. 10 shows a configuration example of the pixel circuit 20R in the image pickup apparatus 1R.
  • the pixel circuit 20R has a comparison circuit 22R.
  • the comparison circuit 22R omits the delay circuit 24 and the selection circuit 25 from the comparison circuit 22 according to the present embodiment.
  • FIG. 11A and 11B show an example of an operation of AD conversion in a certain focused pixel circuit 20R, in which FIG. 11A shows the waveform of the control signal RST, FIG. 11B shows the waveform of the control signal TX, and FIG. 11C shows the waveform of the control signal TX.
  • FIG. 11A shows the waveform of the control signal RST
  • FIG. 11B shows the waveform of the control signal TX
  • FIG. 11C shows the waveform of the control signal TX.
  • D shows the waveform of the pixel signal SIG
  • E shows the waveform of the signal CMP.
  • the reference signal generation unit 12 changes the voltage of the reference signal REF to the reset voltage Vreset (FIG. 11 (C)). Further, at this timing t61, the pixel drive unit 14R of the image pickup apparatus 1R changes the control signal RST from a low level to a high level (FIG. 11A). As a result, in the pixel circuit 20R, the reset transistor MN3 is turned on, the floating diffusion FD is reset, and the voltage of the pixel signal SIG becomes the reset voltage Vreset (FIG. 11 (D)). Then, after a predetermined time has elapsed from the timing t61, the pixel drive unit 14R changes the control signal RST from a high level to a low level (FIG. 11A). As a result, the reset transistor MN3 is turned off.
  • the reference signal generation unit 12R of the image pickup apparatus 1R changes the voltage of the reference signal REF from the reset voltage Vreset to the voltage V1 (FIG. 11 (C)).
  • the comparison circuit 22R raises the signal CMP to a high level (FIG. 11 (E)).
  • the pixel circuit 20R performs AD conversion based on the voltage (reset voltage Vreset) of the pixel signal SIG. Specifically, at the timing t63, the reference signal generation unit 12R starts to reduce the voltage of the reference signal REF from the voltage V1 by a predetermined degree of change (FIG. 11 (C)). Further, the code generation unit 13 of the image pickup apparatus 1R starts the increment operation of the time code TC at this timing t63.
  • the comparison circuit 22R changes the signal CMP from a high level to a low level (FIG. 11 (E)).
  • the latch 26 obtains the code value CP by latching the time code TC based on the transition of the signal CMP.
  • the reference signal generation unit 12R changes the voltage of the reference signal REF to the voltage V2 (FIG. 11 (C)), and the code generation unit 13R changes the time code TC. Ends the increment operation of.
  • the repeater 29 supplies the code value CP generated by the pixel circuit 20R to the signal processing unit 15R of the image pickup apparatus 1R.
  • the reference signal generation unit 12R changes the voltage of the reference signal REF from the voltage V2 to the voltage V1 (FIG. 11 (C)).
  • the comparison circuit 22R changes the signal CMP from a low level to a high level (FIG. 11 (E)).
  • the pixel drive unit 14R changes the control signal TX from a low level to a high level (FIG. 11 (B)).
  • the transfer transistor MN2 is turned on, the electric charge generated by the photodiode PD is transferred to the floating diffusion FD, and the voltage of the pixel signal SIG becomes the pixel voltage Vpix (FIG. 11 (D)). ..
  • the pixel drive unit 14R changes the control signal TX from a high level to a low level (FIG. 11B). As a result, the transfer transistor MN2 is turned off.
  • the pixel circuit 20R performs AD conversion based on the voltage of the pixel signal SIG (pixel voltage Vpix). Specifically, at the timing t66, the reference signal generation unit 12R starts to reduce the voltage of the reference signal REF from the voltage V1 by a predetermined degree of change (FIG. 11 (C)). Further, the code generation unit 13R starts the increment operation of the time code TC at this timing t66.
  • the comparison circuit 22R changes the signal CMP from a high level to a low level (FIG. 11 (E)).
  • the latch 26 obtains the code value CD by latching the time code TC based on the transition of the signal CMP.
  • the reference signal generation unit 12R sets the voltage of the reference signal REF to the voltage V2 (FIG. 11 (C)), and the code generation unit 13R increments the time code TC. End the operation. Then, in the period from timing t68 to t69, the repeater 29 supplies the code value CD generated by the pixel circuit 20R to the signal processing unit 15R.
  • the signal processing unit 15R performs predetermined image processing based on the code values CP and CD generated by each of the plurality of pixel circuits 20R. For example, the signal processing unit 15R generates pixel values based on the code values CP and CD by using the principle of correlated double sampling. Specifically, the signal processing unit 15R generates a pixel value by, for example, subtracting the code value CP from the code value CD. Further, the signal processing unit 15R performs black level correction processing and the like. In this way, the signal processing unit 15R generates the image signal Spic.
  • the time code TC is latched at the same timing.
  • the P-phase period TP since the current flows in such a plurality of pixel circuits 20R at the same time, the power supply voltage may fluctuate. When the power supply voltage fluctuates in this way, a malfunction may occur in the image pickup apparatus 1R, and when such a malfunction occurs, the image quality of the captured image deteriorates.
  • the latch timing in the pixel circuit 20A and the latch timing in the pixel circuit 20B can be shifted. can.
  • the timing at which the current flows in the pixel circuit 20 can be dispersed, so that fluctuations in the power supply voltage can be suppressed.
  • the image pickup apparatus 1 can reduce the possibility of malfunction, and thus reduce the risk of deterioration of the image quality of the captured image.
  • the delay time of the delay circuit 24 is set to half ( ⁇ t / 2) of the time ⁇ t indicating the period in which the time code TC changes, thereby increasing the resolution of AD conversion. Can be done.
  • TDB can be shortened by, for example, reducing the number of bits in the latch 26 by 1 bit.
  • FIG. 12 shows an example of the AD conversion operation in the image pickup device 1 according to the embodiment and the image pickup device 1R according to the comparative example
  • FIG. 12A shows the waveform of the reference signal REF in the image pickup device 1.
  • B) shows the waveform of the pixel signal SIG in the image pickup device 1
  • C) shows the waveform of the reference signal REF in the image pickup device 1R
  • D shows the waveform of the pixel signal SIG in the image pickup device 1R.
  • the waveforms of FIGS. 12 (A) and 12 (B) are the same as the waveforms of FIGS. 7 (C) and 7 (D), and the waveforms of FIGS. 12 (C) and 12 (D) are shown in FIGS. 11 (C) and 11 (D). ) Is the same as the waveform.
  • the number of bits in the latch 26 is reduced by 1 bit as compared with the image pickup apparatus 1R according to the comparative example.
  • the inclination of the lamp waveform of the reference signal REF is doubled as compared with the image pickup apparatus 1R.
  • the lengths of the P-phase periods TPA and TPB can be halved from the length of the P-phase period TP in the imaging device 1R, and similarly, the lengths of the D-phase periods TDA and TDB. Can be halved in the length of the D-phase period TD in the image pickup apparatus 1R.
  • the image pickup apparatus 1 can suppress a decrease in the frame rate to some extent.
  • the light receiving circuit 21 in which each of the plurality of pixel circuits 20 generates the pixel signal SIG according to the amount of received light is compared with the pixel signal SIG and the reference signal REF having the lamp waveform.
  • the comparator 23 that generates the signal CMP1 by It has a selection circuit 25 and a latch 26 that latches the time code TC at a timing based on the signal CMP.
  • the pixel drive unit 14 controls the operation of the selection circuit 25 in each of the plurality of pixel circuits 20. Thereby, the latch timing in the pixel circuit 20 in which the signal CMP1 is selected and the latch timing in the pixel circuit 20 in which the signal CMP2 is selected can be shifted from each other.
  • the timing at which the current flows in the pixel circuit 20 can be dispersed, so that fluctuations in the power supply voltage can be suppressed.
  • the image quality of the captured image can be improved because the image pickup device 1 can reduce the possibility of malfunction.
  • the selection circuit 25 in each of the plurality of pixel circuits 20A is made to select the signal CMP1
  • the selection circuit 25 in each of the plurality of pixel circuits 20B is made to select the signal CMP2. Therefore, the timing at which the current flows in the pixel circuit 20 can be dispersed, so that the image quality of the captured image can be improved.
  • the selection circuit 25 in each of the plurality of pixel circuits 20A selects the signal CMP2, and the selection circuit 25 in each of the plurality of pixel circuits 20B selects the signal CMP1. I made it select.
  • the total value of the code value CDA and the code value CDB obtained in the pixel circuit 20A is the total value of the code value CDA and the code value CDB obtained in the pixel circuit 20B having the same light receiving amount as the pixel circuit 20A. Is the same as. Therefore, in the image pickup apparatus 1, the process of calculating the pixel value based on these code values CDA and CDB can be simplified.
  • the delay time of the delay circuit 24 is set to half ( ⁇ t / 2) of the time ⁇ t indicating the cycle in which the time code TC changes, the resolution of AD conversion can be improved.
  • the circuit scale of the pixel circuit 20 can be reduced, and the area of the pixel P can be reduced.
  • the resolution can be increased and the image quality of the captured image can be improved.
  • any one of the plurality of pixel circuits 20A and any one of the plurality of pixel circuits 20B are alternately arranged, and the pixel array 11 is arranged.
  • any one of the plurality of pixel circuits 20A and any one of the plurality of pixel circuits 20B are arranged alternately, so that the image quality of the captured image can be improved. That is, for example, in the vertical direction of the pixel array 11, any one of the plurality of pixel circuits 20A and any one of the plurality of pixel circuits 20B are alternately arranged, and in the horizontal direction of the pixel array 11.
  • the linear patterns may be visually recognized by the pixel circuits 20A and 20B arranged side by side.
  • any one of the plurality of pixel circuits 20A and any one of the plurality of pixel circuits 20B are alternately arranged in both the vertical direction and the horizontal direction. Therefore, it is possible to reduce the possibility that such a linear pattern is visually recognized, and thus it is possible to improve the image quality of the captured image.
  • the signal CMP1 is obtained by comparing the light receiving circuit in which each of the plurality of pixel circuits generates a pixel signal according to the amount of received light with the pixel signal and the reference signal having a lamp waveform.
  • a comparator to generate, a delay circuit that generates signal CMP2 by delaying signal CMP1, a selection circuit that selects one of signal CMP1 and signal CMP2 and outputs the selected signal as signal CMP, and signal CMP. It has a latch that latches the time code at the timing based on. Then, the pixel drive unit controls the operation of the selection circuit in each of the plurality of pixel circuits. As a result, the image quality of the captured image can be improved.
  • the selection circuits in each of the plurality of pixel circuits 20A are made to select the signal CMP1 and the selection circuits in each of the plurality of pixel circuits 20B are made to select the signal CMP2. Therefore, the timing at which the current flows in the pixel circuit can be dispersed, so that the image quality of the captured image can be improved. Further, for example, in the D-phase period TDB, the selection circuits in each of the plurality of pixel circuits 20A are made to select the signal CMP2, and the selection circuits in each of the plurality of pixel circuits 20B are made to select the signal CMP1. The process of calculating the pixel value based on these code values can be simplified.
  • the delay time of the delay circuit is halved from the time indicating the cycle in which the time code changes, so that the resolution of AD conversion can be improved.
  • the circuit scale of the pixel circuit can be reduced, so that the pixel area can be reduced.
  • the resolution can be increased and the image quality of the captured image can be improved.
  • any one of the plurality of pixel circuits 20A and any one of the plurality of pixel circuits 20B are alternately arranged, and in the horizontal direction of the pixel array. Since any one of the plurality of pixel circuits 20A and any one of the plurality of pixel circuits 20B are arranged alternately, the image quality of the captured image can be improved.
  • FIG. 13 shows a configuration example of the comparator 23B.
  • the comparator 23B has an amplifier AMP.
  • the amplifier AMP has transistors MP3 and MN7 and a capacitive element C1.
  • the transistor MP3 is a P-type MOS transistor
  • the transistor MN7 is an N-type MOS transistor.
  • the gate of the transistor MP3 is connected to the drain of the transistors MP1 and MN4 and one end of the capacitive element C1, the power supply voltage VDD is supplied to the source, and the drain is connected to the drain of the transistor MN7 and the other end of the capacitive element C1.
  • One end of the capacitive element C1 is connected to the gate of the transistor MP3 and the drain of the transistors MP1 and MN4, and the other end is connected to the drain of the transistors MP3 and MN7.
  • a power supply voltage VDDL is supplied to the gate of the transistor MN7, and the drain is connected to the drain of the transistor MP3 and the other end of the capacitance element C1.
  • the power supply voltage VDDL is a voltage lower than the power supply voltage VDDL.
  • the amplifier AMP has a function of performing voltage conversion from a voltage range of the ground voltage or more and the power supply voltage VDD or less to a voltage range of the ground voltage or more and the power supply voltage VDDL or less.
  • the capacitive element C1 is provided to limit the band.
  • the image pickup apparatus 2 according to the second embodiment will be described.
  • the latch timing in the latch 26 is made different by making the timing of the reference signal REF different.
  • the components substantially the same as those of the image pickup apparatus 1 according to the first embodiment are designated by the same reference numerals, and the description thereof will be omitted as appropriate.
  • FIG. 14 shows an example of a configuration of the image pickup apparatus 2.
  • the image pickup apparatus 2 includes a pixel array 31, reference signal generation units 32A and 32B, a code generation unit 13, a pixel drive unit 34, a signal processing unit 15, and a timing generation unit 36.
  • FIG. 15 shows an example of a configuration of cluster CL.
  • the cluster CL has a plurality of pixel circuits 40 corresponding to each of the plurality of pixels P and a repeater 29.
  • the pixel circuit 40 (pixel circuit 40A) to which the reference signal REFA generated by the reference signal generation unit 32A is supplied, and the pixel circuit 40 to which the reference signal REFB generated by the reference signal generation unit 32B is supplied.
  • Pixel circuits 40B are arranged alternately in the vertical direction and alternately arranged in the horizontal direction.
  • the pixel P (pixel PA) corresponding to the pixel circuit 40A and the pixel P (pixel PB) corresponding to the pixel circuit 40B are arranged in the vertical direction. They are arranged alternately and are arranged alternately in the horizontal direction. In this way, in the pixel array 31, the pixels PA and PB are arranged in a checkered pattern.
  • FIG. 16 shows a configuration example of the pixel circuit 40.
  • the pixel circuit 40 includes a light receiving circuit 21, a comparison circuit 42, and a latch 26.
  • the comparison circuit 42 is configured to compare the reference signal REF (reference signal REFA or reference signal REFB) with the pixel signal SIG.
  • REF reference signal REFA or reference signal REFB
  • the comparison circuit 42 in the pixel circuit 40A compares the reference signal REFA generated by the reference signal generation unit 32A with the pixel signal SIG
  • the comparison circuit 42 in the pixel circuit 40B is performed by the reference signal generation unit 32B.
  • the generated reference signal REFB and the pixel signal SIG are compared.
  • the comparison circuit 42 has a comparator 23 and a selection circuit 25. That is, the comparison circuit 42 omits the delay circuit 24 and the selection circuit 25 from the comparison circuit 22 (FIG. 4) according to the first embodiment.
  • the reference signal generation unit 32A (FIG. 14) is configured to generate the reference signal REFA based on the instruction from the timing generation unit 36.
  • the reference signal generation unit 32B is configured to generate the reference signal REFB based on the instruction from the timing generation unit 36.
  • FIG. 17 shows an example of reference signals REFA and REFB.
  • the ramp waveform of the reference signal REFB is shifted behind the ramp waveform of the reference signal REFA by ⁇ t / 2 in the time axis direction.
  • the ramp waveform of the reference signal REFA is shifted behind the ramp waveform of the reference signal REFB by ⁇ t / 2 in the time axis direction.
  • the pixel drive unit 34 (FIG. 14) is configured to control the operation of a plurality of pixel circuits 40 in the pixel array 31. Specifically, the pixel drive unit 34 controls the operation of the pixel circuit 40 by generating control signals OFG, TX, RST and supplying these control signals OFG, TX, RST to the light receiving circuit 21. It has become.
  • the timing generation unit 36 generates various timing signals, and supplies the generated various timing signals to the reference signal generation units 32A and 32B, the code generation unit 13, the pixel drive unit 34, and the signal processing unit 15 to perform imaging. It is configured to control the operation of the device 2.
  • the reference signal generation unit 32A corresponds to a specific example of the "first reference signal generation unit” in the present disclosure.
  • the reference signal REFA corresponds to a specific example of the "first reference signal” in the present disclosure.
  • the reference signal generation unit 32B corresponds to a specific example of the “second reference signal generation unit” in the present disclosure.
  • the reference signal REFB corresponds to a specific example of the "second reference signal” in the present disclosure.
  • the plurality of pixel circuits 40A correspond to a specific example of the "first plurality of pixel circuits" in the present disclosure.
  • the plurality of pixel circuits 40B correspond to a specific example of the "second plurality of pixel circuits" in the present disclosure.
  • FIG. 18 shows an example of latch operation in the D-phase period TDA and TDB in the pixel circuit 40A
  • FIG. 18 (A) shows the waveform of the reference signal REFA (reference signal REFA_TDA) in the D-phase period TDA.
  • B) shows the waveform of the reference signal REFA (reference signal REFA_TDB) in the D-phase period TDB
  • C) shows the waveform of the pixel signal SIG
  • (D) shows the waveform of the signal CMP in the D-phase period TDA.
  • (E) show the waveform of the signal CMP in the D phase period TDB
  • (F) shows the time code TC.
  • the waveform in the D-phase period TDA and the waveform in the D-phase period TDB are drawn on the same time axis.
  • the reference signal REFA gradually decreases and falls below the pixel signal SIG at the timing t81 (FIGS. 18A and 18C).
  • the signal CMP changes from a high level to a low level at this timing t81 (FIG. 18 (D)).
  • the timing t81 is located in the latter half of the period in which the code value of the time code TC is “n” (FIG. 18 (F)).
  • the latch 26 latches the time code TC at this timing t81. As a result, the code value CDA becomes "n".
  • the ramp waveform of the reference signal REFA in the D-phase period TDB is shifted behind the ramp waveform of the reference signal REFA in the D-phase period TDA by ⁇ t / 2 in the time axis direction. Therefore, in the D-phase period TDB, the reference signal REFA is lower than the pixel signal SIG at the timing t82 (FIGS. 18 (B) and 18 (C)).
  • the signal CMP changes from a high level to a low level at this timing t82 (FIG. 18 (E)).
  • the timing t82 is located in the first half of the period in which the code value of the time code TC is “n + 1” (FIG. 18 (F)).
  • the latch 26 latches the time code TC at this timing t82. As a result, the code value CDB becomes "n + 1".
  • FIG. 19 shows an example of the latch operation in the D-phase period TDA and TDB in the pixel circuit 40B
  • FIG. 19A shows the waveform of the reference signal REFB (reference signal REFB_TDA) in the D-phase period TDA
  • B) shows the waveform of the reference signal REFB (reference signal REFB_TDB) in the D phase period TDB
  • C shows the waveform of the pixel signal SIG
  • D shows the waveform of the signal CMP in the D phase period TDA
  • (E) show the waveform of the signal CMP in the D phase period TDB
  • (F) shows the time code TC.
  • the voltage of the pixel signal SIG in the pixel circuit 40B is the same as the voltage of the pixel signal SIG in the pixel circuit 40A shown in FIG.
  • the ramp waveform of the reference signal REFB in the D-phase period TDA is shifted backward by ⁇ t / 2 in the time axis direction from the ramp waveform of the reference signal REFB in the D-phase period TDB. Therefore, in the D-phase period TDA, the reference signal REFB is lower than the pixel signal SIG at the timing t82 (FIGS. 19A and 19C).
  • the signal CMP changes from a high level to a low level at this timing t82 (FIG. 19 (D)).
  • the timing t82 is located in the first half of the period in which the code value of the time code TC is “n + 1” (FIG. 19 (F)).
  • the latch 26 latches the time code TC at this timing t82. As a result, the code value CDA becomes "n + 1".
  • the reference signal REFB is lower than the pixel signal SIG at the timing t81 (FIGS. 19B and 19C).
  • the signal CMP changes from a high level to a low level at this timing t81 (FIG. 19 (E)).
  • the timing t81 is located in the latter half of the period in which the code value of the time code TC is “n” (FIG. 19 (F)).
  • the latch 26 latches the time code TC at this timing t81. As a result, the code value CDB becomes "n".
  • the reference signal generation unit 32A generates the reference signal REFA having the lamp waveform, and the reference signal generation unit 32B deviates from the lamp waveform of the reference signal REFA in the time axis direction.
  • the reference signal REFB having the above is generated.
  • each of the pixel circuits 40A has a light receiving circuit 21 that generates a pixel signal SIG according to the amount of received light, a comparator 23 that generates a signal CMP by comparing the pixel signal SIG with the reference signal REFA, and a signal CMP. It has a latch 26 and a latch 26 that latches the time code based on the above.
  • each of the pixel circuits 40B has a light receiving circuit 21 that generates a pixel signal SIG according to the amount of light received, a comparator 23 that generates a signal CMP by comparing the pixel signal SIG with the reference signal REFB, and a signal CMP. It has a latch 26 and a latch 26 that latches the time code based on the above. Thereby, the latch timing in the pixel circuit 40A to which the reference signal REFA is supplied and the latch timing in the pixel circuit 40B to which the reference signal REFB is supplied can be shifted from each other. As a result, the timing at which the current flows in the pixel circuit 40 can be dispersed, so that fluctuations in the power supply voltage can be suppressed. As a result, the image quality of the captured image can be improved because the image pickup device 2 can reduce the possibility of malfunction.
  • the lamp waveform of the reference signal REFB is shifted backward in the time axis direction from the lamp waveform of the reference signal REFA, so that the timing at which the current flows in the pixel circuit 40 Can be dispersed, so that the image quality of the captured image can be improved.
  • the lamp waveform of the reference signal REFA is shifted backward in the time axis direction from the lamp waveform of the reference signal REFB.
  • the total value of the code value CDA and the code value CDB obtained in the pixel circuit 40A is the total value of the code value CDA and the code value CDB obtained in the pixel circuit 40B having the same light receiving amount as the pixel circuit 40A. It is the same. Therefore, in the image pickup apparatus 2, the process of calculating the pixel value based on these code values CDA and CDB can be simplified.
  • the lamp waveform of the reference signal REFB is deviated from the lamp waveform of the reference signal REFA by half the time ( ⁇ t / 2) of the time ⁇ t indicating the cycle in which the time code TC changes.
  • the resolution of AD conversion can be increased. For example, by reducing the number of bits in the latch 26 instead of increasing the resolution of the AD conversion, the circuit scale of the pixel circuit 40 can be reduced, and the area of the pixel P can be reduced. As a result, for example, since more pixels P can be arranged in the pixel array 31, the resolution can be increased and the image quality of the captured image can be improved.
  • any one of the plurality of pixel circuits 40A and any one of the plurality of pixel circuits 40B are alternately arranged, and the pixel array 31 is arranged.
  • any one of the plurality of pixel circuits 40A and any one of the plurality of pixel circuits 40B are arranged alternately, so that the image quality of the captured image can be improved. That is, for example, in the vertical direction of the pixel array 31, any one of the plurality of pixel circuits 40A and any one of the plurality of pixel circuits 40B are alternately arranged, and in the horizontal direction of the pixel array 31.
  • the linear patterns may be visually recognized by the pixel circuits 40A and 40B arranged side by side.
  • any one of the plurality of pixel circuits 40A and any one of the plurality of pixel circuits 40B are alternately arranged in both the vertical direction and the horizontal direction. Therefore, it is possible to reduce the possibility that such a linear pattern is visually recognized, and thus it is possible to improve the image quality of the captured image.
  • the reference signal generation unit 32A generates the reference signal REFA having the lamp waveform, and the reference signal generation unit 32B deviates from the lamp waveform of the reference signal REFA in the time axis direction.
  • the reference signal REFB having the above is generated.
  • each of the pixel circuits 40A has a light receiving circuit that generates a pixel signal according to the amount of received light, a comparator that generates a signal CMP by comparing the pixel signal with the reference signal REFA, and a time based on the signal CMP. It has a latch to latch the cord.
  • each of the pixel circuits 40B has a light receiving circuit that generates a pixel signal according to the amount of received light, a comparator that generates a signal CMP by comparing the pixel signal with the reference signal REFB, and a time based on the signal CMP. It has a latch to latch the cord. As a result, the image quality of the captured image can be improved.
  • the lamp waveform of the reference signal REFB is shifted backward in the time axis direction from the lamp waveform of the reference signal REFA, so that the timing at which the current flows in the pixel circuit is dispersed. Therefore, the image quality of the captured image can be improved.
  • the lamp waveform of the reference signal REFA is shifted backward in the time axis direction from the lamp waveform of the reference signal REFB, so that the pixel value is calculated based on these code values.
  • the process to do can be simplified.
  • the ramp waveform of the reference signal REFB is deviated from the ramp waveform of the reference signal REFA by half the time indicating the cycle in which the time code changes, so that the resolution of AD conversion can be improved.
  • the circuit scale of the pixel circuit can be reduced, so that the pixel area can be reduced.
  • the resolution can be increased and the image quality of the captured image can be improved.
  • any one of the plurality of pixel circuits 40A and any one of the plurality of pixel circuits 40B are alternately arranged, and in the horizontal direction of the pixel array. Since any one of the plurality of pixel circuits 40A and any one of the plurality of pixel circuits 40B are arranged alternately, the image quality of the captured image can be improved.
  • FIG. 20 shows an example of using the imaging devices 1 and 2 according to the above embodiment.
  • the image pickup apparatus 1 described above can be used in various cases for sensing light such as visible light, infrared light, ultraviolet light, and X-ray, as described below.
  • Devices that capture images used for viewing such as digital cameras and portable devices with camera functions.
  • Devices and user gestures used for traffic such as in-vehicle sensors that photograph the rear, surroundings, and interior of vehicles, surveillance cameras that monitor traveling vehicles and roads, and distance measurement sensors that measure distance between vehicles.
  • devices and endoscopes used in home appliances such as televisions, refrigerators, and air conditioners, and devices that perform angiography by receiving infrared light.
  • Equipment used for medical and healthcare surveillance cameras for crime prevention, cameras for person authentication, etc., equipment used for security, skin measuring instruments for photographing skin, and scalp Devices used for beauty such as microscopes for taking pictures, action cameras and wearable cameras for sports applications, devices used for sports, cameras for monitoring the condition of fields and crops, etc.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure is realized as a device mounted on a moving body of any kind such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, a personal mobility, an airplane, a drone, a ship, and a robot. You may.
  • FIG. 21 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technology according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via the communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside information detection unit 12030, an in-vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio image output unit 12052, and an in-vehicle network I / F (interface) 12053 are shown as a functional configuration of the integrated control unit 12050.
  • the drive system control unit 12010 controls the operation of the device related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 provides a driving force generator for generating the driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism for adjusting and a braking device for generating a braking force of a vehicle.
  • the body system control unit 12020 controls the operation of various devices mounted on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as a head lamp, a back lamp, a brake lamp, a winker, or a fog lamp.
  • the body system control unit 12020 may be input with radio waves transmitted from a portable device that substitutes for the key or signals of various switches.
  • the body system control unit 12020 receives inputs of these radio waves or signals and controls a vehicle door lock device, a power window device, a lamp, and the like.
  • the vehicle outside information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the image pickup unit 12031 is connected to the vehicle exterior information detection unit 12030.
  • the vehicle outside information detection unit 12030 causes the image pickup unit 12031 to capture an image of the outside of the vehicle and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as a person, a vehicle, an obstacle, a sign, or a character on the road surface based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electric signal according to the amount of the light received.
  • the image pickup unit 12031 can output an electric signal as an image or can output it as distance measurement information. Further, the light received by the imaging unit 12031 may be visible light or invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects the in-vehicle information.
  • a driver state detection unit 12041 that detects the driver's state is connected to the in-vehicle information detection unit 12040.
  • the driver state detection unit 12041 includes, for example, a camera that images the driver, and the in-vehicle information detection unit 12040 determines the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether the driver is dozing.
  • the microcomputer 12051 calculates the control target value of the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and the drive system control unit.
  • a control command can be output to 12010.
  • the microcomputer 12051 realizes ADAS (Advanced Driver Assistance System) functions including vehicle collision avoidance or impact mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, vehicle lane deviation warning, and the like. It is possible to perform cooperative control for the purpose of.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generator, the steering mechanism, the braking device, and the like based on the information around the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040. It is possible to perform coordinated control for the purpose of automatic driving, etc., which runs autonomously without depending on the operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the vehicle exterior information detection unit 12030.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the external information detection unit 12030, and performs coordinated control for the purpose of anti-glare such as switching the high beam to the low beam. It can be carried out.
  • the audio image output unit 12052 transmits the output signal of at least one of the audio and the image to the output device capable of visually or audibly notifying the passenger or the outside of the vehicle of the information.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are exemplified as output devices.
  • the display unit 12062 may include, for example, at least one of an onboard display and a heads-up display.
  • FIG. 22 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the vehicle 12100 has image pickup units 12101, 12102, 12103, 12104, 12105 as the image pickup unit 12031.
  • the imaging units 12101, 12102, 12103, 12104, 12105 are provided at positions such as the front nose, side mirrors, rear bumpers, back doors, and the upper part of the windshield in the vehicle interior of the vehicle 12100, for example.
  • the imaging unit 12101 provided on the front nose and the imaging unit 12105 provided on the upper part of the windshield in the vehicle interior mainly acquire an image in front of the vehicle 12100.
  • the imaging units 12102 and 12103 provided in the side mirrors mainly acquire images of the side of the vehicle 12100.
  • the imaging unit 12104 provided on the rear bumper or the back door mainly acquires an image of the rear of the vehicle 12100.
  • the images in front acquired by the imaging units 12101 and 12105 are mainly used for detecting a preceding vehicle or a pedestrian, an obstacle, a traffic light, a traffic sign, a lane, or the like.
  • FIG. 22 shows an example of the photographing range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • the imaging range 12114 indicates the imaging range of the imaging units 12102 and 12103.
  • the imaging range of the imaging unit 12104 provided on the rear bumper or the back door is shown. For example, by superimposing the image data captured by the imaging units 12101 to 12104, a bird's-eye view image of the vehicle 12100 as viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the image pickup units 12101 to 12104 may be a stereo camera composed of a plurality of image pickup elements, or an image pickup element having pixels for phase difference detection.
  • the microcomputer 12051 has a distance to each three-dimensional object within the imaging range 12111 to 12114 based on the distance information obtained from the imaging units 12101 to 12104, and a temporal change of this distance (relative velocity with respect to the vehicle 12100). By obtaining can. Further, the microcomputer 12051 can set an inter-vehicle distance to be secured in front of the preceding vehicle in advance, and can perform automatic braking control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform coordinated control for the purpose of automatic driving or the like in which the vehicle travels autonomously without depending on the operation of the driver.
  • automatic braking control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the microcomputer 12051 converts three-dimensional object data related to a three-dimensional object into two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, electric poles, and other three-dimensional objects based on the distance information obtained from the imaging units 12101 to 12104. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into obstacles that can be seen by the driver of the vehicle 12100 and obstacles that are difficult to see. Then, the microcomputer 12051 determines the collision risk indicating the risk of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, the microcomputer 12051 via the audio speaker 12061 or the display unit 12062. By outputting an alarm to the driver and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be provided.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not a pedestrian is present in the captured image of the imaging units 12101 to 12104.
  • pedestrian recognition includes, for example, a procedure for extracting feature points in an image captured by an imaging unit 12101 to 12104 as an infrared camera, and pattern matching processing for a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian. It is done by the procedure to determine.
  • the audio image output unit 12052 When the microcomputer 12051 determines that a pedestrian is present in the captured images of the imaging units 12101 to 12104 and recognizes the pedestrian, the audio image output unit 12052 outputs a square contour line for emphasizing the recognized pedestrian.
  • the display unit 12062 is controlled so as to superimpose and display. Further, the audio image output unit 12052 may control the display unit 12062 so as to display an icon or the like indicating a pedestrian at a desired position.
  • the above is an example of a vehicle control system to which the technology according to the present disclosure can be applied.
  • the technique according to the present disclosure can be applied to the imaging unit 12031 among the configurations described above.
  • the vehicle control system 12000 realizes a vehicle collision avoidance or collision mitigation function, a follow-up running function based on the inter-vehicle distance, a vehicle speed maintenance running function, a vehicle collision warning function, a vehicle lane deviation warning function, and the like with high accuracy. can.
  • the pixels P are arranged over the two semiconductor substrates 101 and 102, but the present invention is not limited to this, and the pixels P may be arranged on one semiconductor substrate. It may be arranged over more than one semiconductor substrate.
  • this technology can be configured as follows. According to the present technology having the following configuration, the image quality of the captured image can be improved.
  • a light receiving circuit that generates a pixel signal according to the amount of received light, a comparator that generates a first comparison signal by comparing the pixel signal with a reference signal having a lamp waveform, and the first A delay circuit that generates a second comparison signal by delaying the comparison signal of the above, and one of the first comparison signal and the second comparison signal are selected, and the selected signal is compared with the third.
  • a plurality of pixel circuits having a selection circuit that outputs as a signal and a latch circuit that latches a time code at a timing based on the third comparison signal.
  • An imaging device including a control unit that controls the operation of the selection circuit in each of the plurality of pixel circuits.
  • the plurality of pixel circuits include a first plurality of pixel circuits and a second plurality of pixel circuits.
  • the control unit causes the selection circuit in each of the first plurality of pixel circuits to select the first comparison signal, and the selection in each of the second plurality of pixel circuits.
  • the imaging device according to (1) above which causes a circuit to select the second comparison signal.
  • the control unit causes the selection circuit in each of the first plurality of pixel circuits to select the second comparison signal, and each of the second plurality of pixel circuits.
  • any one of the first plurality of pixel circuits and any one of the second plurality of pixel circuits are alternately arranged.
  • any one of the first plurality of pixel circuits and any one of the second plurality of pixel circuits are alternately arranged.
  • the time code changes every time a predetermined time elapses.
  • the imaging device according to (3) or (4), wherein the delay time in the delay circuit is half the time of the predetermined time.
  • the signal processing unit has a time code latched by the latch circuit in the first period and a time code latched by the latch circuit in the second period.
  • the imaging device according to any one of (3) to (5) above, which generates a pixel value of the one pixel circuit based on the above.
  • the light receiving circuit is provided on the first semiconductor substrate.
  • the delay circuit, the selection circuit, and the latch circuit are provided on a second semiconductor substrate attached to the first semiconductor substrate.
  • the image pickup apparatus according to any one of (1) to (6) above, wherein the comparator is provided over the first semiconductor substrate and the second semiconductor substrate.
  • a first reference signal generation unit that generates a first reference signal having a lamp waveform
  • a second reference signal generation unit that generates a second reference signal having a lamp waveform deviated from the lamp waveform of the first reference signal in the time axis direction.
  • Each generates a first comparison signal by comparing the first light receiving circuit that generates the first pixel signal according to the amount of received light with the first pixel signal and the first reference signal.
  • a first plurality of pixel circuits having a first comparator and a first latch circuit that latches a time code based on the first comparison signal.
  • Each generates a second comparison signal by comparing the second light receiving circuit that generates the second pixel signal according to the amount of light received with the second pixel signal and the second reference signal.
  • An image pickup apparatus including a second plurality of pixel circuits having a second comparator and a second latch circuit for latching the time code based on the second comparison signal.
  • (9) The imaging according to (8), wherein in the first period, the lamp waveform of the second reference signal is displaced behind the lamp waveform of the first reference signal in the time axis direction.
  • Device. (10) The imaging according to (9), wherein in the second period, the lamp waveform of the first reference signal is displaced behind the lamp waveform of the second reference signal in the time axis direction.
  • any one of the first plurality of pixel circuits and any one of the second plurality of pixel circuits are alternately arranged.
  • (12) The time code changes every time a predetermined time elapses.
  • (13) Further equipped with a signal processing unit The signal processing unit In one of the first plurality of pixel circuits, the time code latched by the first latch circuit in the first period and the first latch circuit latched in the second period. Based on the time code, the pixel value of the one pixel circuit is generated.
  • the time code latched by the second latch circuit in the first period and the second latch circuit latched in the second period is provided.
  • the imaging apparatus according to any one of (10) to (12) above, which generates a pixel value of the one pixel circuit based on the time code.
  • the first light receiving circuit and the second light receiving circuit are provided on the first semiconductor substrate.
  • the first latch circuit and the second latch circuit are provided on a second semiconductor substrate attached to the first semiconductor substrate.
  • the imaging apparatus according to any one of (8) to (13), wherein the first comparator and the second comparator are provided over the first semiconductor substrate and the second semiconductor substrate.

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Abstract

本開示の撮像装置は、それぞれが、受光量に応じた画素信号を生成する受光回路と、画素信号とランプ波形を有する参照信号とを比較することにより第１の比較信号を生成するコンパレータと、第１の比較信号を遅延させることにより第２の比較信号を生成する遅延回路と、第１の比較信号および第２の比較信号のうちの一方を選択し、選択された信号を第３の比較信号として出力する選択回路と、第３の比較信号に基づくタイミングでタイムコードをラッチするラッチ回路とを有する複数の画素回路と、複数の画素回路のそれぞれにおける選択回路の動作を制御する制御部とを備える。

Description

撮像装置
　本開示は、被写体を撮像する撮像装置に関する。
　一般に、撮像装置では、フォトダイオードを含む画素がマトリクス状に配置され、各画素が、受光量に応じた画素電圧を生成する。そして、例えばＡＤ変換回路（Analog to Digital Converter）が、画素電圧（アナログ信号）をデジタル信号に変換する。例えば、特許文献１には、画素電圧を含む信号と、ランプ波形を有する参照信号とを比較することによりＡＤ変換を行う撮像装置が開示されている。
特開２０１８－１４８５２８号公報
　ところで、撮像装置では、撮像画像の画質が高いことが望まれており、さらなる画質の向上が期待されている。
　撮像画像の画質を高めることができる撮像装置を提供することが望ましい。
　本開示の一実施の形態における第１の撮像装置は、複数の画素回路と、制御部とを備えている。複数の画素回路のそれぞれは、受光回路と、コンパレータと、遅延回路と、選択回路と、ラッチ回路とを有している。受光回路は、受光量に応じた画素信号を生成するように構成される。コンパレータは、画素信号とランプ波形を有する参照信号とを比較することにより第１の比較信号を生成するように構成される。遅延回路は、第１の比較信号を遅延させることにより第２の比較信号を生成するように構成される。選択回路は、第１の比較信号および第２の比較信号のうちの一方を選択し、選択された信号を第３の比較信号として出力するように構成される。ラッチ回路は、第３の比較信号に基づくタイミングでタイムコードをラッチするように構成される。制御部は、複数の画素回路のそれぞれにおける選択回路の動作を制御するように構成される。
　本開示の一実施の形態における第２の撮像装置は、第１の参照信号生成部と、第２の参照信号生成部と、第１の複数の画素回路と、第２の複数の画素回路とを備えている。第１の参照信号生成部は、ランプ波形を有する第１の参照信号を生成するように構成される。第２の参照信号生成部は、第１の参照信号のランプ波形から時間軸方向においてずれたランプ波形を有する第２の参照信号を生成するように構成される。第１の複数の画素回路のそれぞれは、受光量に応じた第１の画素信号を生成する第１の受光回路と、第１の画素信号と第１の参照信号とを比較することにより第１の比較信号を生成する第１のコンパレータと、第１の比較信号に基づいてタイムコードをラッチする第１のラッチ回路とを有する。第２の複数の画素回路のそれぞれは、受光量に応じた第２の画素信号を生成する第２の受光回路と、第２の画素信号と第２の参照信号とを比較することにより第２の比較信号を生成する第２のコンパレータと、第２の比較信号に基づいてタイムコードをラッチする第２のラッチ回路とを有する。
　本開示の一実施の形態における第１の撮像装置では、複数の画素回路のそれぞれにおいて、受光量に応じた画素信号が生成され、この画素信号と参照信号とを比較することにより第１の比較信号が生成される。この第１の比較信号が遅延されることにより第２の比較信号が生成される。第１の比較信号および第２の比較信号のうちの一方が選択され、選択された信号が第３の比較信号として選択される。そして、この第３の比較信号に基づくタイミングで、タイムコードがラッチされる。
　本開示の一実施の形態における第２の撮像装置では、ランプ波形を有する第１の参照信号が生成されるとともに、この第１の参照信号のランプ波形から時間軸方向においてずれたランプ波形を有する第２の参照信号が生成される。複数の第１の画素回路のそれぞれでは、受光量に応じた第１の画素信号が生成され、この第１の画素信号と第１の参照信号とを比較することにより第１の比較信号が生成され、この第１の比較信号に基づいてタイムコードがラッチされる。複数の第２の画素回路のそれぞれでは、受光量に応じた第２の画素信号が生成され、この第２の画素信号と第２の参照信号とを比較することにより第２の比較信号が生成され、この第２の比較信号に基づいてタイムコードがラッチされる。
本開示の第１の実施の形態に係る撮像装置の一構成例を表すブロック図である。 図１に示した撮像装置の一実装例を表す模式図である。 図１に示したクラスタの一構成例を表す説明図である。 図１に示した画素に含まれる画素回路の一構成例を表す回路図である。 図３に示した画素回路への制御信号の一供給例を表す回路図である。 図１に示した画素の配列の一例を表す説明図である。 図４に示した画素回路の一動作例を表すタイミング波形図である。 図４に示した画素回路におけるラッチ動作の一例を表すタイミング波形図である。 図４に示した画素回路におけるラッチ動作の他の一例を表すタイミング波形図である。 比較例に係る画素回路の一構成例を表す回路図である。 図１０に示した画素回路の一動作例を表すタイミング波形図である。 第１の実施の形態および比較例に係る参照信号の波形の一例を表す波形図である。 変形例に係るコンパレータの一構成例を表す回路図である。 第２の実施の形態に係る撮像装置の一構成例を表すブロック図である。 図１４に示したクラスタの一構成例を表す説明図である。 図１４に示した画素に含まれる画素回路の一構成例を表す回路図である。 第２の実施の形態に係る参照信号の波形の一例を表す波形図である。 図１６に示した画素回路におけるラッチ動作の一例を表すタイミング波形図である。 図１６に示した画素回路におけるラッチ動作の他の一例を表すタイミング波形図である。 撮像装置の使用例を表す説明図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
　以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態
２．第２の実施の形態
３．撮像装置の使用例
４．移動体への応用例
＜１．第１の実施の形態＞
［構成例］
　図１は、一実施の形態に係る撮像装置（撮像装置１）の一構成例を表すものである。撮像装置１は、画素アレイ１１と、参照信号生成部１２と、コード生成部１３と、画素駆動部１４と、信号処理部１５と、タイミング生成部１６とを備えている。撮像装置１は、この例では２枚の半導体基板に形成される。
　図２は、撮像装置１の一実装例を表すものである。撮像装置１は、この例では、２枚の半導体基板１０１，１０２に形成される。半導体基板１０１は、撮像装置１における撮像面Ｓの側に配置され、半導体基板１０２は、撮像装置１の撮像面Ｓとは反対側に配置される。半導体基板１０１，１０２は互いに重ね合わされる。半導体基板１０１の配線と、半導体基板１０２の配線とは、配線１０３により接続される。配線１０３は、例えばＣｕ－Ｃｕなどの金属結合などを用いることができる。
　画素アレイ１１（図１）は、マトリクス状に配置された複数の画素Ｐを有している。画素Ｐは、フォトダイオードＰＤを有し、受光量に応じた画素電圧Ｖpixを含む画素信号ＳＩＧを生成し、この画素信号ＳＩＧに基づいてＡＤ変換を行うように構成される。画素アレイ１１では、所定数の画素Ｐが１つのクラスタＣＬを構成する。クラスタＣＬでは、この例では、横方向に４つの画素Ｐが並設され、縦方向に数十個の画素Ｐが並設される。画素アレイ１１には、このようなクラスタＣＬが縦方向および横方向に並設される。
　図３は、クラスタＣＬの一構成例を表すものである。クラスタＣＬは、複数の画素Ｐにそれぞれ対応する複数の画素回路２０と、リピータ２９とを有している。図４は、画素回路２０の一構成例を表すものである。画素回路２０は、受光回路２１と、比較回路２２と、ラッチ２６とを有している。
　受光回路２１は、受光量に応じた画素電圧Ｖpixを生成するように構成される。受光回路２１は、半導体基板１０１に配置される。受光回路２１は、フォトダイオードＰＤと、排出トランジスタＭＮ１と、転送トランジスタＭＮ２と、フローティングディフュージョンＦＤと、リセットトランジスタＭＮ３とを有している。排出トランジスタＭＮ１、転送トランジスタＭＮ２、およびリセットトランジスタＭＮ３は、Ｎ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタである。
　フォトダイオードＰＤは、受光量に応じた量の電荷を生成して内部に蓄積する光電変換素子である。フォトダイオードＰＤのアノードは接地され、カソードは排出トランジスタＭＮ１のソースおよび転送トランジスタＭＮ２のソースに接続される。
　排出トランジスタＭＮ１のゲートには画素駆動部１４（図１）から供給された制御信号ＯＦＧが供給され、ドレインには電圧ＶＯＦＧが供給され、ソースはフォトダイオードＰＤのカソードおよび転送トランジスタＭＮ２のソースに接続される。
　転送トランジスタＭＮ２のゲートには画素駆動部１４（図１）から供給された制御信号ＴＸが供給され、ソースはフォトダイオードＰＤのカソードおよび排出トランジスタＭＮ１のソースに接続され、ドレインはフローティングディフュージョンＦＤ、リセットトランジスタＭＮ３のソース、および比較回路２２におけるトランジスタＭＮ４（後述）のゲートに接続される。
　フローティングディフュージョンＦＤは、フォトダイオードＰＤから転送された電荷を蓄積するように構成される。フローティングディフュージョンＦＤは、例えば、半導体基板１０１の表面に形成された拡散層を用いて構成される。図４では、フローティングディフュージョンＦＤを、容量素子のシンボルを用いて示している。
　リセットトランジスタＭＮ３のゲートには画素駆動部１４（図１）から供給された制御信号ＲＳＴが供給され、ドレインは比較回路２２のトランジスタＭＮ４（後述）のドレインに接続され、ソースはフローティングディフュージョンＦＤ、転送トランジスタＭＮ２のドレイン、および比較回路２２のトランジスタＭＮ４（後述）のゲートに接続される。
　この構成により、受光回路２１では、制御信号ＯＦＧに基づいて、排出トランジスタＭＮ１がオン状態になることにより、フォトダイオードＰＤに蓄積された電荷が排出される。そして、排出トランジスタＭＮ１がオフ状態になることにより、露光期間が開始され、フォトダイオードＰＤに、受光量に応じた量の電荷が蓄積される。そして、露光期間が終了した後に、受光回路２１は、リセット電圧Ｖresetおよび画素電圧Ｖpixを含む画素信号ＳＩＧを比較回路２２に対して供給する。具体的には、受光回路２１は、後述するように、フローティングディフュージョンＦＤの電圧がリセットされた後のＰ相（Pre-charge相）期間ＴＰＡ，ＴＰＢにおいて、その時のフローティングディフュージョンＦＤの電圧をリセット電圧Ｖresetとして比較回路２２に供給する。また、受光回路２１は、フォトダイオードＰＤからフローティングディフュージョンＦＤへ電荷が転送された後のＤ相（Data相）期間ＴＤＡ，ＴＤＢにおいて、その時のフローティングディフュージョンＦＤの電圧を画素電圧Ｖpixとして比較回路２２に供給するようになっている。
　比較回路２２は、参照信号ＲＥＦと画素信号ＳＩＧとを比較するように構成される。比較回路２２は、コンパレータ２３と、遅延回路２４と、選択回路２５とを有している。
　コンパレータ２３は、参照信号ＲＥＦと画素信号ＳＩＧとを比較することにより信号ＣＭＰ１を生成するように構成される。コンパレータ２３は、参照信号ＲＥＦの電圧が画素信号ＳＩＧの電圧よりも高い場合に信号ＣＭＰ１を高レベルにし、参照信号ＲＥＦの電圧が画素信号ＳＩＧの電圧よりも低い場合に信号ＣＭＰ１を低レベルにするようになっている。コンパレータ２３は、トランジスタＭＮ４～ＭＮ６と、トランジスタＭＰ１，ＭＰ２と、アンプＡＭＰとを有している。トランジスタＭＮ４～ＭＮ６はＮ型のＭＯＳトランジスタであり、トランジスタＭＰ１，ＭＰ２はＰ型のＭＯＳトランジスタである。コンパレータ２３は、２枚の半導体基板１０１，１０２にわたって配置される。具体的には、トランジスタＭＮ４～ＭＮ６は半導体基板１０１に配置され、トランジスタＭＰ１，ＭＰ２およびアンプＡＭＰは半導体基板１０２に配置される。
　トランジスタＭＮ４のゲートには画素信号ＳＩＧが供給され、ドレインは受光回路２１におけるリセットトランジスタＭＮ３のドレインに接続されるとともに、半導体基板１０１，１０２間の配線１０３を介してトランジスタＭＰ１のドレインおよびアンプＡＭＰの入力端子に接続され、ソースはトランジスタＭＮ５のソースおよびトランジスタＭＮ６のドレインに接続される。トランジスタＭＮ５のゲートには、半導体基板１０１，１０２間の配線１０３を介して参照信号生成部１２から参照信号ＲＥＦが供給され、ドレインは半導体基板１０１，１０２間の配線１０３を介してトランジスタＭＰ２のドレインおよびトランジスタＭＰ１，ＭＰ２のゲートに接続され、ソースはトランジスタＭＮ４のソースおよびトランジスタＭＮ６のドレインに接続される。参照信号ＲＥＦは、詳しくは後述するが、Ｐ相期間ＴＰＡ，ＴＰＢおよびＤ相期間ＴＤＡ，ＴＤＢにおいて時間の経過に応じて電圧レベルが徐々に変化する、いわゆるランプ波形を有する信号である。トランジスタＭＮ６のゲートにはバイアス電圧Ｖｂが供給され、ドレインはトランジスタＭＮ４，ＭＮ５のソースに接続され、ソースは接地される。トランジスタＭＮ４，ＭＮ５は差動対を構成し、トランジスタＭＮ６は定電流源を構成する。
　トランジスタＭＰ１のゲートはトランジスタＭＰ２のゲートおよびドレインに接続されるとともに半導体基板１０１，１０２間の配線１０３を介してトランジスタＭＮ５のドレインに接続され、ソースには電源電圧ＶＤＤが供給され、ドレインはアンプＡＭＰの入力端子に接続されるとともに半導体基板１０１，１０２間の配線１０３を介してトランジスタＭＮ４のドレインおよび受光回路２１におけるリセットトランジスタＭＮ３のドレインに接続される。トランジスタＭＰ２のゲートはトランジスタＭＰ１のゲートおよびトランジスタＭＰ２のドレインに接続されるとともに半導体基板１０１，１０２間の配線１０３を介してトランジスタＭＮ５のドレインに接続され、ソースには電源電圧ＶＤＤが供給され、ドレインはトランジスタＭＰ１，ＭＰ２のゲートに接続されるとともに半導体基板１０１，１０２間の配線１０３を介してトランジスタＭＮ５のドレインに接続される。トランジスタＭＰ１，ＭＰ２は、トランジスタＭＮ４，ＭＮ５の能動負荷を構成する。
　アンプＡＭＰの入力端子はトランジスタＭＰ１のドレインに接続されるとともに半導体基板１０１，１０２間の配線１０３を介してリセットトランジスタＭＮ３のドレインおよび受光回路２１におけるリセットトランジスタＭＮ３のドレインに接続され、出力端子は遅延回路２４および選択回路２５に接続される。コンパレータ２３は、アンプＡＭＰの出力端子から信号ＣＭＰ１を出力するようになっている。
　遅延回路２４は、信号ＣＭＰ１を所定の時間だけ遅延させることにより信号ＣＭＰ２を生成するように構成される。遅延回路２４は、半導体基板１０２に配置される。
　選択回路２５は、画素駆動部１４（図１）から端子Ｔ１，Ｔ２に供給された制御信号に基づいて、信号ＣＭＰ１，ＣＭＰ２のうちの一方を選択し、選択された信号を信号ＣＭＰとして出力するように構成される。選択回路２５は、半導体基板１０２に配置される。選択回路２５は、端子Ｔ１に供給された制御信号が高レベルであり端子Ｔ２に供給された制御信号が低レベルである場合に、信号ＣＭＰ１を選択し、選択された信号ＣＭＰ１を信号ＣＭＰとして出力する。また、選択回路２５は、端子Ｔ２に供給に供給された制御信号が高レベルであり端子Ｔ１に供給された制御信号が低レベルである場合に、信号ＣＭＰ２を選択し、選択された信号ＣＭＰ２を出力する。端子Ｔ１には、画素駆動部１４から制御信号ＳＥＬ１，ＳＥＬ２のうちの一方が供給され、端子Ｔ２には、制御信号ＳＥＬ１，ＳＥＬ２のうちの他方が供給される。
　図５は、複数の画素回路２０への制御信号ＳＥＬ１，ＳＥＬ２の供給例を表すものである。画素アレイ１１では、制御信号ＳＥＬ１が端子Ｔ１に供給され制御信号ＳＥＬ２が端子Ｔ２に供給される画素回路２０（画素回路２０Ａ）、および制御信号ＳＥＬ２が端子Ｔ１に供給され制御信号ＳＥＬ１が端子Ｔ２に供給される画素回路２０（画素回路２０Ｂ）が、縦方向において交互に配置されるとともに、横方向において交互に配置される。
　これにより、画素アレイ１１では、図６に示したように、画素回路２０Ａに対応する画素Ｐ（画素ＰＡ）、および画素回路２０Ｂに対応する画素Ｐ（画素ＰＢ）が、縦方向において交互に配置されるとともに、横方向において交互に配置される。このように、画素アレイ１１では、画素ＰＡ，ＰＢは市松模様状に配置される。
　この構成により、例えば、画素回路２０Ａの選択回路２５は、制御信号ＳＥＬ１が高レベルであり制御信号ＳＥＬ２が低レベルである場合に信号ＣＭＰ１を信号ＣＭＰとして出力し、制御信号ＳＥＬ２が高レベルであり制御信号ＳＥＬ１が低レベルである場合に信号ＣＭＰ２を信号ＣＭＰとして出力する。また、例えば、画素回路２０Ｂの選択回路２５は、制御信号ＳＥＬ２が高レベルであり制御信号ＳＥＬ１が低レベルである場合に信号ＣＭＰ１を信号ＣＭＰとして出力し、制御信号ＳＥＬ１が高レベルであり制御信号ＳＥＬ２が低レベルである場合に信号ＣＭＰ２を信号ＣＭＰとして出力するようになっている。
　ラッチ２６（図３，４）は、比較回路２２から供給された信号ＣＭＰに基づいて、リピータ２９から供給された、時間の経過に応じて変化するタイムコードＴＣをラッチするように構成される。タイムコードＴＣは、複数ビットを有するコードであり、例えばグレイコードを用いることができる。ラッチ２６は、後述するように、Ｐ相期間ＴＰＡにおいて、信号ＣＭＰの遷移タイミングでタイムコードＴＣをラッチすることにより、Ｐ相期間ＴＰＡが開始してから信号ＣＭＰが遷移するまでの時間（コード値ＣＰＡ）を取得し、Ｐ相期間ＴＰＢにおいて、信号ＣＭＰの遷移タイミングでタイムコードＴＣをラッチすることにより、Ｐ相期間ＴＰＢが開始してから信号ＣＭＰが遷移するまでの時間（コード値ＣＰＢ）を取得する。また、ラッチ２６は、Ｄ相期間ＴＤＡにおいて、信号ＣＭＰの遷移タイミングでタイムコードＴＣをラッチすることにより、Ｄ相期間ＴＤＡが開始してから信号ＣＭＰが遷移するまでの時間（コード値ＣＤＡ）を取得し、Ｄ相期間ＴＤＢにおいて、信号ＣＭＰの遷移タイミングでタイムコードＴＣをラッチすることにより、Ｄ相期間ＴＤＢが開始してから信号ＣＭＰが遷移するまでの時間（コード値ＣＤＢ）を取得する。そして、ラッチ２６は、これらの４つのコード値ＣＰＡ，ＣＰＢ，ＣＤＡ，ＣＤＢをリピータ２９に供給するようになっている。ラッチ２６は、図４に示したように、半導体基板１０２に配置される。
　このようにして、画素回路２０は、受光量に応じた画素電圧Ｖpixを含む画素信号ＳＩＧを生成し、この画素信号ＳＩＧに基づいてＡＤ変換を行うことによりコード値ＣＰＡ，ＣＰＢ，ＣＤＡ，ＣＤＢを生成するようになっている。
　リピータ２９（図３，４）は、Ｐ相期間ＴＰＡ，ＴＰＢおよびＤ相期間ＴＤＡ，ＴＤＢにおいて、コード生成部１３から供給されたタイムコードＴＣを、クラスタＣＬに属する複数の画素Ｐのラッチ２６に供給するように構成される。また、リピータ２９は、Ｐ相期間ＴＰＡの後に、ラッチ２６から供給されたコード値ＣＰＡを信号処理部１５に供給し、Ｐ相期間ＴＰＢの後に、ラッチ２６から供給されたコード値ＣＰＢを信号処理部１５に供給し、Ｄ相期間ＴＤＡの後に、ラッチ２６から供給されたコード値ＣＤＡを信号処理部１５に供給し、Ｄ相期間ＴＤＢの後に、ラッチ２６から供給されたコード値ＣＤＢを信号処理部１５に供給するようになっている。リピータ２９は、図４に示したように、半導体基板１０２に配置される。
　参照信号生成部１２（図１）は、タイミング生成部１６からの指示に基づいて、参照信号ＲＥＦを生成するように構成される。参照信号ＲＥＦは、Ｐ相期間ＴＰＡ，ＴＰＢおよびＤ相期間ＴＤＡ，ＴＤＢにおいて、時間の経過に応じて電圧レベルが徐々に変化する、いわゆるランプ波形を有する。そして、参照信号生成部１２は、生成した参照信号ＲＥＦを、画素アレイ１１における複数の画素回路２０に供給するようになっている。参照信号生成部１２は、図４に示したように、半導体基板１０２に配置される。
　コード生成部１３は、タイミング生成部１６からの指示に基づいて、タイムコードＴＣを生成するように構成される。タイムコードＴＣは、時間の経過に応じて変化するコードであり、例えば、グレイコードを用いることができる。そして、コード生成部１３は、生成したタイムコードＴＣを、複数のクラスタＣＬにおけるリピータ２９に供給するようになっている。コード生成部１３は、例えば半導体基板１０２（図２）に配置される。
　画素駆動部１４は、画素アレイ１１における複数の画素回路２０の動作を制御するように構成される。具体的には、画素駆動部１４は、制御信号ＯＦＧ，ＴＸ，ＲＳＴを生成し、これらの制御信号ＯＦＧ，ＴＸ，ＲＳＴを受光回路２１に供給するとともに、制御信号ＳＥＬ１，ＳＥＬ２を生成し、これらの制御信号ＳＥＬ１，ＳＥＬ２を選択回路２５に供給することにより、画素回路２０の動作を制御するようになっている。画素駆動部１４は、例えば半導体基板１０２（図２）に配置される。
　信号処理部１５は、複数の画素回路２０のそれぞれが生成したコード値ＣＰＡ，ＣＰＢ，ＣＤＡ，ＣＤＢに基づいて所定の画像処理を行うことにより画像信号Ｓpicを生成するように構成される。所定の画像処理は、例えば、４つのコード値ＣＰＡ，ＣＰＢ，ＣＤＡ，ＣＤＢに基づいて相関２重サンプリング（ＣＤＳ；Correlated Double Sampling）の原理を利用して画素値を生成する処理や、黒レベルを補正する黒レベル補正処理を含む。信号処理部１５は、例えば半導体基板１０２（図２）に配置される。
　タイミング生成部１６は、各種タイミング信号を生成し、生成した各種タイミング信号を、参照信号生成部１２、コード生成部１３、画素駆動部１４、および信号処理部１５に供給することにより、撮像装置１の動作を制御するように構成される。タイミング生成部１６は、例えば半導体基板１０２（図２）に配置される。
　ここで、画素回路２０は、本開示における「画素回路」の一具体例に対応する。画素信号ＳＩＧは、本開示における「画素信号」の一具体例に対応する。参照信号ＲＥＦは、本開示における「参照信号」の一具体例に対応する。受光回路２１は、本開示における「受光回路」の一具体例に対応する。コンパレータ２３は、本開示における「コンパレータ」の一具体例に対応する。遅延回路２４は、本開示における「遅延回路」の一具体例に対応する。選択回路２５は、本開示における「選択回路」の一具体例に対応する。信号ＣＭＰ１は、本開示における「第１の比較信号」の一具体例に対応する。信号ＣＭＰ２は、本開示における「第２の比較信号」の一具体例に対応する。信号ＣＭＰは、本開示における「第３の比較信号」の一具体例に対応する。ラッチ２６は、本開示における「ラッチ回路」の一具体例に対応する。タイムコードＴＣは、本開示における「タイムコード」の一具体例に対応する。画素駆動部１４は、本開示における「駆動部」の一具体例に対応する。複数の画素回路２０Ａは、本開示における「第１の複数の画素回路」の一具体例に対応する。複数の画素回路２０Ｂは、本開示における「第２の複数の画素回路」の一具体例に対応する。Ｄ相期間ＴＤＡは、本開示における「第１の期間」の一具体例に対応する。Ｄ相期間ＴＤＢは、本開示における「第２の期間」の一具体例に対応する。信号処理部１５は、本開示における「信号処理部」の一具体例に対応する。半導体基板１０１は、本開示における「第１の半導体基板」の一具体例に対応する。半導体基板１０２は、本開示における「第２の半導体基板」の一具体例に対応する。
［動作および作用］
　続いて、本実施の形態の撮像装置１の動作および作用について説明する。
（全体動作概要）
　まず、図１，３，４を参照して、撮像装置１の全体動作概要を説明する。参照信号生成部１２は、参照信号ＲＥＦを生成する。コード生成部１３は、タイムコードＴＣを生成する。リピータ２９は、タイムコードＴＣを、クラスタＣＬに属する複数の画素Ｐのラッチ２６に供給する。画素駆動部１４は、画素アレイ１１における複数の画素回路２０の動作を制御する。画素アレイ１１における複数の画素回路２０のそれぞれは、受光量に応じた画素電圧Ｖpixを含む画素信号ＳＩＧを生成し、この画素信号ＳＩＧに基づいてＡＤ変換を行うことによりコード値ＣＰＡ，ＣＰＢ，ＣＤＡ，ＣＤＢを生成する。リピータ２９は、コード値ＣＰＡ，ＣＰＢ，ＣＤＡ，ＣＤＢを信号処理部１５に供給する。信号処理部１５は、複数の画素回路２０のそれぞれが生成したコード値ＣＰＡ，ＣＰＢ，ＣＤＡ，ＣＤＢに基づいて所定の画像処理を行うことにより画像信号Ｓpicを生成する。タイミング生成部１６は、各種タイミング信号を生成し、生成した各種タイミング信号を、参照信号生成部１２、コード生成部１３、画素駆動部１４、および信号処理部１５に供給することにより、撮像装置１の動作を制御する。
（詳細動作）
　画素アレイ１１における複数の画素回路２０のそれぞれでは、制御信号ＯＦＧに基づいて、排出トランジスタＭＮ１がオン状態になることにより、フォトダイオードＰＤに蓄積された電荷が排出される。そして、排出トランジスタＭＮ１がオフ状態になることにより、露光期間が開始され、フォトダイオードＰＤに、受光量に応じた量の電荷が蓄積される。そして、露光期間が終了した後に、画素回路２０は、リセット電圧Ｖresetおよび画素電圧Ｖpixを含む画素信号ＳＩＧに基づいてＡＤ変換を行う。以下に、このＡＤ変換について詳細に説明する。
　図７は、ある着目した画素回路２０におけるＡＤ変換の一動作例を表すものであり、（Ａ）は制御信号ＲＳＴの波形を示し、（Ｂ）は制御信号ＴＸの波形を示し、（Ｃ）は参照信号ＲＥＦの波形を示し、（Ｄ）は画素信号ＳＩＧの波形を示し、（Ｅ）は制御信号ＳＥＬ１の波形を示し、（Ｆ）は制御信号ＳＥＬ２の波形を示し、（Ｇ）は信号ＣＭＰの波形を示す。
　まず、タイミングｔ１１において、参照信号生成部１２は、参照信号ＲＥＦの電圧をリセット電圧Ｖresetに変化させる（図７（Ｃ））。また、このタイミングｔ１１において、画素駆動部１４は、制御信号ＲＳＴを低レベルから高レベルに変化させる（図７（Ａ））。これにより、画素回路２０では、リセットトランジスタＭＮ３がオン状態になり、フローティングディフュージョンＦＤがリセットされ、画素信号ＳＩＧの電圧がリセット電圧Ｖresetになる（図７（Ｄ））。そして、タイミングｔ１１から所定の時間が経過した後に、画素駆動部１４は、制御信号ＲＳＴを高レベルから低レベルに変化させる（図７（Ａ））。これにより、リセットトランジスタＭＮ３はオフ状態になる。
　次に、タイミングｔ１２において、画素駆動部１４は、制御信号ＳＥＬ１を低レベルから高レベルに変化させるとともに、制御信号ＳＥＬ２を高レベルから低レベルに変化させる（図７（Ｅ），（Ｆ））。これにより、制御信号ＳＥＬ１が端子Ｔ１に供給され制御信号ＳＥＬ２が端子Ｔ２に供給される画素回路２０Ａでは、選択回路２５は信号ＣＭＰ１を信号ＣＭＰとして出力し、制御信号ＳＥＬ２が端子Ｔ１に供給され制御信号ＳＥＬ１が端子Ｔ２に供給される画素回路２０Ｂでは、選択回路２５は信号ＣＭＰ２を信号ＣＭＰとして出力する。
　また、このタイミングｔ１２において、参照信号生成部１２は、参照信号ＲＥＦの電圧をリセット電圧Ｖresetから電圧Ｖ１に変化させる（図７（Ｃ））。これにより、参照信号ＲＥＦの電圧は画素信号ＳＩＧの電圧より高くなるので、比較回路２２は、信号ＣＭＰを高レベルにする（図７（Ｇ））。
　次に、タイミングｔ１３～ｔ１５の期間（Ｐ相期間ＴＰＡ）において、画素回路２０は、この画素信号ＳＩＧの電圧（リセット電圧Ｖreset）に基づいてＡＤ変換を行う。具体的には、タイミングｔ１３において、参照信号生成部１２は、参照信号ＲＥＦの電圧を、電圧Ｖ１から所定の変化度合いで低下させ始める（図７（Ｃ））。また、コード生成部１３は、このタイミングｔ１３において、タイムコードＴＣのインクリメント動作を開始する。
　そして、タイミングｔ１４において、参照信号ＲＥＦの電圧が画素信号ＳＩＧの電圧（リセット電圧Ｖreset）を下回る（図７（Ｃ），（Ｄ））。これに応じて、比較回路２２は、信号ＣＭＰを高レベルから低レベルに変化させる（図７（Ｇ））。ラッチ２６は、この信号ＣＭＰの遷移に基づいて、タイムコードＴＣをラッチする。ラッチ２６においてラッチされたタイムコードＴＣのコード値ＣＰＡは、タイミングｔ１３～ｔ１４の時間の長さに対応するコード値であるとともに、リセット電圧Ｖresetに対応するコード値である。
　そして、タイミングｔ１５において、Ｐ相期間ＴＰＡの終了に伴い、参照信号生成部１２は、参照信号ＲＥＦの電圧を電圧Ｖ２に変化させ（図７（Ｃ））、コード生成部１３は、タイムコードＴＣのインクリメント動作を終了する。そして、タイミングｔ１５～ｔ１６の期間において、リピータ２９は、この画素回路２０が生成したコード値ＣＰＡを信号処理部１５に供給する。
　次に、タイミングｔ１６において、画素駆動部１４は、制御信号ＳＥＬ１を高レベルから低レベルに変化させるとともに、制御信号ＳＥＬ２を低レベルから高レベルに変化させる（図７（Ｅ），（Ｆ））。これにより、制御信号ＳＥＬ１が端子Ｔ１に供給され制御信号ＳＥＬ２が端子Ｔ２に供給される画素回路２０Ａでは、選択回路２５は信号ＣＭＰ２を信号ＣＭＰとして出力し、制御信号ＳＥＬ２が端子Ｔ１に供給され制御信号ＳＥＬ１が端子Ｔ２に供給される画素回路２０Ｂでは、選択回路２５は信号ＣＭＰ１を信号ＣＭＰとして出力する。
　また、このタイミングｔ１６において、参照信号生成部１２は、参照信号ＲＥＦの電圧を電圧Ｖ２から電圧Ｖ１に変化させる（図７（Ｃ））。これにより、参照信号ＲＥＦの電圧は画素信号ＳＩＧの電圧より高くなるので、比較回路２２は、信号ＣＭＰを高レベルにする（図７（Ｇ））。
　次に、タイミングｔ１７～ｔ１９の期間（Ｐ相期間ＴＰＢ）において、画素回路２０は、この画素信号ＳＩＧの電圧（リセット電圧Ｖreset）に基づいてＡＤ変換を行う。具体的には、タイミングｔ１７において、参照信号生成部１２は、参照信号ＲＥＦの電圧を、電圧Ｖ１から所定の変化度合いで低下させ始める（図７（Ｃ））。また、コード生成部１３は、このタイミングｔ１３において、タイムコードＴＣのインクリメント動作を開始する。
　そして、タイミングｔ１８において、参照信号ＲＥＦの電圧が画素信号ＳＩＧの電圧（リセット電圧Ｖreset）を下回る（図７（Ｃ），（Ｄ））。これに応じて、比較回路２２は、信号ＣＭＰを高レベルから低レベルに変化させる（図７（Ｇ））。ラッチ２６は、この信号ＣＭＰの遷移に基づいて、タイムコードＴＣをラッチする。ラッチ２６においてラッチされたタイムコードＴＣのコード値ＣＰＢは、タイミングｔ１７～ｔ１８の時間の長さに対応するコード値であるとともに、リセット電圧Ｖresetに対応するコード値である。このコード値ＣＰＢは、後述するように、コード値ＣＰＡと必ずしも一致しない。すなわち、Ｐ相期間ＴＰＡ，ＴＰＢにおける信号ＣＭＰは、一方は信号ＣＭＰ１であり他方はＣＭＰ２であるので、コード値ＣＰＡ，ＣＰＢは互いに異なる場合があり得る。
　そして、タイミングｔ１９において、Ｐ相期間ＴＰＢの終了に伴い、参照信号生成部１２は、参照信号ＲＥＦの電圧を電圧Ｖ２に変化させ（図７（Ｃ））、コード生成部１３は、タイムコードＴＣのインクリメント動作を終了する。そして、タイミングｔ１９～ｔ２０の期間において、リピータ２９は、この画素回路２０が生成したコード値ＣＰＢを信号処理部１５に供給する。
　次に、タイミングｔ２０において、画素駆動部１４は、制御信号ＳＥＬ１を低レベルから高レベルに変化させるとともに、制御信号ＳＥＬ２を高レベルから低レベルに変化させる（図７（Ｅ），（Ｆ））。これにより、制御信号ＳＥＬ１が端子Ｔ１に供給され制御信号ＳＥＬ２が端子Ｔ２に供給される画素回路２０Ａでは、選択回路２５は信号ＣＭＰ１を信号ＣＭＰとして出力し、制御信号ＳＥＬ２が端子Ｔ１に供給され制御信号ＳＥＬ１が端子Ｔ２に供給される画素回路２０Ｂでは、選択回路２５は信号ＣＭＰ２を信号ＣＭＰとして出力する。
　また、このタイミングｔ２０において、参照信号生成部１２は、参照信号ＲＥＦの電圧を電圧Ｖ２から電圧Ｖ１に変化させる（図７（Ｃ））。これにより、参照信号ＲＥＦの電圧は画素信号ＳＩＧの電圧より高くなるので、比較回路２２は、信号ＣＭＰを低レベルから高レベルに変化させる（図７（Ｅ））。
　また、このタイミングｔ２０において、画素駆動部１４は、制御信号ＴＸを低レベルから高レベルに変化させる（図７（Ｂ））。これにより、画素回路２０では、転送トランジスタＭＮ２がオン状態になり、フォトダイオードＰＤで発生した電荷がフローティングディフュージョンＦＤに転送され、画素信号ＳＩＧの電圧が画素電圧Ｖpixになる（図７（Ｄ））。そして、タイミングｔ２０から所定の時間が経過した後に、画素駆動部１４は、制御信号ＴＸを高レベルから低レベルに変化させる（図７（Ｂ））。これにより、転送トランジスタＭＮ２はオフ状態になる。
　次に、タイミングｔ２１～ｔ２３の期間（Ｄ相期間ＴＤＡ）において、画素回路２０は、この画素信号ＳＩＧの電圧（画素電圧Ｖpix）に基づいてＡＤ変換を行う。具体的には、タイミングｔ２１において、参照信号生成部１２は、参照信号ＲＥＦの電圧を、電圧Ｖ１から所定の変化度合いで低下させ始める（図７（Ｃ））。また、コード生成部１３は、このタイミングｔ２１において、タイムコードＴＣのインクリメント動作を開始する。
　そして、タイミングｔ２２において、参照信号ＲＥＦの電圧が画素信号ＳＩＧの電圧（画素電圧Ｖpix）を下回る（図７（Ｃ），（Ｄ））。これに応じて、比較回路２２は、信号ＣＭＰを高レベルから低レベルに変化させる（図７（Ｇ））。ラッチ２６は、この信号ＣＭＰの遷移に基づいて、タイムコードＴＣをラッチする。ラッチ２６においてラッチされたタイムコードＴＣのコード値ＣＤＡは、タイミングｔ２１～ｔ２２の時間の長さに対応するコード値であるとともに、画素電圧Ｖpixに対応するコード値である。
　そして、タイミングｔ２３において、Ｄ相期間ＴＤＡの終了に伴い、参照信号生成部１２は、参照信号ＲＥＦの電圧を電圧Ｖ２にし（図７（Ｃ））、コード生成部１３は、タイムコードＴＣのインクリメント動作を終了する。そして、タイミングｔ２３～ｔ２４の期間において、リピータ２９は、この画素回路２０が生成したコード値ＣＤＡを信号処理部１５に供給する。
　次に、タイミングｔ２４において、画素駆動部１４は、制御信号ＳＥＬ１を高レベルから低レベルに変化させるとともに、制御信号ＳＥＬ２を低レベルから高レベルに変化させる（図７（Ｅ），（Ｆ））。これにより、制御信号ＳＥＬ１が端子Ｔ１に供給され制御信号ＳＥＬ２が端子Ｔ２に供給される画素回路２０Ａでは、選択回路２５は信号ＣＭＰ２を信号ＣＭＰとして出力し、制御信号ＳＥＬ２が端子Ｔ１に供給され制御信号ＳＥＬ１が端子Ｔ２に供給される画素回路２０Ｂでは、選択回路２５は信号ＣＭＰ１を信号ＣＭＰとして出力する。
　また、このタイミングｔ２４において、参照信号生成部１２は、参照信号ＲＥＦの電圧を電圧Ｖ２から電圧Ｖ１に変化させる（図７（Ｃ））。これにより、参照信号ＲＥＦの電圧は画素信号ＳＩＧの電圧より高くなるので、比較回路２２は、信号ＣＭＰを低レベルから高レベルに変化させる（図７（Ｅ））。
　次に、タイミングｔ２５～ｔ２７の期間（Ｄ相期間ＴＤＢ）において、画素回路２０は、この画素信号ＳＩＧの電圧（画素電圧Ｖpix）に基づいてＡＤ変換を行う。具体的には、タイミングｔ２５において、参照信号生成部１２は、参照信号ＲＥＦの電圧を、電圧Ｖ１から所定の変化度合いで低下させ始める（図７（Ｃ））。また、コード生成部１３は、このタイミングｔ２５において、タイムコードＴＣのインクリメント動作を開始する。
　そして、タイミングｔ２６において、参照信号ＲＥＦの電圧が画素信号ＳＩＧの電圧（画素電圧Ｖpix）を下回る（図７（Ｃ），（Ｄ））。これに応じて、比較回路２２は、信号ＣＭＰを高レベルから低レベルに変化させる（図７（Ｇ））。ラッチ２６は、この信号ＣＭＰの遷移に基づいて、タイムコードＴＣをラッチする。ラッチ２６においてラッチされたタイムコードＴＣのコード値ＣＤＢは、タイミングｔ２５～ｔ２６の時間の長さに対応するコード値であるとともに、画素電圧Ｖpixに対応するコード値である。このコード値ＣＤＢは、後述するように、コード値ＣＤＡと必ずしも一致しない。すなわち、Ｄ相期間ＴＤＡ，ＴＤＢにおける信号ＣＭＰは、一方は信号ＣＭＰ１であり他方はＣＭＰ２であるので、コード値ＣＤＡ，ＣＤＢは互いに異なる場合があり得る。
　そして、タイミングｔ２７において、Ｄ相期間ＴＤＡの終了に伴い、参照信号生成部１２は、参照信号ＲＥＦの電圧を電圧Ｖ２にし（図７（Ｃ））、コード生成部１３は、タイムコードＴＣのインクリメント動作を終了する。そして、タイミングｔ２７～ｔ２８の期間において、リピータ２９は、この画素回路２０が生成したコード値ＣＤＢを信号処理部１５に供給する。
　信号処理部１５は、複数の画素回路２０のそれぞれが生成したコード値ＣＰＡ，ＣＰＢ，ＣＤＡ，ＣＤＢに基づいて所定の画像処理を行う。例えば、信号処理部１５は、コード値ＣＰＡ，ＣＰＢの合計値およびコード値ＣＤＡ，ＣＤＢの合計値に基づいて、相関２重サンプリングの原理を利用して画素値を生成する。具体的には、信号処理部１５は、例えば、コード値ＣＤＡ，ＣＤＢの合計値からコード値ＣＰＡ，ＣＰＢの合計値を減算することにより、画素値を生成する。また、信号処理部１５は、黒レベルを補正する黒レベル補正処理などを行う。このようにして、信号処理部１５は画像信号Ｓpicを生成する。
（ラッチ動作について）
　次に、画素回路２０Ａにおけるラッチ動作、および画素回路２０Ｂにおけるラッチ動作について、詳細に説明する。この例では、Ｄ相期間ＴＤＡ，ＴＤＢにおけるラッチ動作を例に挙げて説明するが、Ｐ相期間ＴＰＡ，ＴＰＢにおけるラッチ動作についても同様である。
　図８は、画素回路２０ＡにおけるＤ相期間ＴＤＡ，ＴＤＢでのラッチ動作の一例を表すものであり、（Ａ）は参照信号ＲＥＦの波形を示し、（Ｂ）は画素信号ＳＩＧの波形を示し、（Ｃ）はＤ相期間ＴＤＡでの信号ＣＭＰの波形を示し、（Ｄ）はＤ相期間ＴＤＢでの信号ＣＭＰの波形を示し、（Ｅ）はタイムコードＴＣを示す。図８では、Ｄ相期間ＴＤＡにおける波形およびＤ相期間ＴＤＢにおける波形を、同じ時間軸上に描いている。
　Ｄ相期間ＴＤＡ，ＴＤＢでは、参照信号ＲＥＦは徐々に低下し、タイミングｔ５１において画素信号ＳＩＧを下回る（図８（Ａ），（Ｂ））。比較回路２２は、これに応じて信号ＣＭＰを高レベルから低レベルに変化させる（図８（Ｃ），（Ｄ））。
　Ｄ相期間ＴＤＡでは、制御信号ＳＥＬ１が端子Ｔ１に供給され制御信号ＳＥＬ２が端子Ｔ２に供給される画素回路２０Ａの選択回路２５は、信号ＣＭＰ１を信号ＣＭＰとして出力する。よって、Ｄ相期間ＴＤＡでの信号ＣＭＰは、例えば、このタイミングｔ５１において高レベルから低レベルに変化する（図８（Ｃ））。なお、この図では、説明の便宜上、コンパレータ２３およびアンプＡＭＰの遅延時間をゼロにしている。この例では、タイミングｔ５１は、タイムコードＴＣのコード値が“ｎ”である期間のうちの後半に位置する（図８（Ｅ））。ラッチ２６は、このタイミングｔ５１において、タイムコードＴＣをラッチする。これにより、コード値ＣＤＡは“ｎ”となる。
　一方、Ｄ相期間ＴＤＢでは、画素回路２０Ａの選択回路２５は、信号ＣＭＰ２を信号ＣＭＰとして出力する。信号ＣＭＰ２は、信号ＣＭＰ１よりも、遅延回路２４における遅延時間だけ遅延した信号である。この遅延時間は、図８に示したように、タイムコードＴＣが変化する周期を示す時間Δｔの半分（Δｔ／２）であることが望ましい。よって、Ｄ相期間ＴＤＢでの信号ＣＭＰは、タイミングｔ５１からΔｔ／２だけ遅れたタイミングｔ５２において高レベルから低レベルに変化する（図８（Ｄ））。この例では、タイミングｔ５２は、タイムコードＴＣのコード値が“ｎ＋１”である期間のうちの前半に位置する（図８（Ｅ））。ラッチ２６は、このタイミングｔ５２において、タイムコードＴＣをラッチする。これにより、コード値ＣＤＢは“ｎ＋１”となる。
　このように、参照信号ＲＥＦが画素信号ＳＩＧを下回るタイミングｔ５１がタイムコードＴＣの値が“ｎ”である期間のうちの後半に位置する場合には、コード値ＣＤＡは“ｎ”でありコード値ＣＤＢは“ｎ＋１”であるので、コード値ＣＤＡ，ＣＤＢの合計値は“２ｎ＋１”である。
　また、例えば、タイミングｔ５１がタイムコードＴＣのコード値が“ｎ”である期間のうちの前半に位置する場合には、コード値ＣＤＡおよびコード値ＣＤＢはともに“ｎ”であるので、コード値ＣＤＡ，ＣＤＢの合計値は“２ｎ”である。
　このように、タイミングｔ５１がタイムコードＴＣの値が“ｎ”である期間に位置する場合において、タイミングｔ５１がその期間の前半に位置する場合にはコード値ＣＤＡ，ＣＤＢの合計値は“２ｎ”であり、タイミングｔ５１がその期間の後半に位置する場合にはコード値ＣＤＡ，ＣＤＢの合計値は“２ｎ＋１”である。このように、遅延回路２４の遅延時間を、タイムコードＴＣが変化する周期を示す時間Δｔの半分（Δｔ／２）にすることにより、ＡＤ変換の分解能を２倍に高めることができる。例えば、ＡＤ変換の分解能を高める代わりに、ラッチ２６におけるビット数を１ビット減らすことにより、画素回路２０の回路規模を小さくすることができるので、例えば画素Ｐの面積を小さくすることができる。その結果、例えば、画素アレイ１１により多くの画素Ｐを配置することができるので、解像度を高めることができ、撮像画像の画質を高めることができる。
　図９は、画素回路２０ＢにおけるＤ相期間ＴＤＡ，ＴＤＢでのラッチ動作の一例を表すものである。この例では、画素回路２０Ｂにおける画素信号ＳＩＧの電圧は、図８に示した画素回路２０Ａにおける画素信号ＳＩＧの電圧と同じである。
　Ｄ相期間ＴＤＡでは、制御信号ＳＥＬ２が端子Ｔ１に供給され制御信号ＳＥＬ１が端子Ｔ２に供給される画素回路２０Ｂの選択回路２５は、信号ＣＭＰ２を信号ＣＭＰとして出力する。よって、Ｄ相期間ＴＤＡでの信号ＣＭＰは、例えば、参照信号ＲＥＦが画素信号ＳＩＧを下回ったタイミングｔ５１からΔｔ／２だけ遅れたタイミングｔ５２において高レベルから低レベルに変化する（図９（Ｄ））。タイミングｔ５２は、タイムコードＴＣの値が“ｎ＋１”である期間のうちの前半に位置する（図９（Ｅ））。ラッチ２６は、このタイミングｔ５２において、タイムコードＴＣをラッチする。これにより、コード値ＣＤＡは“ｎ＋１”となる。
　一方、Ｄ相期間ＴＤＢでは、画素回路２０Ｂの選択回路２５は、信号ＣＭＰ１を信号ＣＭＰとして出力する。よって、Ｄ相期間ＴＤＢでの信号ＣＭＰは、参照信号ＲＥＦが画素信号ＳＩＧを下回ったタイミングｔ５１において高レベルから低レベルに変化する（図９（Ｃ））。タイミングｔ５１は、タイムコードＴＣの値が“ｎ”である期間のうちの後半に位置する（図９（Ｅ））。ラッチ２６は、このタイミングｔ５１において、タイムコードＴＣをラッチする。これにより、コード値ＣＤＢは“ｎ”となる。
　このように、参照信号ＲＥＦが画素信号ＳＩＧを下回るタイミングｔ５１がタイムコードＴＣの値が“ｎ”である期間のうちの後半に位置する場合には、コード値ＣＤＡは“ｎ＋１”でありコード値ＣＤＢは“ｎ”であるので、コード値ＣＤＡ，ＣＤＢの合計値は“２ｎ＋１”である。このように、この例では、画素回路２０Ｂにおける画素信号ＳＩＧの電圧は、画素回路２０Ａにおける画素信号ＳＩＧの電圧と同じであるので、画素回路２０Ｂにおいて得られたコード値ＣＤＡ，ＣＤＢの合計値は、画素回路２０Ａにおいて得られたコード値ＣＤＡ，ＣＤＢの合計値と同じである。
　Ｄ相期間ＴＤＡでは、画素回路２０Ａは、図８に示したように、参照信号ＲＥＦが画素信号ＳＩＧを下回るタイミングｔ５１においてタイムコードＴＣをラッチし、画素回路２０Ｂは、図９に示したように、参照信号ＲＥＦが画素信号ＳＩＧを下回るタイミングｔ５１からΔｔ／２だけ遅れたタイミングｔ５２においてタイムコードＴＣをラッチする。また、Ｄ相期間ＴＤＢでは、画素回路２０Ａは、図８に示したように、参照信号ＲＥＦが画素信号ＳＩＧを下回るタイミングｔ５１からΔｔ／２だけ遅れたタイミングｔ５２においてタイムコードＴＣをラッチし、画素回路２０Ｂは、図９に示したように、参照信号ＲＥＦが画素信号ＳＩＧを下回るタイミングｔ５１においてタイムコードＴＣをラッチする。Ｐ相期間ＴＰＡ，ＴＰＢについても同様である。このように、撮像装置１では、Ｐ相期間ＴＰＡ，ＴＰＢ、およびＤ相期間ＴＤＡ，ＴＤＢのそれぞれにおいて、画素回路２０Ａにおけるラッチタイミングと、画素回路２０Ｂにおけるラッチタイミングとをずらすことができるので、以下に比較例を挙げて説明するように、撮像画像の画質を高めることができる。
（比較例）
　次に、比較例に係る撮像装置１Ｒと対比して、実施の形態に係る撮像装置１の効果を説明する。
　図１０は、撮像装置１Ｒにおける画素回路２０Ｒの一構成例を表すものである。画素回路２０Ｒは、比較回路２２Ｒを有している。比較回路２２Ｒは、本実施の形態に係る比較回路２２から、遅延回路２４および選択回路２５を省いたものである。
　図１１は、ある着目した画素回路２０ＲにおけるＡＤ変換の一動作例を表すものであり、（Ａ）は制御信号ＲＳＴの波形を示し、（Ｂ）は制御信号ＴＸの波形を示し、（Ｃ）は参照信号ＲＥＦの波形を示し、（Ｄ）は画素信号ＳＩＧの波形を示し、（Ｅ）は信号ＣＭＰの波形を示す。
　まず、タイミングｔ６１において、参照信号生成部１２は、参照信号ＲＥＦの電圧をリセット電圧Ｖresetに変化させる（図１１（Ｃ））。また、このタイミングｔ６１において、撮像装置１Ｒの画素駆動部１４Ｒは、制御信号ＲＳＴを低レベルから高レベルに変化させる（図１１（Ａ））。これにより、画素回路２０Ｒでは、リセットトランジスタＭＮ３がオン状態になり、フローティングディフュージョンＦＤがリセットされ、画素信号ＳＩＧの電圧がリセット電圧Ｖresetになる（図１１（Ｄ））。そして、タイミングｔ６１から所定の時間が経過した後に、画素駆動部１４Ｒは、制御信号ＲＳＴを高レベルから低レベルに変化させる（図１１（Ａ））。これにより、リセットトランジスタＭＮ３はオフ状態になる。
　次に、タイミングｔ６２において、撮像装置１Ｒの参照信号生成部１２Ｒは、参照信号ＲＥＦの電圧をリセット電圧Ｖresetから電圧Ｖ１に変化させる（図１１（Ｃ））。これにより、比較回路２２Ｒは、信号ＣＭＰを高レベルにする（図１１（Ｅ））。
　次に、タイミングｔ６３～ｔ６５の期間（Ｐ相期間ＴＰ）において、画素回路２０Ｒは、この画素信号ＳＩＧの電圧（リセット電圧Ｖreset）に基づいてＡＤ変換を行う。具体的には、タイミングｔ６３において、参照信号生成部１２Ｒは、参照信号ＲＥＦの電圧を、電圧Ｖ１から所定の変化度合いで低下させ始める（図１１（Ｃ））。また、撮像装置１Ｒのコード生成部１３は、このタイミングｔ６３において、タイムコードＴＣのインクリメント動作を開始する。
　そして、タイミングｔ６４において、参照信号ＲＥＦの電圧が画素信号ＳＩＧの電圧（リセット電圧Ｖreset）を下回る（図１１（Ｃ），（Ｄ））。これに応じて、比較回路２２Ｒは、信号ＣＭＰを高レベルから低レベルに変化させる（図１１（Ｅ））。ラッチ２６は、この信号ＣＭＰの遷移に基づいて、タイムコードＴＣをラッチすることにより、コード値ＣＰを得る。
　そして、タイミングｔ６５において、Ｐ相期間ＴＰの終了に伴い、参照信号生成部１２Ｒは、参照信号ＲＥＦの電圧を電圧Ｖ２に変化させ（図１１（Ｃ））、コード生成部１３Ｒは、タイムコードＴＣのインクリメント動作を終了する。そして、タイミングｔ６５～ｔ６６の期間において、リピータ２９は、この画素回路２０Ｒが生成したコード値ＣＰを撮像装置１Ｒの信号処理部１５Ｒに供給する。
　次に、タイミングｔ６５において、参照信号生成部１２Ｒは、参照信号ＲＥＦの電圧を電圧Ｖ２から電圧Ｖ１に変化させる（図１１（Ｃ））。これにより、比較回路２２Ｒは、信号ＣＭＰを低レベルから高レベルに変化させる（図１１（Ｅ））。
　また、このタイミングｔ６５において、画素駆動部１４Ｒは、制御信号ＴＸを低レベルから高レベルに変化させる（図１１（Ｂ））。これにより、画素回路２０Ｒでは、転送トランジスタＭＮ２がオン状態になり、フォトダイオードＰＤで発生した電荷がフローティングディフュージョンＦＤに転送され、画素信号ＳＩＧの電圧が画素電圧Ｖpixになる（図１１（Ｄ））。そして、タイミングｔ６５から所定の時間が経過した後に、画素駆動部１４Ｒは、制御信号ＴＸを高レベルから低レベルに変化させる（図１１（Ｂ））。これにより、転送トランジスタＭＮ２はオフ状態になる。
　次に、タイミングｔ６６～ｔ６８の期間（Ｄ相期間ＴＤ）において、画素回路２０Ｒは、この画素信号ＳＩＧの電圧（画素電圧Ｖpix）に基づいてＡＤ変換を行う。具体的には、タイミングｔ６６において、参照信号生成部１２Ｒは、参照信号ＲＥＦの電圧を、電圧Ｖ１から所定の変化度合いで低下させ始める（図１１（Ｃ））。また、コード生成部１３Ｒは、このタイミングｔ６６において、タイムコードＴＣのインクリメント動作を開始する。
　そして、タイミングｔ６７において、参照信号ＲＥＦの電圧が画素信号ＳＩＧの電圧（画素電圧Ｖpix）を下回る（図１１（Ｃ），（Ｄ））。これに応じて、比較回路２２Ｒは、信号ＣＭＰを高レベルから低レベルに変化させる（図１１（Ｅ））。ラッチ２６は、この信号ＣＭＰの遷移に基づいて、タイムコードＴＣをラッチすることにより、コード値ＣＤを得る。
　そして、タイミングｔ６８において、Ｄ相期間ＴＤの終了に伴い、参照信号生成部１２Ｒは、参照信号ＲＥＦの電圧を電圧Ｖ２にし（図１１（Ｃ））、コード生成部１３Ｒは、タイムコードＴＣのインクリメント動作を終了する。そして、タイミングｔ６８～ｔ６９の期間において、リピータ２９は、この画素回路２０Ｒが生成したコード値ＣＤを信号処理部１５Ｒに供給する。
　信号処理部１５Ｒは、複数の画素回路２０Ｒのそれぞれが生成したコード値ＣＰ，ＣＤに基づいて所定の画像処理を行う。例えば、信号処理部１５Ｒは、コード値ＣＰ，ＣＤに基づいて、相関２重サンプリングの原理を利用して画素値を生成する。具体的には、信号処理部１５Ｒは、例えば、コード値ＣＤからコード値ＣＰを減算することにより、画素値を生成する。また、信号処理部１５Ｒは、黒レベル補正処理などを行う。このようにして、信号処理部１５Ｒは画像信号Ｓpicを生成する。
　比較例に係る撮像装置１Ｒでは、例えば、Ｄ相期間ＴＤにおいて、画素信号ＳＩＧの電圧が同じである複数の画素回路２０Ｒでは、同じタイミングで、タイムコードＴＣがラッチされる。Ｐ相期間ＴＰでも同様である。この場合には、このような複数の画素回路２０Ｒにおいて同時に電流が流れるので、電源電圧が揺れるおそれがある。このように電源電圧が揺れた場合には、撮像装置１Ｒにおいて誤動作が生じるおそれがあり、このように誤動作が生じた場合には、撮像画像の画質が低下してしまう。
　一方、本実施の形態に係る撮像装置１では、例えば、Ｐ相期間ＴＰＡ，ＴＰＢ、Ｄ相期間ＴＤＡ，ＴＤＢのそれぞれにおいて、画素回路２０Ａにおけるラッチタイミングと、画素回路２０Ｂにおけるラッチタイミングをずらすことができる。これにより、画素回路２０において電流が流れるタイミングを分散させることができるので、電源電圧の揺れを抑えることができる。その結果、撮像装置１では、誤動作が生じるおそれを低減することができるので、撮像画像の画質が低下するおそれを低減することができる。
　また、撮像装置１では、上述したように、遅延回路２４の遅延時間を、タイムコードＴＣが変化する周期を示す時間Δｔの半分（Δｔ／２）にすることにより、ＡＤ変換の分解能を高めることができる。例えば、ＡＤ変換の分解能を高める代わりに、例えば、ラッチ２６におけるビット数を１ビット減らすことにより、Ｐ相期間ＴＰＡ，ＴＰＢおよびＤ相期間ＴＤＡ，ＴＤＢの時間を短くすることができる。
　図１２は、実施の形態に係る撮像装置１および比較例に係る撮像装置１Ｒにおける、ＡＤ変換動作の一例を表すものであり、（Ａ）は撮像装置１における参照信号ＲＥＦの波形を示し、（Ｂ）は撮像装置１における画素信号ＳＩＧの波形を示し、（Ｃ）は撮像装置１Ｒにおける参照信号ＲＥＦの波形を示し、（D）は撮像装置１Ｒにおける画素信号ＳＩＧの波形を示す。図１２（Ａ），（Ｂ）の波形は、図７（Ｃ），（Ｄ）の波形と同様であり、図１２（Ｃ），（Ｄ）の波形は、図１１（Ｃ），（Ｄ）の波形と同様である。
　実施の形態に係る撮像装置１では、比較例に係る撮像装置１Ｒと比べて、ラッチ２６におけるビット数を１ビット減らしている。これに応じて、撮像装置１では、図１２に示したように、撮像装置１Ｒと比べて、参照信号ＲＥＦのランプ波形の傾斜を２倍にしている。その結果、撮像装置１では、Ｐ相期間ＴＰＡ，ＴＰＢの長さを、撮像装置１ＲにおけるＰ相期間ＴＰの長さの半分にすることができ、同様に、Ｄ相期間ＴＤＡ、ＴＤＢの長さを、撮像装置１ＲにおけるＤ相期間ＴＤの長さの半分にすることができる。これにより、撮像装置１では、フレームレートの低下をある程度抑えることができる。
　このように、撮像装置１では、複数の画素回路２０のそれぞれが、受光量に応じた画素信号ＳＩＧを生成する受光回路２１と、画素信号ＳＩＧとランプ波形を有する参照信号ＲＥＦとを比較することにより信号ＣＭＰ１を生成するコンパレータ２３と、信号ＣＭＰ１を遅延させることにより信号ＣＭＰ２を生成する遅延回路２４と、信号ＣＭＰ１および信号ＣＭＰ２のうちの一方を選択し、選択された信号を信号ＣＭＰとして出力する選択回路２５と、信号ＣＭＰに基づくタイミングでタイムコードＴＣをラッチするラッチ２６とを有するようにした。そして、画素駆動部１４が、複数の画素回路２０のそれぞれにおける選択回路２５の動作を制御するようにした。これにより、信号ＣＭＰ１が選択された画素回路２０におけるラッチタイミング、および信号ＣＭＰ２が選択された画素回路２０におけるラッチタイミングを、互いにずらすことができる。これにより、画素回路２０において電流が流れるタイミングを分散させることができるので、電源電圧の揺れを抑えることができる。その結果、撮像装置１では、誤動作が生じるおそれを低減することができるので、撮像画像の画質を高めることができる。
　また、撮像装置１では、例えばＤ相期間ＴＤＡにおいて、複数の画素回路２０Ａのそれぞれにおける選択回路２５に信号ＣＭＰ１を選択させるとともに、複数の画素回路２０Ｂのそれぞれにおける選択回路２５に信号ＣＭＰ２を選択させるようにしたので、画素回路２０において電流が流れるタイミングを分散させることができるので、撮像画像の画質を高めることができる。また、撮像装置１では、さらに、例えばＤ相期間ＴＤＢにおいて、複数の画素回路２０Ａのそれぞれにおける選択回路２５に信号ＣＭＰ２を選択させるとともに、複数の画素回路２０Ｂのそれぞれにおける選択回路２５に信号ＣＭＰ１を選択させるようにした。これにより、例えば、画素回路２０Ａにおいて得られたコード値ＣＤＡおよびコード値ＣＤＢの合計値は、その画素回路２０Ａと同じ受光量の画素回路２０Ｂにおいて得られたコード値ＣＤＡおよびコード値ＣＤＢの合計値と同じである。よって、撮像装置１では、これらのコード値ＣＤＡ，ＣＤＢに基づいて画素値を算出する処理をシンプルにすることができる。
　また、撮像装置１では、遅延回路２４の遅延時間を、タイムコードＴＣが変化する周期を示す時間Δｔの半分（Δｔ／２）にしたので、ＡＤ変換の分解能を高めることができる。例えば、ＡＤ変換の分解能を高める代わりに、ラッチ２６におけるビット数を減らすことにより、画素回路２０の回路規模を小さくすることができ、画素Ｐの面積を小さくすることができる。その結果、例えば、画素アレイ１１により多くの画素Ｐを配置することができるので、解像度を高めることができ、撮像画像の画質を高めることができる。
　また、撮像装置１では、画素アレイ１１の縦方向において、複数の画素回路２０Ａのうちのいずれか１つと、複数の画素回路２０Ｂのうちのいずれか１つとが交互に配置され、画素アレイ１１の横方向において、複数の画素回路２０Ａのうちのいずれか１つと、複数の画素回路２０Ｂのうちのいずれか１つとが交互に配置されるようにしたので、撮像画像の画質を高めることができる。すなわち、例えば、画素アレイ１１の縦方向において、複数の画素回路２０Ａのうちのいずれか１つと、複数の画素回路２０Ｂのうちのいずれか１つとが交互に配置され、画素アレイ１１の横方向において、画素回路２０Ａおよび画素回路２０Ｂが並んで配置された場合には、並んで配置された画素回路２０Ａ，２０Ｂにより、線状の模様が視認されてしまうおそれがある。一方、撮像装置１では、縦方向および横方向の両方において、複数の画素回路２０Ａのうちのいずれか１つと、複数の画素回路２０Ｂのうちのいずれか１つとが交互に配置されるようにしたので、このような線状の模様が視認されるおそれを低減することができるため、撮像画像の画質を高めることができる。
［効果］
　以上のように本実施の形態では、複数の画素回路のそれぞれが、受光量に応じた画素信号を生成する受光回路と、画素信号とランプ波形を有する参照信号とを比較することにより信号ＣＭＰ１を生成するコンパレータと、信号ＣＭＰ１を遅延させることにより信号ＣＭＰ２を生成する遅延回路と、信号ＣＭＰ１および信号ＣＭＰ２のうちの一方を選択し、選択された信号を信号ＣＭＰとして出力する選択回路と、信号ＣＭＰに基づくタイミングでタイムコードをラッチするラッチとを有するようにした。そして、画素駆動部が、複数の画素回路のそれぞれにおける選択回路の動作を制御するようにした。これにより、撮像画像の画質を高めることができる。
　本実施の形態では、例えばＤ相期間ＴＤＡにおいて、複数の画素回路２０Ａのそれぞれにおける選択回路に信号ＣＭＰ１を選択させるとともに、複数の画素回路２０Ｂのそれぞれにおける選択回路に信号ＣＭＰ２を選択させるようにしたので、画素回路において電流が流れるタイミングを分散させることができるので、撮像画像の画質を高めることができる。また、さらに、例えばＤ相期間ＴＤＢにおいて、複数の画素回路２０Ａのそれぞれにおける選択回路に信号ＣＭＰ２を選択させるとともに、複数の画素回路２０Ｂのそれぞれにおける選択回路に信号ＣＭＰ１を選択させるようにしたので、これらのコード値に基づいて画素値を算出する処理をシンプルにすることができる。
　本実施の形態では、遅延回路の遅延時間を、タイムコードが変化する周期を示す時間の半分にしたので、ＡＤ変換の分解能を高めることができる。例えば、ＡＤ変換の分解能を高める代わりに、ラッチにおけるビット数を減らすことにより、画素回路の回路規模を小さくすることができるので、画素の面積を小さくすることができる。その結果、例えば、画素アレイにより多くの画素を配置することができるので、解像度を高めることができ、撮像画像の画質を高めることができる。
　本実施の形態では、画素アレイの縦方向において、複数の画素回路２０Ａのうちのいずれか１つと、複数の画素回路２０Ｂのうちのいずれか１つとが交互に配置され、画素アレイの横方向において、複数の画素回路２０Ａのうちのいずれか１つと、複数の画素回路２０Ｂのうちのいずれか１つとが交互に配置されるようにしたので、撮像画像の画質を高めることができる。
［変形例１］
　上記実施の形態では、ラッチにおけるビット数を減らすことにより、画素回路の回路規模を小さくしたが、このようにして減少した回路面積に、他の素子を配置してもよい。図１３は、コンパレータ２３Ｂの一構成例を表すものである。コンパレータ２３Ｂは、アンプＡＭＰを有している。アンプＡＭＰは、トランジスタＭＰ３，ＭＮ７と、容量素子Ｃ１とを有している。トランジスタＭＰ３はＰ型のＭＯＳトランジスタであり、トランジスタＭＮ７はＮ型のＭＯＳトランジスタである。トランジスタＭＰ３のゲートはトランジスタＭＰ１、ＭＮ４のドレインおよび容量素子Ｃ１の一端に接続され、ソースには電源電圧ＶＤＤが供給され、ドレインはトランジスタＭＮ７のドレインおよび容量素子Ｃ１の他端に接続される。容量素子Ｃ１の一端はトランジスタＭＰ３のゲートおよびトランジスタＭＰ１，ＭＮ４のドレインに接続され、他端はトランジスタＭＰ３，ＭＮ７のドレインに接続される。トランジスタＭＮ７のゲートには電源電圧ＶＤＤＬが供給され、ドレインはトランジスタＭＰ３のドレインおよび容量素子Ｃ１の他端に接続される。電源電圧ＶＤＤＬは、電源電圧ＶＤＤよりも低い電圧である。この構成により、アンプＡＭＰは、接地電圧以上電源電圧ＶＤＤ以下の電圧レンジから、接地電圧以上電源電圧ＶＤＤＬ以下の電圧レンジに電圧変換を行う機能を有している。容量素子Ｃ１は、帯域制限を行うために設けられている。これにより、撮像装置１では、ランダムノイズを低減することができ、撮像画像の画質を高めることができる。
＜２．第２の実施の形態＞
　次に、第２の実施の形態に係る撮像装置２について説明する。本実施の形態は、参照信号ＲＥＦのタイミングを異ならせることによりラッチ２６におけるラッチタイミングを異ならせるものである。なお、上記第１の実施の形態に係る撮像装置１と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。
　図１４は、撮像装置２の一構成例を表すものである。撮像装置２は、画素アレイ３１と、参照信号生成部３２Ａ，３２Ｂと、コード生成部１３と、画素駆動部３４と、信号処理部１５と、タイミング生成部３６とを備えている。
　図１５は、クラスタＣＬの一構成例を表すものである。クラスタＣＬは、複数の画素Ｐにそれぞれ対応する複数の画素回路４０と、リピータ２９とを有している。画素アレイ３１では、参照信号生成部３２Ａにより生成された参照信号ＲＥＦＡが供給される画素回路４０（画素回路４０Ａ）、および参照信号生成部３２Ｂにより生成された参照信号ＲＥＦＢが供給される画素回路４０（画素回路４０Ｂ）が、縦方向において交互に配置されるとともに、横方向において交互に配置される。
　これにより、画素アレイ３１では、画素アレイ１１（図６）と同様に、画素回路４０Ａに対応する画素Ｐ（画素ＰＡ）、および画素回路４０Ｂに対応する画素Ｐ（画素ＰＢ）が、縦方向において交互に配置されるとともに、横方向において交互に配置される。このように、画素アレイ３１では、画素ＰＡ，ＰＢは市松模様状に配置される。
　図１６は、画素回路４０の一構成例を表すものである。画素回路４０は、受光回路２１と、比較回路４２と、ラッチ２６とを有している。比較回路４２は、参照信号ＲＥＦ（参照信号ＲＥＦＡまたは参照信号ＲＥＦＢ）と画素信号ＳＩＧとを比較するように構成される。具体的には、画素回路４０Ａにおける比較回路４２は、参照信号生成部３２Ａにより生成された参照信号ＲＥＦＡと画素信号ＳＩＧとを比較し、画素回路４０Ｂにおける比較回路４２は、参照信号生成部３２Ｂにより生成された参照信号ＲＥＦＢと画素信号ＳＩＧとを比較するようになっている。比較回路４２は、コンパレータ２３と、選択回路２５とを有している。すなわち、この比較回路４２は、第１の実施の形態に係る比較回路２２（図４）から、遅延回路２４および選択回路２５を省いたものである。
　参照信号生成部３２Ａ（図１４）は、タイミング生成部３６からの指示に基づいて、参照信号ＲＥＦＡを生成するように構成される。参照信号生成部３２Ｂは、タイミング生成部３６からの指示に基づいて、参照信号ＲＥＦＢを生成するように構成される。
　図１７は、参照信号ＲＥＦＡ，ＲＥＦＢの一例を表すものである。Ｐ相期間ＴＰＡおよびＤ相期間ＴＤＡでは、参照信号ＲＥＦＢのランプ波形は、参照信号ＲＥＦＡのランプ波形よりも時間軸方向において後ろにΔｔ／２の時間だけずれている。また、Ｐ相期間ＴＰＢおよびＤ相期間ＴＤＢでは、参照信号ＲＥＦＡのランプ波形は、参照信号ＲＥＦＢのランプ波形よりも時間軸方向において後ろにΔｔ／２の時間だけずれている。
　画素駆動部３４（図１４）は、画素アレイ３１における複数の画素回路４０の動作を制御するように構成される。具体的には、画素駆動部３４は、制御信号ＯＦＧ，ＴＸ，ＲＳＴを生成し、これらの制御信号ＯＦＧ，ＴＸ，ＲＳＴを受光回路２１に供給することにより、画素回路４０の動作を制御するようになっている。
　タイミング生成部３６は、各種タイミング信号を生成し、生成した各種タイミング信号を、参照信号生成部３２Ａ，３２Ｂ、コード生成部１３、画素駆動部３４、および信号処理部１５に供給することにより、撮像装置２の動作を制御するように構成される。
　ここで、参照信号生成部３２Ａは、本開示における「第１の参照信号生成部」の一具体例に対応する。参照信号ＲＥＦＡは、本開示における「第１の参照信号」の一具体例に対応する。参照信号生成部３２Ｂは、本開示における「第２の参照信号生成部」の一具体例に対応する。参照信号ＲＥＦＢは、本開示における「第２の参照信号」の一具体例に対応する。複数の画素回路４０Ａは、本開示における「第１の複数の画素回路」の一具体例に対応する。複数の画素回路４０Ｂは、本開示における「第２の複数の画素回路」の一具体例に対応する。
　図１８は、画素回路４０ＡにおけるＤ相期間ＴＤＡ，ＴＤＢでのラッチ動作の一例を表すものであり、（Ａ）はＤ相期間ＴＤＡでの参照信号ＲＥＦＡ（参照信号ＲＥＦＡ＿ＴＤＡ）の波形を示し、（Ｂ）はＤ相期間ＴＤＢでの参照信号ＲＥＦＡ（参照信号ＲＥＦＡ＿ＴＤＢ）の波形を示し、（Ｃ）は画素信号ＳＩＧの波形を示し、（Ｄ）はＤ相期間ＴＤＡでの信号ＣＭＰの波形を示し、（Ｅ）はＤ相期間ＴＤＢでの信号ＣＭＰの波形を示し、（Ｆ）はタイムコードＴＣを示す。図１８では、Ｄ相期間ＴＤＡにおける波形およびＤ相期間ＴＤＢにおける波形を、同じ時間軸上に描いている。
　Ｄ相期間ＴＤＡでは、参照信号ＲＥＦＡは徐々に低下し、タイミングｔ８１において画素信号ＳＩＧを下回る（図１８（Ａ），（Ｃ））。画素回路４０Ａでは、信号ＣＭＰは、このタイミングｔ８１において高レベルから低レベルに変化する（図１８（Ｄ））。この例では、タイミングｔ８１は、タイムコードＴＣのコード値が“ｎ”である期間のうちの後半に位置する（図１８（Ｆ））。ラッチ２６は、このタイミングｔ８１において、タイムコードＴＣをラッチする。これにより、コード値ＣＤＡは“ｎ”となる。
　Ｄ相期間ＴＤＢにおける参照信号ＲＥＦＡのランプ波形は、Ｄ相期間ＴＤＡにおける参照信号ＲＥＦＡのランプ波形よりも時間軸方向において後ろにΔｔ／２の時間だけずれている。よって、Ｄ相期間ＴＤＢでは、参照信号ＲＥＦＡは、タイミングｔ８２において画素信号ＳＩＧを下回る（図１８（Ｂ），（Ｃ））。画素回路４０Ａでは、信号ＣＭＰは、このタイミングｔ８２において高レベルから低レベルに変化する（図１８（Ｅ））。この例では、タイミングｔ８２は、タイムコードＴＣのコード値が“ｎ＋１”である期間のうちの前半に位置する（図１８（Ｆ））。ラッチ２６は、このタイミングｔ８２において、タイムコードＴＣをラッチする。これにより、コード値ＣＤＢは“ｎ＋１”となる。
　図１９は、画素回路４０ＢにおけるＤ相期間ＴＤＡ，ＴＤＢでのラッチ動作の一例を表すものであり、（Ａ）はＤ相期間ＴＤＡでの参照信号ＲＥＦＢ（参照信号ＲＥＦＢ＿ＴＤＡ）の波形を示し、（Ｂ）はＤ相期間ＴＤＢでの参照信号ＲＥＦＢ（参照信号ＲＥＦＢ＿ＴＤＢ）の波形を示し、（Ｃ）は画素信号ＳＩＧの波形を示し、（Ｄ）はＤ相期間ＴＤＡでの信号ＣＭＰの波形を示し、（Ｅ）はＤ相期間ＴＤＢでの信号ＣＭＰの波形を示し、（Ｆ）はタイムコードＴＣを示す。この例では、画素回路４０Ｂにおける画素信号ＳＩＧの電圧は、図１８に示した画素回路４０Ａにおける画素信号ＳＩＧの電圧と同じである。
　Ｄ相期間ＴＤＡにおける参照信号ＲＥＦＢのランプ波形は、Ｄ相期間ＴＤＢにおける参照信号ＲＥＦＢのランプ波形よりも時間軸方向において後ろにΔｔ／２の時間だけずれている。よって、Ｄ相期間ＴＤＡでは、参照信号ＲＥＦＢは、タイミングｔ８２において画素信号ＳＩＧを下回る（図１９（Ａ），（Ｃ））。画素回路４０Ｂでは、信号ＣＭＰは、このタイミングｔ８２において高レベルから低レベルに変化する（図１９（Ｄ））。この例では、タイミングｔ８２は、タイムコードＴＣのコード値が“ｎ＋１”である期間のうちの前半に位置する（図１９（Ｆ））。ラッチ２６は、このタイミングｔ８２において、タイムコードＴＣをラッチする。これにより、コード値ＣＤＡは“ｎ＋１”となる。
　Ｄ相期間ＴＤＢでは、参照信号ＲＥＦＢは、タイミングｔ８１において画素信号ＳＩＧを下回る（図１９（Ｂ），（Ｃ））。画素回路４０Ｂでは、信号ＣＭＰは、このタイミングｔ８１において高レベルから低レベルに変化する（図１９（Ｅ））。この例では、タイミングｔ８１は、タイムコードＴＣのコード値が“ｎ”である期間のうちの後半に位置する（図１９（Ｆ））。ラッチ２６は、このタイミングｔ８１において、タイムコードＴＣをラッチする。これにより、コード値ＣＤＢは“ｎ”となる。
　以上のように、撮像装置２では、参照信号生成部３２Ａが、ランプ波形を有する参照信号ＲＥＦＡを生成し、参照信号生成部３２Ｂが、参照信号ＲＥＦＡのランプ波形から時間軸方向においてずれたランプ波形を有する参照信号ＲＥＦＢを生成するようにした。そして、画素回路４０Ａのそれぞれが、受光量に応じた画素信号ＳＩＧを生成する受光回路２１と、その画素信号ＳＩＧと参照信号ＲＥＦＡとを比較することにより信号ＣＭＰを生成するコンパレータ２３と、信号ＣＭＰに基づいてタイムコードをラッチするラッチ２６とを有するようにした。また、画素回路４０Ｂのそれぞれが、受光量に応じた画素信号ＳＩＧを生成する受光回路２１と、その画素信号ＳＩＧと参照信号ＲＥＦＢとを比較することにより信号ＣＭＰを生成するコンパレータ２３と、信号ＣＭＰに基づいてタイムコードをラッチするラッチ２６とを有するようにした。これにより、参照信号ＲＥＦＡが供給された画素回路４０Ａにおけるラッチタイミング、および参照信号ＲＥＦＢが供給された画素回路４０Ｂにおけるラッチタイミングを、互いにずらすことができる。これにより、画素回路４０において電流が流れるタイミングを分散させることができるので、電源電圧の揺れを抑えることができる。その結果、撮像装置２では、誤動作が生じるおそれを低減することができるので、撮像画像の画質を高めることができる。
　また、撮像装置２では、例えばＤ相期間ＴＤＡにおいて、参照信号ＲＥＦＢのランプ波形が、参照信号ＲＥＦＡのランプ波形よりも時間軸方向において後ろにずれるようにしたので、画素回路４０において電流が流れるタイミングを分散させることができるので、撮像画像の画質を高めることができる。また、撮像装置２では、さらに、例えばＤ相期間ＴＤＢにおいて、参照信号ＲＥＦＡのランプ波形が、参照信号ＲＥＦＢのランプ波形よりも時間軸方向において後ろにずれるようにした。よって、例えば、画素回路４０Ａにおいて得られたコード値ＣＤＡおよびコード値ＣＤＢの合計値は、その画素回路４０Ａと同じ受光量の画素回路４０Ｂにおいて得られたコード値ＣＤＡおよびコード値ＣＤＢの合計値と同じである。よって、撮像装置２では、これらのコード値ＣＤＡ，ＣＤＢに基づいて画素値を算出する処理をシンプルにすることができる。
　また、撮像装置２では、参照信号ＲＥＦＢのランプ波形が、参照信号ＲＥＦＡのランプ波形から、タイムコードＴＣが変化する周期を示す時間Δｔの半分（Δｔ／２）の時間だけずれるようにしたので、ＡＤ変換の分解能を高めることができる。例えば、ＡＤ変換の分解能を高める代わりに、ラッチ２６におけるビット数を減らすことにより、画素回路４０の回路規模を小さくすることができ、画素Ｐの面積を小さくすることができる。その結果、例えば、画素アレイ３１により多くの画素Ｐを配置することができるので、解像度を高めることができ、撮像画像の画質を高めることができる。
　また、撮像装置２では、画素アレイ３１の縦方向において、複数の画素回路４０Ａのうちのいずれか１つと、複数の画素回路４０Ｂのうちのいずれか１つとが交互に配置され、画素アレイ３１の横方向において、複数の画素回路４０Ａのうちのいずれか１つと、複数の画素回路４０Ｂのうちのいずれか１つとが交互に配置されるようにしたので、撮像画像の画質を高めることができる。すなわち、例えば、画素アレイ３１の縦方向において、複数の画素回路４０Ａのうちのいずれか１つと、複数の画素回路４０Ｂのうちのいずれか１つとが交互に配置され、画素アレイ３１の横方向において、画素回路４０Ａおよび画素回路４０Ｂが並んで配置された場合には、並んで配置された画素回路４０Ａ，４０Ｂにより、線状の模様が視認されてしまうおそれがある。一方、撮像装置２では、縦方向および横方向の両方において、複数の画素回路４０Ａのうちのいずれか１つと、複数の画素回路４０Ｂのうちのいずれか１つとが交互に配置されるようにしたので、このような線状の模様が視認されるおそれを低減することができるため、撮像画像の画質を高めることができる。
［効果］
　以上のように本実施の形態では、参照信号生成部３２Ａが、ランプ波形を有する参照信号ＲＥＦＡを生成し、参照信号生成部３２Ｂが、参照信号ＲＥＦＡのランプ波形から時間軸方向においてずれたランプ波形を有する参照信号ＲＥＦＢを生成するようにした。そして、画素回路４０Ａのそれぞれが、受光量に応じた画素信号を生成する受光回路と、その画素信号と参照信号ＲＥＦＡとを比較することにより信号ＣＭＰを生成するコンパレータと、信号ＣＭＰに基づいてタイムコードをラッチするラッチとを有するようにした。また、画素回路４０Ｂのそれぞれが、受光量に応じた画素信号を生成する受光回路と、その画素信号と参照信号ＲＥＦＢとを比較することにより信号ＣＭＰを生成するコンパレータと、信号ＣＭＰに基づいてタイムコードをラッチするラッチとを有するようにした。これにより、撮像画像の画質を高めることができる。
　本実施の形態では、例えばＤ相期間ＴＤＡにおいて、参照信号ＲＥＦＢのランプ波形が、参照信号ＲＥＦＡのランプ波形よりも時間軸方向において後ろにずれるようにしたので、画素回路において電流が流れるタイミングを分散させることができるので、撮像画像の画質を高めることができる。また、さらに、例えばＤ相期間ＴＤＢにおいて、参照信号ＲＥＦＡのランプ波形が、参照信号ＲＥＦＢのランプ波形よりも時間軸方向において後ろにずれるようにしたので、これらのコード値に基づいて画素値を算出する処理をシンプルにすることができる。
　本実施の形態では、参照信号ＲＥＦＢのランプ波形が、参照信号ＲＥＦＡのランプ波形から、タイムコードが変化する周期を示す時間の半分の時間だけずれるようにしたので、ＡＤ変換の分解能を高めることができる。例えば、ＡＤ変換の分解能を高める代わりに、ラッチにおけるビット数を減らすことにより、画素回路の回路規模を小さくすることができるので、画素の面積を小さくすることができる。その結果、例えば、画素アレイにより多くの画素を配置することができるので、解像度を高めることができ、撮像画像の画質を高めることができる。
　本実施の形態では、画素アレイの縦方向において、複数の画素回路４０Ａのうちのいずれか１つと、複数の画素回路４０Ｂのうちのいずれか１つとが交互に配置され、画素アレイの横方向において、複数の画素回路４０Ａのうちのいずれか１つと、複数の画素回路４０Ｂのうちのいずれか１つとが交互に配置されるようにしたので、撮像画像の画質を高めることができる。
＜３．撮像装置の使用例＞
　図２０は、上記実施の形態に係る撮像装置１，２の使用例を表すものである。上述した撮像装置１は、例えば、以下のように、可視光や、赤外光、紫外光、Ｘ線等の光をセンシングする様々なケースに使用することができる。
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、テレビジョンや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
＜４．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図２１は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２１に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ　Ｄｒｉｖｅｒ　Ａｓｓｉｓｔａｎｃｅ　Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２１の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図２２は、撮像部１２０３１の設置位置の例を示す図である。
　図２２では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図２２には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。これにより、車両制御システム１２０００では、撮像部１２０３１により得られた撮像画像の画質を高めることができる。その結果、車両制御システム１２０００では、車両の衝突回避あるいは衝突緩和機能、車間距離に基づく追従走行機能、車速維持走行機能、車両の衝突警告機能、車両のレーン逸脱警告機能等を、高い精度で実現できる。
　以上、実施の形態および変形例、ならびにそれらの具体的な応用例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
　例えば、上記実施の形態では、画素Ｐを２枚の半導体基板１０１，１０２にわたって配置したが、これに限定されるものではなく、画素Ｐを１枚の半導体基板に配置してもよいし、３枚以上の半導体基板にわたって配置してもよい。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術は以下のような構成とすることができる。以下の構成の本技術によれば、撮像画像の画質を高めることができる。
（１）それぞれが、受光量に応じた画素信号を生成する受光回路と、前記画素信号とランプ波形を有する参照信号とを比較することにより第１の比較信号を生成するコンパレータと、前記第１の比較信号を遅延させることにより第２の比較信号を生成する遅延回路と、前記第１の比較信号および前記第２の比較信号のうちの一方を選択し、選択された信号を第３の比較信号として出力する選択回路と、前記第３の比較信号に基づくタイミングでタイムコードをラッチするラッチ回路とを有する複数の画素回路と、
　前記複数の画素回路のそれぞれにおける前記選択回路の動作を制御する制御部と
　を備えた撮像装置。
（２）前記複数の画素回路は、第１の複数の画素回路と、第２の複数の画素回路とを含み、
　前記制御部は、第１の期間において、前記第１の複数の画素回路のそれぞれにおける前記選択回路に前記第１の比較信号を選択させるとともに、前記第２の複数の画素回路のそれぞれにおける前記選択回路に前記第２の比較信号を選択させる
　前記（１）に記載の撮像装置。
（３）前記制御部は、第２の期間において、前記第１の複数の画素回路のそれぞれにおける前記選択回路に前記第２の比較信号を選択させるとともに、前記第２の複数の画素回路のそれぞれにおける前記選択回路に前記第１の比較信号を選択させる
　前記（２）に記載の撮像装置。
（４）第１の方向において、前記第１の複数の画素回路のうちのいずれか１つと、前記第２の複数の画素回路のうちのいずれか１つとが交互に配置され、
　前記第１の方向と交差する第２の方向において、前記第１の複数の画素回路のうちのいずれか１つと、前記第２の複数の画素回路のうちのいずれか１つとが交互に配置された
　前記（３）に記載の撮像装置。
（５）前記タイムコードは、所定の時間が経過する度に変化し、
　前記遅延回路における遅延時間は、前記所定の時間の半分の時間である
　前記（３）または（４）に記載の撮像装置。
（６）信号処理部をさらに備え、
　前記信号処理部は、前記複数の画素回路のうちの一の画素回路において、前記第１の期間において前記ラッチ回路がラッチしたタイムコードと、前記第２の期間において前記ラッチ回路がラッチしたタイムコードとに基づいて、前記一の画素回路の画素値を生成する
　前記（３）から（５）のいずれかに記載の撮像装置。
（７）前記受光回路は、第１の半導体基板に設けられ、
　前記遅延回路、前記選択回路、および前記ラッチ回路は、前記第１の半導体基板に張り付けられた第２の半導体基板に設けられ、
　前記コンパレータは、前記第１の半導体基板および前記第２の半導体基板にわたって設けられた
　前記（１）から（６）のいずれかに記載の撮像装置。
（８）ランプ波形を有する第１の参照信号を生成する第１の参照信号生成部と、
　前記第１の参照信号の前記ランプ波形から時間軸方向においてずれたランプ波形を有する第２の参照信号を生成する第２の参照信号生成部と、
　それぞれが、受光量に応じた第１の画素信号を生成する第１の受光回路と、前記第１の画素信号と前記第１の参照信号とを比較することにより第１の比較信号を生成する第１のコンパレータと、前記第１の比較信号に基づいてタイムコードをラッチする第１のラッチ回路とを有する第１の複数の画素回路と、
　それぞれが、受光量に応じた第２の画素信号を生成する第２の受光回路と、前記第２の画素信号と前記第２の参照信号とを比較することにより第２の比較信号を生成する第２のコンパレータと、前記第２の比較信号に基づいて前記タイムコードをラッチする第２のラッチ回路とを有する第２の複数の画素回路と
　を備えた撮像装置。
（９）第１の期間において、前記第２の参照信号の前記ランプ波形は、前記第１の参照信号の前記ランプ波形よりも時間軸方向において後ろにずれている
　前記（８）に記載の撮像装置。
（１０）第２の期間において、前記第１の参照信号の前記ランプ波形は、前記第２の参照信号の前記ランプ波形よりも時間軸方向において後ろにずれている
　前記（９）に記載の撮像装置。
（１１）第１の方向において、前記第１の複数の画素回路のうちのいずれか１つと、前記第２の複数の画素回路のうちのいずれか１つとが交互に配置され、
　前記第１の方向と交差する第２の方向において、前記第１の複数の画素回路のうちのいずれか１つと、前記第２の複数の画素回路のうちのいずれか１つとが交互に配置された
　前記（１０）に記載の撮像装置。
（１２）前記タイムコードは、所定の時間が経過する度に変化し、
　前記第２の参照信号の前記ランプ波形は、前記第１の参照信号の前記ランプ波形から、前記所定の時間の半分の時間ずれている
　前記（１０）または（１１）に記載の撮像装置。
（１３）信号処理部をさらに備え、
　前記信号処理部は、
　前記第１の複数の画素回路のうちの一の画素回路において、前記第１の期間において前記第１のラッチ回路がラッチしたタイムコードと、前記第２の期間において前記第１のラッチ回路がラッチしたタイムコードとに基づいて、前記一の画素回路の画素値を生成し、
　前記第２の複数の画素回路のうちの一の画素回路において、前記第１の期間において前記第２のラッチ回路がラッチしたタイムコードと、前記第２の期間において前記第２のラッチ回路がラッチしたタイムコードとに基づいて、前記一の画素回路の画素値を生成する
　前記（１０）から（１２）のいずれかに記載の撮像装置。
（１４）前記第１の受光回路および前記第２の受光回路は、第１の半導体基板に設けられ、
　前記第１のラッチ回路および前記第２のラッチ回路は、前記第１の半導体基板に張り付けられた第２の半導体基板に設けられ、
　前記第１のコンパレータおよび前記第２のコンパレータは、前記第１の半導体基板および前記第２の半導体基板にわたって設けられた
　前記（８）から（１３）のいずれかに記載の撮像装置。
　本出願は、日本国特許庁において２０２０年４月２８日に出願された日本特許出願番号２０２０－０７９６９４号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (14)

  1. 　それぞれが、受光量に応じた画素信号を生成する受光回路と、前記画素信号とランプ波形を有する参照信号とを比較することにより第１の比較信号を生成するコンパレータと、前記第１の比較信号を遅延させることにより第２の比較信号を生成する遅延回路と、前記第１の比較信号および前記第２の比較信号のうちの一方を選択し、選択された信号を第３の比較信号として出力する選択回路と、前記第３の比較信号に基づくタイミングでタイムコードをラッチするラッチ回路とを有する複数の画素回路と、
    　前記複数の画素回路のそれぞれにおける前記選択回路の動作を制御する制御部と
    　を備えた撮像装置。
  2. 　前記複数の画素回路は、第１の複数の画素回路と、第２の複数の画素回路とを含み、
    　前記制御部は、第１の期間において、前記第１の複数の画素回路のそれぞれにおける前記選択回路に前記第１の比較信号を選択させるとともに、前記第２の複数の画素回路のそれぞれにおける前記選択回路に前記第２の比較信号を選択させる
    　請求項１に記載の撮像装置。
  3. 　前記制御部は、第２の期間において、前記第１の複数の画素回路のそれぞれにおける前記選択回路に前記第２の比較信号を選択させるとともに、前記第２の複数の画素回路のそれぞれにおける前記選択回路に前記第１の比較信号を選択させる
    　請求項２に記載の撮像装置。
  4. 　第１の方向において、前記第１の複数の画素回路のうちのいずれか１つと、前記第２の複数の画素回路のうちのいずれか１つとが交互に配置され、
    　前記第１の方向と交差する第２の方向において、前記第１の複数の画素回路のうちのいずれか１つと、前記第２の複数の画素回路のうちのいずれか１つとが交互に配置された
    　請求項３に記載の撮像装置。
  5. 　前記タイムコードは、所定の時間が経過する度に変化し、
    　前記遅延回路における遅延時間は、前記所定の時間の半分の時間である
    　請求項３に記載の撮像装置。
  6. 　信号処理部をさらに備え、
    　前記信号処理部は、前記複数の画素回路のうちの一の画素回路において、前記第１の期間において前記ラッチ回路がラッチしたタイムコードと、前記第２の期間において前記ラッチ回路がラッチしたタイムコードとに基づいて、前記一の画素回路の画素値を生成する
    　請求項３に記載の撮像装置。
  7. 　前記受光回路は、第１の半導体基板に設けられ、
    　前記遅延回路、前記選択回路、および前記ラッチ回路は、前記第１の半導体基板に張り付けられた第２の半導体基板に設けられ、
    　前記コンパレータは、前記第１の半導体基板および前記第２の半導体基板にわたって設けられた
    　請求項１に記載の撮像装置。
  8. 　ランプ波形を有する第１の参照信号を生成する第１の参照信号生成部と、
    　前記第１の参照信号の前記ランプ波形から時間軸方向においてずれたランプ波形を有する第２の参照信号を生成する第２の参照信号生成部と、
    　それぞれが、受光量に応じた第１の画素信号を生成する第１の受光回路と、前記第１の画素信号と前記第１の参照信号とを比較することにより第１の比較信号を生成する第１のコンパレータと、前記第１の比較信号に基づいてタイムコードをラッチする第１のラッチ回路とを有する第１の複数の画素回路と、
    　それぞれが、受光量に応じた第２の画素信号を生成する第２の受光回路と、前記第２の画素信号と前記第２の参照信号とを比較することにより第２の比較信号を生成する第２のコンパレータと、前記第２の比較信号に基づいて前記タイムコードをラッチする第２のラッチ回路とを有する第２の複数の画素回路と
    　を備えた撮像装置。
  9. 　第１の期間において、前記第２の参照信号の前記ランプ波形は、前記第１の参照信号の前記ランプ波形よりも時間軸方向において後ろにずれている
    　請求項８に記載の撮像装置。
  10. 　第２の期間において、前記第１の参照信号の前記ランプ波形は、前記第２の参照信号の前記ランプ波形よりも時間軸方向において後ろにずれている
    　請求項９に記載の撮像装置。
  11. 　第１の方向において、前記第１の複数の画素回路のうちのいずれか１つと、前記第２の複数の画素回路のうちのいずれか１つとが交互に配置され、
    　前記第１の方向と交差する第２の方向において、前記第１の複数の画素回路のうちのいずれか１つと、前記第２の複数の画素回路のうちのいずれか１つとが交互に配置された
    　請求項１０に記載の撮像装置。
  12. 　前記タイムコードは、所定の時間が経過する度に変化し、
    　前記第２の参照信号の前記ランプ波形は、前記第１の参照信号の前記ランプ波形から、前記所定の時間の半分の時間ずれている
    　請求項１０に記載の撮像装置。
  13. 　信号処理部をさらに備え、
    　前記信号処理部は、
    　前記第１の複数の画素回路のうちの一の画素回路において、前記第１の期間において前記第１のラッチ回路がラッチしたタイムコードと、前記第２の期間において前記第１のラッチ回路がラッチしたタイムコードとに基づいて、前記一の画素回路の画素値を生成し、
    　前記第２の複数の画素回路のうちの一の画素回路において、前記第１の期間において前記第２のラッチ回路がラッチしたタイムコードと、前記第２の期間において前記第２のラッチ回路がラッチしたタイムコードとに基づいて、前記一の画素回路の画素値を生成する
    　請求項１０に記載の撮像装置。
  14. 　前記第１の受光回路および前記第２の受光回路は、第１の半導体基板に設けられ、
    　前記第１のラッチ回路および前記第２のラッチ回路は、前記第１の半導体基板に張り付けられた第２の半導体基板に設けられ、
    　前記第１のコンパレータおよび前記第２のコンパレータは、前記第１の半導体基板および前記第２の半導体基板にわたって設けられた
    　請求項８に記載の撮像装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023058720A1 (ja) * 2021-10-08 2023-04-13 ソニーセミコンダクタソリューションズ株式会社 撮像装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007088971A (ja) * 2005-09-26 2007-04-05 Sony Corp Ｄａ変換装置、ａｄ変換装置、半導体装置
JP2009038781A (ja) * 2007-08-06 2009-02-19 Sony Corp 固体撮像装置、固体撮像装置のアナログ−デジタル変換方法および撮像装置
WO2016136448A1 (ja) * 2015-02-23 2016-09-01 ソニー株式会社 比較器、ａｄ変換器、固体撮像装置、電子機器、比較器の制御方法、データ書込回路、データ読出回路、およびデータ転送回路
JP2017228885A (ja) * 2016-06-21 2017-12-28 ソニーセミコンダクタソリューションズ株式会社 撮像素子及び電子機器
JP2018061230A (ja) * 2016-10-04 2018-04-12 キヤノン株式会社 撮像装置、その駆動方法および撮像システム
JP2019134230A (ja) * 2018-01-29 2019-08-08 ソニーセミコンダクタソリューションズ株式会社 Ｄａｃ回路、固体撮像素子、および、電子機器
JP2020028098A (ja) * 2018-08-17 2020-02-20 ソニーセミコンダクタソリューションズ株式会社 撮像装置、電子機器

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2816731A4 (en) * 2012-02-17 2015-12-30 Univ Hokkaido Nat Univ Corp INTEGRATED ANALOG DIGITAL TRANSFORMER AND CMOS IMAGE SENSOR
JP2015097353A (ja) * 2013-11-15 2015-05-21 株式会社東芝 Ａｄ変換回路及び固体撮像装置
WO2016075772A1 (ja) * 2014-11-12 2016-05-19 オリンパス株式会社 時間検出回路、ａｄ変換回路、および固体撮像装置
US10051221B2 (en) * 2014-12-25 2018-08-14 Sony Corporation Solid-state imaging device and electronic apparatus
US10536675B2 (en) * 2016-10-04 2020-01-14 Canon Kabushiki Kaisha Image capturing apparatus, driving method therefor, and image capturing system
KR20210047117A (ko) * 2019-10-21 2021-04-29 삼성전자주식회사 지연 회로와 보상기를 포함하는 아날로그 디지털 컨버터, 이를 포함하는 이미지 센서 및 이의 동작 방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007088971A (ja) * 2005-09-26 2007-04-05 Sony Corp Ｄａ変換装置、ａｄ変換装置、半導体装置
JP2009038781A (ja) * 2007-08-06 2009-02-19 Sony Corp 固体撮像装置、固体撮像装置のアナログ−デジタル変換方法および撮像装置
WO2016136448A1 (ja) * 2015-02-23 2016-09-01 ソニー株式会社 比較器、ａｄ変換器、固体撮像装置、電子機器、比較器の制御方法、データ書込回路、データ読出回路、およびデータ転送回路
JP2017228885A (ja) * 2016-06-21 2017-12-28 ソニーセミコンダクタソリューションズ株式会社 撮像素子及び電子機器
JP2018061230A (ja) * 2016-10-04 2018-04-12 キヤノン株式会社 撮像装置、その駆動方法および撮像システム
JP2019134230A (ja) * 2018-01-29 2019-08-08 ソニーセミコンダクタソリューションズ株式会社 Ｄａｃ回路、固体撮像素子、および、電子機器
JP2020028098A (ja) * 2018-08-17 2020-02-20 ソニーセミコンダクタソリューションズ株式会社 撮像装置、電子機器

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023058720A1 (ja) * 2021-10-08 2023-04-13 ソニーセミコンダクタソリューションズ株式会社 撮像装置

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