JP6619347B2 - 信号処理装置および方法、撮像素子、並びに電子機器 - Google Patents

Description

本技術は、信号処理装置および方法、撮像素子、並びに電子機器に関し、特に、コストの増大を抑制することができるようにした信号処理装置および方法、撮像素子、並びに電子機器に関する。

従来、イメージセンサにおけるA/D変換には、ランプ波形を参照電圧として画像信号と比較器で比較し、比較器の出力が反転するまでの時間をカウントする、スロープ方式A/D変換器があった。スロープ方式A/D変換器は、線形性やノイズ特性に優れている。さらに、画素列ごと複数個のA/D変換器を配列して同時にA/D変換をするカラムA/D変換器は、A/D変換器１個あたりの動作周波数を落とし高速化できることや、参照電圧生成器を各A/D変換器で共有するため面積・消費電力効率が良く、他のA/D変換方式と比較してCMOS（Complementary Metal Oxide Semiconductor）イメージセンサとの相性が良い。

このようなスロープ方式A/D変換として、異なる傾きのスロープ参照信号を、画素信号のレベル判定で選択し、列並列A/D変換回路で同様な効果を得る方法が考えられた（例えば、特許文献１および特許文献２参照）。

また、カラムA/D変換として、下位ビットを複数カラム毎に配置したグレイコードカウンタおよびラッチで取得し、上位ビットをカラム毎に配置したバイナリリップルカウンタで取得することで、消費電力を低減する方法が考えられた（例えば、特許文献３および特許文献４参照）。

ところで、イメージセンサにおける画素信号のA/D変換においては、相関二重サンプリング（CDS（Correlated Double Sampling））を用いて画素信号に含まれるkTCノイズ等を抑制することにより撮像画像の画質の低減を抑制する方法がある。

特開２０１１−４１０９１号公報 特開２０１３−２５１６７７号公報 特開２０１１−２３４３２６号公報 特開２０１１−２５０３９５号公報

しかしながら、これらの方法でA/D変換を行う場合にCDSを行うようにすると、特許文献１に記載の方法では、デジタルCDSを行うことができず、アナログCDSを行うことになる。アナログCDSは、デジタルCDSと比べて固定パターンノイズを除去しきれずノイズ素性が悪いため、撮像画像の画質が低減するおそれがあった。

これに対して特許文献２乃至特許文献４に記載の方法の場合、デジタルCDSを行うことが可能である。しかしながら、特許文献２に記載の方法の場合、カウンタのカウント動作を行うブロックを多重に持つ必要があり、カウンタの面積が倍増し、コストが増大するおそれがあった。また、特許文献３および特許文献４に記載の方法の場合、上位ビットにバイナリコードを用い、下位ビットにグレイコードを用いるハイブリッド型のカウンタが用いられるが、バイナリコードとグレイコードのそれぞれについて黒レベルの保持部と選択手段が必要となり、カウンタの面積が倍増し、コストが増大するおそれがあった。

本技術は、このような状況に鑑みて提案されたものであり、コストの増大を抑制することができるようにすることを目的とする。

本技術の一側面は、複数の信号の信号レベルを比較し、いずれの信号の信号レベルが大きいかを比較結果として出力する比較部と、前記比較部の比較開始から前記比較結果の値が変化するまでの期間の長さを計測する計測部とを備え、前記計測部は、計測結果を保持する３以上の保持部を有し、前記比較部が行った３以上の参照信号のそれぞれと所定の信号との比較についての各計測結果を前記保持部のそれぞれに保持し、３以上の前記保持部のそれぞれに保持されている前記計測結果の中からいずれかを初期値として用い、前記比較部により行われる処理対象の信号と前記初期値に対応する参照信号との比較について、前記期間の長さを計測する信号処理装置である。

前記計測部は、所定のクロック信号のクロック数をカウントすることにより前記期間の長さの計測し、得られたカウント値を前記計測結果とすることができる。

前記計測部は、前記処理対象の信号の信号レベルに基づいて、前記初期値として用いる前記計測結果を選択し、前記比較部は、前記計測部により選択された前記計測結果の導出に対応する比較に用いられた参照信号と、前記処理対象の信号との比較を行い、前記計測部は、選択した前記計測結果を前記初期値として用い、前記比較部により行われる前記比較について前記期間の長さを計測することができる。

前記計測部は、選択した前記計測結果をデータ反転して前記初期値とすることができる。

前記比較部が前記所定の信号と比較する３以上の前記参照信号は、スロープの傾きが互いに異なり、前記計測部は、前記初期値として用いる前記計測結果を選択することにより、前記初期値を設定するとともに、前記比較部が前記処理対象の信号と比較する参照信号のスロープの傾きを設定することができる。

前記計測部は、前記処理対象の信号の信号レベルが低い程、前記スロープの傾きが緩やかな参照信号と前記所定の信号との比較に対応する前記計測結果を選択することができる。

前記計測部は、全ビットがバイナリコードの前記計測結果を導出し、前記保持部に保持することができる。

前記計測部は、上位ビットがバイナリコードで下位ビットがグレイコードの前記計測結果を導出し、前記上位ビットと前記下位ビットとをそれぞれ前記保持部に保持することができる。

前記計測部は、選択した前記計測結果の下位ビットのグレイコードをバイナリコードに変換し、上位ビットのバイナリコードに加算することにより、全ビットがバイナリコードの前記計測結果を導出し、初期値として用いることができる。

前記計測部は、全ビットがグレイコードの前記計測結果を導出し、前記保持部に保持することができる。

前記計測部は、選択した前記計測結果のグレイコードをバイナリコードに変換することにより、全ビットがバイナリコードの前記計測結果を導出し、初期値として用いることができる。

前記処理対象の信号は、単位画素から読み出された画素信号であり、前記所定の信号は、前記単位画素から読みだされたリセット信号であるようにすることができる。

前記比較部は、複数の単位画素からなる画素アレイの所定の列の単位画素から読みだされた信号を伝送する信号線に接続され、前記信号線を介して伝送される、前記列の単位画素から読みだされた画素信号またはリセット信号と、前記参照信号とで信号レベルを比較することができる。

前記比較部は、複数の単位画素からなる画素アレイの所定の領域の単位画素から読みだされた信号を伝送する信号線に接続され、前記信号線を介して伝送される、前記領域の単位画素から読みだされた画素信号またはリセット信号と、前記参照信号とで信号レベルを比較することができる。

本技術の一側面は、また、３以上の参照信号のそれぞれと所定の信号との比較を行い、前記比較のそれぞれについて、比較開始から比較結果の値が変化するまでの期間の長さを計測し、各計測結果を保持し、保持されている３以上の前記計測結果の中からいずれかを初期値として選択し、処理対象の信号と選択された前記初期値に対応する参照信号との比較を行い、前記比較について、前記期間の長さを計測する信号処理方法である。

本技術の他の側面は、複数の単位画素からなる画素アレイと、複数の信号の信号レベルを比較し、いずれの信号の信号レベルが大きいかを比較結果として出力する比較部と、
前記比較部の比較開始から前記比較結果の値が変化するまでの期間の長さを計測する計測部とを備え、前記計測部は、計測結果を保持する３以上の保持部を有し、前記比較部が行った３以上の参照信号のそれぞれと、前記画素アレイの前記単位画素から読みだされたリセット信号との比較についての各計測結果を前記保持部のそれぞれに保持し、３以上の前記保持部のそれぞれに保持されている前記計測結果の中からいずれかを初期値として用い、前記比較部により行われる、前記画素アレイの前記単位画素から読みだされた画素信号と前記初期値に対応する参照信号との比較について、前記期間の長さを計測する撮像素子である。

本技術のさらに他の側面は、被写体を撮像する撮像部と、前記撮像部による撮像により得られた画像データを画像処理する画像処理部とを備え、前記撮像部は、複数の単位画素からなる画素アレイと、複数の信号の信号レベルを比較し、いずれの信号の信号レベルが大きいかを比較結果として出力する比較部と、前記比較部の比較開始から前記比較結果の値が変化するまでの期間の長さを計測する計測部とを備え、前記計測部は、計測結果を保持する３以上の保持部を有し、前記比較部が行った３以上の参照信号のそれぞれと、前記画素アレイの前記単位画素から読みだされたリセット信号との比較についての各計測結果を前記保持部のそれぞれに保持し、３以上の前記保持部のそれぞれに保持されている前記計測結果の中からいずれかを初期値として用い、前記比較部により行われる、前記画素アレイの前記単位画素から読みだされた画素信号と前記初期値に対応する参照信号との比較について、前記期間の長さを計測する電子機器である。

本技術の一側面においては、３以上の参照信号のそれぞれと所定の信号との比較が行われ、その比較のそれぞれについて、比較開始からその比較結果の値が変化するまでの期間の長さが計測され、各計測結果が保持され、その保持されている３以上の計測結果の中からいずれかが初期値として選択され、処理対象の信号とその選択された初期値に対応する参照信号との比較が行われ、その比較について、その期間の長さが計測される。

本技術の他の側面においては、撮像素子において、複数の単位画素からなる画素アレイと、複数の信号の信号レベルを比較し、いずれの信号の信号レベルが大きいかを比較結果として出力する比較部と、その比較部の比較開始からその比較結果の値が変化するまでの期間の長さを計測する計測部とが備えられ、３以上の参照信号のそれぞれとその画素アレイの単位画素から読みだされたリセット信号との比較が行われ、その比較のそれぞれについて、比較開始からその比較結果の値が変化するまでの期間の長さが計測され、各計測結果が保持され、その保持されている３以上の計測結果の中からいずれかが初期値として選択され、処理対象の信号とその選択された初期値に対応する参照信号との比較が行われ、その比較について、その期間の長さが計測される。

本技術のさらに他の側面においては、電子機器において、被写体を撮像する撮像部と、その撮像部による撮像により得られた画像データを画像処理する画像処理部とが備えられ、その撮像部において、複数の単位画素からなる画素アレイと、複数の信号の信号レベルを比較し、いずれの信号の信号レベルが大きいかを比較結果として出力する比較部と、その比較部の比較開始からその比較結果の値が変化するまでの期間の長さを計測する計測部とが備えられ、３以上の参照信号のそれぞれとその画素アレイの単位画素から読みだされたリセット信号との比較が行われ、その比較のそれぞれについて、比較開始からその比較結果の値が変化するまでの期間の長さが計測され、各計測結果が保持され、その保持されている３以上の計測結果の中からいずれかが初期値として選択され、処理対象の信号とその選択された初期値に対応する参照信号との比較が行われ、その比較について、その期間の長さが計測される。

本技術によれば、信号を処理することが出来る。また本技術によれば、コストの増大を抑制することができる。

イメージセンサの主な構成例を示す図である。 画素アレイの主な構成例を示す図である。 単位画素の主な構成例を示す図である。 列並列処理部の主な構成例を示す図である。 カラムA/D変換部の主な構成例を示す図である。 カウンタの主な構成例を示す図である。 フリップフロップの主な構成例を示す図である。 制御信号の例を示す図である。 A/D変換処理の流れの例を説明するフローチャートである。 A/D変換の変動の様子の例を説明するタイミングチャートである。 A/D変換の変動の様子の他の例を説明するタイミングチャートである。 列並列処理部の主な構成例を示す図である。 カラムA/D変換部の主な構成例を示す図である。 下位ビットグレイコードラッチの主な構成例を示す図である。 ラッチの主な構成例を示す図である。 フラグラッチの主な構成例を示す図である。 A/D変換処理の流れの例を説明するフローチャートである。 A/D変換処理の流れの例を説明する、図１７に続くフローチャートである。 A/D変換の変動の様子の例を説明するタイミングチャートである。 A/D変換の変動の様子の他の例を説明するタイミングチャートである。 カラムA/D変換部の主な構成例を示す図である。 グレイコードラッチの主な構成例を示す図である。 A/D変換処理の流れの例を説明するフローチャートである。 A/D変換処理の流れの例を説明する、図２３に続くフローチャートである。 A/D変換の変動の様子の例を説明するタイミングチャートである。 A/D変換の変動の様子の他の例を説明するタイミングチャートである。 フリップフロップの主な構成例を示す図である。 制御信号の例を示す図である。 ラッチの主な構成例を示す図である。 A/D変換処理の流れの例を説明するフローチャートである。 A/D変換処理の流れの例を説明する、図３０に続くフローチャートである。 A/D変換処理の流れの例を説明する、図３１に続くフローチャートである。 A/D変換の変動の様子の例を説明するタイミングチャートである。 A/D変換の変動の様子の他の例を説明するタイミングチャートである。 A/D変換の変動の様子の他の例を説明するタイミングチャートである。 イメージセンサの物理構成の例を示す図である。 画素アレイの主な構成例を示す図である。 イメージセンサの主な構成例を示す図である。 エリア並列処理部の主な構成例を示す図である。 エリア並列処理部の他の構成例を示す図である。 イメージセンサの物理構成の例を示す図である。 イメージセンサの物理構成の他の例を示す図である。 撮像装置の主な構成例を示す図である。

以下、本開示を実施するための形態（以下実施の形態とする）について説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（イメージセンサ・バイナリカウンタ）
２．第２の実施の形態（イメージセンサ・ハイブリッドカウンタ）
３．第３の実施の形態（イメージセンサ・グレイコードカウンタ）
４．第４の実施の形態（イメージセンサ・３スロープ）
５．第５の実施の形態（イメージセンサ・物理構成）
６．第６の実施の形態（イメージセンサ・エリア並列処理）
７．第７の実施の形態（撮像装置）

＜１．第１の実施の形態＞
＜相関二重サンプリング＞
従来、イメージセンサにおけるA/D変換として、ランプ波形を参照電圧として画像信号と比較器で比較し、比較器の出力が反転するまでの時間をカウントする、スロープ方式A/D変換があった。スロープ方式A/D変換は、線形性やノイズ特性に優れている。

ところで、イメージセンサにおける画素信号のA/D変換においては、相関二重サンプリング（CDS（Correlated Double Sampling））を用いて画素信号に含まれるkTCノイズ等を抑制することにより撮像画像の画質の低減を抑制する方法がある。

しかしながら、特許文献１に記載の方法では、デジタルCDSを行うことができず、アナログCDSを行うことになる。アナログCDSは、デジタルCDSと比べて固定パターンノイズを除去しきれずノイズ素性が悪いため、撮像画像の画質が低減するおそれがあった。

これに対して特許文献２乃至特許文献４に記載の方法ではデジタルCDSを行うことが可能であるが、特許文献２に記載の方法の場合、カウンタのカウント動作を行うブロックを多重に持つ必要があり、カウンタの面積が倍増し、コストが増大するおそれがあった。また、特許文献３および特許文献４に記載の方法の場合、上位ビットにバイナリコードを用い、下位ビットにグレイコードを用いるハイブリッド型のカウンタが用いられるが、バイナリコードとグレイコードのそれぞれについて黒レベルの保持部と選択手段が必要となり、カウンタの面積が倍増し、コストが増大するおそれがあった。

＜カウンタ内の相関二重サンプリング＞
そこで、信号の入力開始からその信号の値が変化するまでの期間の長さの計測を複数回行い、各計測により得られた測定値を保持するようにする。そして、その保持している複数の測定値の中からいずれかを用いてその計測の初期値を設定し、設定された初期値を用いて、信号の入力開始からその信号の値が変化するまでの期間の長さの計測を行うようにする。

例えば、信号処理装置において、信号の入力開始から信号の値が変化するまでの期間の長さの計測を複数回行い、各計測により得られた測定値を保持し、保持している複数の測定値の中からいずれかを用いて計測の初期値を設定し、設定された初期値を用いて計測を行う計測部を備えるようにする。

このようにすることにより、計測部の回路規模（面積）を不要に増大させることなく（計測部の面積の増大を抑制しながら）、カウンタ内においてデジタルCDSを実現することができる。したがって、コストの増大を抑制することができる。換言するに、コストの増大を抑制しながら、ノイズ成分の増大を抑制することができる。したがって、例えばイメージセンサの場合、撮像画像の画質の低減を抑制することができる。

なお、計測部が、所定のクロック信号のクロック数をカウントすることにより、上述した期間の長さの計測を行い、得られたカウント値を測定値として保持するようにしてもよい。つまり、計測部としてクロック数をカウントするカウンタを適用するようにしてもよい。このようなカウンタを用いることにより、容易に、上述した期間の長さをデジタル値として表すことができる。

また、計測部が、第１の信号について上述した期間の長さの計測を複数回行い、保持している複数の測定値の内、第１の信号と異なる第２の信号の信号レベルに対応する測定値を用いて初期値を設定し、設定された初期値を用いて第１の信号および第２の信号と異なる第３の信号について上述した期間の長さの計測を行うようにしてもよい。

そしてその第１の信号が、単位画素から読み出されたリセット信号と参照信号との信号レベルの比較結果であるようにしてもよい。

また、その参照信号が、第１の信号に関する計測の度にスロープの傾きが異なるようにしてもよい。

また、第２の信号が、単位画素から読み出された画素信号と所定の参照電圧との信号レベルの比較結果であるようにしてもよい。

また、第３の信号が、単位画素から読み出された画素信号と、第２の信号の信号レベルに対応する傾きのスロープを有する参照信号との信号レベルの比較結果であるようにしてもよい。

また、計測部が、上述した期間の長さの計測において測定値の全ビットをバイナリコードで取得するようにしてもよい。そして、計測部が、そのバイナリコードの測定値の内、第２の信号の信号レベルに対応する測定値をデータ反転し、第３の信号について上述した期間の長さの計測における初期値として設定するようにしてもよい。

なお、計測部が、単位画素から読み出されたリセット信号と第１の傾きのスロープを有する第１の参照信号との信号レベルの比較結果について、開始から信号の値が変化するまでの期間の長さを計測する第１の計測を行い、第１の計測により得られた第１の測定値を保持し、リセット信号と第２の傾きのスロープを有する第２の参照信号との信号レベルの比較結果について、開始から信号の値が変化するまでの期間の長さを計測する第２の計測を行い、第２の計測により得られた第２の測定値を保持し、単位画素から読み出された画素信号と所定の参照電圧との比較結果に応じて、第１の測定値若しくは第２の測定値を用いて初期値を設定し、設定された初期値を用いて、画素信号と、画素信号と参照電圧との比較結果に対応する第１の参照信号若しくは第２の参照信号との信号レベルの比較結果について、開始から信号の値が変化するまでの期間の長さを計測する第３の計測を行い、第３の計測により得られた第３の測定値を出力するようにしてもよい。

例えば、計測部が、画素信号の信号レベルが参照電圧より低い場合、第１の測定値を用いて初期値を設定し、設定された初期値を用いて、画素信号と第１の参照信号との信号レベルの比較結果について、第３の計測を行うようにしてもよい。また、例えば、計測部が、画素信号の信号レベルが参照電圧より高い場合、第２の測定値を用いて初期値を設定し、設定された初期値を用いて、画素信号と第２の参照信号との信号レベルの比較結果について、第３の計測を行うようにしてもよい。

このようにすることにより、計測部は、第３の計測を、画素信号の信号レベルに対してより適切な傾きのスロープを有する参照信号を用いて行うことができる。したがって、このような計測部を利用することにより、フレームレートの低減を抑制しながら、より高ダイナミックレンジのA/D変換を実現することができる。換言するに、コストの増大を抑制しながら、高速かつ高ダイナミックレンジの、より正確なA/D変換を実現することができる。

なお、計測部が、測定値のビット長に応じた数の、互いに直列に接続され、それぞれが複数の値を保持することができるフリップフロップ回路を有するようにしてもよい。

また、単位画素から読み出された信号と参照信号との信号レベルの比較を行う比較部をさらに備え、計測部が、その比較部による比較の結果を示す信号について、計測を行うようにしてもよい。

また、例えばフリップフロップ等の信号処理装置において、入力された信号を保持し、保持している信号を出力することができる１つ若しくは複数の第１のラッチと、第１のラッチに保持されている信号を取得して保持し、保持している信号を第１のラッチに供給して保持させることができる１つ若しくは複数の第２のラッチと、その第１のラッチと第２のラッチとの間の信号の転送を制御する転送制御部とを備えるようにしてもよい。このようにすることにより、信号処理装置は、複数の値を保持し、保持されている値の中から所望の値を選択し、出力することができる。

なお、その信号処理装置が、第１のラッチに保持されている信号のデータ反転を制御する反転制御部をさらに備えるようにしてもよい。このようにすることにより、信号処理装置は、保持されている値を出力したり、その値をデータ反転したものを出力したりすることができる。

＜イメージセンサ＞
このような本技術を適用した撮像素子の一実施の形態であるイメージセンサの主な構成例を、図１に示す。図１に示されるイメージセンサ１００は、被写体からの光を光電変換して画像データとして出力するデバイスである。例えば、イメージセンサ１００は、CMOS（Complementary Metal Oxide Semiconductor）を用いたCMOSイメージセンサ、CCD（Charge Coupled Device）を用いたCCDイメージセンサ等として構成される。

図１に示されるように、イメージセンサ１００は、画素アレイ１０１、列並列処理部１０２、転送部１０３、制御部１１１、行走査部１１２、および列走査部１１３を有する。

画素アレイ１０１は、フォトダイオード等の光電変換素子を有する画素構成（単位画素）が平面状または曲面状に配置される画素領域である。構成の詳細については後述するが、以下においては、画素アレイ１０１において、単位画素がＭ行Ｎ列（Ｍ、Ｎは任意の自然数）のアレイ状に配置されているものとする。

各単位画素から読み出されたアナログ信号は、垂直信号線１２１−１乃至垂直信号線１２１−Ｎのいずれかを介して列並列処理部１０２に伝送される。以下において、垂直信号線１２１−１乃至垂直信号線１２１−Ｎを互いに区別して説明する必要が無い場合、垂直信号線１２１と称する。

列並列処理部１０２は、画素アレイ１０１から垂直信号線１２１を介して単位画素列（カラム）毎に伝送される信号をその単位画素列（カラム）毎に互いに独立に処理する。例えば、列並列処理部１０２は、画素アレイ１０１から読み出された各カラムのアナログ信号（例えばリセット信号や画素信号）をそれぞれA/D変換する。列並列処理部１０２は、得られた各信号処理結果（例えば各A/D変換により得られた各デジタルデータ）を、信号線１２２−１乃至信号線１２２−Ｎのいずれかを介して転送部１０３に出力する。以下において、信号線１２２−１乃至信号線１２２−Ｎを互いに区別して説明する必要が無い場合、信号線１２２と称する。

転送部１０３は、列並列処理部１０２から信号線１２２を介して供給されるデジタルデータを、信号線１２３を介してイメージセンサ１００の外部等に転送する。

制御部１１１は、制御線１３１を介して制御信号を供給することにより列並列処理部１０２を制御する。また、制御部１１１は、制御線１３２を介して制御信号を供給することにより転送部１０３を制御する。また、制御部１１１は、制御線１３３を介して制御信号を供給することにより行走査部１１２を制御する。また、制御部１１１は、制御線１３４を介して制御信号を供給することにより列走査部１１３を制御する。このように、イメージセンサ１００の各部を制御することにより、制御部１１１は、イメージセンサ１００全体の動作（各部の動作）を制御する。

なお、図１においては、上述した制御線１３１乃至制御線１３４がそれぞれ１本の点線（点線矢印）により示されているが、これらの制御線はいずれも、複数の制御線により構成されるようにしてもよい。

行走査部１１２は、制御部１１１に制御されて、制御線１２５−１乃至制御線１２５−Ｍを介して制御信号を供給することにより、画素アレイ１０１の各単位画素のトランジスタの動作を制御する。なお、以下において、制御線１２５−１乃至制御線１２５−Ｍを互いに区別して説明する必要が無い場合、制御線１２５と称する。

列走査部１１３は、制御部１１１に制御されて、制御線１２６−１乃至制御線１２６−Ｎを介して制御信号を供給することにより、列並列処理部１０２の動作をカラム毎に制御する。なお、以下において、制御線１２６−１乃至制御線１２６−Ｎを互いに区別して説明する必要が無い場合、制御線１２６と称する。

＜画素アレイ＞
画素アレイ１０１の主な構成例を図２に示す。上述したように、画素領域（画素アレイ１０１）には、複数の単位画素が面状に並べられて配置されている。図２の例の場合、Ｍ×Ｎ個の単位画素１４１（単位画素１４１−１１乃至単位画素１４１−ＭＮ）が、Ｍ行Ｎ列の行列状（アレイ状）に並べられて配置されている。以下において、単位画素１４１−１１乃至単位画素１４１−ＭＮを互いに区別して説明する必要が無い場合、単位画素１４１と称する。単位画素１４１の並べ方は任意であり、例えば、所謂ハニカム構造等のように、行列状以外の並べ方であってもよい。

図２に示されるように、単位画素１４１のカラム（列）（以下において、単位画素列とも称する）毎に垂直信号線１２１（垂直信号線１２１−１乃至垂直信号線１２１−Ｎ）が形成されている。そして、各垂直信号線１２１は、自身に対応するカラム（単位画素列）の各単位画素に接続され、その各単位画素から読み出された信号を列並列処理部１０２に伝送する。また、図２に示されるように、単位画素１４１の行（以下において、単位画素行とも称する）毎に制御線１２５（制御線１２５−１乃至制御線１２５−Ｍ）が形成されている。そして、各制御線１２５は、自身に対応する単位画素行の各単位画素に接続され、行走査部１１２から供給される制御信号を、その各単位画素に伝送する。

つまり、単位画素１４１は、自身が属するカラム（単位画素列）に割り当てられた垂直信号線１２１と、自身が属する単位画素行に割り当てられた制御線１２５とに接続されており、その制御線１２５を介して供給される制御信号に基づいて駆動し、自身において得られる電気信号を、その垂直信号線１２１を介して列並列処理部１０２に供給する。

なお、図２において各行の制御線１２５は１本の線として示されているが、この各行の制御線１２５が複数の制御線により構成されるようにしてもよい。

＜単位画素構成＞
図３は、単位画素１４１の回路構成の主な構成の例を示す図である。図３に示されるように、単位画素１４１は、フォトダイオード（PD）１５１、転送トランジスタ１５２、リセットトランジスタ１５３、増幅トランジスタ１５４、およびセレクトトランジスタ１５５を有する。

フォトダイオード（PD）１５１は、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換してその光電荷を蓄積する。その蓄積された光電荷は、所定のタイミングにおいて読み出される。フォトダイオード（PD）１５１のアノード電極は画素領域のグランド（画素グランド）に接続され、カソード電極は転送トランジスタ１５２を介してフローティングディフュージョン（FD）に接続される。もちろん、フォトダイオード（PD）１５１のカソード電極が画素領域の電源（画素電源）に接続され、アノード電極が転送トランジスタ１５２を介してフローティングディフュージョン（FD）に接続され、光電荷が光正孔として読み出される方式としてもよい。

転送トランジスタ１５２は、フォトダイオード（PD）１５１からの光電荷の読み出しを制御する。転送トランジスタ１５２は、ドレイン電極がフローティングディフュージョンに接続され、ソース電極がフォトダイオード（PD）１５１のカソード電極に接続される。また、転送トランジスタ１５２のゲート電極には、行走査部１１２から供給される転送制御信号を伝送する転送制御線（TRG）が接続される。つまり、この転送制御線（TRG）は、図２の制御線１２５に含まれる。

転送制御線（TRG）の信号（すなわち、転送トランジスタ１５２のゲート電位）がオフ状態のとき、フォトダイオード（PD）１５１からの光電荷の転送が行われない（フォトダイオード（PD）１５１において光電荷が蓄積される）。これに対して、転送制御線（TRG）の信号がオン状態のとき、フォトダイオード（PD）１５１に蓄積された光電荷がフローティングディフュージョン（FD）に転送される。

リセットトランジスタ１５３は、フローティングディフュージョン（FD）の電位をリセットする。リセットトランジスタ１５３は、ドレイン電極が電源電位に接続され、ソース電極がフローティングディフュージョン（FD）に接続される。また、リセットトランジスタ１５３のゲート電極には、行走査部１１２から供給されるリセット制御信号を伝送するリセット制御線（RST）が接続される。つまり、このリセット制御線（RST）は、図２の制御線１２５に含まれる。

リセット制御線（RST）の信号（すなわち、リセットトランジスタ１５３のゲート電位）がオフ状態のとき、フローティングディフュージョン（FD）は電源電位と切り離されている。これに対して、リセット制御線（RST）の信号がオン状態のとき、フローティングディフュージョン（FD）の電荷が電源電位に捨てられ、フローティングディフュージョン（FD）がリセットされる。

増幅トランジスタ１５４は、フローティングディフュージョン（FD）の電位変化を増幅し、電気信号（アナログ信号）として出力する。増幅トランジスタ１５４は、ゲート電極がフローティングディフュージョン（FD）に接続され、ドレイン電極がソースフォロワ電源電圧に接続され、ソース電極がセレクトトランジスタ１５５のドレイン電極に接続されている。

例えば、増幅トランジスタ１５４は、リセットトランジスタ１５３によってリセットされたフローティングディフュージョン（FD）の電位をリセット信号（リセットレベル）としてセレクトトランジスタ１５５に出力する。また、増幅トランジスタ１５４は、転送トランジスタ１５２によって光電荷が転送されたフローティングディフュージョン（FD）の電位を光蓄積信号（信号レベル）としてセレクトトランジスタ１５５に出力する。

セレクトトランジスタ１５５は、増幅トランジスタ１５４から供給される電気信号の垂直信号線（VSL）１２１（すなわち、列並列処理部１０２）への出力を制御する。セレクトトランジスタ１５５は、ドレイン電極が増幅トランジスタ１５４のソース電極に接続され、ソース電極が垂直信号線１２１に接続されている。また、セレクトトランジスタ１５５のゲート電極には、行走査部１１２から供給されるセレクト制御信号を伝送するセレクト制御線（SEL）が接続される。つまり、このセレクト制御線（SEL）は、図２の制御線１２５に含まれる。

セレクト制御線（SEL）の信号（すなわち、セレクトトランジスタ１５５のゲート電位）がオフ状態のとき、増幅トランジスタ１５４と垂直信号線１２１は電気的に切り離されている。したがって、この状態のとき、当該単位画素１４１からリセット信号や画素信号等が出力されない。これに対して、セレクト制御線（SEL）がオン状態のとき、当該単位画素１４１が選択状態となる。つまり、増幅トランジスタ１５４と垂直信号線１２１が電気的に接続され、増幅トランジスタ１５４から出力される信号が、当該単位画素１４１の画素信号として、垂直信号線１２１に供給される。すなわち、当該単位画素１４１からリセット信号や画素信号等が読み出される。

なお、単位画素１４１の構成は任意であり、図３の例に限定されない。例えば、５トランジスタ型やフローティングディフュージョン共有型など様々な構成を適用することができる。

＜列並列処理部＞
次に、図４を参照して、列並列処理部１０２（図１）の構成例について説明する。図４に示されるように、列並列処理部１０２は、参照信号生成部１７１、参照信号生成部１７２、およびA/D変換部１７３を有する。

参照信号生成部１７１は、A/D変換部１７３のA/D変換の基準信号となる参照信号（参照電圧とも称する）を発生する。この参照信号の波形は任意である。例えば、参照信号をランプ波（のこぎり波）としてもよい。以下においては、参照信号としてランプ波（Ramp）を用いる場合を例に説明する。参照信号生成部１７１は、例えば、D/A変換部を有し、そのD/A変換部により参照信号（Ramp）を生成する。この参照信号（Ramp）は、参照信号線１７１Ａ並びに参照信号線１７１Ｂ−１乃至参照信号線１７１Ｂ−Ｎを介してA/D変換部１７３に供給される。以下において、参照信号線１７１Ｂ−１乃至参照信号線１７１Ｂ−Ｎを互いに区別して説明する必要が無い場合、参照信号線１７１Ｂと称する。

参照信号生成部１７２は、参照信号生成部１７１と同様の処理部であり、A/D変換部１７３のA/D変換の基準信号となる参照信号（参照電圧とも称する）を発生する。この参照信号生成部１７２により生成された参照信号（Ramp）は、参照信号線１７２Ａ並びに参照信号線１７２Ｂ−１乃至参照信号線１７２Ｂ−Ｎを介してA/D変換部１７３に供給される。以下において、参照信号線１７２Ｂ−１乃至参照信号線１７２Ｂ−Ｎを互いに区別して説明する必要が無い場合、参照信号線１７２Ｂと称する。

参照信号生成部１７１が生成する参照信号（Ramp）と、参照信号生成部１７２が生成する参照信号（Ramp）とは、そのスロープの傾きが互いに異なる。参照信号生成部１７１は、参照信号生成部１７２が生成する参照信号（Ramp）よりもスロープの傾きが緩やかな参照信号（Ramp）を生成する。

A/D変換部１７３は、参照信号生成部１７１が生成する参照信号（Ramp）若しくは参照信号生成部１７２が生成する参照信号（Ramp）を用いて、垂直信号線１２１を介して画素アレイ１０１から供給されるアナログ信号（リセット信号や画素信号等）をA/D変換する。その際、A/D変換部１７３は、デジタルCDSを行うことができる。また、A/D変換部１７３は、そのデジタルCDSにおいて、リセット期間（以下においてＰ相とも称する）におけるリセット信号のA/D変換を、参照信号生成部１７１が生成する参照信号（Ramp）と参照信号生成部１７２が生成する参照信号（Ramp）とのそれぞれに対して行い、信号読み出し期間（以下においてＤ相とも称する）における画素信号のA/D変換を、参照信号生成部１７１が生成する参照信号（Ramp）と参照信号生成部１７２が生成する参照信号（Ramp）との内、画素信号の信号レベルに応じた方を用いて行う。

従って、A/D変換部１７３は、画素信号の信号レベルに対してより適切な傾きのスロープを有する参照信号を用いて、画素信号のA/D変換を行うことができる。つまり、A/D変換部１７３は、高速かつ高ダイナミックレンジの、より正確なA/D変換を実現することができる。

A/D変換部１７３は、以上のようなA/D変換により得られたデジタルデータ（A/D変換結果）を信号線１２２を介して転送部１０３に出力する。

参照信号生成部１７１、参照信号生成部１７２、およびA/D変換部１７３は、制御線１３１を介して制御部１１１から供給される制御信号（すなわち、制御部１１１の制御）に基づいて駆動する。また、A/D変換部１７３は、列走査部１１３から制御線１２６を介して供給される制御信号（すなわち列走査部１１３の制御）に基づいて、以上のようなA/D変換をカラム毎に行う。

A/D変換部１７３は、図４に示されるように、カラムA/D変換部１８１−１乃至カラムA/D変換部１８１−Ｎを有する。以下において、カラムA/D変換部１８１−1乃至カラムA/D変換部１８１−Ｎを互いに区別して説明する必要が無い場合、カラムA/D変換部１８１と称する。カラムA/D変換部１８１は、画素アレイ１０１のカラム（単位画素列）毎に設けられている。

そして、図４に示されるように、各カラムA/D変換部１８１（カラムA/D変換部１８１−１乃至カラムA/D変換部１８１−Ｎ）には、自身に対応するカラムの垂直信号線１２１（垂直信号線１２１−１乃至垂直信号線１２１−Ｎ）と、参照信号線１７１Ｂおよび参照信号線１７２Ｂとが接続されている。各カラムA/D変換部１８１は、自身に対応するカラムの単位画素１４１から読み出され、そのカラムの垂直信号線１２１を介して供給される信号（例えばリセット信号や画素信号等）を、参照信号線１７１Ａおよび参照信号線１７１Ｂを介して参照信号生成部１７１から供給される参照信号、若しくは、参照信号線１７２Ａおよび参照信号線１７２Ｂを介して参照信号生成部１７２から供給される参照信号を利用してA/D変換する。

また、図４に示されるように、各カラムA/D変換部１８１には、自身に対応するカラムの信号線１２２（信号線１２２−１乃至信号線１２２−Ｎ）が接続されている。各カラムA/D変換部１８１は、自身において得られたA/D変換結果を、自身に対応する信号線１２２を介して転送部１０３に供給する。

また、各カラムA/D変換部１８１（カラムA/D変換部１８１−１乃至カラムA/D変換部１８１−Ｎ）には、自身に対応する制御線１２６（制御線１２６−１乃至制御線１２６−Ｎ）が接続されている。各カラムA/D変換部１８１は、その制御線１２６を介して列走査部１１３から供給される制御信号（すなわち、列走査部１１３の制御）に基づいて駆動する。なお、図４において各列の制御線１２６は１本の線として示されているが、この各列の制御線１２６が複数の制御線により構成されるようにしてもよい。

なお、以上においては、カラムA/D変換部１８１が画素アレイ１０１の単位画素列（カラム）毎に設けられるように説明したが、A/D変換部１７３に設けられるカラムA/D変換部１８１の数は任意であり、画素アレイ１０１の単位画素列と同数であってもよいし、その単位画素列より多くてもよいし、少なくてもよい。例えば、カラムA/D変換部１８１が、複数単位画素列毎に設けられるようにしてもよい。

＜カラムA/D変換部＞
次に、図５を参照して、カラムA/D変換部１８１（図４）の構成例について説明する。図５に示されるように、カラムA/D変換部１８１は、セレクタ１９１、比較部１９２、およびカウンタ１９３を有する。

２入力１出力のセレクタ１９１は、その一方の入力端子が参照信号線１７１Ｂに接続され、他方の入力端子が参照信号線１７２Ｂに接続され、出力端子が信号線２０１を介して比較部１９２の一方の入力端子に接続される。セレクタ１９１は、比較部１９２に供給する参照信号を選択する。

より具体的には、セレクタ１９１は、制御線１２６Ａを介して列走査部１１３から供給される制御信号（すなわち列走査部１１３の制御）に従って、参照信号生成部１７１が生成した参照信号と参照信号生成部１７２が生成した参照信号とのいずれか一方を選択する。

２入力１出力の比較部１９２は、その一方の入力端子が、自身の対応するカラムの垂直信号線１２１に接続され、他方の入力端子が、信号線２０１を介してセレクタ１９１の出力端子に接続され、その出力端子が、信号線２０２を介してカウンタ１９３の入力端子に接続されている。比較部１９２は、両入力端子に入力される信号の信号レベルを比較する。

より具体的には、比較部１９２は、制御線１２６Ｂを介して列走査部１１３から供給される制御信号（すなわち列走査部１１３の制御）に従って、垂直信号線１２１を介して供給される入力信号（例えば単位画素１４１から読み出されたアナログ信号）と、信号線２０１を介して供給される参照信号とを比較し（信号レベルの比較を行い）、その比較結果を信号線２０２を介してカウンタ１９３に出力する。つまり、比較部１９２は、入力信号と参照信号とのいずれの信号レベルが大きいかを示す信号をカウンタ１９３に供給する。

例えば、この比較結果を示す信号は、１ビットのデジタルデータである。例えば、参照信号の信号レベルが、入力信号の信号レベルより大きい場合、この比較結果を示す信号の値が「０」となり、逆の場合、値が「１」となる。もちろん、この信号の値の取り方は逆でもよい。また、比較結果を示す信号のビット長は任意であり、複数ビットからなる情報であってもよい。

カウンタ１９３は、入力端子が信号線２０２を介して比較部１９２の出力端子に接続され、出力端子が、自身に対応するカラムの信号線１２２に接続されている。カウンタ１９３には、比較部１９２から比較結果が供給される。カウンタ１９３は、制御線１２６Ｃを介して列走査部１１３から供給される制御信号（すなわち列走査部１１３の制御）に従って、カウント開始からその比較結果が反転（比較部１９２の出力信号の信号レベルが変化）するまでの時間を計測（例えば、所定のクロック信号のクロック数をカウント）する。そして、カウンタ１９３は、その比較結果が反転した時点でそれまでのカウント値を、比較部１９２に入力される入力信号のA/D変換結果（つまり、単位画素１４１から読み出された信号のデジタルデータ）として、信号線１２２を介して転送部１０３に出力する。

上述した制御線１２６Ａ乃至制御線１２６Ｃは、図４の制御線１２６に含まれる。

列走査部１１３は、例えばCDSのＰ相においては、セレクタ１９１に各参照信号を順次選択させ、比較部１９２にリセット信号を各参照信号と順次比較させ、カウンタ１９３に各比較結果について、カウント開始から比較結果の値が変化するまでの時間を計測させる。つまり、リセット信号が各参照信号を用いてA/D変換される。

また、列走査部１１３は、例えばCDSのＤ相においては、セレクタ１９１に画素信号の信号レベルに応じた参照信号を選択させ、比較部１９２に画素信号を選択された参照信号と比較させ、カウンタ１９３にカウント開始からその比較結果の値が変化するまでの時間を計測させる。つまり、画素信号が画素信号の信号レベルに応じた参照信号（例えば画素信号の信号レベルに応じた傾きのスロープを有する参照信号）を用いてA/D変換される。

従って、A/D変換部１７３は、Ｄ相において、画素信号の信号レベルに対してより適切な参照信号（例えばより適切な傾きのスロープを有する参照信号）を用いて、画素信号のA/D変換を行うことができる。つまり、A/D変換部１７３は、Ｄ相において不要な参照信号を用いたA/D変換を省略することができ、高速かつ高ダイナミックレンジの、より正確なA/D変換を実現することができる。

＜カウンタ＞
カウンタ１９３は、例えば、カウント開始から比較結果が反転するまでの時間を計測した測定値（例えば、クロック数のカウント値）の全ビットをバイナリコードで取得するようにしてもよい。つまり、カウンタ１９３として、バイナリカウンタのみを用いるようにしてもよい。

図６に、その場合のカウンタ１９３の主な構成例を示す。この場合、カウンタ１９３は、図６の例のように構成される、ANDゲート２１１、Ｄフリップフロップ２１２−１乃至Ｄフリップフロップ２１２−Ｌ（Ｌは任意の自然数）、並びに、フラグラッチ２１３を有する。Ｄフリップフロップ２１２−１乃至Ｄフリップフロップ２１２−Ｌは、互いに同様の構成を有するＤフリップフロップ回路である。以下において、Ｄフリップフロップ２１２−１乃至Ｄフリップフロップ２１２−Ｌを互いに区別して説明する必要が無い場合、Ｄフリップフロップ２１２と称する。

ここで、カウンタ１９３は、ビット長Ｌのカウント値を出力する。つまり、カウンタ１９３は、Ｄフリップフロップ２１２がカウント値のビット数だけ直列に接続されたリップルカウンタを有し、このリップルカウンタによってカウント動作を行う。

入力クロックCLKINは比較部１９２の出力CMOUTと論理積（AND）をとることで、カウント期間を制御している。また、Ｄ相と参照電圧との比較結果であるフラグ信号（Ｆ）は、CMOUTを共有して入力される。フラグラッチ２１３は、そのフラグ信号（Ｆ）を格納する。このフラグラッチ２１３に保持されるフラグ信号（Ｆ）は、各Ｄフリップフロップ２１２内の退避ラッチの動作の制御に用いられる。

＜Ｄフリップフロップ＞
図７にＤフリップフロップ２１２の主な構成例を示す。Ｄフリップフロップ２１２は、図７の例のように構成される、NOTゲート２２１、NANDゲート２２２、NOTゲート２２３、スイッチ２２４、NOTゲート２２５、NOTゲート２２６、スイッチ２２７、NOTゲート２２８、およびNOTゲート２２９を有する。

図７に示されるように、NOTゲート２２５およびNOTゲート２２６によりラッチが構成される。また、NOTゲート２２８およびNOTゲート２２９によりラッチが構成される。このNOTゲート２２８およびNOTゲート２２９からなるラッチが退避ラッチとして機能する。スイッチ２２７は、制御信号s1の値に従って、この退避ラッチへの信号の入出力を制御する。

NOTゲート２２３およびスイッチ２２４を制御する制御信号CLK、並びにその値を反転した、NOTゲート２２１およびNOTゲート２２６を制御する制御信号xCLKは、図８のＡに示されるような、ANDゲート２３１、NORゲート２３２、およびNOTゲート２３３からなる論理回路を用いて、制御信号CKH、制御信号xCKL、およびCin[ｎ]から生成される。

また、スイッチ２２７を制御する制御信号s1、並びに、NOTゲート２２５を制御する制御信号s3は、図８のＢに示されるような、ANDゲート２３４およびANDゲート２３５からなる論理回路を用いて、制御信号SP1、制御信号FSP、および制御信号SP3から生成される。

各制御信号のタイミングチャートの例を図８のＣに示す。

Ｄフリップフロップ２１２（図７）、例えば、制御信号ｓ１によってスイッチ２２７をオン状態（ON）とすることにより、Cout[ｎ]に保持された信号を、退避ラッチ（NOTゲート２２８およびNOTゲート２２９からなるラッチ）に転送することができる。そして、制御信号ｓ１によってスイッチ２２７をオフ状態（OFF）にすると、退避ラッチに信号を保持したまま、Cout[ｎ]に新たな信号を保持させることができる。また、制御信号ｓ１によってスイッチ２２７を再度オン状態（ON）とすることにより、退避ラッチ（NOTゲート２２８およびNOTゲート２２９からなるラッチ）に保持されている信号をCout[ｎ]に復元することができる。

つまり、このＤフリップフロップ２１２は、入力された信号を保持し、保持している信号を出力することができる第１のラッチと、第１のラッチに保持されている信号を取得して保持し、保持している信号を第１のラッチに供給して保持させることができる第２のラッチと、第１のラッチと第２のラッチとの間の信号の転送を制御する転送制御部とを備えることができる。

このような退避ラッチを用いて信号を保持することにより、Ｄフリップフロップ２１２は、複数の信号を保持し、それらの内所望の方を選択して出力することができる。

このようなＤフリップフロップ２１２を用いてカウンタ１９３を図６の例のように実現することにより、カウンタ１９３は、カウント値（の各ビット）を複数保持することができる。したがって、カウンタ１９３は、デジタルCDSを行う際に、Ｐ相の参照信号生成部１７１が生成した参照信号を用いた比較結果のカウント値と、Ｐ相の参照信号生成部１７２が生成した参照信号を用いた比較結果のカウント値の両方を保持し、Ｄ相において、それらの内所望の方を選択して利用することができる。例えば、カウンタ１９３は、画素信号の信号レベルに応じた方を選択して出力することができる。したがって、カラムA/D変換部１８１は、デジタルCDSのＤ相のカウント動作において、画素信号の信号レベルに応じた初期値を設定することができる。つまり、カラムA/D変換部１８１は、Ｄ相において画素信号の信号レベルに応じた参照信号を用いて画素信号のA/D変換を行う際に、より適切な初期値を設定することができる。つまり、カラムA/D変換部１８１は、このような方法の高速かつ高ダイナミックレンジのA/D変換をより正確に行うことができる。

また、図８のＣに示されるように、Cout[ｎ]の値は、制御信号xCKLをＬにしてＤフリップフロップ２１２をロックしならが、制御信号CKHをＨにすることで反転することができる。つまり、このＤフリップフロップ２１２は、第１のラッチに保持されている信号のデータ反転を制御する反転制御部をさらに備えることができる。

反転したＰ相の値をＤ相カウントの初期値とすることで、カウンタ１９３内でのデジタルCDSを実現することができる。つまり、カラムA/D変換部１８１は、このような方法の高速かつ高ダイナミックレンジのA/D変換をより正確に行うことができる。

また、以上のように、Ｄフリップフロップ２１２に構成を僅かに追加するのみで、デジタルCDSを実現することができ、カウンタ１９３の回路規模（設置に必要な面積）の増大を抑制することができる。カウンタ１９３の回路規模が増大するとイメージセンサ１００の回路規模も増大する。イメージセンサ１００の設置に必要な面積が増大すると、イメージセンサ１００の設置に必要な半導体基板の大きさも大きくなるので製造コストが増大するおそれがある。また、仮に半導体基板を大きくしなくてもイメージセンサ１００が設置可能であるとしても、その設計がより困難になるので、開発コストが増大するおそれがある。

カラムA/D変換部１８１（すなわちA/D変換部１７３）は、本技術を適用したＤフリップフロップ２１２（カウンタ１９３）を適用することにより、回路規模の増大を抑制することができるので、コストの増大を抑制しながら、高速かつ高ダイナミックレンジのA/D変換をより正確に行うことができる。つまり、イメージセンサ１００は、本技術を適用したカラムA/D変換部１８１（すなわちA/D変換部１７３）を用いることにより、コストの増大を抑制することができる。

＜A/D変換処理の流れ＞
図９のフローチャートを参照して、イメージセンサ１００のカラムA/D変換部１８１により実行されるA/D変換処理の流れの例を説明する。

A/D変換処理が開始されると、ステップＳ１０１において、カラムA/D変換部１８１は、カウンタ１９３をリセット（初期化）し、各Ｄフリップフロップ２１２に所定の初期値（例えば「０」）をセットする。

ステップＳ１０２において、カラムA/D変換部１８１は、第１のリセット期間（第１Ｐ相）において、（例えば緩やかなスロープの）第１のスロープ参照信号を用いて、単位画素１４１から読み出されたリセット信号をA/D変換し、カウンタ１９３において、そのA/D変換結果（デジタルデータ）である第１のリセット信号（Ｐ１）を得る。

ステップＳ１０３において、カラムA/D変換部１８１は、カウンタ１９３の各Ｄフリップフロップ２１２において、スイッチ２２７をオン状態にし、その第１のリセット信号（Ｐ１）を退避ラッチ（NOTゲート２２８およびNOTゲート２２９よりなるラッチ）に転送し、保持させる。

ステップＳ１０４において、カラムA/D変換部１８１は、カウンタ１９３の各Ｄフリップフロップ２１２において、スイッチ２２７をオフ状態にした後、カウンタ１９３をリセット（初期化）し、各Ｄフリップフロップ２１２に所定の初期値（例えば「０」）をセットする。

ステップＳ１０５において、カラムA/D変換部１８１は、第２のリセット期間（第２Ｐ相）において、（例えば急なスロープの）第２のスロープ参照信号を用いて、単位画素１４１から読み出されたリセット信号をA/D変換し、カウンタ１９３において、そのA/D変換結果（デジタルデータ）である第２のリセット信号（Ｐ２）を得る。

この状態において、カウンタ１９３には第１のリセット信号（Ｐ１）と第２のリセット信号（Ｐ２）との両方が保持されている。つまり、各Ｄフリップフロップ２１２には、第１のリセット信号（Ｐ１）の、そのＤフリップフロップ２１２に対応するビットの値と、第２のリセット信号（Ｐ２）、そのＤフリップフロップ２１２に対応するビットの値との両方が保持されている。

ステップＳ１０６において、カラムA/D変換部１８１は、判定期間において、比較部１９２により単位画素１４１から読み出された画素信号を所定の参照電圧と比較し、その比較結果をフラグ信号（Ｆ）として得る。

ステップＳ１０７において、カラムA/D変換部１８１は、そのフラグ信号（Ｆ）の信号レベルがＬであるか否かを判定する。フラグ信号（Ｆ）の信号レベルがＬであり、画素信号が低照度であると判定された場合、処理は、ステップＳ１０８に進む。

ステップＳ１０８において、カラムA/D変換部１８１は、カウンタ１９３の各Ｄフリップフロップ２１２において、スイッチ２２７をオン状態にし、退避ラッチに保持させている第１のリセット信号（Ｐ１）を復元する。

ステップＳ１０９において、カラムA/D変換部１８１は、カウンタ１９３の各Ｄフリップフロップ２１２において、制御信号xCKLをＬにしてＤフリップフロップ２１２をロックしならが、制御信号CKHをＨにすることで復元した第１のリセット信号（Ｐ１）をデータ反転する。つまり、カウンタ１９３（各Ｄフリップフロップ２１２）に「−Ｐ１」が初期値としてセットされる。

ステップＳ１１０において、カラムA/D変換部１８１は、信号読み出し期間（Ｄ相）において、その「−Ｐ１」を初期値とし、第１のスロープ参照信号（例えば緩やかなスロープの参照信号）を用いて、単位画素１４１から読み出された画素信号をA/D変換する。

このA/D変換により、デジタルデータの画素信号（Ｄ）が得られる。上述したように初期値が「−Ｐ１」であるので、カウンタ１９３においては、デジタルCDSされた画素信号（Ｄ−Ｐ１）が得られる。

ステップＳ１１１において、カラムA/D変換部１８１は、そのデジタルCDSされた画素信号（Ｄ−Ｐ１）を出力する。

ステップＳ１１１の処理が終了するとA/D変換処理が終了する。

また、ステップＳ１０７において、フラグ信号（Ｆ）の信号レベルがＨであり、画素信号が高照度であると判定された場合、処理は、ステップＳ１１２に進む。

ステップＳ１１２において、カラムA/D変換部１８１は、カウンタ１９３の各Ｄフリップフロップ２１２において、制御信号xCKLをＬにしてＤフリップフロップ２１２をロックしならが、制御信号CKHをＨにすることで第２のリセット信号（Ｐ２）をデータ反転する。つまり、カウンタ１９３（各Ｄフリップフロップ２１２）に「−Ｐ２」が初期値としてセットされる。

ステップＳ１１３において、カラムA/D変換部１８１は、信号読み出し期間（Ｄ相）において、その「−Ｐ２」を初期値とし、第２のスロープ参照信号（例えば急なスロープの参照信号）を用いて、単位画素１４１から読み出された画素信号をA/D変換する。

このA/D変換により、デジタルデータの画素信号（Ｄ）が得られる。上述したように初期値が「−Ｐ２」であるので、カウンタ１９３においては、デジタルCDSされた画素信号（Ｄ−Ｐ２）が得られる。

ステップＳ１１４において、カラムA/D変換部１８１は、そのデジタルCDSされた画素信号（Ｄ−Ｐ２）を出力する。

ステップＳ１１４の処理が終了するとA/D変換処理が終了する。

図１０は、上述したA/D変換処理のフラグ信号（Ｆ）の判定において、Ｄ相が低照度と判定される場合のタイミングチャートの例を示す図である。期間（RST）において、カウンタ１９３がリセットされた後、期間（第１Ｐ相）において、第１のリセット信号（Ｐ１）が得られ、期間（退避）において、その第１のリセット信号（Ｐ１）が退避ラッチに転送される。カウンタ１９３がリセットされた後、期間（第２Ｐ相）において、第２のリセット信号（Ｐ２）が得られ、期間（判定）において、比較部１９２においてフラグ信号（Ｆ）が得られ、カウンタ１９３のフラグラッチ２１３にそのフラグ信号（Ｆ）が格納される。フラグ信号（Ｆ）の信号レベルがＬと判定されるので、期間（復元）において、制御信号SP1のタイミングで退避ラッチの第１のリセット信号（Ｐ１）が復元され、データ反転され、Ｄ相の初期値としてセットされる。期間（Ｄ相）において、画素信号（Ｄ）が得られ、デジタルCDSされた画素信号（Ｄ−Ｐ１）が得られる。

図１１は、上述したA/D変換処理のフラグ信号（Ｆ）の判定において、Ｄ相が高照度と判定される場合のタイミングチャートの例を示す図である。期間（第２Ｐ相）までは、図１０の例と同様である。期間（判定）において、フラグ信号（Ｆ）の信号レベルがＨと判定されるので、期間（復元）において、制御信号SP1および制御信号SP3は制御信号FSPによってマスクされ、第１のリセット信号（Ｐ１）の復元動作は行われない。したがって、第２のリセット信号（Ｐ２）がデータ反転され、Ｄ相の初期値としてセットされる。期間（Ｄ相）において、画素信号（Ｄ）が得られ、デジタルCDSされた画素信号（Ｄ−Ｐ２）が得られる。

各カラムA/D変換部１８１は、処理対象の単位画素が代わる度に以上のようなA/D変換処理を実行する。

以上のように、A/D変換処理を実行することにより、カラムA/D変換部１８１（すなわちA/D変換部１７３）は、コストの増大を抑制しながら、高速かつ高ダイナミックレンジのA/D変換をより正確に行うことができる。つまり、イメージセンサ１００は、本技術を適用したカラムA/D変換部１８１（すなわちA/D変換部１７３）を用いることにより、コストの増大を抑制することができる。

＜２．第２の実施の形態＞
＜ハイブリッド型カウンタ＞
なお、以上においては計測部が、信号の入力開始から前記信号の値が変化するまでの期間の長さの計測において測定値の全ビットをバイナリコードで取得するように説明したが、これに限らない。例えば、計測部が、上述した計測において、測定値の上位ビットをバイナリコードで取得し、下位ビットをグレイコードで取得するようにしてもよい。つまり、計測部として、グレイコードでカウントするグレイコードカウンタとバイナリコードでカウントするバイナリカウンタを併用するハイブリッド型のカウンタを用いるようにしてもよい。

その場合、第２の信号の信号レベルに対応する測定値の下位ビットのグレイコードをバイナリコードに変換し、変換された下位ビットのバイナリコードを上位ビットのバイナリコードと加算し、得られた測定値の全ビットのバイナリコードをデータ反転し、初期値として設定するようにしてもよい。

例えば、Ｐ相のA/D変換において得られた、フラグ信号（Ｆ）の信号レベルに対応するグレイコードをバイナリコードに変換して下位ビットのバイナリコードとし、それを上位ビットのバイナリコードと加算して得られ全ビットのバイナリコードをデータ反転し、その値を、Ｄ相のA/D変換におけるカウンタの初期値としてセットするようにしてもよい。

また、例えばラッチ等の信号処理装置において、互いに直列に接続され、それぞれが信号を保持することができる複数のラッチと、そのラッチ間の信号の転送を制御し、信号を出力する際に、所望のラッチに保持されている信号を、最終段のラッチまで転送させ、その最終段のラッチから出力させる制御部とを備えるようにしてもよい。このようにすることにより、信号処理装置は、複数の値を保持し、保持されている値の中から所望の値を選択し、出力することができる。

＜列並列処理部＞
このような場合の列並列処理部１０２の主な構成例を図１２に示す。図１２に示されるように、この場合の列並列処理部１０２は、図４の例のA/D変換部１７３の代わりに、A/D変換部２４１を有する。

A/D変換部２４１は、A/D変換部１７３と同様の処理部であるが、図４の例のカラムA/D変換部１８１の代わりに、カラムA/D変換部２５３−１乃至カラムA/D変換部２５３−Ｎを有する。以下において、カラムA/D変換部２５３−１乃至カラムA/D変換部２５３−Ｎを互いに区別して説明する必要が無い場合、カラムA/D変換部２５３と称する。

カラムA/D変換部２５３は、カラムA/D変換部１８１と同様に、自身に対応するカラムの単位画素１４１から読み出された信号を、参照信号生成部１７１および参照信号生成部１７２により生成される参照信号を用いてA/D変換する。

また、A/D変換部２４１は、点線２５０−１乃至点線２５０−Ｋ（Ｋは任意の自然数）で示されるように、複数のカラムA/D変換部２５３毎に（すなわち複数カラム毎に）、グレイコードカウンタ（グレイコードカウンタ２５２−１乃至グレイコードカウンタ２５２−Ｋ）を有する。以下において、グレイコードカウンタ２５２−１乃至グレイコードカウンタ２５２−Ｋを互いに区別して説明する必要が無い場合、グレイコードカウンタ２５２と称する。

また、A/D変換部２４１は、基準クロック生成部２５１を有する。基準クロック生成部２５１は、所定のクロック信号（基準クロック）を生成し、各グレイコードカウンタ２５２に供給する。各グレイコードカウンタ２５２は、その基準クロックのタイミングに合わせて所定ビット数（１ビット若しくは複数ビット）のグレイコードクロックを生成し、それを自身に対応する各カラムA/D変換部２５３に供給する。例えば、グレイコードカウンタ２５２は、５ビットのグレイコードクロックを生成し、カラムA/D変換部２５３に供給する。

カラムA/D変換部２５３は、グレイコードカウンタ２５２から供給されるグレイコードクロックを用いてA/D変換結果（カウント値）の下位ビットを生成する。また、カラムA/D変換部２５３は、カラムA/D変換部１８１と同様にバイナリカウンタを用いてA/D変換結果（カウント値）の上位ビットを生成する。

＜カラムA/D変換部＞
図１３にカラムA/D変換部２５３の主な構成例を示す。図１３に示されるように、カラムA/D変換部２５３は、セレクタ１９１、比較部１９２、下位ビットグレイコードラッチ２６１、および上位ビットバイナリカウンタ２６２を有する。

グレイコードカウンタ２５２が生成したクレイコードクロック（G[0]乃至G[4]）は、下位ビットグレイコードラッチ２６１に供給される。下位ビットグレイコードラッチ２６１は、そのグレイコードクロック（G[0]乃至G[4]）を用いてグレイコードを生成し、そのグレイコードをバイナリコードに変換して下位５ビットのバイナリコードを生成する。下位ビットグレイコードラッチ２６１は、生成したバイナリコード（下位５ビット）を、信号線２６３を介して上位ビットバイナリカウンタ２６２に供給する。また、下位ビットグレイコードラッチ２６１は、G[4]のクロックに同期したキャリー信号を、信号線２６３を介して上位ビットバイナリカウンタ２６２に供給する。なお、下位ビットグレイコードラッチ２６１は、制御線１２６Ｄを介して列走査部１１３から供給される制御信号（すなわち、列走査部１１３の制御）に従って駆動する。

上位ビットバイナリカウンタ２６２は、カウンタ１９３（図６）と同様の構成を有し、下位ビットグレイコードラッチ２６１から供給されるキャリー信号を用いてカウンタ１９３（図６）同様の処理を行い、残りの上位ビットのバイナリコードを生成する。上位ビットバイナリカウンタ２６２は、生成した上位ビットのバイナリコードと、下位ビットグレイコードラッチ２６１から供給される下位５ビットのバイナリコードとを加算し、全ビットのバイナリコードを生成し、出力する。なお、上位ビットバイナリカウンタ２６２は、制御線１２６Ｅを介して列走査部１１３から供給される制御信号（すなわち、列走査部１１３の制御）に従って駆動する。

＜下位ビットグレイコードラッチ＞
図１４に下位ビットグレイコードラッチ２６１の主な構成例を示す。図１４に示されるように、下位ビットグレイコードラッチ２６１は、ラッチ２７１−１乃至ラッチ２７１−５、グレイバイナリ変換部２７２、セレクタ２７３、下位ビットバイナリ加算部２７４、スイッチ２７５、フラグラッチ２７６、並びにメタステーブル対策ラッチ２７７を有する。

ラッチ２７１−１乃至ラッチ２７１−５は、互いに同様の処理部であり同様の構成を有する。ラッチ２７１−１乃至ラッチ２７１−５を互いに区別して説明する必要が無い場合、ラッチ２７１と称する。グレイコードカウンタ２５２から供給されるグレイコードクロック（G[0]乃至G[4]）の各ビットは、各ラッチ２７１に供給される。つまり、ラッチ２７１は、このグレイコードクロックのビット数分設けられる。各ラッチ２７１は、比較部１９２の出力CMOUTの反転タイミングのグレイコードをラッチする。

なお、G[4]のクロックは、メタステーブル対策ラッチ２７７に供給される。メタステーブル対策ラッチ２７７は、キャリー信号をメタステーブルマスク期間に同期させ、スイッチ２７５を介して、上位ビットバイナリカウンタ２６２に、上位ビット中の最下位ビットの入力クロックとして供給する。キャリー信号には、ビット不整合性（メタステーブル）の対策が必要である。ビット不整合性とは、例えば、キャリー信号のエッジと、比較部１９２の出力のデータ反転のタイミングとが近しいときに、グレイコード側では桁上がりしないのにバイナリコード側のBC[5]が桁上がりしてしまい、３２LSBのデータ飛びが発生することである。上述したように、メタステーブル対策ラッチ２７７を用いてエッジタイミングに対してマスク期間を取ることで、ビット不整合の発生を抑制することができる。

また、ラッチ２７１においてラッチされたグレイコードの各ビットはグレイバイナリ変換部２７２に供給される。

グレイバイナリ変換部２７２は、図１４に示されるように構成されるXORゲート２８１−１乃至XOR２８１−４を有する。XORゲート２８１−１乃至XOR２８１−４を互いに区別して説明する必要が無い場合、XORゲート２８１と称する。グレイバイナリ変換部２７２は、図１４に示されるようなグレイコードのビット数（例えば５ビット）−１個のXORゲート２８１からなる論理回路を用いて、ラッチ２７１から供給されるグレイコードをそのグレイコードのビット数（例えば５ビット）のバイナリコード（BC[0]乃至BC[4]）に変換する。グレイバイナリ変換部２７２は、変換して得られたバイナリコード（BC[0]乃至BC[4]）を、セレクタ２７３を介して下位ビットバイナリ加算部２７４に供給する。

セレクタ２７３は、入力される制御信号に基づくタイミングでバイナリコード（BC[0]乃至BC[4]）を下位ビットバイナリ加算部２７４に供給する。

下位ビットバイナリ加算部２７４は、下位ビットのデジタルCDSを行う。

また、比較部１９２から供給されるフラグ信号（Ｆ）は、フラグラッチ２７６に格納され、保持される。フラグラッチ２７６に保持されるフラグ信号（Ｆ）は、フラグイネーブル期間とＡＮＤ論理を組み、信号FSGPとして各ラッチ２７１に供給される。また、フラグラッチ２７６に保持されるフラグ信号（Ｆ）は、信号FSPとして上位ビットバイナリカウンタ２６２に供給される。

＜ラッチ＞
図１５のＡは、ラッチ２７１の主な構成例を示す図である。図１５のＡに示されるように、ラッチ２７１は、図１５のＡのように構成される、NOTゲート２９１乃至NOTゲート２９６を有する。図１５のＡの例において、NOTゲート２９２およびNOTゲート２９３は、ラッチを形成している。また、NOTゲート２９５およびNOTゲート２９６は、ラッチを形成している。つまり、ラッチ２７１においては、複数のラッチが直列に接続されている（ラッチが多段構成に形成されている）。

なお、NOTゲート２９４やNOTゲート２９６を制御する制御信号GPは、図１５のＢに示されるような、ANDゲート３０１からなる論理回路を用いて、制御信号FSGPと制御信号GTPとから生成される。

ラッチ２７１に入力されたグレイコードクロック（G[ｎ]）は、１段目のラッチ（NOTゲート２９２およびNOTゲート２９３により形成されるラッチ）に入力される。この１段目のラッチは、NOTゲート２９１やNOTゲート２９３を制御する制御信号CKENがＨの期間トグルし、その制御信号CKENがＬに反転したタイミングのグレイコードを保持する。所定のタイミングにおいて（例えば、第１のリセット信号（Ｐ１）取得後）、制御信号GPがＨとなることにより、１段目のラッチに保持されているグレイコード（例えば、第１のリセット信号（Ｐ１）のグレイコード）が２段目のラッチ（NOTゲート２９５およびNOTゲート２９６により形成されるラッチ）に転送される。そしてその制御信号GPがＬとなることにより、２段目のラッチにそのグレイコードが保持される。

このように２段目のラッチにグレイコード（例えば、第１のリセット信号（Ｐ１）のグレイコード）が保持された状態において、同様にして、１段目のラッチに新たなグレイコード（例えば第２のリセット信号（Ｐ２）のグレイコード）を保持することができる。

そして、フラグ信号（Ｆ）がＨ（高照度判定）の場合、Ｄ相の初期値として第２のリセット信号（Ｐ２）が用いられるので、第２のリセット信号（Ｐ２）のグレイコードがラッチ２７１から出力される。つまり、制御信号GPがＨとなることにより、１段目のラッチに保持されているグレイコード（例えば、第２のリセット信号（Ｐ２）のグレイコード）が２段目のラッチに転送され（２段目のラッチの値に第２のリセット信号（Ｐ２）のグレイコードが上書きされ）、その２段目のラッチからグレイバイナリ変換部２７２に出力される。

また、フラグ信号（Ｆ）がＬ（低照度判定）の場合、Ｄ相の初期値として第１のリセット信号（Ｐ２）が用いられるので、制御信号GTPがＨになっても制御信号FSGPによりマスクされ、１段目のラッチから２段目ラッチへの転送は省略される。そして、２段目のラッチに保持されているグレイコード（例えば、第１のリセット信号（Ｐ１）のグレイコード）がグレイバイナリ変換部２７２に出力される。

＜フラグラッチ＞
フラグラッチ２７６の主な構成例を図１６のＡに示す。フラグラッチ２７６は、例えば、図１６のＡのように構成される、NOTゲート３１１乃至NOTゲート３１３、並びに、NANDゲート３１４およびNANDゲート３１５を有する。NOTゲート３１２およびNOTゲート３１３は、ラッチを形成する。フラグ信号（Ｆ）は、このラッチに格納されて保持される。

フラグラッチ２７６は、フラグ取り込みパルスやフラグイネーブル信号に応じて、このような論理回路を用いてフラグ信号（Ｆ）を保持し、その保持しているフラグ信号（Ｆ）を制御信号FSGPや制御信号FSPとして出力する。

フラグイネーブル、フラグ信号（Ｆ）、制御信号FSGP、および制御信号FSPの対応表の例を図１６のＢに示す。

以上のように多段構成のラッチを有するラッチ２７１を、上述したようなフラグラッチ２７６を用いて生成した制御信号FSGPを用いて駆動させることにより、ラッチ２７１に複数の値を保持させ、その保持されている値の中から所望の値を選択し、出力させることができる。このようなラッチ２７１を用いることにより、下位ビットグレイコードラッチ２６１は、デジタルCDSを行う際に、Ｐ相の参照信号生成部１７１が生成した参照信号を用いた比較結果のカウント値と、Ｐ相の参照信号生成部１７２が生成した参照信号を用いた比較結果のカウント値の両方を保持し、Ｄ相において、それらの内所望の方を選択して利用することができる。例えば、下位ビットグレイコードラッチ２６１は、画素信号の信号レベルに応じた方を選択して出力することができる。

上位ビットバイナリカウンタ２６２は、上述したカウンタ１９３の場合と同様に、デジタルCDSのＤ相のカウント動作において、画素信号の信号レベルに応じた初期値を設定することができる。

したがって、カラムA/D変換部２５３は、デジタルCDSのＤ相のカウント動作において、画素信号の信号レベルに応じた初期値を設定することができる。つまり、カラムA/D変換部２５３は、Ｄ相において画素信号の信号レベルに応じた参照信号を用いて画素信号のA/D変換を行う際に、より適切な初期値を設定することができる。つまり、カラムA/D変換部２５３は、このような方法の高速かつ高ダイナミックレンジのA/D変換をより正確に行うことができる。

また、以上のようなA/D変換を、ラッチ２７１やフラグラッチ２７６の僅かな変更により、実現することができ、カラムA/D変換部２５３の回路規模（設置に必要な面積）の増大を抑制することができる。カラムA/D変換部２５３の回路規模が増大するとイメージセンサ１００の回路規模も増大する。カラムA/D変換部２５３（すなわちA/D変換部２４１）は、以上のような構成とすることにより、回路規模の増大を抑制することができるので、コストの増大を抑制しながら、高速かつ高ダイナミックレンジのA/D変換をより正確に行うことができる。つまり、イメージセンサ１００は、カウンタとしてハイブリッド型のカウンタを用いる場合であっても、本技術を適用したカラムA/D変換部２５３（すなわちA/D変換部２４１）を用いることにより、コストの増大を抑制することができる。

＜A/D変換処理の流れ＞
図１７および図１８のフローチャートを参照して、この場合のイメージセンサ１００のカラムA/D変換部２５３により実行されるA/D変換処理の流れの例を説明する。

A/D変換処理が開始されると、図１７のステップＳ２０１において、カラムA/D変換部２５３は、上位ビットバイナリカウンタ２６２をリセット（初期化）し、各Ｄフリップフロップ２１２に所定の初期値（例えば「０」）をセットする。

ステップＳ１０２において、カラムA/D変換部２５３は、第１のリセット期間（第１Ｐ相）において、（例えば緩やかなスロープの）第１のスロープ参照信号を用いて、単位画素１４１から読み出されたリセット信号をA/D変換し、下位ビットグレイコードラッチ２６１および上位ビットバイナリカウンタ２６２において、そのA/D変換結果（デジタルデータ）である第１のリセット信号（Ｐ１）を得る。下位ビットグレイコードラッチ２６１においては、その第１のリセット信号（Ｐ１）の下位ビット（５ビット）がグレイコードにより得られる。また、上位ビットバイナリカウンタ２６２においては、その第１のリセット信号（Ｐ１）の残りの上位ビットがバイナリコードにより得られる。

カラムA/D変換部２５３は、その得られた第１のリセット信号（Ｐ１）の下位ビット（５ビット）のグレイコードを、下位ビットグレイコードラッチ２６１の各ラッチ２７１の１段目のラッチに保持させる。また、カラムA/D変換部２５３は、その得られた第１のリセット信号（Ｐ１）の残りの上位ビットのバイナリコードを、上位ビットバイナリカウンタ２６２のラッチに保持させる。

ステップＳ２０３において、カラムA/D変換部２５３は、下位ビットグレイコードラッチ２６１の各ラッチ２７１において、１段目のラッチに保持されている第１のリセット信号（Ｐ１）の下位ビットのグレイコードを２段目のラッチに転送し、保持させる。

また、ステップＳ２０４において、カラムA/D変換部２５３は、上位ビットバイナリカウンタ２６２の各Ｄフリップフロップ２１２において、スイッチ２２７をオン状態にし、上位ビットバイナリカウンタ２６２のラッチに保持されている第１のリセット信号（Ｐ１）の上位ビットのバイナリコードを退避ラッチに転送し、保持させる。

ステップＳ２０５において、カラムA/D変換部２５３は、上位ビットバイナリカウンタ２６２の各Ｄフリップフロップ２１２において、スイッチ２２７をオフ状態にした後、カウンタ１９３をリセット（初期化）し、各Ｄフリップフロップ２１２に所定の初期値（例えば「０」）をセットする。

ステップＳ２０６において、カラムA/D変換部２５３は、第２のリセット期間（第２Ｐ相）において、（例えば急なスロープの）第２のスロープ参照信号を用いて、単位画素１４１から読み出されたリセット信号をA/D変換し、上位ビットバイナリカウンタ２６２において、そのA/D変換結果（デジタルデータ）である第２のリセット信号（Ｐ２）の上位ビットのバイナリコードを得る。

カラムA/D変換部２５３は、その得られた第２のリセット信号（Ｐ２）の下位ビット（５ビット）のグレイコードを、下位ビットグレイコードラッチ２６１の各ラッチ２７１の１段目のラッチに保持させる。また、カラムA/D変換部２５３は、その得られた第２のリセット信号（Ｐ２）の残りの上位ビットのバイナリコードを、上位ビットバイナリカウンタ２６２のラッチに保持させる。

この状態において、上位ビットバイナリカウンタ２６２には第１のリセット信号（Ｐ１）と第２のリセット信号（Ｐ２）との両方（の上位ビットのバイナリコード）が保持されている。つまり、各Ｄフリップフロップ２１２には、第１のリセット信号（Ｐ１）の、そのＤフリップフロップ２１２に対応するビットの値と、第２のリセット信号（Ｐ２）、そのＤフリップフロップ２１２に対応するビットの値との両方が保持されている。

同様に、この状態において、下位ビットグレイコードラッチ２６１には第１のリセット信号（Ｐ１）と第２のリセット信号（Ｐ２）との両方（の下位ビットのグレイコード）が保持されている。つまり、下位ビットグレイコードラッチ２６１の各ラッチ２７１には、第１のリセット信号（Ｐ１）の、そのラッチ２７１に対応するビットの値と、第２のリセット信号（Ｐ２）、そのラッチ２７１に対応するビットの値との両方が保持されている。

ステップＳ２０７において、カラムA/D変換部２５３は、判定期間において、比較部１９２により単位画素１４１から読み出された画素信号を所定の参照電圧と比較し、その比較結果をフラグ信号（Ｆ）として得る。

ステップＳ２０７の処理が終了すると、処理は図１８に進む。

図１８のステップＳ２１１において、カラムA/D変換部２５３は、そのフラグ信号（Ｆ）の信号レベルがＬであるか否かを判定する。フラグ信号（Ｆ）の信号レベルがＬであり、画素信号が低照度であると判定された場合、処理は、ステップＳ２１２に進む。

ステップＳ２１２において、カラムA/D変換部２５３は、上位ビットバイナリカウンタ２６２の各Ｄフリップフロップ２１２において、スイッチ２２７をオン状態にし、退避ラッチに保持させている第１のリセット信号（Ｐ１）の上位ビットのバイナリコードを復元する。

ステップＳ２１３において、カラムA/D変換部２５３は、ラッチ２７１から、その２段目のラッチに保持されている第１のリセット信号（Ｐ１）の下位ビットのグレイコードを読み出し、グレイバイナリ変換部２７２においてそのグレイコードをバイナリコードに変換する。

ステップＳ２１４において、カラムA/D変換部２５３は、上位ビットバイナリカウンタ２６２の各Ｄフリップフロップ２１２において、制御信号xCKLをＬにしてＤフリップフロップ２１２をロックしならが、制御信号CKHをＨにすることで復元した第１のリセット信号（Ｐ１）の上位ビットのバイナリコードをデータ反転する。また、カラムA/D変換部２５３は、下位ビットグレイコードラッチ２６１の下位ビットバイナリ加算部２７４において、グレイバイナリ変換して得られた第１のリセット信号（Ｐ１）の下位ビットのバイナリコードをデータ反転する。つまり、カラムA/D変換部２５３に「−Ｐ１」が初期値としてセットされる。

ステップＳ２１５において、カラムA/D変換部２５３は、信号読み出し期間（Ｄ相）において、その「−Ｐ１」を初期値とし、第１のスロープ参照信号（例えば緩やかなスロープの参照信号）を用いて、単位画素１４１から読み出された画素信号をA/D変換する。

このA/D変換により、下位ビットグレイコードラッチ２６１においてデジタルデータの画素信号（Ｄ）の下位５ビットが得られ、上位ビットバイナリカウンタ２６２において画素信号（Ｄ）の残りの上位ビットが得られる。

ステップＳ２１６において、カラムA/D変換部２５３は、グレイバイナリ変換部２７２において、デジタルデータの画素信号（Ｄ）の下位５ビットのグレイコードをグレイバイナリ変換し、デジタルデータの画素信号（Ｄ）の下位５ビットのバイナリコードを得る。下位ビットバイナリ加算部２７４は、その得られたデジタルデータの画素信号（Ｄ）の下位５ビットのバイナリコードを、初期値「−Ｐ１」と加算し、デジタルCDSされた画素信号（Ｄ−Ｐ１）の下位５ビットのバイナリコードを得る。

また、上位ビットバイナリカウンタ２６２においては、画素信号（Ｄ）の残りの上位ビットのバイナリコードが初期値「−Ｐ１」と加算され、デジタルCDSされた画素信号（Ｄ−Ｐ１）の上位ビットのバイナリコードが得られる。カラムA/D変換部２５３は、デジタルCDSされた画素信号（Ｄ−Ｐ１）の下位５ビットのバイナリコードと、デジタルCDSされた画素信号（Ｄ−Ｐ１）の上位ビットのバイナリコードとを加算し、デジタルCDSされた画素信号（Ｄ−Ｐ１）の全ビットのバイナリコードを得る。

ステップＳ２１７において、カラムA/D変換部２５３は、そのデジタルCDSされた画素信号（Ｄ−Ｐ１）を出力する。

ステップＳ２１７の処理が終了するとA/D変換処理が終了する。

また、図１８のステップＳ２１１において、フラグ信号（Ｆ）の信号レベルがＨであり、画素信号が高照度であると判定された場合、処理は、ステップＳ２２１に進む。

ステップＳ２２１において、カラムA/D変換部２５３は、下位ビットグレイコードラッチ２６１の各ラッチ２７１において、１段目のラッチに保持されている第２のリセット信号（Ｐ２）の下位ビットのグレイコードを２段目のラッチに転送し、保持させる。

ステップＳ２２２において、カラムA/D変換部２５３は、ラッチ２７１から、その２段目のラッチに保持されている第２のリセット信号（Ｐ２）の下位ビットのグレイコードを読み出し、グレイバイナリ変換部２７２においてそのグレイコードをバイナリコードに変換する。

ステップＳ２２３において、カラムA/D変換部２５３は、上位ビットバイナリカウンタ２６２の各Ｄフリップフロップ２１２において、制御信号xCKLをＬにしてＤフリップフロップ２１２をロックしならが、制御信号CKHをＨにすることで第２のリセット信号（Ｐ２）の上位ビットのバイナリコードをデータ反転する。また、カラムA/D変換部２５３は、下位ビットグレイコードラッチ２６１の下位ビットバイナリ加算部２７４において、グレイバイナリ変換して得られた第２のリセット信号（Ｐ２）の下位ビットのバイナリコードをデータ反転する。つまり、カラムA/D変換部２５３に「−Ｐ２」が初期値としてセットされる。

ステップＳ２２４において、カラムA/D変換部２５３は、信号読み出し期間（Ｄ相）において、その「−Ｐ２」を初期値とし、第２のスロープ参照信号（例えば緩やかなスロープの参照信号）を用いて、単位画素１４１から読み出された画素信号をA/D変換する。

このA/D変換により、下位ビットグレイコードラッチ２６１においてデジタルデータの画素信号（Ｄ）の下位５ビットが得られ、上位ビットバイナリカウンタ２６２において画素信号（Ｄ）の残りの上位ビットが得られる。

ステップＳ２２５において、カラムA/D変換部２５３は、グレイバイナリ変換部２７２において、デジタルデータの画素信号（Ｄ）の下位５ビットのグレイコードをグレイバイナリ変換し、デジタルデータの画素信号（Ｄ）の下位５ビットのバイナリコードを得る。下位ビットバイナリ加算部２７４は、その得られたデジタルデータの画素信号（Ｄ）の下位５ビットのバイナリコードを、初期値「−Ｐ２」と加算し、デジタルCDSされた画素信号（Ｄ−Ｐ２）の下位５ビットのバイナリコードを得る。

また、上位ビットバイナリカウンタ２６２においては、画素信号（Ｄ）の残りの上位ビットのバイナリコードが初期値「−Ｐ２」と加算され、デジタルCDSされた画素信号（Ｄ−Ｐ２）の上位ビットのバイナリコードが得られる。カラムA/D変換部２５３は、デジタルCDSされた画素信号（Ｄ−Ｐ２）の下位５ビットのバイナリコードと、デジタルCDSされた画素信号（Ｄ−Ｐ２）の上位ビットのバイナリコードとを加算し、デジタルCDSされた画素信号（Ｄ−Ｐ２）の全ビットのバイナリコードを得る。

ステップＳ２２６において、カラムA/D変換部２５３は、そのデジタルCDSされた画素信号（Ｄ−Ｐ２）を出力する。

ステップＳ２２６の処理が終了するとA/D変換処理が終了する。

図１９は、上述したA/D変換処理のフラグ信号（Ｆ）の判定において、Ｄ相が低照度と判定される場合のタイミングチャートの例を示す図である。期間（RST）において、上位ビットバイナリカウンタ２６２がリセットされた後、期間（第１Ｐ相）において、第１のリセット信号（Ｐ１）が得られ、期間（退避）において、その第１のリセット信号（Ｐ１）の上位ビットのバイナリコードがＤフリップフロップ２１２の退避ラッチに転送され、下位ビットのグレイコードがラッチ２７１の２段目ラッチに転送される。上位ビットバイナリカウンタ２６２がリセットされた後、期間（第２Ｐ相）において、第２のリセット信号（Ｐ２）の上位ビットのバイナリコードと下位ビットのグレイコードが得られる。

期間（判定）において、比較部１９２においてフラグ信号（Ｆ）が得られ、上位ビットバイナリカウンタ２６２のフラグラッチ２１３にそのフラグ信号（Ｆ）が格納される。フラグ信号（Ｆ）の信号レベルがＬと判定されるので、期間（復元）において、制御信号GTPはマスクされ、ラッチ２７１の２段目ラッチに保持されている第１のリセット信号（Ｐ１）の下位ビットのグレイコードがグレイバイナリ変換され、データ反転される。また、Ｄフリップフロップ２１２においては、第１のリセット信号（Ｐ１）の上位ビットのバイナリコードが復元され、データ反転される。

つまり、「−Ｐ１」がＤ相の初期値としてセットされる。そして、期間（Ｄ相）において、第１のスロープ参照信号（例えば緩やかなスロープの参照信号）を用いて、単位画素１４１から読み出された画素信号をA/D変換し、画素信号（Ｄ）を得る。つまり、デジタルCDSされた画素信号（Ｄ−Ｐ１）が得られる。

図２０は、上述したA/D変換処理のフラグ信号（Ｆ）の判定において、Ｄ相が高照度と判定される場合のタイミングチャートの例を示す図である。期間（第２Ｐ相）までは、図１９の例と同様である。期間（判定）において、フラグ信号（Ｆ）の信号レベルがＨと判定されるので、期間（復元）において、ラッチ２７１の１段目ラッチに保持されている第２のリセット信号（Ｐ２）の下位ビットのグレイコードが２段目のラッチに転送されて保持され、グレイバイナリ変換され、データ反転される。また、Ｄフリップフロップ２１２においては、第２のリセット信号（Ｐ２）の上位ビットのバイナリコードがデータ反転される。

つまり、「−Ｐ２」がＤ相の初期値としてセットされる。そして、期間（Ｄ相）において、第２のスロープ参照信号（例えば急なスロープの参照信号）を用いて、単位画素１４１から読み出された画素信号をA/D変換し、画素信号（Ｄ）を得る。つまり、デジタルCDSされた画素信号（Ｄ−Ｐ２）が得られる。

各カラムA/D変換部２５３は、処理対象の単位画素が代わる度に以上のようなA/D変換処理を実行する。

以上のように、A/D変換処理を実行することにより、カラムA/D変換部２５３（すなわちA/D変換部２４１）は、コストの増大を抑制しながら、高速かつ高ダイナミックレンジのA/D変換をより正確に行うことができる。つまり、イメージセンサ１００は、本技術を適用したカラムA/D変換部２５３（すなわちA/D変換部２４１）を用いることにより、コストの増大を抑制することができる。

＜３．第３の実施の形態＞
＜グレイコードカウンタ＞
なお、計測部は、上述した計測において、測定値の全ビットをグレイコードで取得するようにしてもよい。そしてその計測部が、得られた第２の信号の信号レベルに対応する測定値のグレイコードをバイナリコードに変換し、得られた測定値のバイナリコードをデータ反転し、初期値として設定するようにしてもよい。

＜カラムA/D変換部２５３＞
その場合、列並列処理部１０２は、図１２の例と同様の構成を有する。この場合のカラムA/D変換部２５３の主な構成例を図２１に示す。

図２１に示されるように、この場合、カラムA/D変換部２５３は、図１３の例の下位ビットグレイコードラッチ２６１および上位ビットバイナリカウンタ２６２の代わりに、グレイコードラッチ３２１を有する。

グレイコードカウンタ２５２が生成した（ｎ＋１）ビットのクレイコードクロック（G[0]乃至G[ｎ]）は、グレイコードラッチ３２１に供給される。グレイコードラッチ３２１は、そのグレイコードクロック（G[0]乃至G[ｎ]）を用いてグレイコードを生成し、そのグレイコードをバイナリコードに変換する。グレイコードラッチ３２１は、生成したバイナリコード（例えば（ｎ＋１）ビット）を、信号線１２２を介してカラムA/D変換部２５３の外部（例えば転送部１０３）に供給する。なお、グレイコードラッチ３２１は、制御線１２６Ｆを介して列走査部１１３から供給される制御信号（すなわち、列走査部１１３の制御）に従って駆動する。

＜グレイコードラッチ＞
図２２にグレイコードラッチ３２１の主な構成例を示す。図２２に示されるように、グレイコードラッチ３２１は、基本的に下位ビットグレイコードラッチ２６１と同様の構成を有する。ただし、グレイコードラッチ３２１は、ラッチ２７１を（ｎ＋１）個有する（ラッチ２７１−１乃至ラッチ２７１−（ｎ＋１））。

また、グレイコードラッチ３２１は、図１４の例のグレイバイナリ変換部２７２の代わりに、グレイバイナリ変換部３３１を有する。図２２に示されるように、グレイバイナリ変換部３３１は、XORゲート２８１をｎ個有する（XORゲート２８１−１乃至XORゲート２８１−ｎ）。グレイバイナリ変換部３３１は、このような論理回路を用いて、（ｎ＋１）ビットのグレイコード（G[0]乃至G[ｎ]）を（ｎ＋１）ビットのバイナリコード（BC[0]乃至BC[ｎ]）に変換する。

グレイコードラッチ３２１は、図１４の例のセレクタ２７３の代わりに、セレクタ３３２を有する。セレクタ３３２は、入力される制御信号に基づくタイミングでバイナリコード（BC[0]乃至BC[ｎ]）をバイナリ加算部３３３に供給する。つまり、グレイコードラッチ３２１は、図１４の例の下位ビットバイナリ加算部２７４の代わりに、バイナリ加算部３３３を有する。

バイナリ加算部３３３は、デジタルCDSを行う。

また、グレイコードラッチ３２１は、フラグラッチ３３４を有する。フラグラッチ３３４は、図１４のフラグラッチ２７６の場合と同様に、比較部１９２から供給されるフラグ信号（Ｆ）を格納し、保持する。フラグラッチ３３４は、フラグラッチ２７６と同様の構成を有するようにすることができる。ただし、フラグラッチ３３４は、フラグ信号（Ｆ）を、信号FSGPとして各ラッチ２７１に供給するが、信号FSPとしての出力は行わない。

また、図２２の例の場合、上位ビットバイナリカウンタ２６２が省略されているので、グレイコードラッチ３２１においては、上位ビットバイナリカウンタ２６２へのキャリー信号の供給も省略される。つまり、このグレイコードラッチ３２１においては、図１４の例のスイッチ２７５およびメタステーブル対策ラッチ２７７が省略される。

この図２２の例のグレイコードラッチ３２１においても、図１４の例と同様に、ラッチ２７１が用いられるので、この場合のカラムA/D変換部２５３は、デジタルCDSのＤ相のカウント動作において、画素信号の信号レベルに応じた初期値を設定することができる。つまり、カラムA/D変換部２５３は、Ｄ相において画素信号の信号レベルに応じた参照信号を用いて画素信号のA/D変換を行う際に、より適切な初期値を設定することができる。つまり、カラムA/D変換部２５３は、このような方法の高速かつ高ダイナミックレンジのA/D変換をより正確に行うことができる。

また、この場合も、以上のようなA/D変換を、ラッチ２７１やフラグラッチ２７６の僅かな変更により、実現することができ、カラムA/D変換部２５３の回路規模（設置に必要な面積）の増大を抑制することができる。カラムA/D変換部２５３の回路規模が増大するとイメージセンサ１００の回路規模も増大する。カラムA/D変換部２５３（すなわちA/D変換部２４１）は、以上のような構成とすることにより、回路規模の増大を抑制することができるので、コストの増大を抑制しながら、高速かつ高ダイナミックレンジのA/D変換をより正確に行うことができる。つまり、イメージセンサ１００は、カウンタとしてハイブリッド型のカウンタを用いる場合であっても、本技術を適用したカラムA/D変換部２５３（すなわちA/D変換部２４１）を用いることにより、コストの増大を抑制することができる。

＜A/D変換処理の流れ＞
図２３および図２４のフローチャートを参照して、この場合のイメージセンサ１００のカラムA/D変換部２５３により実行されるA/D変換処理の流れの例を説明する。

A/D変換処理が開始されると、図２３のステップＳ３０１において、カラムA/D変換部２５３は、グレイコードラッチ３２１をリセット（初期化）し、バイナリ加算部３３３に所定の初期値（例えば「０」）をセットする。

ステップＳ３０２において、カラムA/D変換部２５３は、第１のリセット期間（第１Ｐ相）において、（例えば緩やかなスロープの）第１のスロープ参照信号を用いて、単位画素１４１から読み出されたリセット信号をA/D変換し、グレイコードラッチ３２１において、そのA/D変換結果（デジタルデータ）である第１のリセット信号（Ｐ１）のグレイコードを得る。

カラムA/D変換部２５３は、その得られた第１のリセット信号（Ｐ１）のグレイコードを、グレイコードラッチ３２１の各ラッチ２７１の１段目のラッチに保持させる。

ステップＳ３０３において、カラムA/D変換部２５３は、グレイコードラッチ３２１の各ラッチ２７１において、１段目のラッチに保持されている第１のリセット信号（Ｐ１）のグレイコードを２段目のラッチに転送し、保持させる。

また、ステップＳ３０４において、カラムA/D変換部２５３は、グレイコードラッチ３２１をリセット（初期化）し、バイナリ加算部３３３に所定の初期値（例えば「０」）をセットする。

ステップＳ３０５において、カラムA/D変換部２５３は、第２のリセット期間（第２Ｐ相）において、（例えば急なスロープの）第２のスロープ参照信号を用いて、単位画素１４１から読み出されたリセット信号をA/D変換し、第２のリセット信号（Ｐ２）のグレイコードを得る。カラムA/D変換部２５３は、その得られた第２のリセット信号（Ｐ２）のグレイコードを、グレイコードラッチ３２１の各ラッチ２７１の１段目のラッチに保持させる。

この状態において、グレイコードラッチ３２１には第１のリセット信号（Ｐ１）と第２のリセット信号（Ｐ２）との両方（のグレイコード）が保持されている。つまり、グレイコードラッチ３２１の各ラッチ２７１には、第１のリセット信号（Ｐ１）の、そのラッチ２７１に対応するビットの値と、第２のリセット信号（Ｐ２）、そのラッチ２７１に対応するビットの値との両方が保持されている。

ステップＳ３０６において、カラムA/D変換部２５３は、判定期間において、比較部１９２により単位画素１４１から読み出された画素信号を所定の参照電圧と比較し、その比較結果をフラグ信号（Ｆ）として得る。

ステップＳ３０６の処理が終了すると、処理は図１８に進む。

図２４のステップＳ３１１において、カラムA/D変換部２５３は、そのフラグ信号（Ｆ）の信号レベルがＬであるか否かを判定する。フラグ信号（Ｆ）の信号レベルがＬであり、画素信号が低照度であると判定された場合、処理は、ステップＳ３１２に進む。

ステップＳ３１２において、カラムA/D変換部２５３は、ラッチ２７１から、その２段目のラッチに保持されている第１のリセット信号（Ｐ１）の下位ビットのグレイコードを読み出し、グレイバイナリ変換部３３１においてそのグレイコードをバイナリコードに変換する。

ステップＳ３１３において、カラムA/D変換部２５３は、グレイコードラッチ３２１の下位ビットバイナリ加算部３３３において、グレイバイナリ変換して得られた第１のリセット信号（Ｐ１）のバイナリコードをデータ反転する。つまり、カラムA/D変換部２５３に「−Ｐ１」が初期値としてセットされる。

ステップＳ３１４において、カラムA/D変換部２５３は、信号読み出し期間（Ｄ相）において、その「−Ｐ１」を初期値とし、第１のスロープ参照信号（例えば緩やかなスロープの参照信号）を用いて、単位画素１４１から読み出された画素信号をA/D変換する。

このA/D変換により、グレイコードラッチ３２１においてデジタルデータの画素信号（Ｄ）のグレイコードが得られる。

ステップＳ３１５において、カラムA/D変換部２５３は、グレイバイナリ変換部３３１において、デジタルデータの画素信号（Ｄ）のグレイコードをグレイバイナリ変換し、デジタルデータの画素信号（Ｄ）のバイナリコードを得る。バイナリ加算部３３３は、その得られたデジタルデータの画素信号（Ｄ）のバイナリコードを、初期値「−Ｐ１」と加算し、デジタルCDSされた画素信号（Ｄ−Ｐ１）のバイナリコードを得る。

ステップＳ３１６において、カラムA/D変換部２５３は、そのデジタルCDSされた画素信号（Ｄ−Ｐ１）を出力する。

ステップＳ３１６の処理が終了するとA/D変換処理が終了する。

また、図２４のステップＳ３１１において、フラグ信号（Ｆ）の信号レベルがＨであり、画素信号が高照度であると判定された場合、処理は、ステップＳ３２１に進む。

ステップＳ３２１において、カラムA/D変換部２５３は、グレイコードラッチ３２１の各ラッチ２７１において、１段目のラッチに保持されている第２のリセット信号（Ｐ２）のグレイコードを２段目のラッチに転送し、保持させる。

ステップＳ３２２において、カラムA/D変換部２５３は、ラッチ２７１から、その２段目のラッチに保持されている第２のリセット信号（Ｐ２）の下位ビットのグレイコードを読み出し、グレイバイナリ変換部３３１においてそのグレイコードをバイナリコードに変換する。

ステップＳ３２３において、カラムA/D変換部２５３は、グレイコードラッチ３２１のバイナリ加算部３３３において、グレイバイナリ変換して得られた第２のリセット信号（Ｐ２）のバイナリコードをデータ反転する。つまり、カラムA/D変換部２５３に「−Ｐ２」が初期値としてセットされる。

ステップＳ３２４において、カラムA/D変換部２５３は、信号読み出し期間（Ｄ相）において、その「−Ｐ２」を初期値とし、第２のスロープ参照信号（例えば緩やかなスロープの参照信号）を用いて、単位画素１４１から読み出された画素信号をA/D変換する。このA/D変換により、グレイコードラッチ３２１においてデジタルデータの画素信号（Ｄ）が得られる。

ステップＳ３２５において、カラムA/D変換部２５３は、グレイバイナリ変換部３３１において、デジタルデータの画素信号（Ｄ）のグレイコードをグレイバイナリ変換し、デジタルデータの画素信号（Ｄ）のバイナリコードを得る。バイナリ加算部３３３は、その得られたデジタルデータの画素信号（Ｄ）のバイナリコードを、初期値「−Ｐ２」と加算し、デジタルCDSされた画素信号（Ｄ−Ｐ２）のバイナリコードを得る。

ステップＳ３２６において、カラムA/D変換部２５３は、そのデジタルCDSされた画素信号（Ｄ−Ｐ２）を出力する。

ステップＳ３２６の処理が終了するとA/D変換処理が終了する。

図２５は、上述したA/D変換処理のフラグ信号（Ｆ）の判定において、Ｄ相が低照度と判定される場合のタイミングチャートの例を示す図である。期間（RST）において、グレイコードラッチ３２１がリセットされた後、期間（第１Ｐ相）において、第１のリセット信号（Ｐ１）のグレイコードが得られる。期間（退避）において、その第１のリセット信号（Ｐ１）のグレイコードがラッチ２７１の２段目ラッチに転送される。グレイコードラッチ３２１がリセットされた後、期間（第２Ｐ相）において、第２のリセット信号（Ｐ２）のグレイコードが得られる。

期間（判定）において、比較部１９２においてフラグ信号（Ｆ）が得られ、そのフラグ信号（Ｆ）の信号レベルがＬと判定されるので、期間（復元）において、制御信号GTPはマスクされ、ラッチ２７１の２段目ラッチに保持されている第１のリセット信号（Ｐ１）のグレイコードがグレイバイナリ変換され、データ反転される。

つまり、「−Ｐ１」がＤ相の初期値としてセットされる。そして、期間（Ｄ相）において、第１のスロープ参照信号（例えば緩やかなスロープの参照信号）を用いて、単位画素１４１から読み出された画素信号がA/D変換され、画素信号（Ｄ）が得られる。つまり、デジタルCDSされた画素信号（Ｄ−Ｐ１）が得られる。

図２６は、上述したA/D変換処理のフラグ信号（Ｆ）の判定において、Ｄ相が高照度と判定される場合のタイミングチャートの例を示す図である。期間（第２Ｐ相）までは、図２５の例と同様である。期間（判定）において、フラグ信号（Ｆ）の信号レベルがＨと判定されるので、期間（復元）において、ラッチ２７１の１段目ラッチに保持されている第２のリセット信号（Ｐ２）のグレイコードが２段目のラッチに転送されて保持され、グレイバイナリ変換され、データ反転される。

つまり、「−Ｐ２」がＤ相の初期値としてセットされる。そして、期間（Ｄ相）において、第２のスロープ参照信号（例えば急なスロープの参照信号）を用いて、単位画素１４１から読み出された画素信号がA/D変換され、画素信号（Ｄ）が得られる。つまり、デジタルCDSされた画素信号（Ｄ−Ｐ２）が得られる。

各カラムA/D変換部２５３は、処理対象の単位画素が代わる度に以上のようなA/D変換処理を実行する。

以上のように、A/D変換処理を実行することにより、カラムA/D変換部２５３（すなわちA/D変換部２４１）は、コストの増大を抑制しながら、高速かつ高ダイナミックレンジのA/D変換をより正確に行うことができる。つまり、イメージセンサ１００は、本技術を適用したカラムA/D変換部２５３（すなわちA/D変換部２４１）を用いることにより、コストの増大を抑制することができる。

＜４．第４の実施の形態＞
＜３以上のデータのラッチ＞
なお、例えばフリップフロップ等の信号処理装置において、入力された信号を保持し、保持している信号を出力することができる第１のラッチを備え、さらにその第１のラッチに保持されている信号を取得して保持し、保持している信号を第１のラッチに供給して保持させることができる第２のラッチを複数備え、さらに、その第１のラッチと第２のラッチとの間の信号の転送を制御する転送制御部とを備えるようにしてもよい。このようにすることにより、信号処理装置は、３以上の値を保持し、保持されている値の中から所望の値を選択し、出力することができる。

また、例えばラッチ等の信号処理装置において、互いに直列に接続され、それぞれが信号を保持することができるラッチを３以上備えるようにしてもよい。そして、そのラッチ間の信号の転送を制御し、信号を出力する際に、所望のラッチに保持されている信号を、最終段のラッチまで転送させ、その最終段のラッチから出力させる制御部とを備えるようにしてもよい。このようにすることにより、信号処理装置は、３以上の値を保持し、保持されている値の中から所望の値を選択し、出力することができる。

＜Ｄフリップフロップ＞
例えば、バイナリカウンタのみを用いる場合、上述したように、Ｄフリップフロップ２１２において３つ以上の信号を保持することができるようにしてもよい。この場合のＤフリップフロップ２１２の主な構成例を図２７に示す。図２７に示されるように、この場合、Ｄフリップフロップ２１２は、NOTゲート３４２およびNOTゲート３４３からなる第１の退避ラッチと、制御信号s11の値に従って、その第１の退避ラッチへの信号の転送を制御するスイッチ３４１と、NOTゲート３４５およびNOTゲート３４６からなる第２の退避ラッチと、制御信号s21の値に従って、その第２の退避ラッチへの信号の転送を制御するスイッチ３４４とを有する。

NOTゲート２２３およびスイッチ２２４を制御する制御信号CLK、並びにその値を反転した、NOTゲート２２１およびNOTゲート２２６を制御する制御信号xCLKは、図２８のＡに示されるような、ANDゲート２３１、NORゲート２３２、およびNOTゲート２３３からなる論理回路を用いて、制御信号CKH、制御信号xCKL、およびCin[ｎ]から生成される。

また、スイッチ３４１を制御する制御信号s11、スイッチ３４４を制御する制御信号s21、並びに、NOTゲート２２５を制御する制御信号s3は、図２８のＢに示されるような、ANDゲート３５１およびANDゲート３５２、ORゲート３５３、およびANDゲート３５４からなる論理回路を用いて、制御信号SP11、制御信号FSP1、制御信号SP21、制御信号FSP2、および制御信号SP3から生成される。

Ｄフリップフロップ２１２（図２７）は、例えば制御信号s11の制御によって、Cout[ｎ]に保持された信号を、第１の退避ラッチ（NOTゲート３４２およびNOTゲート３４３からなるラッチ）に転送し、保持させることができる。同様に、Ｄフリップフロップ２１２（図２７）は、例えば制御信号s21の制御によって、Cout[ｎ]に保持された信号を、第２の退避ラッチ（NOTゲート３４５およびNOTゲート３４６からなるラッチ）に転送し、保持させることができる。

つまり、Ｄフリップフロップ２１２（図２７）は、３つの信号を保持することができ、その保持している３つの信号の内、任意の信号を選択し、Cout[ｎ]から出力することができる。

このようなＤフリップフロップ２１２を用いることにより、カウンタ１９３は、カウント値（の各ビット）を３以上保持することができる。つまり、カラムA/D変換部１８１は、このようなカウンタ１９３を用いることにより、Ｄ相において、３以上の参照信号の中から画素信号の信号レベルに応じたものを選択し、それを用いて画素信号のA/D変換を行うことができる。また、その際に、より適切な初期値を設定することができる。つまり、カラムA/D変換部１８１は、このような方法の高ダイナミックレンジのA/D変換をより高速かつ正確に行うことができる。

そしてこの場合も、Ｄフリップフロップ２１２は、第１のラッチに保持されている信号のデータ反転を行うことができる。つまり、カラムA/D変換部１８１は、この場合も、高ダイナミックレンジのA/D変換をより高速かつ正確に行うことができる。

また、この場合も、Ｄフリップフロップ２１２に構成を僅かに追加するのみでよいので、イメージセンサ１００は、コストの増大を抑制することができる。

＜ラッチ＞
例えば、グレイコードカウンタを用いる場合、上述したように、ラッチ２７１において３つ以上の信号を保持することができるようにしてもよい。この場合のラッチ２７１の主な構成例を図２９に示す。図２９のＡに示されるように、この場合、ラッチ２７１は、図２９のＡのように構成されるNOTゲート２９１乃至NOTゲート２９３、並びに、NOTゲート３６１乃至NOTゲート３６６を有する。

図１５の例の場合、ラッチ２７１は、直列に接続される２つのラッチを有するように説明したが、図２９のＡの例の場合、ラッチ２７１は、直列に接続されるラッチを３つ以上有する。図２９のＡにおいて、NOTゲート２９２およびNOTゲート２９３により１段目のラッチが構成され、NOTゲート３６２およびNOTゲート３６３により２段目のラッチが構成され、NOTゲート３６５およびNOTゲート３６６により３段目のラッチが構成されている。

なお、NOTゲート３６１やNOTゲート３６３を制御する制御信号GP1と、NOTゲート３６４やNOTゲート３６６を制御する制御信号GP2は、図２９のＢに示されるような、ANDゲート３７１およびA/Dゲート３７２からなる論理回路を用いて、制御信号FSGP1、制御信号GTP1、制御信号FSGP2、および制御信号GTP2とから生成される。

このようなラッチ２７１を用いることにより、下位ビットグレイコードラッチ２６１やグレイコードラッチ３２１は、カウント値（の各ビット）を３以上保持することができる。つまり、カラムA/D変換部２５３は、このようなラッチ２７１を用いることにより、Ｄ相において、３以上の参照信号の中から画素信号の信号レベルに応じたものを選択し、それを用いて画素信号のA/D変換を行うことができる。また、その際に、より適切な初期値を設定することができる。つまり、カラムA/D変換部２５３は、このような方法の高ダイナミックレンジのA/D変換をより高速かつ正確に行うことができる。

また、以上のようなA/D変換を、ラッチ２７１やフラグラッチ２７６の僅かな変更により、実現することができ、カラムA/D変換部２５３の回路規模（設置に必要な面積）の増大を抑制することができる。したがってイメージセンサ１００は、コストの増大を抑制することができる。

＜A/D変換処理の流れ＞
図３０乃至図３２のフローチャートを参照して、この場合のイメージセンサ１００のカラムA/D変換部２５３により実行されるA/D変換処理の流れの例を説明する。

A/D変換処理が開始されると、図３０のステップＳ４０１において、カラムA/D変換部２５３は、上位ビットバイナリカウンタ２６２等をリセット（初期化）し、各Ｄフリップフロップ２１２に所定の初期値（例えば「０」）をセットする。

ステップＳ４０２において、カラムA/D変換部２５３は、第１のリセット期間（第１Ｐ相）において、（例えば緩やかなスロープの）第１のスロープ参照信号を用いて、単位画素１４１から読み出されたリセット信号をA/D変換し、下位ビットグレイコードラッチ２６１および上位ビットバイナリカウンタ２６２において、そのA/D変換結果（デジタルデータ）である第１のリセット信号（Ｐ１）を得る。

カラムA/D変換部２５３は、その得られた第１のリセット信号（Ｐ１）の下位ビット（５ビット）のグレイコードを、下位ビットグレイコードラッチ２６１の各ラッチ２７１の１段目のラッチに保持させる。また、カラムA/D変換部２５３は、その得られた第１のリセット信号（Ｐ１）の残りの上位ビットのバイナリコードを、上位ビットバイナリカウンタ２６２のラッチに保持させる。

ステップＳ４０３において、カラムA/D変換部２５３は、下位ビットグレイコードラッチ２６１の各ラッチ２７１において、１段目のラッチに保持されている第１のリセット信号（Ｐ１）の下位ビットのグレイコードを３段目のラッチに転送し、保持させる。

また、ステップＳ４０４において、カラムA/D変換部２５３は、上位ビットバイナリカウンタ２６２の各Ｄフリップフロップ２１２において、スイッチ２２７をオン状態にし、上位ビットバイナリカウンタ２６２のラッチに保持されている第１のリセット信号（Ｐ１）の上位ビットのバイナリコードを第１の退避ラッチに転送し、保持させる。

ステップＳ４０５において、カラムA/D変換部２５３は、カウンタ１９３をリセット（初期化）し、各Ｄフリップフロップ２１２に所定の初期値（例えば「０」）をセットする。

ステップＳ４０６において、カラムA/D変換部２５３は、第２のリセット期間（第２Ｐ相）において、（例えば急なスロープの）第２のスロープ参照信号を用いて、単位画素１４１から読み出されたリセット信号をA/D変換し、下位ビットグレイコードラッチ２６１および上位ビットバイナリカウンタ２６２において、そのA/D変換結果（デジタルデータ）である第２のリセット信号（Ｐ２）を得る。

カラムA/D変換部２５３は、その得られた第２のリセット信号（Ｐ２）の下位ビット（５ビット）のグレイコードを、下位ビットグレイコードラッチ２６１の各ラッチ２７１の１段目のラッチに保持させる。また、カラムA/D変換部２５３は、その得られた第２のリセット信号（Ｐ２）の残りの上位ビットのバイナリコードを、上位ビットバイナリカウンタ２６２のラッチに保持させる。

ステップＳ４０７において、カラムA/D変換部２５３は、下位ビットグレイコードラッチ２６１の各ラッチ２７１において、１段目のラッチに保持されている第２のリセット信号（Ｐ２）の下位ビットのグレイコードを２段目のラッチに転送し、保持させる。

また、ステップＳ４０８において、カラムA/D変換部２５３は、上位ビットバイナリカウンタ２６２の各Ｄフリップフロップ２１２において、上位ビットバイナリカウンタ２６２のラッチに保持されている第２のリセット信号（Ｐ２）の上位ビットのバイナリコードを第２の退避ラッチに転送し、保持させる。

ステップＳ４０９において、カラムA/D変換部２５３は、カラムA/D変換部２５３は、上位ビットバイナリカウンタ２６２等をリセット（初期化）し、各Ｄフリップフロップ２１２に所定の初期値（例えば「０」）をセットする。

ステップＳ４１０において、カラムA/D変換部２５３は、第３のリセット期間（第３Ｐ相）において、（例えばより急なスロープの）第３のスロープ参照信号を用いて、単位画素１４１から読み出されたリセット信号をA/D変換し、下位ビットグレイコードラッチ２６１および上位ビットバイナリカウンタ２６２において、そのA/D変換結果（デジタルデータ）である第３のリセット信号（Ｐ３）を得る。

カラムA/D変換部２５３は、その得られた第３のリセット信号（Ｐ３）の下位ビット（５ビット）のグレイコードを、下位ビットグレイコードラッチ２６１の各ラッチ２７１の１段目のラッチに保持させる。また、カラムA/D変換部２５３は、その得られた第３のリセット信号（Ｐ３）の残りの上位ビットのバイナリコードを、上位ビットバイナリカウンタ２６２のラッチに保持させる。

この状態において、上位ビットバイナリカウンタ２６２には第１のリセット信号（Ｐ１）乃至第３のリセット信号（Ｐ３）（の上位ビットのバイナリコード）が保持されている。つまり、各Ｄフリップフロップ２１２には、第１のリセット信号（Ｐ１）の、そのＤフリップフロップ２１２に対応するビットの値と、第２のリセット信号（Ｐ２）、そのＤフリップフロップ２１２に対応するビットの値と、第３のリセット信号（Ｐ３）、そのＤフリップフロップ２１２に対応するビットの値とが全て保持されている。

同様に、この状態において、下位ビットグレイコードラッチ２６１には第１のリセット信号（Ｐ１）乃至第３のリセット信号（Ｐ３）（の下位ビットのグレイコード）が保持されている。つまり、下位ビットグレイコードラッチ２６１の各ラッチ２７１には、第１のリセット信号（Ｐ１）乃至第３のリセット信号（Ｐ３）の、そのラッチ２７１に対応するビットの値が保持されている。

ステップＳ４１１において、カラムA/D変換部２５３は、判定期間において、比較部１９２により単位画素１４１から読み出された画素信号を所定の参照電圧と比較し、その比較結果をフラグ信号（Ｆ１）として得る。

ステップＳ４１１の処理が終了すると、処理は図３１に進む。

図３１のステップＳ４２１において、カラムA/D変換部２５３は、そのフラグ信号（Ｆ１）の信号レベルがＬであるか否かを判定する。フラグ信号（Ｆ１）の信号レベルがＬであり、画素信号が低照度であると判定された場合、処理は、ステップＳ４２２に進む。

ステップＳ４２２において、カラムA/D変換部２５３は、上位ビットバイナリカウンタ２６２の各Ｄフリップフロップ２１２において、第１の退避ラッチに保持させている第１のリセット信号（Ｐ１）の上位ビットのバイナリコードを復元する。

ステップＳ４２３において、カラムA/D変換部２５３は、ラッチ２７１から、その３段目のラッチに保持されている第１のリセット信号（Ｐ１）の下位ビットのグレイコードを読み出し、グレイバイナリ変換部２７２においてそのグレイコードをバイナリコードに変換する。

ステップＳ４２４において、カラムA/D変換部２５３は、上位ビットバイナリカウンタ２６２の各Ｄフリップフロップ２１２において、復元した第１のリセット信号（Ｐ１）の上位ビットのバイナリコードをデータ反転する。また、カラムA/D変換部２５３は、下位ビットグレイコードラッチ２６１の下位ビットバイナリ加算部２７４において、グレイバイナリ変換して得られた第１のリセット信号（Ｐ１）の下位ビットのバイナリコードをデータ反転する。つまり、カラムA/D変換部２５３に「−Ｐ１」が初期値としてセットされる。

ステップＳ４２５において、カラムA/D変換部２５３は、信号読み出し期間（Ｄ相）において、その「−Ｐ１」を初期値とし、第１のスロープ参照信号（例えば傾きが最も緩やかなスロープの参照信号）を用いて、単位画素１４１から読み出された画素信号をA/D変換する。

このA/D変換により、下位ビットグレイコードラッチ２６１においてデジタルデータの画素信号（Ｄ）の下位５ビットが得られ、上位ビットバイナリカウンタ２６２において画素信号（Ｄ）の残りの上位ビットが得られる。

ステップＳ４２６において、カラムA/D変換部２５３は、グレイバイナリ変換部２７２において、デジタルデータの画素信号（Ｄ）の下位５ビットのグレイコードをグレイバイナリ変換し、デジタルデータの画素信号（Ｄ）の下位５ビットのバイナリコードを得る。下位ビットバイナリ加算部２７４は、その得られたデジタルデータの画素信号（Ｄ）の下位５ビットのバイナリコードを、初期値「−Ｐ１」と加算し、デジタルCDSされた画素信号（Ｄ−Ｐ１）の下位５ビットのバイナリコードを得る。

また、上位ビットバイナリカウンタ２６２においては、画素信号（Ｄ）の残りの上位ビットのバイナリコードが初期値「−Ｐ１」と加算され、デジタルCDSされた画素信号（Ｄ−Ｐ１）の上位ビットのバイナリコードが得られる。カラムA/D変換部２５３は、デジタルCDSされた画素信号（Ｄ−Ｐ１）の下位５ビットのバイナリコードと、デジタルCDSされた画素信号（Ｄ−Ｐ１）の上位ビットのバイナリコードとを加算し、デジタルCDSされた画素信号（Ｄ−Ｐ１）の全ビットのバイナリコードを得る。

ステップＳ４２７において、カラムA/D変換部２５３は、そのデジタルCDSされた画素信号（Ｄ−Ｐ１）を出力する。

ステップＳ４２７の処理が終了するとA/D変換処理が終了する。

また、図３１のステップＳ４２１において、フラグ信号（Ｆ１）の信号レベルがＨであり、画素信号が低照度でないと判定された場合、処理は、ステップＳ４３１に進む。

ステップＳ４３１において、カラムA/D変換部２５３は、判定期間において、比較部１９２により単位画素１４１から読み出された画素信号を所定の参照電圧と比較し、その比較結果をフラグ信号（Ｆ２）として得る。

ステップＳ４３１の処理が終了すると、処理は図３２に進む。

図３２のステップＳ４４１において、カラムA/D変換部２５３は、そのフラグ信号（Ｆ２）の信号レベルがＬであるか否かを判定する。フラグ信号（Ｆ２）の信号レベルがＬであり、画素信号が中照度であると判定された場合、処理は、ステップＳ４４２に進む。

ステップＳ４４２において、カラムA/D変換部２５３は、上位ビットバイナリカウンタ２６２の各Ｄフリップフロップ２１２において、第２の退避ラッチに保持させている第２のリセット信号（Ｐ２）の上位ビットのバイナリコードを復元する。

ステップＳ４４３において、カラムA/D変換部２５３は、ラッチ２７１から、その２段目のラッチに保持されている第２のリセット信号（Ｐ２）の下位ビットのグレイコードを、そのラッチ２７１の３段目のラッチに転送し、保持させる。

ステップＳ４４４において、カラムA/D変換部２５３は、ラッチ２７１から、その３段目のラッチに保持されている第２のリセット信号（Ｐ２）の下位ビットのグレイコードを読み出し、グレイバイナリ変換部２７２においてそのグレイコードをバイナリコードに変換する。

ステップＳ４４５において、カラムA/D変換部２５３は、上位ビットバイナリカウンタ２６２の各Ｄフリップフロップ２１２において、復元した第２のリセット信号（Ｐ２）の上位ビットのバイナリコードをデータ反転する。また、カラムA/D変換部２５３は、下位ビットグレイコードラッチ２６１の下位ビットバイナリ加算部２７４において、グレイバイナリ変換して得られた第２のリセット信号（Ｐ２）の下位ビットのバイナリコードをデータ反転する。つまり、カラムA/D変換部２５３に「−Ｐ２」が初期値としてセットされる。

ステップＳ４４６において、カラムA/D変換部２５３は、信号読み出し期間（Ｄ相）において、その「−Ｐ２」を初期値とし、第２のスロープ参照信号（例えば傾きが中程度のスロープの参照信号）を用いて、単位画素１４１から読み出された画素信号をA/D変換する。

このA/D変換により、下位ビットグレイコードラッチ２６１においてデジタルデータの画素信号（Ｄ）の下位５ビットが得られ、上位ビットバイナリカウンタ２６２において画素信号（Ｄ）の残りの上位ビットが得られる。

ステップＳ４４７において、カラムA/D変換部２５３は、グレイバイナリ変換部２７２において、デジタルデータの画素信号（Ｄ）の下位５ビットのグレイコードをグレイバイナリ変換し、デジタルデータの画素信号（Ｄ）の下位５ビットのバイナリコードを得る。下位ビットバイナリ加算部２７４は、その得られたデジタルデータの画素信号（Ｄ）の下位５ビットのバイナリコードを、初期値「−Ｐ２」と加算し、デジタルCDSされた画素信号（Ｄ−Ｐ２）の下位５ビットのバイナリコードを得る。

また、上位ビットバイナリカウンタ２６２においては、画素信号（Ｄ）の残りの上位ビットのバイナリコードが初期値「−Ｐ２」と加算され、デジタルCDSされた画素信号（Ｄ−Ｐ２）の上位ビットのバイナリコードが得られる。カラムA/D変換部２５３は、デジタルCDSされた画素信号（Ｄ−Ｐ２）の下位５ビットのバイナリコードと、デジタルCDSされた画素信号（Ｄ−Ｐ２）の上位ビットのバイナリコードとを加算し、デジタルCDSされた画素信号（Ｄ−Ｐ２）の全ビットのバイナリコードを得る。

ステップＳ４４８において、カラムA/D変換部２５３は、そのデジタルCDSされた画素信号（Ｄ−Ｐ２）を出力する。

ステップＳ４４８の処理が終了するとA/D変換処理が終了する。

また、図３２のステップＳ４４１において、フラグ信号（Ｆ２）の信号レベルがＨであり、画素信号が高照度であると判定された場合、処理は、ステップＳ４５１に進む。

ステップＳ４５１において、カラムA/D変換部２５３は、ラッチ２７１から、その１段目のラッチに保持されている第３のリセット信号（Ｐ３）の下位ビットのグレイコードを、そのラッチ２７１の３段目のラッチに転送し、保持させる。

ステップＳ４５２において、カラムA/D変換部２５３は、ラッチ２７１から、その３段目のラッチに保持されている第３のリセット信号（Ｐ３）の下位ビットのグレイコードを読み出し、グレイバイナリ変換部２７２においてそのグレイコードをバイナリコードに変換する。

ステップＳ４５３において、カラムA/D変換部２５３は、上位ビットバイナリカウンタ２６２の各Ｄフリップフロップ２１２において、ラッチに保持されている第３のリセット信号（Ｐ３）の上位ビットのバイナリコードをデータ反転する。また、カラムA/D変換部２５３は、下位ビットグレイコードラッチ２６１の下位ビットバイナリ加算部２７４において、グレイバイナリ変換して得られた第３のリセット信号（Ｐ３）の下位ビットのバイナリコードをデータ反転する。つまり、カラムA/D変換部２５３に「−Ｐ３」が初期値としてセットされる。

ステップＳ４５４において、カラムA/D変換部２５３は、信号読み出し期間（Ｄ相）において、その「−Ｐ３」を初期値とし、第３のスロープ参照信号（例えば最も急なスロープの参照信号）を用いて、単位画素１４１から読み出された画素信号をA/D変換する。

このA/D変換により、下位ビットグレイコードラッチ２６１においてデジタルデータの画素信号（Ｄ）の下位５ビットが得られ、上位ビットバイナリカウンタ２６２において画素信号（Ｄ）の残りの上位ビットが得られる。

ステップＳ４５５において、カラムA/D変換部２５３は、グレイバイナリ変換部２７２において、デジタルデータの画素信号（Ｄ）の下位５ビットのグレイコードをグレイバイナリ変換し、デジタルデータの画素信号（Ｄ）の下位５ビットのバイナリコードを得る。下位ビットバイナリ加算部２７４は、その得られたデジタルデータの画素信号（Ｄ）の下位５ビットのバイナリコードを、初期値「−Ｐ３」と加算し、デジタルCDSされた画素信号（Ｄ−Ｐ３）の下位５ビットのバイナリコードを得る。

また、上位ビットバイナリカウンタ２６２においては、画素信号（Ｄ）の残りの上位ビットのバイナリコードが初期値「−Ｐ３」と加算され、デジタルCDSされた画素信号（Ｄ−Ｐ３）の上位ビットのバイナリコードが得られる。カラムA/D変換部２５３は、デジタルCDSされた画素信号（Ｄ−Ｐ３）の下位５ビットのバイナリコードと、デジタルCDSされた画素信号（Ｄ−Ｐ３）の上位ビットのバイナリコードとを加算し、デジタルCDSされた画素信号（Ｄ−Ｐ３）の全ビットのバイナリコードを得る。

ステップＳ４５６において、カラムA/D変換部２５３は、そのデジタルCDSされた画素信号（Ｄ−Ｐ３）を出力する。

ステップＳ４５６の処理が終了するとA/D変換処理が終了する。

図３３は、上述したA/D変換処理のフラグ信号（Ｆ）の判定において、Ｄ相が低照度と判定される場合のタイミングチャートの例を示す図である。図３４は、上述したA/D変換処理のフラグ信号（Ｆ）の判定において、Ｄ相が中照度と判定される場合のタイミングチャートの例を示す図である。図３５は、上述したA/D変換処理のフラグ信号（Ｆ）の判定において、Ｄ相が中照度と判定される場合のタイミングチャートの例を示す図である。

期間（RST）において、上位ビットバイナリカウンタ２６２がリセットされた後、期間（第１Ｐ相）において、第１のリセット信号（Ｐ１）が得られ、期間（退避１）において、その第１のリセット信号（Ｐ１）の上位ビットのバイナリコードがＤフリップフロップ２１２の第１の退避ラッチに転送され、下位ビットのグレイコードがラッチ２７１の３段目ラッチに転送される。上位ビットバイナリカウンタ２６２がリセットされた後、期間（第２Ｐ相）において、第２のリセット信号（Ｐ２）の上位ビットのバイナリコードと下位ビットのグレイコードが得られ、期間（退避２）において、その第２のリセット信号（Ｐ２）の上位ビットのバイナリコードがＤフリップフロップ２１２の第２の退避ラッチに転送され、下位ビットのグレイコードがラッチ２７１の２段目ラッチに転送される。そして、上位ビットバイナリカウンタ２６２がリセットされた後、期間（第３Ｐ相）において、第３のリセット信号（Ｐ３）の上位ビットのバイナリコードと下位ビットのグレイコードが得られる。

期間（判定）において、フラグ信号（Ｆ１）の信号レベルがＬと判定される場合、期間（復元）において、ラッチ２７１の３段目ラッチに保持されている第１のリセット信号（Ｐ１）の下位ビットのグレイコードがグレイバイナリ変換され、データ反転される。また、Ｄフリップフロップ２１２においては、第１のリセット信号（Ｐ１）の上位ビットのバイナリコードが復元され、データ反転される。

つまり、「−Ｐ１」がＤ相の初期値としてセットされる。そして、期間（Ｄ相）において、第１のスロープ参照信号（例えば最も緩やかなスロープの参照信号）を用いて、単位画素１４１から読み出された画素信号をA/D変換し、画素信号（Ｄ）を得る。つまり、デジタルCDSされた画素信号（Ｄ−Ｐ１）が得られる。

また、期間（判定）において、フラグ信号（Ｆ１）の信号レベルがＨと判定され、かつ、フラグ信号（Ｆ２）の信号レベルがＬと判定される場合、期間（復元）において、ラッチ２７１の２段目ラッチに保持されている第２のリセット信号（Ｐ２）の下位ビットのグレイコードが３段目ラッチに転送され、その３段目ラッチから読み出され、グレイバイナリ変換され、データ反転される。また、Ｄフリップフロップ２１２においては、第２のリセット信号（Ｐ２）の上位ビットのバイナリコードが復元され、データ反転される。

つまり、「−Ｐ２」がＤ相の初期値としてセットされる。そして、期間（Ｄ相）において、第２のスロープ参照信号（例えば傾きが中程度のスロープの参照信号）を用いて、単位画素１４１から読み出された画素信号をA/D変換し、画素信号（Ｄ）を得る。つまり、デジタルCDSされた画素信号（Ｄ−Ｐ２）が得られる。

また、期間（判定）において、フラグ信号（Ｆ２）の信号レベルがＨと判定される場合、期間（復元）において、ラッチ２７１の１段目ラッチに保持されている第３のリセット信号（Ｐ３）の下位ビットのグレイコードが３段目ラッチに転送され、その３段目ラッチから読み出され、グレイバイナリ変換され、データ反転される。また、Ｄフリップフロップ２１２においては、第３のリセット信号（Ｐ３）の上位ビットのバイナリコードがデータ反転される。

つまり、「−Ｐ３」がＤ相の初期値としてセットされる。そして、期間（Ｄ相）において、第３のスロープ参照信号（例えば傾きが急なスロープの参照信号）を用いて、単位画素１４１から読み出された画素信号をA/D変換し、画素信号（Ｄ）を得る。つまり、デジタルCDSされた画素信号（Ｄ−Ｐ３）が得られる。

各カラムA/D変換部２５３は、処理対象の単位画素が代わる度に以上のようなA/D変換処理を実行する。

以上のように、A/D変換処理を実行することにより、カラムA/D変換部２５３（すなわちA/D変換部２４１）は、コストの増大を抑制しながら、高速かつ高ダイナミックレンジのA/D変換をより正確に行うことができる。つまり、イメージセンサ１００は、本技術を適用したカラムA/D変換部２５３（すなわちA/D変換部２４１）を用いることにより、コストの増大を抑制することができる。

＜５．第５の実施の形態＞
＜イメージセンサの物理構成＞
なお、本技術を適用する撮像素子は、例えば、半導体基板が封止されたパッケージ（チップ）や、そのパッケージ（チップ）が回路基板に設置されたモジュール等として実現することができる。例えば、パッケージ（チップ）として実現する場合、そのパッケージ（チップ）において撮像素子が、単一の半導体基板により構成されるようにしてもよいし、互いに重畳される複数の半導体基板により構成されるようにしてもよい。

図３６は、本技術を適用した撮像素子であるイメージセンサ１００の物理構成の一例を示す図である。

図３６のＡに示される例の場合、図１等を参照して説明したイメージセンサ１００の回路構成は、全て単一の半導体基板に形成される。図３６のＡの例の場合、画素・アナログ処理部４０１、デジタル処理部４０２、およびフレームメモリ４０３を囲むように出力部４０４−１乃至出力部４０４−４が配置されている。画素・アナログ処理部４０１は、画素アレイ１０１や列並列処理部１０２等のアナログ構成が形成される領域である。デジタル処理部４０２は、列並列処理部１０２、制御部１１１、行走査部１１２、および列走査部１１３等のデジタル構成が形成される領域である。フレームメモリ４０３は、画素アレイ１０１から読み出された画像データ、信号処理や画像処理が施された画像データ、信号処理や画像処理に用いられる各種情報等を記憶する記憶部が形成される領域である。出力部４０４−１乃至出力部４０４−４は、例えば、I/Oセル等の構成が配置される領域である。

もちろん、図３６のＡの構成例は一例であり、各処理部の構成の配置は、この例に限らない。

図３６のＢに示される例の場合、図１等を参照して説明したイメージセンサ１００の回路構成は、互いに重畳される２枚の半導体基板（積層基板（画素基板４１１および回路基板４１２））に形成される。

画素基板４１１には、画素・アナログ処理部４０１、デジタル処理部４０２、並びに、出力部４０４−１および出力部４０４−２が形成される。出力部４０４−１および出力部４０４−２は、例えば、I/Oセル等の構成が配置される領域である。

また、回路基板４１２には、フレームメモリ４０３が形成されている。

上述したように画素基板４１１および回路基板４１２は、互いに重畳され、多層構造（積層構造）を形成する。画素基板４１１に形成される画素・アナログ処理部４０１と、回路基板４１２に形成されるフレームメモリ４０３とは、ビア領域（VIA）４１３−１とビア領域（VIA）４１４−１とに形成される貫通ビア（VIA）等を介して互いに電気的に接続されている。同様に、画素基板４１１に形成されるデジタル処理部４０２と、回路基板４１２に形成されるフレームメモリ４０３とは、ビア領域（VIA）４１３−２とビア領域（VIA）４１４−２とに形成される貫通ビア（VIA）等を介して互いに電気的に接続されている。

このような積層構造のイメージセンサにも本技術を適用することができる。なお、この半導体基板（積層チップ）の数（層数）は任意であり、例えば、図３６のＣに示されるように、３層以上であってもよい。

図３６のＣの例の場合、イメージセンサ１００は、半導体基板４２１、半導体基板４２２、および半導体基板４２３を有する。半導体基板４２１乃至半導体基板４２３は、互いに重畳され、多層構造（積層構造）を形成する。半導体基板４２１には、画素・アナログ処理部４０１が形成され、半導体基板４２２には、デジタル処理部４０２、出力部４０４−１、および出力部４０４−２が形成され、半導体基板４２３には、フレームメモリ４０３が形成されている。各半導体基板の各処理部は、ビア領域（VIA）４２４−１、ビア領域（VIA）４２５−１、およびビア領域（VIA）４２６−１に形成される貫通ビア（VIA）、並びに、ビア領域（VIA）４２４−２、ビア領域（VIA）４２５−２、およびビア領域（VIA）４２６−２に形成される貫通ビア（VIA）を介して互いに電気的に接続されている。

このような積層構造のイメージセンサにも本技術を適用することができる。もちろん、各半導体基板に形成される処理部は任意であり、図３６の例に限定されない。

＜６．第６の実施の形態＞
＜エリアA/D変換部＞
例えば、以上においては、A/D変換部１７３には単位画素列毎にA/D変換部（カラムA/D変換部１８１）が設けられ、各カラムA/D変換部１８１が、その単位画素列の各単位画素から読み出される信号をA/D変換するように説明したが、A/D変換部１７３の構成例はこれに限定されない。

例えば、画素アレイ１０１において、図３７に示されるように、所定数の単位画素１４１毎に画素ユニット５００が形成されるようにしてもよい。図３７は、画素アレイ１０１において単位画素１４１がアレイ状に配置されている様子を示している。図中、単位画素１４１の水平方向の並びが行を示し、垂直方向の並びが列を示す。

画素ユニット５００は、このように配置された複数の単位画素（例えばＹ行Ｘ列（Ｘ，Ｙは、それぞれ任意の自然数））により構成される単位画素群である。つまり、画素ユニット５００は、画素アレイ１０１からなる画素領域を複数に分割する部分領域に含まれる単位画素群である。画素ユニット５００のサイズ（画素ユニット５００に含まれる単位画素１４１の数）や形状は任意である。なお、各画素ユニット５００のサイズ（単位画素１４１の数）や形状が互いに同一でなくてもよい。

また、図３７の例の場合、画素ユニット５００は、４×４（４行４列）の単位画素１４１により構成されているが、この単位画素行数および単位画素列数は任意である。例えば、１行８列、２行２列、２行４列、４行２列、４行８列、８行４列、８行８列、８行１列、１６行１６列等であってもよいし、これらの例以外であってもよい。

また、図３７においては、画素ユニット５００を１つのみ示しているが、実際には、画素ユニット５００は、画素アレイ１０１全体に形成される。つまり、各単位画素１４１は、いずれかの画素ユニット５００に属する。

また、図３７においては、各単位画素１４１が互いに同じ大きさの正方形として示されているが、各単位画素１４１のサイズや形状は任意であり、正方形で無くてもよいし、互いに同一のサイズおよび形状でなくてもよい。

画素アレイがこのような構成の場合、列並列処理部にはその画素ユニット５００毎にA/D変換部（エリアA/D変換部）が設けられ、各エリアA/D変換部が、自身に割り当てられた画素ユニットに属する各単位画素から読み出される信号をA/D変換するようにしてもよい。

図３８にその場合のイメージセンサ１００の主な構成例を示す。図３８の例の場合、イメージセンサ１００は、図１の例の列並列処理部１０２の代わりにエリア並列処理部５０２を有する。また、図３８の例のイメージセンサ１００は、図１の例の場合の行走査部１１２の代わりにエリア走査部５１２を有し、図１の例の場合の列走査部１１３の代わりにエリア走査部５１３を有する。

エリア走査部５１２は、制御部１１１から制御線１３３を介して供給される制御信号に従って（すなわち制御部１１１の制御に従って）、画素アレイ１０１の各画素ユニット５００に対して、処理対象とする単位画素１４１を選択し、選択した各単位画素１４１から信号（リセット信号や画素信号）を読み出させる。例えば、画素アレイ１０１がＮ個（Ｎは任意の自然数）の画素ユニット５００を有するとすると、エリア走査部５１２は、互いに異なる画素ユニット５００に接続されるＮ本の制御線１２５（制御線１２５−１乃至制御線１２５−Ｎ）を介して、各画素ユニット５００に対して制御信号を供給する。

画素アレイ１０１の各画素ユニット５００は、単位画素１４１を選択する構成（例えばスイッチ等）を有し、その制御信号に従って（すなわち、エリア走査部５１２の制御に従って）、自身に属する単位画素群の中から処理対象とする単位画素１４１を選択し、その単位画素１４１から信号（リセット信号や画素信号）を読み出し、読み出した信号を垂直信号線１２１（垂直信号線１２１−１乃至垂直信号線１２１−Ｎ）を介してエリア並列処理部５０２に伝送する。

つまり、エリア並列処理部５０２には、各画素ユニット５００から信号が供給される。エリア走査部５１３は、制御部１１１から制御線１３４を介して供給される制御信号に従って（すなわち制御部１１１の制御に従って）、エリア並列処理部５０２に対して、画素アレイ１０１から供給される画素ユニット５００毎の信号を並列に処理させる。例えば、エリア走査部５１３は、エリア並列処理部５０２に、各信号をA/D変換させる。例えば、画素アレイ１０１がＮ個の画素ユニット５００を有するとすると、エリア走査部５１３は、互いに異なる画素ユニット５００に対応するＮ本の制御線１２６（制御線１２６−１乃至制御線１２６−Ｎ）を介して、各画素ユニット５００に対応する信号に対する処理を制御する制御信号を、エリア並列処理部５０２に供給する。

エリア並列処理部５０２は、それらの制御信号に従って（すなわち、エリア走査部５１３の制御に従って）、各画素ユニット（に属する単位画素１４１）から読み出された信号（リセット信号や画素信号）に対する処理を行う（例えば各信号をA/D変換する）。エリア並列処理部５０２は、それらの制御信号に従って（すなわち、エリア走査部５１３の制御に従って）、各信号の処理結果（例えば、デジタルデータ）を、信号線１２２を介して転送部１０３に供給する。

図４の例と同様に、A/D変換においてカウンタとしてバイナリカウンタのみを用いる場合、エリア並列処理部５０２は、図４のカラムA/D変換部１８１の代わりに、例えば、図３９のように、エリアA/D変換部５４１−１乃至エリアA/D変換部５４１−Ｎを有する。以下において、エリアA/D変換部５４１−１乃至エリアA/D変換部５４１−Ｎを互いに区別して説明する必要が無い場合、エリアA/D変換部５４１と称する。

各エリアA/D変換部５４１は、エリア走査部５１３の制御に従って、カラムA/D変換部１８１と同様に、自身に対応する画素ユニット５００の単位画素１４１から読み出され、その画素ユニット５００の垂直信号線１２１を介して供給される信号を、参照信号線１７１Ａおよび参照信号線１７１Ｂ、または参照信号線１７２Ａおよび参照信号線１７２Ｂを介して参照信号生成部１７１若しくは参照信号生成部１７２から供給される参照信号を利用して、A/D変換する。

エリアA/D変換部５４１の内部の構成や動作は、上述したカラムA/D変換部１８１の場合と同様にすることができる。すなわち、処理対象とする信号の供給元がカラムではなく画素ユニット５００になること以外はカラムA/D変換部１８１と同様であるので、エリアA/D変換部５４１の詳細についての説明は省略する。

A/D変換部１７３が有するエリアA/D変換部５４１の数は任意である。画素ユニット５００と同数（Ｎ）であってもよいし、画素ユニット５００の数より多くてもよいし、少なくてもよい。エリアA/D変換部５４１が画素ユニット５００より少ない場合、一部若しくは全部のエリアA/D変換部５４１に複数の画素ユニット５００からの垂直信号線１２１が接続され、それらの画素ユニット５００の単位画素１４１から読み出された信号をA/D変換することができるようにしてもよい。

図１２の例と同様にA/D変換においてカウンタとしてグレイコードカウンタを用いる場合、エリア並列処理部５０２は、図１２のカラムA/D変換部２５３の代わりに、例えば、図４０のように、エリアA/D変換部５６１−１乃至エリアA/D変換部５６１−Ｎを有する。以下において、エリアA/D変換部５６１−１乃至エリアA/D変換部５６１−Ｎを互いに区別して説明する必要が無い場合、エリアA/D変換部５６１と称する。

各エリアA/D変換部５６１は、エリア走査部５１３の制御に従って、カラムA/D変換部２５３と同様に、自身に対応する画素ユニット５００の単位画素１４１から読み出され、その画素ユニット５００の垂直信号線１２１を介して供給される信号を、参照信号線１７１Ａおよび参照信号線１７１Ｂ、または参照信号線１７２Ａおよび参照信号線１７２Ｂを介して参照信号生成部１７１若しくは参照信号生成部１７２から供給される参照信号と、グレイコードカウンタ２５２から供給されるグレイコードを利用して、A/D変換する。

エリアA/D変換部５６１の内部の構成や動作は、上述したカラムA/D変換部２５３の場合と同様にすることができる。すなわち、処理対象とする信号の供給元がカラムではなく画素ユニット５００になること以外はカラムA/D変換部２５３と同様であるので、エリアA/D変換部５６１の詳細についての説明は省略する。

図３９のエリアA/D変換部５４１の場合と同様に、A/D変換部１７３が有するエリアA/D変換部５６１の数は任意である。

以上のように画素ユニット５００毎に信号を処理する場合、画素ユニット５００とエリアA/D変換部とが互いに同一の半導体基板に形成されるようにしてもよい。A/D変換においてカウンタとしてバイナリカウンタのみを用いる場合を例に説明すると、図４１の例のように、画素ユニット５００−１乃至画素ユニット５００−３と、それぞれに対応するエリアA/D変換部５４１−１乃至エリアA/D変換部５４１−３とが、同一の半導体基板上に形成されるようにしてもよい。もちろん、画素ユニット５００とエリアA/D変換部５４１の数は任意である。

また、イメージセンサ１００の構成が、複数の半導体基板に形成されるようにしてもよい。例えば図４２に示されるように、イメージセンサ１００が互いに重畳される２枚の半導体基板（積層チップ（画素基板５８１および回路基板５８２））を有するようにしてもよい。

A/D変換においてカウンタとしてバイナリカウンタのみを用いる場合を例に説明すると、図４２の例のように、画素基板５８１に、画素領域（すなわち、画素アレイ１０１）のＮ個の画素ユニット５００（画素ユニット５００−１乃至画素ユニット５００−Ｎ）が形成され、回路基板５８２の、各画素ユニット５００に重畳する位置には、その画素ユニット５００に対応するエリアA/D変換部５４１が形成されるようにしてもよい。例えば、回路基板５８２の、画素基板５８１における画素ユニット５００−Ｋの位置と同じ位置（画素ユニット５００−Ｋに重畳する位置）には、その画素ユニット５００−Ｋの単位画素から読み出された信号をA/D変換するエリアA/D変換部５４１−Ｋが形成されるようにしてもよい。

もちろん、この場合も、イメージセンサ１００の半導体基板の数（層数）は任意であり、３層以上であってもよい。

＜７．第７の実施の形態＞
＜撮像装置＞
なお、本技術は、撮像素子以外にも適用することができる。例えば、撮像装置のような、撮像素子を有する装置（電子機器等）に本技術を適用するようにしてもよい。図４３は、本技術を適用した電子機器の一例としての撮像装置の主な構成例を示すブロック図である。図４３に示される撮像装置６００は、被写体を撮像し、その被写体の画像を電気信号として出力する装置である。

図４３に示されるように撮像装置６００は、光学部６１１、CMOSイメージセンサ６１２、画像処理部６１３、表示部６１４、コーデック処理部６１５、記憶部６１６、出力部６１７、通信部６１８、制御部６２１、操作部６２２、およびドライブ６２３を有する。

光学部６１１は、被写体までの焦点を調整し、焦点が合った位置からの光を集光するレンズ、露出を調整する絞り、および、撮像のタイミングを制御するシャッタ等よりなる。光学部６１１は、被写体からの光（入射光）を透過し、CMOSイメージセンサ６１２に供給する。

CMOSイメージセンサ６１２は、入射光を光電変換して画素毎の信号（画素信号）をA/D変換し、CDS（Correlated Double Sampling）等の信号処理を行い、処理後の撮像画像データを画像処理部６１３に供給する。

画像処理部６１３は、CMOSイメージセンサ６１２により得られた撮像画像データを画像処理する。より具体的には、画像処理部６１３は、CMOSイメージセンサ６１２から供給された撮像画像データに対して、例えば、混色補正や、黒レベル補正、ホワイトバランス調整、デモザイク処理、マトリックス処理、ガンマ補正、およびYC変換等の各種画像処理を施す。画像処理部６１３は、画像処理を施した撮像画像データを表示部６１４に供給する。

表示部６１４は、例えば、液晶ディスプレイ等として構成され、画像処理部６１３から供給された撮像画像データの画像（例えば、被写体の画像）を表示する。

画像処理部６１３は、さらに、画像処理を施した撮像画像データを、必要に応じて、コーデック処理部６１５に供給する。

コーデック処理部６１５は、画像処理部６１３から供給された撮像画像データに対して、所定の方式の符号化処理を施し、得られた符号化データを記憶部６１６に供給する。また、コーデック処理部６１５は、記憶部６１６に記録されている符号化データを読み出し、復号して復号画像データを生成し、その復号画像データを画像処理部６１３に供給する。

画像処理部６１３は、コーデック処理部６１５から供給される復号画像データに対して所定の画像処理を施す。画像処理部６１３は、画像処理を施した復号画像データを表示部６１４に供給する。表示部６１４は、例えば、液晶ディスプレイ等として構成され、画像処理部６１３から供給された復号画像データの画像を表示する。

また、コーデック処理部６１５は、画像処理部６１３から供給された撮像画像データを符号化した符号化データ、または、記憶部６１６から読み出した撮像画像データの符号化データを出力部６１７に供給し、撮像装置６００の外部に出力させるようにしてもよい。また、コーデック処理部６１５は、符号化前の撮像画像データ、若しくは、記憶部６１６から読み出した符号化データを復号して得られた復号画像データを出力部６１７に供給し、撮像装置６００の外部に出力させるようにしてもよい。

さらに、コーデック処理部６１５は、撮像画像データ、撮像画像データの符号化データ、または、復号画像データを、通信部６１８を介して他の装置に伝送させるようにしてもよい。また、コーデック処理部６１５は、撮像画像データや画像データの符号化データを、通信部６１８を介して取得するようにしてもよい。コーデック処理部６１５は、通信部６１８を介して取得した撮像画像データや画像データの符号化データに対して、適宜、符号化や復号等を行う。コーデック処理部６１５は、得られた画像データ若しくは符号化データを、上述したように、画像処理部６１３に供給したり、記憶部６１６、出力部６１７、および通信部６１８に出力したりするようにしてもよい。

記憶部６１６は、コーデック処理部６１５から供給される符号化データ等を記憶する。記憶部６１６に格納された符号化データは、必要に応じてコーデック処理部６１５に読み出されて復号される。復号処理により得られた撮像画像データは、表示部６１４に供給され、その撮像画像データに対応する撮像画像が表示される。

出力部６１７は、外部出力端子等の外部出力インターフェイスを有し、コーデック処理部６１５を介して供給される各種データを、その外部出力インターフェイスを介して撮像装置６００の外部に出力する。

通信部６１８は、コーデック処理部６１５から供給される画像データや符号化データ等の各種情報を、所定の通信（有線通信若しくは無線通信）の通信相手である他の装置に供給する。また、通信部６１８は、所定の通信（有線通信若しくは無線通信）の通信相手である他の装置から、画像データや符号化データ等の各種情報を取得し、それをコーデック処理部６１５に供給する。

制御部６２１は、撮像装置６００の各処理部（点線６２０内に示される各処理部、操作部６２２、並びに、ドライブ６２３）の動作を制御する。

操作部６２２は、例えば、ジョグダイヤル（商標）、キー、ボタン、またはタッチパネル等の任意の入力デバイスにより構成され、例えばユーザ等による操作入力を受け、その操作入力に対応する信号を制御部６２１に供給する。

ドライブ６２３は、自身に装着された、例えば、磁気ディスク、光ディスク、光磁気ディスク、または半導体メモリなどのリムーバブルメディア６２４に記憶されている情報を読み出す。ドライブ６２３は、リムーバブルメディア６２４からプログラムやデータ等の各種情報を読み出し、それを制御部６２１に供給する。また、ドライブ６２３は、書き込み可能なリムーバブルメディア６２４が自身に装着された場合、制御部６２１を介して供給される、例えば画像データや符号化データ等の各種情報を、そのリムーバブルメディア６２４に記憶させることができる。

以上のような撮像装置６００のCMOSイメージセンサ６１２として、各実施の形態において上述した本技術を適用する。すなわち、CMOSイメージセンサ６１２として、上述したイメージセンサ１００が用いられる。これにより、CMOSイメージセンサ６１２は、コストの増大を抑制することができる。したがって撮像装置６００は、コストの増大を抑制することができる。換言するに、CMOSイメージセンサ６１２は、半導体基板の面積の増大を抑制しながら、画素アレイ１０１の面積を大きくしたり、画像処理や信号処理用に新たな回路を追加したりすることができる。つまり、CMOSイメージセンサ６１２は、コストの増大を抑制しながら、撮像画像の画質の低減を抑制することができる。したがって撮像装置６００は、被写体を撮像することにより、より高画質な撮像画像を得ることができる。

上述した一連の処理は、ハードウェアにより実行させることもできるし、ソフトウェアにより実行させることもできる。上述した一連の処理をソフトウェアにより実行させる場合には、そのソフトウェアを構成するプログラムが、ネットワークや記録媒体からインストールされる。

この記録媒体は、例えば、図４３に示されるように、装置本体とは別に、ユーザにプログラムを配信するために配布される、プログラムが記録されているリムーバブルメディア６２４により構成される。このリムーバブルメディア６２４には、磁気ディスク（フレキシブルディスクを含む）や光ディスク（CD-ROMやDVDを含む）が含まれる。さらに、光磁気ディスク（MD（Mini Disc）を含む）や半導体メモリ等も含まれる。

その場合、プログラムは、そのリムーバブルメディア６２４をドライブ６２３に装着することにより、記憶部６１６にインストールすることができる。

また、このプログラムは、ローカルエリアネットワーク、インターネット、デジタル衛星放送といった、有線または無線の伝送媒体を介して提供することもできる。その場合、プログラムは、通信部６１８で受信し、記憶部６１６にインストールすることができる。

その他、このプログラムは、記憶部６１６や制御部６２１内のROM（Read Only Memory）等に、あらかじめインストールしておくこともできる。

なお、コンピュータが実行するプログラムは、本明細書で説明する順序に沿って時系列に処理が行われるプログラムであっても良いし、並列に、あるいは呼び出しが行われたとき等の必要なタイミングで処理が行われるプログラムであっても良い。

また、本明細書において、記録媒体に記録されるプログラムを記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。

また、上述した各ステップの処理は、上述した各装置、若しくは、上述した各装置以外の任意の装置において、実行することができる。その場合、その処理を実行する装置が、上述した、その処理を実行するのに必要な機能（機能ブロック等）を有するようにすればよい。また、処理に必要な情報を、適宜、その装置に伝送するようにすればよい。

また、本明細書において、システムとは、複数の構成要素（装置、モジュール（部品）等）の集合を意味し、全ての構成要素が同一筐体中にあるか否かは問わない。したがって、別個の筐体に収納され、ネットワークを介して接続されている複数の装置、及び、１つの筐体の中に複数のモジュールが収納されている１つの装置は、いずれも、システムである。

また、以上において、１つの装置（または処理部）として説明した構成を分割し、複数の装置（または処理部）として構成するようにしてもよい。逆に、以上において複数の装置（または処理部）として説明した構成をまとめて１つの装置（または処理部）として構成されるようにしてもよい。また、各装置（または各処理部）の構成に上述した以外の構成を付加するようにしてももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置（または処理部）の構成の一部を他の装置（または他の処理部）の構成に含めるようにしてもよい。

以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。

例えば、本技術は、１つの機能を、ネットワークを介して複数の装置で分担、共同して処理するクラウドコンピューティングの構成をとることができる。

また、上述のフローチャートで説明した各ステップは、１つの装置で実行する他、複数の装置で分担して実行することができる。

さらに、１つのステップに複数の処理が含まれる場合には、その１つのステップに含まれる複数の処理は、１つの装置で実行する他、複数の装置で分担して実行することができる。

また、本技術は、これに限らず、このような装置またはシステムを構成する装置に搭載するあらゆる構成、例えば、システムLSI（Large Scale Integration）等としてのプロセッサ、複数のプロセッサ等を用いるモジュール、複数のモジュール等を用いるユニット、ユニットにさらにその他の機能を付加したセット等（すなわち、装置の一部の構成）として実施することもできる。

なお、本技術は以下のような構成も取ることができる。
（１） 信号の入力開始から前記信号の値が変化するまでの期間の長さの計測を複数回行い、各計測により得られた測定値を保持し、保持している複数の測定値の中からいずれかを用いて前記計測の初期値を設定し、設定された前記初期値を用いて前記計測を行う計測部
を備える信号処理装置。
（２） 前記計測部は、所定のクロック信号のクロック数をカウントすることにより、前記期間の長さの計測を行い、得られたカウント値を前記測定値として保持する
（１）に記載の信号処理装置。
（３） 前記計測部は、第１の信号について前記計測を複数回行い、保持している複数の測定値の内、前記第１の信号と異なる第２の信号の信号レベルに対応する測定値を用いて前記初期値を設定し、設定された前記初期値を用いて前記第１の信号および前記第２の信号と異なる第３の信号について前記計測を行う
（１）または（２）に記載の信号処理装置。
（４） 前記第１の信号は、単位画素から読み出されたリセット信号と参照信号との信号レベルの比較結果である
（３）に記載の信号処理装置。
（５） 前記参照信号は、前記計測の度に、スロープの傾きが異なる
（４）に記載の信号処理装置。
（６） 前記第２の信号は、単位画素から読み出された画素信号と所定の参照電圧との信号レベルの比較結果である
（３）乃至（５）のいずれかに記載の信号処理装置。
（７） 前記第３の信号は、単位画素から読み出された画素信号と、前記第２の信号の信号レベルに対応する傾きのスロープを有する参照信号との信号レベルの比較結果である
（３）乃至（６）のいずれかに記載の信号処理装置。
（８） 前記計測部は、
前記計測において前記測定値の全ビットをバイナリコードで取得し、
前記第２の信号の信号レベルに対応する前記測定値をデータ反転し、前記初期値として設定する
（１）乃至（７）のいずれかに記載の信号処理装置。
（９） 前記計測部は、
前記計測において、前記測定値の上位ビットをバイナリコードで取得し、下位ビットをグレイコードで取得し、
前記第２の信号の信号レベルに対応する前記測定値の下位ビットの前記グレイコードをバイナリコードに変換し、変換された下位ビットの前記バイナリコードを上位ビットの前記バイナリコードと加算し、得られた前記測定値の全ビットのバイナリコードをデータ反転し、前記初期値として設定する
（１）乃至（８）のいずれかに記載の信号処理装置。
（１０） 前記計測部は、
前記計測において、前記測定値の全ビットをグレイコードで取得し、
前記第２の信号の信号レベルに対応する前記測定値の前記グレイコードをバイナリコードに変換し、得られた前記測定値のバイナリコードをデータ反転し、前記初期値として設定する
（１）乃至（９）のいずれかに記載の信号処理装置。
（１１） 前記計測部は、
単位画素から読み出されたリセット信号と第１の傾きのスロープを有する第１の参照信号との信号レベルの比較結果について、開始から前記信号の値が変化するまでの期間の長さを計測する第１の計測を行い、
前記第１の計測により得られた第１の測定値を保持し、
前記リセット信号と第２の傾きのスロープを有する第２の参照信号との信号レベルの比較結果について、開始から前記信号の値が変化するまでの期間の長さを計測する第２の計測を行い、
前記第２の計測により得られた第２の測定値を保持し、
単位画素から読み出された画素信号と所定の参照電圧との比較結果に応じて、前記第１の測定値若しくは前記第２の測定値を用いて初期値を設定し、
設定された前記初期値を用いて、前記画素信号と、前記画素信号と前記参照電圧との比較結果に対応する前記第１の参照信号若しくは前記第２の参照信号との信号レベルの比較結果について、開始から前記信号の値が変化するまでの期間の長さを計測する第３の計測を行い、
前記第３の計測により得られた第３の測定値を出力する
（１）乃至（１０）のいずれかに記載の信号処理装置。
（１２） 前記計測部は、
前記画素信号の信号レベルが前記参照電圧より低い場合、
前記第１の測定値を用いて前記初期値を設定し、
設定された前記初期値を用いて、前記画素信号と前記第１の参照信号との信号レベルの比較結果について、前記第３の計測を行い、
前記画素信号の信号レベルが前記参照電圧より高い場合、
前記第２の測定値を用いて前記初期値を設定し、
設定された前記初期値を用いて、前記画素信号と前記第２の参照信号との信号レベルの比較結果について、前記第３の計測を行う
（１１）に記載の信号処理装置。
（１３） 前記計測部は、前記測定値のビット長に応じた数の、互いに直列に接続され、それぞれが複数の値を保持することができるフリップフロップ回路を有する
（１）乃至（１２）のいずれかに記載の信号処理装置。
（１４） 単位画素から読み出された信号と参照信号との信号レベルの比較を行う比較部をさらに備え、
前記計測部は、前記比較部による前記比較の結果を示す信号について前記計測を行う
（１）乃至（１３）のいずれかに記載の信号処理装置。
（１５） 信号の入力開始から前記信号の値が変化するまでの期間の長さの計測を複数回行い、
各計測により得られた測定値を保持し、
保持している複数の測定値の中からいずれかを用いて前記計測の初期値を設定し、
設定された前記初期値を用いて前記計測を行う
信号処理方法。
（１６） 複数の単位画素が行列状に配置される画素アレイと、
前記画素アレイの前記単位画素から読み出された信号と参照信号との信号レベルの比較結果を示す信号の入力開始から前記信号の値が変化するまでの期間の長さの計測を複数回行い、各計測により得られた測定値を保持し、保持している複数の測定値の中からいずれかを用いて前記計測の初期値を設定し、設定された前記初期値を用いて前記計測を行う計測部と
を備える撮像素子。
（１７） 被写体を撮像する撮像部と、
前記撮像部による撮像により得られた画像データを画像処理する画像処理部と
を備え、
前記撮像部は、
複数の単位画素が行列状に配置される画素アレイと、
前記画素アレイの前記単位画素から読み出された信号と参照信号との信号レベルの比較結果を示す信号の入力開始から前記信号の値が変化するまでの期間の長さの計測を複数回行い、各計測により得られた測定値を保持し、保持している複数の測定値の中からいずれかを用いて前記計測の初期値を設定し、設定された前記初期値を用いて前記計測を行う計測部と
を備える電子機器。
（１８） 入力された信号を保持し、保持している前記信号を出力することができる１つ若しくは複数の第１のラッチと、
前記第１のラッチに保持されている前記信号を取得して保持し、保持している前記信号を前記第１のラッチに供給して保持させることができる１つ若しくは複数の第２のラッチと、
前記第１のラッチと前記第２のラッチとの間の前記信号の転送を制御する転送制御部と
を備える信号処理装置。
（１９） 前記第１のラッチに保持されている前記信号のデータ反転を制御する反転制御部をさらに備える
（１８）に記載の信号処理装置。
（２０） 互いに直列に接続され、それぞれが信号を保持することができる複数のラッチと、
前記ラッチ間の前記信号の転送を制御し、前記信号を出力する際に、所望のラッチに保持されている信号を、最終段の前記ラッチまで転送させ、前記最終段の前記ラッチから出力させる制御部と
を備える信号処理装置。

１００ イメージセンサ， １０１ 画素アレイ， １０２ 列並列処理部， １０３ 転送部， １１１ 制御部， １１２ 行走査部， １１３ 列走査部， １２１ 垂直信号線， １２２および１２３ 信号線， １２５および１２６ 制御線， １３１乃至１３４ 制御線， １４１ 単位画素， １７１および１７２ 参照信号生成部， １７１Ａ、１７２Ａ、１７１Ｂ、１７２Ｂ 参照信号線， １７３ A/D変換部， １８１ カラムA/D変換部， １９１ セレクタ， １９２ 比較部、 １９３ カウンタ， ２１１ ANDゲート， ２１２ Ｄフリップフロップ， ２１３ フラグラッチ， ２２１ NOTゲート， ２２２ NANDゲート， ２２３ NOTゲート， ２２４ スイッチ， ２２５および２２６ NOTゲート， ２２７ スイッチ， ２２８および２２９ NOTゲート， ２３１ ANDゲート， ２３２ NORゲート， ２３３ NOTゲート， ２３４および２３５ ANDゲート， ２４１ A/D変換部， ２５１ 基準クロック生成部， ２５２ グレイコードカウンタ， ２５３ カラムA/D変換部， ２６１ 下位ビットグレイコードラッチ， ２６２ 上位ビットバイナリカウンタ， ２７１ ラッチ， ２７２ グレイバイナリ変換部， ２７３ セレクタ， ２７４ 下位ビットバイナリ加算部， ２７５ スイッチ， ２７６ フラグラッチ， ２７７ メタステーブル対策ラッチ， ２８１ XORゲート， ２９１乃至２９６ NOTゲート， ３０１ ANDゲート， ３１１乃至３１３ NOTゲート， ３１４および３１５ NANDゲート， ３２１ グレイコードラッチ， ３３１ グレイバイナリ変換部， ３３２ セレクタ， ３３３ バイナリ加算部， ３３４ フラグラッチ， ３４１ スイッチ， ３４２および３４３ NOTゲート， ３４４ スイッチ， ３４５および３４６ NOTゲート， ３５１および３５２ ANDゲート， ３５３ ORゲート， ３５４ ANDゲート， ３６１乃至３６６ NOTゲート， ３７１および３７２ ANDゲート， ４０１ 画素・アナログ処理部， ４０２ デジタル処理部， ４０３ フレームメモリ， ４０４ 出力部， ４１１ 画素基板， ４１２ 回路基板， ４２１乃至４２３ 半導体基板， ５００ 画素ユニット， ５１２および５１３ エリア走査部， ５４１および５６１ エリアA/D変換部， ５８１ 画素基板， ５８２ 回路基板， ６００ 撮像装置， ６１２ CMOSイメージセンサ

Claims (17)

1. 複数の信号の信号レベルを比較し、いずれの信号の信号レベルが大きいかを比較結果として出力する比較部と、
   前記比較部の比較開始から前記比較結果の値が変化するまでの期間の長さを計測する計測部と
   を備え、
   前記計測部は、
   計測結果を保持する３以上の保持部を有し、
   前記比較部が行った３以上の参照信号のそれぞれと所定の信号との比較についての各計測結果を前記保持部のそれぞれに保持し、
   ３以上の前記保持部のそれぞれに保持されている前記計測結果の中からいずれかを初期値として用い、前記比較部により行われる処理対象の信号と前記初期値に対応する参照信号との比較について、前記期間の長さを計測する
   信号処理装置。
2. 前記計測部は、所定のクロック信号のクロック数をカウントすることにより前記期間の長さを計測し、得られたカウント値を前記計測結果とする
   請求項１に記載の信号処理装置。
3. 前記計測部は、前記処理対象の信号の信号レベルに基づいて、前記初期値として用いる前記計測結果を選択し、
   前記比較部は、前記計測部により選択された前記計測結果の導出に対応する比較に用いられた参照信号と、前記処理対象の信号との比較を行い、
   前記計測部は、選択した前記計測結果を前記初期値として用い、前記比較部により行われる前記比較について前記期間の長さを計測する
   請求項２に記載の信号処理装置。
4. 前記計測部は、選択した前記計測結果をデータ反転して前記初期値とする
   請求項３に記載の信号処理装置。
5. 前記比較部が前記所定の信号と比較する３以上の前記参照信号は、スロープの傾きが互いに異なり、
   前記計測部は、前記初期値として用いる前記計測結果を選択することにより、前記初期値を設定するとともに、前記比較部が前記処理対象の信号と比較する参照信号のスロープの傾きを設定する
   請求項４に記載の信号処理装置。
6. 前記計測部は、前記処理対象の信号の信号レベルが低い程、前記スロープの傾きが緩やかな参照信号と前記所定の信号との比較に対応する前記計測結果を選択する
   請求項５に記載の信号処理装置。
7. 前記計測部は、全ビットがバイナリコードの前記計測結果を導出し、前記保持部に保持する
   請求項１に記載の信号処理装置。
8. 前記計測部は、上位ビットがバイナリコードで下位ビットがグレイコードの前記計測結果を導出し、前記上位ビットと前記下位ビットとをそれぞれ前記保持部に保持する
   請求項１に記載の信号処理装置。
9. 前記計測部は、選択した前記計測結果の下位ビットのグレイコードをバイナリコードに変換し、上位ビットのバイナリコードに加算することにより、全ビットがバイナリコードの前記計測結果を導出し、初期値として用いる
   請求項８に記載の信号処理装置。
10. 前記計測部は、全ビットがグレイコードの前記計測結果を導出し、前記保持部に保持する
    請求項１に記載の信号処理装置。
11. 前記計測部は、選択した前記計測結果のグレイコードをバイナリコードに変換することにより、全ビットがバイナリコードの前記計測結果を導出し、初期値として用いる
    請求項１０に記載の信号処理装置。
12. 前記処理対象の信号は、単位画素から読み出された画素信号であり、
    前記所定の信号は、前記単位画素から読みだされたリセット信号である
    請求項１に記載の信号処理装置。
13. 前記比較部は、
    複数の単位画素からなる画素アレイの所定の列の単位画素から読みだされた信号を伝送する信号線に接続され、
    前記信号線を介して伝送される、前記列の単位画素から読みだされた画素信号またはリセット信号と、前記参照信号とで信号レベルを比較する
    請求項１２に記載の信号処理装置。
14. 前記比較部は、
    複数の単位画素からなる画素アレイの所定の領域の単位画素から読みだされた信号を伝送する信号線に接続され、
    前記信号線を介して伝送される、前記領域の単位画素から読みだされた画素信号またはリセット信号と、前記参照信号とで信号レベルを比較する
    請求項１２に記載の信号処理装置。
15. ３以上の参照信号のそれぞれと所定の信号との比較を行い、
    前記比較のそれぞれについて、比較開始から比較結果の値が変化するまでの期間の長さを計測し、
    各計測結果を保持し、
    保持されている３以上の前記計測結果の中からいずれかを初期値として選択し、
    処理対象の信号と選択された前記初期値に対応する参照信号との比較を行い、
    前記比較について、前記期間の長さを計測する
    信号処理方法。
16. 複数の単位画素からなる画素アレイと、
    複数の信号の信号レベルを比較し、いずれの信号の信号レベルが大きいかを比較結果として出力する比較部と、
    前記比較部の比較開始から前記比較結果の値が変化するまでの期間の長さを計測する計測部と
    を備え、
    前記計測部は、
    計測結果を保持する３以上の保持部を有し、
    前記比較部が行った３以上の参照信号のそれぞれと、前記画素アレイの前記単位画素から読みだされたリセット信号との比較についての各計測結果を前記保持部のそれぞれに保持し、
    ３以上の前記保持部のそれぞれに保持されている前記計測結果の中からいずれかを初期値として用い、前記比較部により行われる、前記画素アレイの前記単位画素から読みだされた画素信号と前記初期値に対応する参照信号との比較について、前記期間の長さを計測する
    撮像素子。
17. 被写体を撮像する撮像部と、
    前記撮像部による撮像により得られた画像データを画像処理する画像処理部と
    を備え、
    前記撮像部は、
    複数の単位画素からなる画素アレイと、
    複数の信号の信号レベルを比較し、いずれの信号の信号レベルが大きいかを比較結果として出力する比較部と、
    前記比較部の比較開始から前記比較結果の値が変化するまでの期間の長さを計測する計測部と
    を備え、
    前記計測部は、
    計測結果を保持する３以上の保持部を有し、
    前記比較部が行った３以上の参照信号のそれぞれと、前記画素アレイの前記単位画素から読みだされたリセット信号との比較についての各計測結果を前記保持部のそれぞれに保持し、
    ３以上の前記保持部のそれぞれに保持されている前記計測結果の中からいずれかを初期値として用い、前記比較部により行われる、前記画素アレイの前記単位画素から読みだされた画素信号と前記初期値に対応する参照信号との比較について、前記期間の長さを計測する
    電子機器。

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