DE602005004569T2

DE602005004569T2 - Einrichtung zur kompensation des statischen phasenfehlers in einem phasenregelkreissystem mit symmetrischer struktur

Info

Publication number: DE602005004569T2
Application number: DE602005004569T
Authority: DE
Inventors: Gilles Masson
Original assignee: Commissariat a lEnergie Atomique CEA
Current assignee: Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Priority date: 2004-11-15
Filing date: 2005-11-04
Publication date: 2009-01-29
Anticipated expiration: 2025-11-05
Also published as: JP4558801B2; JP2008520138A; EP1813017B1; FR2878094B1; DE602005004569D1; US20080116946A1; WO2006051196A1; ES2299105T3; ATE385073T1; FR2878094A1; US7576577B2; EP1813017A1

Description

Die vorliegende Erfindung bezieht sich auf die Kompensation des statischen Phasenfehlers in einem Phasenverriegelungskreissystem mit symmetrischem Aufbau.
Sie findet Anwendung in elektronischen Schaltungen, die phasenverschobene Zeitgeber mit einer hohen Genauigkeit aus einem Bezugszeitgeber sehr hoher Frequenz, typischerweise höher als 1 GHz, erzeugen sollen.
So findet sie eine Anwendung in den Phasenverriegelungsschleifensystemen, auch "PLL" für Phase Locked Loop oder "DLL" für Delay Locked Loop genannt, in denen es erforderlich ist, eine zeitliche Verschiebung in eine proportionale Spannung mit einer hohen Genauigkeit umzuwandeln.
Unter Bezugnahme auf 1 wird die Architektur eines Phasenverriegelungsschleifensystems des Stands der Technik beschreiben. Ein solches Phasenverriegelungsschleifensystem umfasst im Allgemeinen:

– einen Phasenvergleicher PC;
– einen Zeit-Spannungs-Wandler TVC, der mit einer Ladungspumpe CP und einem Tiefpassfilter PB ausgerüstet ist; und
– eine Strecke mit spannungsgesteuerten Verzögerungen CVDL.

Die Zeitgebersignale Clkout der spannungsgesteuerten Verzögerungsstrecke CVDL sind Zeitgebersignale derselben Frequenz wie das Zeitgebersignal Clkref, jedoch zueinander phasenversetzt um eine Dauer, die mit einer hohen Genauigkeit gesteuert werden soll.
Der Phasenvergleicher PC vergleicht das Bezugszeitgebersignal Clkref und das letzte Zeitgebersignal Clkdly der Verzögerungsstrecke. Die beiden Zeitgebersignale Clkref und Clkdly müssen in Phase sein, wenn die Schleife verriegelt ist.
In der Praxis liefert der Phasenvergleicher PC zwei logische Signale Up und Dwn, die das Abbild der Phasenverschiebung zwischen den beiden Zeitgebersignalen Clkref und Clkdly sind, die man vollkommen synchronisieren möchte. Wenn die beiden Zeitgebersignale noch nicht synchronisiert sind, haben die logischen Signale Up und Dwn verschiedene Dauern.
Diese Dauerdifferenz soll in eine proportionale Spannung umgewandelt werden, dann in der Zeit integriert werden, um die Abweichung über eine Gegenreaktionsschleife zu korrigieren.
So wird die Dauer der Differenz zwischen den Signalen Up und Dwn in eine integrierte proportionale Spannung Vup – Vdwn umgewandelt, die die Verzögerungsstrecke CVDL steuert.
Unter Bezugnahme auf 2 wird der statisches Phasenfehler in dem Phasenverriegelungsschleifensystem von 1 beschrieben.
Der statische Phasenfehler ΔTspe wird im verriegelten Modus gemessen und entspricht einer konstanten Verschiebung zwischen den Eingangszeitgebersignalen des Phasenvergleichers PC. Er ist die Summe aller in dem Phasenvergleicher PC und dem Zeit-Spannungs-Umwandlungsblock TVC vorhandenen Entpaarungsfehler.
Der statische Phasenfehler wirkt direkt auf die Versetzung der phasenverschobenen Zeitgebersignale und bildet die Hauptfehlerquelle in einem Phasenverriegelungsschleifensystem.
Unter den Phasenverriegelungsschleifensystemen des Stands der Technik kennt man besondere Architekturen, die "mit symmetrischer Struktur" genannt werden, d. h. die auf einer Symmetrie in der Zeit-Spannungs-Umwandlung bei den Kanälen Up and Dwn bei allen in Hochfrequenz durchgeführten Operationen beruhen.
Man weiß, dass solche Architekturen den statischen Phasenfehler strukturell reduzieren.
Beispielsweise beruht eine bekannte symmetrische Architektur auf einer Differentialladungspumpe, wie sie in der Schrift von Gu-Yeon Wei et al. mit dem Titel "A 500 MHz MP/DLL Clock Generator for 5 Gb/s Backplane Transceiver in 0.25 μm CMOS", ISCC 2003, beschrieben wird.
Eine andere symmetrische Zeit-Spannungs-Umwandlungsstruktur ist in der Patentanmeldung mit dem Titel "Circuit de conversion temps-tension symétrique" beschrieben, die von dem Anmelder am selben Tag eingereicht wurde.
Unter Bezugnahme auf die 3 und 4 wird die symmetrische Architektur beschrieben, die auf einer solchen Differentialladungspumpe CP beruht. Praktisch umfasst die Ladungspumpe CP vier Steuerschalter S1 bis S4, wobei S1 und S2 als Steuereingang die Signale Up bzw. Dwn haben und S3 und S4 als Steuereingang die komplementäre Upb und Ddwnb der Signale Up und Dwn haben.
Die Schaltung umfasst ferner acht Stromdurchgangstransistoren S5 bis S12. Die Durchgangstransistoren S5 und S6 sind Mittel, die den Durchgang eines Stroms in Abhängigkeit von der Polarisierungsspannung Vb1 regeln. Die Durchgangstransistoren S7 und S8 sind durch eine Polarisierungsspannung Vb2 gesteuert. Die Durchgangstransistoren S9 und S10 sind durch eine Polarisierungsspannung Vb3 gesteuert. Die Durchgangstransistoren S11 und S12 sind durch eine Polarisierungsspannung Vb4 gesteuert.
Transistoren S13 und S14 werden durch einen Block, CMFB für Common Mode FeedBack genannt, gesteuert. Der Block CMFB gestattet es, den gemeinsamen Modus am Ausgang zu kontrollieren, d. h. das mittlere Niveau der Spannungen Vdiff+ und Vdiff–.
Wenn die Signale Up und Dwn entgegengesetzt sind, fließen die Ströme lup und ldwn in den Schleifenfilter FB und werden integriert, um eine Differentialspannung (Vdiff+ – Vdiff–) zu erzeugen. Diese Differentialspannung wird durch einen Wandler CDU in ein einpoliges Signal Vint überführt, um eine Verzögerungsstrecke CVDL zu steuern.
Die Struktur der Differentialarchitektur wird insofern symmetrisch genannt, als die Ströme Iup und Idown von Transistoren mit identischen Abmessungen und Typen aus erzeugt werden. Ebenso sind die Transistoren S5 bis S12 bei den Signalen Up und Dwn identisch.
Zur Kompensierung des statischen Phasenfehlers wurden drei Blöcke hinzugefügt.
Ein zusätzlicher Phasenvergleicher CPA wird verwendet, um den statischen Phasenfehler zu erfassen, indem der Vergleich zwischen den Zeitgebern Clkref und Clkdly durchgeführt wird.
Die von dem Phasendetektor CPA kommenden Informationen Up und Down werden in einen digitalen Zähler CN integriert.
Ein Digitalanalogwandler CNA mit Stromausgang wird verwendet, um die Ströme Iup und Idwn einzustellen und die Entpaarung zu kompensieren.
Die in dieser Architektur mit Differentialladungspumpe vorgeschlagene Kompensationstechnik gestattet es, die statische Phasenabweichung der Hauptblöcke zu reduzieren, fügt jedoch wegen der in dem zusätzlichen Phasenvergleicher CPA vorhandenen Entpaarungen eine Fehlerquelle hinzu.
Die vorliegende Erfindung beseitigt diese Nachteile.
Sie betrifft eine Phasenverriegelungsschleifenvorrichtung mit symmetrischer Struktur, umfassend einen Phasenvergleicher, der einen ersten und einen zweiten Eingang, die ein erstes bzw. ein zweites Zeitgebersignal empfangen, und einen ersten und einen zweiten Ausgang besitzt, die ein erstes bzw. ein zweites logisches Signal liefern, einen symmetrischen Zeit-Spannungs-Umwandlungsblock, der mindestens einen ersten und einen zweiten Eingang, der das erste bzw. das zweite logische Signal empfängt und einen ersten und einen zweiten Ausgang besitzt, die jeweils eine Spannung in Abhängigkeit von dem ersten und/oder dem zweiten logischen Signal liefern, und einen Spannungsbehandlungsblock, der einen ersten und einen zweiten Eingang besitzt, die eine erste bzw. eine zweite zu behandelnde Spannung empfangen.
Gemäß einer allgemeinen Definition der Erfindung umfasst die Vorrichtung außerdem ein erstes und ein zweites Paar von Schaltern mit abwechselnder Öffnung/Schließung gemäß einer ersten und einer zweiten Phase, die zwischen den ersten und den zweiten Ausgang des symmetrischen Zeit-Spannungs-Umwandlungsblocks einerseits und den ersten und den zweiten Eingang des Spannungsbehandlungsblocks andererseits eingesetzt sind, ein drittes und ein viertes Paar von Schaltern mit abwechselnder Öffnung/Schließung gemäß einer ersten und einer zweiten Phase, die stromauf des ersten und des zweiten Eingangs des Phasenvergleichers angeordnet sind, und Steuermittel, die geeignet sind, die Öffnung/Schließung des ersten bis vierten Paars von Schaltern so zu steuern, dass während der ersten Phase das erste Zeitgebersignal auf den ersten Eingang des Vergleichers und das zweite Zeitgebersignal auf dem zweiten Eingang des Vergleichers und der erste Ausgang des Umwandlungsblocks mit dem zweiten Eingang des Behandlungsblocks und der zweite Ausgang des Umwandlungsblocks mit dem ersten Eingang des Behandlungsblocks und während der zweiten Phase das erste Zeitgebersignal auf dem zweiten Eingang des Vergleichers und das zweite Zeitgebersignal auf den ersten Eingang des Vergleichers und der erste Ausgang des Umwandlungsblocks mit dem ersten Eingang des Behandlungsblocks und der zweite Ausgang des Umwandlungsblocks mit dem zweiten Eingang des Behandlungsblocks verbunden wird. Eine solche Struktur gestattet es, den statischen Phasenfehler, der in dem Phasenvergleicher und dem symmetrischen Zeit-Spannungs-Umwandlungsblock auftritt, kontinuierlich bei niedriger Frequenz und ohne Hinzufügung von Bauelementen, die weitere Fehler einführen können, zu kompensieren. Gemäß einer Ausführung umfasst der Zeit-Spannungs-Umwandlungsblock zwei Einzel-Zeit-Spannungs-Wandler, die strukturell miteinander identisch sind und jeweils einen Eingang, der ein jeweiliges logisches Signal empfängt, und einen Ausgang besitzen, der eine Spannung liefert, die für die Dauer des entsprechenden logischen Steuersignals repräsentativ ist.
Gemäß einer anderen Ausführung umfasst der Spannungsbehandlungsblock einen Differenzierblock, der einen positiven Eingang und einen negativen Eingang, die jeweilig mit einem Ausgang eines zugeordneten Einzelwandlers über das erste und über das zweite Paar von Schaltern verbunden sind, und einen Ausgang besitzt, der ein Signal liefert, das für die Spannungsdifferenz zwischen den beiden Steuersignalen repräsentativ ist.
Praktisch ist der Ausgang des ein Differenzierelement bildenden Spannungsbehandlungsblocks mit einem Integrierblock verbunden.
Der Differenzierblock ist beispielsweise ein Subtrahierverstärker.
Gemäß einer anderen Ausführung umfasst die Vorrichtung außerdem ein fünftes und ein sechstes Paar von Schaltern mit abwechselnder Öffnung/Schließung gemäß der ersten und der zweiten Phase, die stromauf des positiven und des negativen Eingangs des Subtrahierverstärkers angeordnet sind, und Steuermittel, die geeignet sind, die Öffnung/Schließung dieses fünften und sechsten Paars von Schaltern so zu steuern, dass während der ersten Phase der erste Ausgang des Umwandlungsblocks mit dem negativen Eingang und der zweite Ausgang des Umwandlungsblocks mit dem positiven Eingang und umgekehrt während der zweiten Phase verbunden wird.
Der Integrierblock ist beispielsweise ein aktiver RC-Verstärker.
Gemäß einer anderen Ausführung umfasst die Vorrichtung außerdem ein siebtes und ein achtes Paar von Schaltern mit abwechselnder Öffnung/Schließung gemäß der ersten und der zweiten Phase, die stromauf des positiven und des negativen Eingangs des aktiven Verstärkers angeordnet sind, und Steuermittel, die geeignet sind, die Öffnung/Schließung des siebten und achten Paars von Schaltern so zu steuern, dass während der ersten Phase der Ausgang des Differenzierblocks mit dem negativen Eingang des aktiven Verstärkers und eine Bezugsspannung mit dem positiven Eingang des aktiven Verstärkers und umgekehrt während der zweiten Phase verbunden wird.
Gemäß einer weiteren Ausführung umfasst der symmetrische Zeit-Spannungs-Umwandlungsblock einen Zeit-Spannungs-Wandler vom Typ mit Differentialladungspumpe, wobei der Spannungsbehandlungsblock mit einem Wandler ausgerüstet ist, der einen ersten und einen zweiten Eingang, die eine erste bzw. eine zweite zu behandelnde Differentialspannung empfangen, und einen Ausgang besitzt, der ein einpoliges Signal liefert.
Weitere Merkmale und Vorteile der Erfindung ergeben sich aus der folgenden ausführlichen Beschreibung und aus der Zeichnung, in der:
1 die bereits beschrieben wurde, ein Phasenverriegelungsschleifensystem des Stands der Technik zeigt;
2 die bereits beschrieben wurde, Zeitdiagramme der Zeitgebersignale des Systems von 1 zeigt;
3 die bereits beschrieben wurde, schematisch einen symmetrischen Zeit-Spannungs-Wandler vom Differentialtyp gemäß des Stands der Technik zeigt;
4 die bereits beschrieben wurde, schematisch ein Phasenverriegelungsschleifensystem zeigt, das einen symmetrischen Zeit-Spannungs-Wandler vom Differentialtyp von 3 gemäß dem Stand der Technik zeigt;
5 schematisch ein Phasenverriegelungsschleifensystem zeigt, das einen symmetrischen Zeit-Spannungs-Wandler mit zwei Einzelkanälen verwendet;
6 schematisch ein Phasenverriegelungsschleifensystem von 5 zeigt, das mit der erfindungsgemäßen Vorrichtung zur Kompensierung des statischen Fehlers ausgerüstet ist;
7 eine Ausführungsform der erfindungsgemäßen Kompensierungsvorrichtung detailliert zeigt;
8 schematisch eine Ausführungsform und die Mittel zur Steuerung der Kompensierung des statischen Phasenfühlers gemäß der Erfindung zeigt;
9 Zeitdiagramme der Steuermittel von 10 zeigt;
10 Zeitdiagramme zeigt, die sich auf die Kompensierung des statischen Phasenfehlers gemäß der Erfindung beziehen;
11 schematisch ein Phasenverriegelungsschleifensystem von dem unter Bezugnahme auf 4 beschriebenen Typ darstellt, das mit der erfindungsgemäßen Vorrichtung zur Kompensierung des statischen Fehlers ausgerüstet ist; und
12 ein Blockschaltbild einer Analog-Digital-Umwandlungsarchitektur ist, die ein erfindungsgemäßes Phasenverriegelungsschleifensystem verwendet.
Wie 5 zeigt, umfasst das Phasenverriegelungsschleifensystem fünf Blöcke. Der erste Block ist der Phasenvergleicher PC, der zweite Block BE1 betrifft die einpolige Zeit-Spannungs-Umwandlung auf zwei getrennten Kanälen. Der dritte Block BE2 bezieht sich auf die Subtraktion der Spannungen der einpoligen Kanäle. Der vierte Block BE3 bezieht sich auf die Integration der Differenz der beiden Spannungen und der fünfte Block CVDL ist die Verzögerungsstrecke.
Der Umwandlungsblock BE1 umfasst Schaltoperationen von Signalen, die vollkommen symmetrisch bei den getrennten Kanälen durchgeführt werden, was die strukturelle dynamische Entpaarung vollständig ausschaltet.
Der Umwandlungsblock BE1 umfasst zwei identische, getrennt und symmetrisch parallel geschaltete Einzel-Zeitspannungswandler CTT1 und CTT2. Jeder Einzelwandler CTT1 oder CTT2 umfasst einen Eingang, der ein Polaritätssteuersignal Up bzw. Dwn empfängt, und einen Ausgang, der eine Spannung Vup oder Vdwn liefert, die für die Dauer jedes Steuersignals repräsentativ ist.
Eine ausführliche Beschreibung jedes Einzelzeitspannungswandlers findet sich in der von dem Anmelder am selben Tag eingereichten Anmeldung mit dem Titel "Circuit de conversion temps-tension symétrique".
Die Zeitspannungsumwandlung findet symmetrisch statt. Die Spannungsdifferenz Vup – Vdwn wird kontinuierlich vom Block BE2 vorgenommen. Dieser Block BE2 umfasst einen Subtrahierverstärker 300, der einen positiven Eingang 302 besitzt, der die Spannung Vup über einen Widerstand 306 empfängt, und einen negativen Eingang 304, der die Spannung Vdwn über einen Widerstand 308 empfängt. Eine Bezugsspannung Vref versorgt den positiven Eingang 302 über einen Widerstand 310 und der Ausgang 330 ist mit dem negativen Eingang 304 über einen Widerstand 320 verbunden.
Die Integrierung der Differenz Vdiff wird kontinuierlich von einem Integrierorgan BE3 vorgenommen, das einen Verstärker 400 mit aktiver Schaltung vom Typ Widerstand 410 und Kapazität 420 umfasst.
Wie 6 zeigt, ist vorgesehen, die Kanäle Clkref/Up und Clkdly/Dwn umzukehren und das Ergebnis der Spannungs-Zeit-Umwandlung mit dem Integrierorgan 400 des Phasenverriegelungsschleifensystems zu mitteln.
Zur Durchführung eines korrekten Betriebs der Schleife ist es ferner erforderlich, die Polarität des Steuersignals der gesteuerten Verzögerungsstrecke bei jeder Umkehrung der Kanäle Clkref/Up und Clkdly/Dwn umzukehren.
Das Kippen von einem Kanal auf den anderen wird durch Umschaltungen von Switchs oder Schaltern vorgenommen.
Praktisch umfasst die Vorrichtung ein erstes Paar I1P1 und I1P2 und ein zweites Paar I2P1 und I2P2 von Schaltern mit abwechselnder Öffnung/Schließung gemäß der ersten und der zweiten Phase P1 und P2, die zwischen den ersten und den zweiten Ausgang des symmetrischen Zeit-Spannungs-Umwandlungsblocks einerseits und dem ersten und dem zweiten Eingang des Spannungsbehandlungsblocks andererseits eingesetzt sind.
Schalter sind ferner stromauf des Phasenvergleichers PC angeordnet. Bei dieser Ausführung umfasst die Vorrichtung ein drittes Paar I3P1 und I3P2 und ein viertes Paar I4P1 und I4P2 von Schaltern mit abwechselnder Öffnung/Schließung gemäß der ersten und der zweiten Phase P1 und P2, die stromauf des ersten und des zweiten Eingangs des Phasenvergleichers PC angeordnet sind.
Die Steuermittel MC steuern die Öffnung/Schließung des ersten und des vierten Paars von Schaltern so, dass während der ersten Phase P1 das erste Zeitgebersignal Clkref auf dem ersten Eingang des Vergleichers und das zweite Zeitgebersignal Clkdly auf dem zweiten Eingang des Vergleichers verbunden wird und der erste Ausgang des Umwandlungsblocks mit dem zweiten Eingang des Behandlungsblocks und der zweite Ausgang des Umwandlungsblocks mit dem ersten Eingang des Behandlungsblocks und während der zweiten Phase P2 das erste Zeitgebersignal Clkref auf dem zweiten Eingang des Vergleichers und das zweite Zeitgebersignal Clkdly auf dem ersten Eingang des Vergleichers und der erste Ausgang des Umwandlungsblocks mit dem ersten Eingang des Behandlungsblocks und der zweite Ausgang des Umwandlungsblocks mit dem zweiten Eingang des Behandlungsblocks verbunden wird.
Man kann bemerken, dass die Phase P1 in Bezugnahme auf 6 dem Betrieb des unter Bezugnahme auf 5 beschriebenen Phasenverriegelungsschleifensystems entspricht.
Die Phase P2 entspricht einem Betrieb, bei dem der Kanal Clkref/Up an die Stelle des Kanals Clkdly/Dwn tritt und umgekehrt.
In den beiden Phasen P1 und P2 stellt man ständig genau die Differenz Vup – Vdwn auf dem Differenzierorgan BE2 her, so dass die Funktionalität des Phasenverriegelungsschleifensystems gewahrt wird.
Auf diese Weise erscheint der Fehler oder die Entpaarung zwischen den beiden Kanälen nach dem Differenzierorgan BE2 mit einem entgegengesetzten Vorzeichen von einer Phase zur anderen.
Wenn man beispielsweise davon ausgeht, dass die Entpaarung zwischen den beiden Kanälen einen Fehler Ve ergibt, so hat man:

– in Phase P1 ist der Ausgang des Differenzierorgans (Vup + Ve) – Vdwn = (Vup – Vdwn) + Ve; und
– in Phase P2 ist der Ausgang des Differenzierorgans (Vup – (Vdwn + Ve) = (Vup – Vdwn) – Ve.

Nach Filterung durch das Integrierorgan ist der theoretische Scheitel-Scheitel-Restfehler: Vres_cc = Ve·π·fint/fcomp, worin fint: Trennfrequenz des Integrierorgans BE3 und fcomp: Frequenz der Kompensationsschleife.
Wenn beispielsweise die Frequenz des Integrierorgans auf 100 kHz festgelegt ist und die Frequenz der Kompensation auf 10 MHz festgelegt ist, erhält man Vres_cc = Ve/31, d. h. eine Reduktion an dem Ausgangsfehler Ve um einen Faktor 31.
Die Verschiebung oder der Offset aufgrund einer Entpaarung der Transistoren, die das Eingangsdifferentialpaar der Verstärker (A1) 300 und (A2) 400 bilden, wird vorteilhafterweise auf demselben Prinzip kompensiert.
Die Versetzung bzw. der Offset wird abwechselnd positiv oder negativ an die Ausgänge der Verstärker angelegt, das Ergebnis wird durch das Integrierorgan 400 gemittelt.
Auf diese Weise umfasst die Vorrichtung ein fünftes I5P1 und I5P2 und ein sechstes Paar I6P1 und I6P2 von Schaltern mit abwechselnder Öffnung/Schließung gemäß der ersten und der zweiten Phase P1 und P2, die stromauf des positiven und des negativen Eingangs des Subtrahierverstärkers 300 angeordnet sind. Die Steuermittel MC steuern die Öffnung/Schließung der Schalter so, dass während der ersten Phase P1 der erste Ausgang des Umwandlungsblocks mit dem negativen Eingang und der zweite Ausgang des Umwandlungsblocks mit dem positiven Eingang und umgekehrt während der zweiten Phase P2 verbunden wird.
Gemäß einer anderen Ausführung umfasst die Vorrichtung außerdem ein siebtes Paar I7P1, I7P2 und ein achtes Paar I8P1, I8P2 von Schaltern mit abwechselnder Öffnung/Schließung gemäß der ersten und der zweiten Phase P1 und P2, die stromauf des positiven und des negativen Eingangs des aktiven Verstärkers 400 angeordnet sind.
Die Steuermittel MC steuern die Öffnung/Schließung der Schalter so, dass während der ersten Phase P1 der Ausgang des Differenzierblocks mit dem negativen Eingang des aktiven Verstärkers und eine Bezugsspannung Vref mit dem positiven Eingang des aktiven Verstärkers verbunden wird und umgekehrt während der zweiten Phase P2.
7 zeigt ein Ausführungsbeispiel eines Verstärkers A (300 oder 400), der vier Transistoren T1 bis T4 umfasst und mit erfindungsgemäßen Kompensationsmitteln ausgerüstet ist.
Die Ausführung der Kompensation umfasst vier interne Schalter CI1 bis CI4. Die Schalter CI1 und CI2 gestatten es, die Eingänge Inp und Inm bei einer gewählten Frequenz auszutauschen. Auf diese Weise wird der Eingang Imp zu Inm und umgekehrt. Am Eingang der Verstärker angeordnete Schalter CI3 und CI4 gestatten es, die Verbindungen mit den externen Elementen, d. h. den Widerständen und den Kapazitäten (nicht dargestellt) des Verstärkers, wiederherzustellen.
Zur Erzeugung der Zeitgeber zur Steuerung der Schalter in den Phasen P1 und P2 bei der gewünschten Kompensationsfrequenz kann man beispielsweise den Eingangszeitgeber Clkref verwenden, der durch eine Reihe von Kippkreisen D, die zu D1 bis D7 individualisiert und als Zweiteiler rückgeschleift sind.
Der Block muss die Niederfrequenzzeitgeber P1 und P2 aus dem Hochfrequenzbezugszeitgeber Clkref erzeugen. Insbesondere wird der Bezugszeitgeber des Systems Clkref durch einen Koeffizienten geteilt, der eine Potenz von 2 ist.
Wenn man beispielsweise (8 und 9) die Verknüpfung von 7 Frontkippkreisen (D1 bis D7) vornimmt, die als Zweiteiler rückgekoppelt sind, ist das Signal N1 von der Frequenz FClkref/2, das Signal N2 ist von der Frequenz FClkref/4, das Signal N3 ist von der Frequenz FClkref/8, das Signal N4 ist von der Frequenz FClkref/16, das Signal N5 ist von der Frequenz FClkref/32, das Signal N6 ist von der Frequenz FClkref/64.
Die Steuerungen der Phasen P1 und P2 sind also Zeitgeber der Frequenz FClkref/128.
Der von dem Umkehrorgan I1 erzeugte Zeitgeber P2 ist das Komplementär des Zeitgebers P1.
In dem Frontkippkreis ist der Ausgang Qb das Komplementär des Ausgangs Q.
Mit Fclkref gleich 1.25 GHz erhält man beispielsweise eine Frequenz zur Kompensierung des statischen Phasenfehlers von 9.77 MHz.
10 zeigt Zeitdiagramme, die die Kompensierung des statischen Phasenfehlers darstellen.
Wenn die Kompensierung des statischen Phasenfehlers nicht aktiviert ist, sieht man, dass die Spannung Vint sich so positioniert, dass die Verschiebungen zwischen den Zeitgebern Clkref und Clkdly den Fehler Ve kompensieren, d. h. der Ausgang des Differenzierorgans Vdiff ist genau auf dem Wert Vref. Bei dem vorgeschlagenen Beispiel ist Vint über der idealen Steuerspannung (TIC) der Verzögerungsstrecke, d. h. der Wert, der die korrekte Verzögerung ergibt.
Bei aktivierter Kompensierung (ACT) und im eingestellten Modus (nach der Einstellperiode PE) ist der Ausgang des Differenzierorgans Vdiff abwechselnd mit einem Fehler Ve und –Ve behaftet. Wen die Kompensierungsfrequenz nicht gegenüber dem Durchlassbereich der Schleife von DLL zu klein ist, hat die Spannung Vdiff nicht die Zeit, sich wieder auf den Wert Vref einzustellen.
Die Spannung Vint befindet sich somit "durchschnittlich" auf dem idealen Wert der Steuerung der Verzögerungsstrecke. Die Restwellung (ORA), die im Kompensierungsmodus erhalten wird, hängt von der Amplitude des Fehlers (Ve), von der Kompensierungsfrequenz (fcomp) und von dem Durchlassbereich von DLL (fint) ab.
11 zeigt das Phasenverriegelungsschleifensystem von 4, das mit der erfindungsgemäßen Vorrichtung zur Kompensation des statischen Fehlers ausgerüstet ist.
Die Differenzspannungen Vdiff+ und Vdiff–, die von der von der Ladungspumpe PCD ausgeführten Zeit-Spannungs-Umwandlung kommen und durch das Schleifenfilter FB integriert wurden, werden durch den Block CDU zur Umwandlung differential zu einpolig in eine einpolige Spannung Vint umgewandelt.
Das Arbeitsprinzip der Kompensation des statischen Phasenfehlers ist dasselbe, wie es oben unter Bezugnahme auf die 5 bis 10 bei der Architektur auf der Basis der symmetrischen Zeit-Spannungs-Umwandlung beschrieben wurde.
Die Kompensationsschleife gestattet die Kompensierung der Fehler in dem Phasenvergleicher PC und der Differenzladungspumpe PCD.
Das Kippen von einem Kanal auf den anderen wird durch Umschaltung der Paare von Schaltern I1P1, I2P2, I1P2 und I2P1 und der Paare von Schaltern I3P1, I4P2, I3P2 und I4P1 unter der Steuerung der Steuermittel MC vorgenommen. Man kann bemerken, dass die Phase P1. bei dem unter Bezugnahme auf 11 beschriebenen System der Arbeitsweise des Phasenverriegelungsschleifensystems gemäß dem Scheitel von 4 entspricht. Die Phase P2 entspricht einer Arbeitsweise, bei der der Kanal Clkref/Up an die Stelle des Kanals Clkdly/Dwn tritt und umgekehrt.
Die Signale der Kanäle Clkref/Up und Clkdly/Dwn werden vor dem integrierenden Schleifenfilter FB in die richtige Polarität zurückgebracht, so dass die Funktionalität des Phasenverriegelungsschleifensystems gewahrt wird.
Die Kontrolllogik MC besteht darin, dass Signale für die Phasen P1 und P2 erzeugt werden.
Zum Erzeugen der Zeitgeber zur Steuerung der Schalter in den Phasen P1 und P2 bei der gewünschten Kompensationsfrequenz kann man den Eingangszeitgeber Clkref verwenden, der durch eine Reihe von Kippkreisen D unterteilt ist, die als Zweiteiler rückgekoppelt sind.
Auf diese Weise schlägt die Erfindung eine Kompensierung des statischen Phasenfehlers vor, ohne Bauelemente hinzuzufügen, die zusätzliche Fehler einführen können. Die einzigen hinzugefügten Bauelemente sind Schalter, die aus Transistoren von kleiner Größe bestehen, und eine Kontrolllogik.
Die Erfindung gestattet die Kompensierung nicht nur der Entpaarungsfehler in der Zeitspannungsumwandlung, sondern auch der Entpaarungen in dem Phasenvergleicher, da dieser ebenfalls symmetrisch ausgeführt ist.
Der erfindungsgemäße Kompensationsblock ist einfach herzustellen und erfordert keine besondere Maßnahme bei der Durchführung, da die zusätzliche Schleife keine Instabilität in der Hauptschleife des Phasenverriegelungsschleifensystems mit sich bringt.
Außerdem ist es möglich, das Kompensationsniveau zu steuern, indem die Schnittfrequenz des Integrierorgans und/oder die Aktivierungsfrequenz der Kompensationsschleife modifiziert wird.
Bezug nehmend auf 12 findet die vorliegende Erfindung eine Anwendung in der Umwandlungsarchitektur eines in Ultrabreitband (ULB oder UWB) arbeitenden Systems, bei dem man auf 1 Bit ein UWB-Signal mit der Frequenz von 20 GHz digitalisiert.
Aus Gründen der technologischen Begrenzung wird die Umwandlung 1 Bit bei 20 GHz bei niedrigerer Frequenz durchgeführt. Man erzeugt beispielsweise 16 Zeitgeber mit der Frequenz 1,25 GHz, die um 50 ps versetzt ist. Man erhält auf diese Weise einen bei 20 GHz (50 ps) arbeitenden 1 Bit-Analog-Digital-Wandler, der aus 16 parallel geschalteten und durch 16 versetzte Zeitgeber gesteuerten Vergleichern besteht.
Eine Phasenregelschleife (DLL) hat die Aufgabe, die Verzögerung oder Versetzung von 50 ps zu steuern und die 16 Zeitgeber zu erzeugen.
Das umzuwandelnde analoge Signal ist Vin_uwb. Es wird mit Hilfe von 16 parallel positionierten Vergleichern COM, die zu COM1 bis COM16 individualisiert sind, mit einer Spannung Vref_uwb verglichen. Die Vergleicher COM werden bei der Frequenz von 1,25 GHz in einer Verschiebung von 50 ps aktiviert. Die Ergebnisse der 16 Umwandlungen werden für die Rückformung und Verwertung zu einem Logikblock übertragen.
Die 16 um 50 ps versetzten Zeitgeber werden durch das erfindungsgemäße Phasenverriegelungsschleifensystem erzeugt, das aus einer spannungsgesteuerten Verzögerungsstrecke LR, einem Phasenvergleicher PC und einem symmetrischen Zeitspannungswandler CTTS besteht, der die beste Genauigkeit liefert.
Die Kompensationsmittel, die um die Schaltmittel, die aus Schalterpaaren und der zugeordneten Steuerlogik MC bestehen, angelenkt sind, sind in das Phasenverriegelungsschleifensystem integriert und gestatten die Verbesserung der Genauigkeit des Systems bei der Betriebsfrequenz von 1,25 GHz.

Claims

Vorrichtung mit Phasenverriegelungsschleife, umfassend einen Phasenvergleicher (PC), der einen ersten und einen zweiten Eingang, die ein erstes bzw. ein zweites Zeitgebersignal (Clkref und Clkdly) empfangen, und einen ersten und einen zweiten Ausgang besitzt, die ein erstes bzw. ein zweites logisches Signal (Up und Dwn) liefern, einen symmetrischen Zeit-Spannungs-Umwandlungsblock, der mindestens einen ersten und einen zweiten Eingang, der das erste bzw. das zweite logische Signal (Up und Dwn) empfängt, und einen ersten und einen zweiten Ausgang besitzt, die jeweils eine Spannung (Vup, Vdwn, Vdiff+ und Vdiff–) in Abhängigkeit von dem ersten und/oder dem zweiten logischen Signal (Up und Dwn) liefern, und einen Spannungsbehandlungsblock, der einen ersten und einen zweiten Eingang besitzt, die eine erste bzw. eine zweite zu behandelnde Spannung (Vup, Dwn, Vdiff+ und Vdiff–) empfangen, dadurch gekennzeichnet, dass sie außerdem umfasst: ein erstes (I1P1 und I1P2) und ein zweites (I2P1 und I2P2) Paar von Schaltern mit abwechselnder Öffnung/Schließung gemäß einer ersten und einer zweiten Phase (P1 und P2), die zwischen den ersten und den zweiten Ausgang des symmetrischen Zeit-Spannungs-Umwandlungsblocks einerseits und den ersten und den zweiten Eingang des Spannungsbehandlungsblocks andererseits eingesetzt sind, ein drittes (I3P1 und I3P2) und ein viertes (I4P1 und I4P2) Paar von Schaltern mit abwechselnder Öffnung/Schließung gemäß einer ersten und einer zweiten Phase (P1 und P2), die stromauf des ersten und des zweiten Eingangs des Phasenvergleichers (PC) angeordnet sind, und Steuermittel, die geeignet sind, die Öffnung/Schließung des ersten bis vierten Paars von Schaltern so zu steuern, dass während der ersten Phase (P1) das erste Zeitgebersignal (Clkref) auf den ersten Eingang des Vergleichers und das zweite Zeitgebersignal (Clkdly) auf den zweiten Eingang des Vergleichers und der erste Ausgang des Umwandlungsblocks mit dem zweiten Eingang des Behandlungsblocks und der zweite Ausgang des Umwandlungsblocks mit dem ersten Eingang des Behandlungsblocks und während der zweiten Phase (P2) das erste Zeitgebersignal (Clkref) auf dem zweiten Eingang des Vergleichers und das zweite Zeitgebersignal (Clkdly) auf dem ersten Eingang des Vergleichers und der erste Ausgang des Umwandlungsblocks mit dem ersten Eingang des Behandlungsblocks und der zweite Ausgang des Umwandlungsblocks mit dem zweiten Eingang des Behandlungsblocks verbunden wird.
Vorrichtung nach Anspruch 1, bei der außerdem eine Strecke mit spannungsgesteuerten Verzögerungen (CVDL) vorgesehen ist, die einen ersten Eingang, der das Ausgangssignal (Vint) der Vorrichtung mit Phasenverriegelungsschleife empfängt, einen zweiten Eingang, der das erste Zeitgebersignal (Clkref) empfängt, und einen Ausgang besitzt, der das zweite Zeitgebersignal (Clkdly) liefert.
Vorrichtung nach Anspruch 1, bei der der Zeit-Spannungs-Umwandlungsblock zwei Einzel-Zeit-Spannungs-Wandler (CTT1 und CTT2) umfasst, die strukturell miteinander identisch sind und jeweils einen Eingang, der ein jeweiliges logisches Steuersignal (Up und Dwn) empfängt, und einen Ausgang besitzen, der eine Spannung liefert, die für die Dauer des entsprechenden logischen Steuersignals (Vup, Vdwn) repräsentativ ist.
Vorrichtung nach Anspruch 3, bei der der Spannungsbehandlungsblock einen Differenzierblock (BE2) umfasst, der einen positiven Eingang (302) und einen negativen Eingang (304), die jeweilig mit einem Ausgang eines zugeordneten Einzelwandlers (CTT1 und CTT2) über das erste und das zweite Paar von Schaltern (I1P1, I1P2 und I2P1, I2P2) verbunden sind, und einen Ausgang besitzt, der ein Signal (Vdiff) liefert, das für die Spannungsdifferenz zwischen den beiden Steuersignalen (Up und Dwn) repräsentativ ist.
Vorrichtung nach Anspruch 4, bei der der Ausgang des Differenzierblocks mit einem Integrierblock (BE3) verbunden ist.
Vorrichtung nach Anspruch 4, bei der der Differenzierblock (BE2) ein Subtrahierverstärker (300) ist.
Vorrichtung nach Anspruch 6, bei der außerdem ein fünftes (I5P1 und I5P2) und ein sechstes (I6P1 und P6P2) Paar von Schaltern mit abwechselnder Öffnung/Schließung gemäß der ersten und der zweiten Phase (P1 und P2), die stromauf des positiven und des negativen Eingangs des Substrahierverstärkers (300) angeordnet sind, und Steuermittel vorgesehen sind, die geeignet sind, die Öffnung/Schließung dieses fünften und sechsten Paars von Schaltern so zu steuern, dass während der ersten Phase (P1) der erste Ausgang des Umwandlungsblocks mit dem negativen Eingang und der zweite Ausgang des Umwandlungsblocks mit dem positiven Eingang und umgekehrt während der zweiten Phase (P2) verbunden wird.
Vorrichtung nach Anspruch 5, bei der der Integrierblock (BE3) ein aktiver RC-Verstärker (400) ist.
Vorrichtung nach Anspruch 8, bei der außerdem ein siebtes (I7P1, I7P2) und ein achtes (I8P1, I8P2) Paar von Schaltern mit abwechselnder Öffnung/Schließung gemäß der ersten und der zweiten Phase (P1 und P2), die stromauf des positiven und des negativen Eingangs des aktiven Verstärkers (400) angeordnet sind, und Steuermittel vorgesehen sind, die geeignet sind, die Öffnung/Schließung des siebten und achten Paars von Schaltern so zu steuern, dass während der ersten Phase (P1) der Ausgang des Differenzierblocks mit dem negativen Eingang des aktiven Verstärkers und eine Bezugsspannung (Vref) mit dem positiven Eingang des aktiven Verstärkers und umgekehrt während der zweiten Phase (P2) verbunden wird.
Vorrichtung nach Anspruch 1, bei der der Zeit-Spannungs-Umwandlungsblock einen Zeit-Spannungs-Wandler vom Typ mit Differentialladungspumpe (PCD) umfasst und der Spannungsbehandlungsblock mit einem Wandler (CDU) ausgerüstet ist, der einen ersten und einen zweiten Eingang, die eine erste bzw. eine zweite zu behandelnde Differentialspannung (Vdiff+ und Vdiff–) emmpfangen, und einen Ausgang besitzt, der ein einpoliges Signal (Vint) liefert.