KR100754238B1 - 제어가능하고 테스트가능한 집적 회로용 발진기 장치 - Google Patents

제어가능하고 테스트가능한 집적 회로용 발진기 장치 Download PDF

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Abstract

본 발명은 집적 회로의 다양한 동작 모드들을 제공하는 내부 클럭 발생기 장치를 포함하는 집적 회로(IC)에 관한 것이다. 상기 내부 클럭 발생기 장치는 상기 집적 회로의 다양한 회로/로직을 위한 클럭 신호를 제공하도록 동작가능한 클럭 발생기부, 및 상기 집적 회로가 몇몇 모드들 중 하나의 모드에서 동작하도록 하기 위해 제어 신호를 수신하도록 동작가능한 제어부를 포함한다. 특히, 상기 클럭 발생기 장치는 상기 클럭 신호를 바이패스하고, 디지털 테스팅하기 위한 테스트 클럭 신호를 도입하고, 상기 클럭 발생기 장치의 클럭 발생기부를 통한 지연을 고립시키고 및/또는 측정하기 위해 바람직하게는 외부 소스로부터의 제어 신호에 응답한다.
집적 회로, 내부 클럭 발생기 장치, 테스트 클럭 신호

Description

제어가능하고 테스트가능한 집적 회로용 발진기 장치{Controllable and testable oscillator apparatus for an integrated circuit}
본 출원은 발명의 명칭이 "제어가능하고 테스트가능한 링 발진기 장치(Controllable and Testable Ring Oscillator Apparatus)"인 2000년 3월 24일자 출원된 미국 임시 특허 출원 번호 제 60/191,798 호의 이익을 청구하고 있다.
본 발명은 집적 회로에 관한 것이며, 특히, 집적 회로 내의 내부 클럭 발생 장치에 관한 것이다.
집적 회로들(IC들)은 서로 배타적인 것이 아니라면(if not exclusively), 오늘날의 대부분의 전자 장치들에 광범위하게 사용된다. 그러한 IC들은 디지털, 아날로그, 또는 디지털/아날로그 기술의 조합이 될 수 있다. 모든 형태의 IC들에서, 온-칩(on-chip) 클럭을 발생시키고 및/또는 제공하기 위해 온-칩 클럭 회로를 제공하는 것이 필수적이다.
링 발진기들은 통상적으로 디지털 IC들에서 온-칩 클럭들을 발생시키는데 사용된다. 링 발진기들은 특히 IC에 완전 자급식(fully self-contained)이며, IC의 입력/출력(I/O) 핀들의 사용을 요구하지 않기 때문에, 그러한 사용을 위해 특히 효과적이다. 이는 IC 상의, I/O 핀들의 수를 제한하는 다양한 이유들에 대해 유리하 다.
링 발진기를 포함하는 IC의 다양한 기능들 및/또는 특성들의 생성 테스팅을 수행하는 것이 중요하다. 그러나, 링 발진기를 포함하는 IC의 생성 테스팅을 수행하기 위해서 링 발진기를 바이패스하고 그 위치에서 테스트 클록을 도입하는 수단을 제공하는 것이 바람직하다. 예를 들어, 디지털 IC들을 테스트하기 위한 테스트 절차는 보통 셋업(setup) 및 홀드(hold) 시간 데이터를 결정하기 위한 테스트들과 같은 시간 테스트들을 포함한다. 이러한 테스트들은 통상적으로 테스트 클럭의 제어를 요구하므로, 단순히 프리-러닝(free-running) 링 발진기를 사용할 수는 없다.
부가하여, 링 발진기가 근본적으로 아날로그 회로이기 때문에, IC의 I/O 핀들을 통해 링 발진기를 테스트하기 위한 수단을 제공하는 것이 바람직하다. 특히, 링 발진기를 통한 지연은 그 주파수를 결정하며, 그러므로 처리, 온도, 및 전압을 통한 지연을 특징으로 하는 것이 바람직하다.
그러므로, 바이패스될 수 있는 링 발진기를 IC에 제공하는 것이 바람직하다.
디지털 테스팅하기 위한 테스트 클럭의 도입을 허용할 링 발진기를 IC에 제공하는 것이 또한 바람직하다.
링 발진기를 통해 지연이 고립되고(isolated) 및/또는 측정될(measured) 수 있는 링 발진기를 IC에 제공하는 것이 또한 가능하다.
발명의 요약
본 발명은 다양한 동작 모드들로 기능하는 집적 회로용 클럭 발생기 장치이다. 그러한 동작 모드들은 집적 회로의 내부 회로/로직을 클럭킹하기 위한 클럭 신호를 발생시키는 단계와, 클럭 발생기와 상기 클럭 발생기의 단지 일부를 바이패싱하는 단계와, 디지털 테스팅하기 위한 테스트 클럭을 도입하는 단계 및 클럭 발생기를 통해 지연 시간을 특정하는 단계를 포함한다.
일반적인 형태에서, 클럭 발생기 장치는 발진기 및 연관된 제어 회로/로직을 포함한다. 발진기 및 연관된 제어 회로/로직은 단지 현존하는 집적 회로의 입력/출력 핀들을 이용하여 통신한다. 제어 회로/로직은 입력/출력 핀들을 통해 다양한 동작 모드들을 제공하기 위해 입력/출력 핀들을 통해 제어 신호들을 수신하도록 동작가능하다.
현존하는 입력/출력 핀들은 통상적으로 집적 회로의 기능적 핀들인 핀들이다. 본 발명은 다양한 테스트 모드들을 인에이블하기 위해 이러한 핀들을 이용한다. 선택적인 입력/출력 핀들의 멀티플렉싱은 집적 회로가 정규 모드로 동작하도록 하지만, 집적 회로를 테스트하는 것이 소망될 때 테스트 모드들을 인에이블한다. 이러한 핀들의 기능을 공유하는 것(sharing)은 집적 회로 상에 테스트 핀들을 추가하기 위한 필요성을 없앤다.
일특정 형태에서, 클럭 발생기 장치는 링 발진기이며, 제어 회로/로직은 입력/출력 핀들로부터 제어 신호들을 수신하도록 동작가능한 멀티플렉서 (multiplexer)들을 포함한다. 링 발진기는 클럭 신호의 임의의 주파수를 제공하기 위해 피드백 루프 주위에서 네트 반전(net inversion)을 갖는 지연 라인에 의해 형성된다. 지연 라인은 복수의 디지털 버퍼들에 의해 형성될 수 있다. 네트 반전을 제공하기 위해서, 링 발진기는 기수의(odd) 인버터들 또는 우수의(even) 비반전 버퍼들과 인버터 중 하나에 의해 형성된다. 복수의 디지털 버퍼들로부터의 클럭 신호의 주파수는 적절한 분할기(divider) 회로/로직에 의해 감소될 수 있다.
본 발명의 다음의 상세한 설명에 대한 참조가 첨부 도면들에 관련하여 취해져야 한다.
도 1은 본 발명이 이용될 수 있는 집적 회로를 표시한 도면.
도 2는 본 발명의 원리들에 따라서 링 발진기의 예시적인 실시예 및 첨부한 IC 회로/로직의 예시적인 실시예의 개략도를 도시한 도면.
도 3은 도표에 또한 제시된 제어 조건들 하에서 도 2의 링 발진기 및 수반하는 IC 회로/로직의 예시적인 실시예의 다양한 기능성을 도시하는 도표.
도 4는 도 2의 첨부 IC 회로/로직의 예시적인 실시예에 대한 타이밍도.
대응하는 참조 문자들은 여러 도면에 걸쳐서 대응하는 부분들을 가리킨다.
도 1을 참조하여, 본 발명이 사용될 수 있는 전체적으로 10으로 지정된 집적 회로를 묘사하고 있다. IC(10)는 아날로그, 디지털, 및/또는 아날로그/디지털 로직/회로를 포함할 수 있는 케이스(12)를 포함한다. IC(10)는 복수의 입력/출력(I/O) 핀들을 포함하며, 각각은 전체적으로 14로 지정된다. I/O 핀들(14)의 수는 IC의 형태 및/또는 기능마다 다양할 것이다. 그러나, 본 발명의 양상에 따라서, IC(10)의 I/O 핀들(14)의 수는 본 발명을 추가해도 변하지 않는다.
각각의 I/O 핀들(14)은 IC의 특정 형태 및/또는 설계에 의해 지정된 특정 목적/기능을 갖는다. IC의 특정 형태는 본 발명의 원리들의 응용 및/또는 구현에 중요하지 않음을 이해해야 한다. 그러나, 이러한 전제가 주어지면, 몇몇 I/O 핀들(14)은 적어도 도 2 및 이에 관한 논의에 적합하도록 임의로 지정될 것이다. 그러므로, 전체적인 I/O 핀들(14) 중 특정 I/O 핀들의 이하의 지정은 완전히 임의적임을 추가로 이해해야 한다. 또한, 각각 지정된 I/O 핀의 명칭 또한 임의적이다.
그러므로, 전체적인 I/O 핀들(14) 중 I/O 핀(15)이 DATA_OUT I/O 핀으로 임의로 지정된다. 그러므로, 전체적인 I/O 핀들(14) 중 I/O 핀(16)이 SCAN_MODE I/O 핀으로 임의로 지정된다. 그러므로, 전체적인 I/O 핀들(14) 중 I/O 핀(17)이 RESETN I/O 핀으로 지정된다. 그러므로, 전체적인 I/O 핀들(14) 중 I/O 핀(18)이 SCAN_ENABLE I/O 핀으로 지정된다. 그러므로, 전체적인 I/O 핀들(14) 중 I/O 핀(19)이 Port_A5 I/O 핀으로 지정된다.
이제, 도 2를 참조하여, IC(10) 내부에서 전체적으로 20으로 지정된 회로/로직의 일부의 개략도 또는 회로/로직 다이어그램/레이아웃(diagram/layout)이 도시된다. 본 발명의 일양상에 따라서, 회로/로직(20)의 일부 내에 또는 부분으로서 전체적으로 30으로 지정된 발진기 또는 발진기 회로/로직이 제공된다. 바람직한 형태에서, 발진기(30)는 링 발진기를 포함하고, 이후, 링 발진기로서 언급될 것이다. 그러나, 발진기(30)가 본 명세서에 설명된 방법으로 기능하고/수행하는 발진기의 또 다른 형태를 구성할 수 있음을 이해해야 한다. 또한, 적절한 링 발진기(30)의 일부를 형성할 수 있거나 또는 형성하지 않을 수 있으며, 본 명세서에 기재된 바와 같이 회로/로직(20)과는 다른 회로/로직에 관련하거나 관련하지 않고, 본 명세서에 기재된 바와 같은 그의 다양한 동작 모드들을 제공하기 위해 제어 신호들에 응답하는 전체적으로 31로 지정된 제어 회로/로직이 제공된다. 이후, 용어, 링 발진기(30)는 특히 다른 방법으로 지시되지 않는 한 제어 회로/로직(31)을 포함하는 것으로 가정될 것이다.
그 링 발진기(30)는 몇몇 I/O 핀들(14)과 통신하거나 그에 결합된다. 특히, 링 발진기(30)는 DATA_OUT I/O 핀(15), SCAN_MODE I/O 핀(16), RESETN I/O 핀(17), SCAN_ENABLE I/O 핀(18), 및 Port_A5 I/O 핀(19)에 결합된다. Port_A5_Internal로 라벨링된 라인은 본 발명이 부가되지 않은 집적 회로(10)의 Port_A5이다. 그러므로, 멀티플렉서(44)가 로직 "0" 또는 로우(low)를 수신할 때, Port_A5_Internal 신호는 본 발명이 부가되지 않은 것처럼, Port_A5 I/O 핀(19)에 제공된다. 멀티플렉서(44)가 로직 "1" 또는 하이를 수신할 때, 멀티플렉서(40)로부터의 출력 신호가 Port_A5 I/O 핀(19)에 대한 신호로서 제공된다.
링 발진기(30)의 출력은 제어 신호 또는 제어 신호들에 응답하여 IC_CLK 출력(48)에 제공될 수 있고, 완전히 바이패싱될 수 있고, 및/또는 IC(10)의 출력으로서 Port_A5 I/O 핀(19) 상에 제공될 수 있는 클럭 신호이다. 예를 들어, (디지털 스캔 테스트를 수행하는데 각각 사용되는 "SCAN_ENABLE" 및 "SCAN_MODE" I/O 핀들(18, 16)과 같은) IC(10)의 테스트 모드 기능을 구현하도록 제공되는 I/O 핀들은 이하에 더 설명되는 바와 같이 일련의 멀티플렉서들(MUX들)을 제어하도록 제어 신호들을 제공하는데 사용될 수 있다. IC_CLK 출력(48)은 IC(10) 내부의 회로에 결합된 신호를 생성하는 도 2에 도시된 발진기 장치의 출력이다. 즉, IC_CLK 출력(48)은 IC(10) 내부의 다른 IC 회로/로직에 링 발진기(30)에 의해 발생된 클럭 신호를 제공하도록 다른 IC 회로/로직(도시되지 않음)과 통신하는 출력이다. 그러므로, IC_CLK 신호는 IC(10) 내부의 디지털 로직/회로(도시되지 않음)를 클러킹하는데 사용된다.
그 링 발진기(30)는 바람직하게 복수의 디지털 버퍼들 또는 인버터들(이후, 통틀어서 "디지털 버퍼들"이라 함)을 포함하는 지연 로직(34)을 포함한다. 도 2에서, 지연 로직(34)은 네트 반전을 제공하기 위해 우수의 디지털 버퍼들을 포함한다. 지연 로직(34)의 출력은 반전된 출력(이후, 출력에서의 "도트(dot)" 또는 "써클(circle)"로 지정)을 갖는 멀티플렉서(32)의 하나의 입력(여기서는, 임의로 "0" 입력)으로서 제공된다. 대안으로, 지연 로직(34)은 멀티플렉서(32)의 출력이 반전되지 않을 경우, 기수의 인버터들이 제공될 수 있다. 다른 경우에서, SCAN_MODE I/O 핀(16)으로부터의 제어 신호가 멀티플렉서(32)에 로직 "0" 또는 로우를 제공하는 경우, 클로즈드 루프(closed loop)가 형성된다. 결과적인 회로가 대략 1/2*td의 주파수로 발진할 것이며, td는 클로즈드 루프의 전체 지연 시간이다. 본 명세서에 기재되어 있는 예시적인 실시예에서, td는 디지털 버퍼들 또는 인버터들 중 하나의 통상의 전파 지연의 n배와 동일하고, n은 루프 내의 디지털 버퍼들 또는 인버터들의 수(예시적인 실시예에서는 200개의 디지털 버퍼들 또는 인버터들)이다. 멀티플렉서(32)가 로직 "1" 또는 하이를 제공하는 SCAN_MODE I/O 핀으로부터 제어 신호를 수신할 때, 멀티플렉서(32)는 오픈 루프(open loop)가 형성되도록 지연 로직(34)에 DATA_OUT I/O 핀(15) 상에 신호를 제공한다. 오픈 루프가 형성될 때, 어떠한 발진기 기능성(functionality)도 없다. 다양한 모드들은 멀티플렉서(32)가 SCAN_MODE I/O 핀(16)으로부터 로직 "1"을 수신할 때 달성되며, 그 중 일부는 도 3의 도표(50)에 제공된다.
지연 로직(34)으로부터의 출력 신호는 또한 분할기 회로/로직(36)의 입력에 제공된다. 분할기(36)는 RESETN I/O 핀(17)으로부터의 로직 "1" 또는 하이(high) 신호의 수신동안 동작가능한 반면, RESETN I/O 핀(17)으로부터의 로직 "0" 또는 로우 신호가 드라이버(36)를 리셋(reset)한다. RESETN I/O 핀(17)으로부터의 로직 "0" 또는 로우 신호의 계속적인 수신은 로직 "1" 또는 하이 신호가 수신될 때까지 분할기(36)를 디스에이블한다. 분할기(36)는 분할기(36)의 회로/로직에 의해 결정된 값만큼 링 발진기의 주파수(Fring)를 내리거나 낮춘다. 보다 높은 주파수가 지연 회로/로직(34)을 구현하는데 요구되는 디지털 버퍼들의 수를 감소시키기 때문에, 분할기(36)를 제공함으로써 지연 로직(34)의 디지털 버퍼들에 의해 점유된 집적 회로의 실리콘 영역은 최소화되거나 감소된다. 그러므로, 링 발진기(30)는 이어서 시스템 클럭 비율(집적 회로 동작의 소망의 주파수)로 클럭 신호를 생성하기 위해, 분할기(36)에 의해 완전히 분할되는 집적 회로의 내부 회로/로직의 동작을 위해 소망의 주파수보다 높은 주파수로 동작한다.
예시적인 실시예에서, 링 발진기(30)에 포함되는 버퍼들의 수는 40MHz의 공칭 주파수(Fring)를 달성하도록 선택된다. 링 발진기(30)의 출력은 멀티플렉서(38)의 하나의 입력("0" 입력)으로 제공되는 10MHz의 출력 신호(Fring/4)가 되는, Fring을 4(four)로 분할하는 분할기(36)에 제공된다.
멀티플렉서(38)의 또 다른 입력("1" 입력)이 지연 로직(34)으로부터 분할되지 않은 신호(Fring)를 수신한다. 멀티플렉서(38)의 출력은 SCAN_MODE I/O 핀(16)으로부터의 신호의 제어하에 선택된다. SCAN_MODE I/O 핀(17) 상의 또는 그로부터의 로직 "1" 또는 하이 신호가 멀티플렉서(38)의 "1" 입력 또는 지연 로직(34)으로부터 분할되지 않은 신호(Fring)를 선택한다. SCAN_MODE I/O 핀(17) 상의 또는 그로부터의 로직 "0" 또는 로우 신호가 멀티플렉서(38)의 "0" 입력 또는 지연 로직(34)으로부터 분할된 신호(Fring/4)를 선택한다.
SCAN_MODE 신호에 의해 선택되는 멀티플렉서(38)의 출력은 멀티플렉서(40)의 하나의 입력("1" 입력)에 제공된다. 멀티플렉서(40)의 또 다른 입력("0" 입력)은 지연 로직(34)으로부터의 분할되지 않은 신호(Fring)를 수신한다. 멀티플렉서(40)의 출력은 RESETN I/O 핀(17)으로부터의 신호의 제어하에 선택된다. RESETN I/O 핀(17) 상의 또는 그로부터의 로직 "1" 또는 하이 신호는 멀티플렉서(40)의 출력 신호와 같이 멀티플렉서(38)로부터의 출력 신호를 제공하는 반면, RESETN I/O 핀(17) 상의 또는 그로부터의 로직 "0" 또는 로우 신호는 지연 로직(34)으로부터의 출력 신호(즉, 분할되지 않은 주파수 신호(Fring))를 멀티플렉서(40)의 출력 신호로서 제공한다.
RESETN 신호에 의해 선택되는 멀티플렉서(40)의 출력은 멀티플렉서(42)의 하나의 입력("0" 입력) 및 앞서 지시된 바와 같이 멀티플렉서(44)의 "1" 입력에 제공된다. 멀티플렉서(42)의 또 다른 입력("0" 입력)이 DATA_OUT I/O(15) 상의 또는 그로부터의 신호를 수신한다. 멀티플렉서(42)의 출력은 SCAN_MODE I/O 핀(16)으로부터의 신호의 제어하에 선택된다. SCAN_MODE I/O 핀(16) 상의 또는 그로부터의 로직 "1" 또는 하이 신호가 DATA_OUT 신호를 멀티플렉서(42)의 출력으로서 제공하는 반면, SCAN_MODE I/O 핀(16) 상의 또는 그로부터의 로직 "0" 또는 로우 신호가 멀티플렉서(40)의 출력을 멀티플렉서(42)의 출력으로서 제공한다. 멀티플렉서(40)의 출력은 내부 신호로서 IC_CLK 라인(48)에 제공된다. IC_CLK 라인(48) 상의 내부 신호는 IC(10)의 다양한 내부 회로/로직에 제공된다. 내부 신호에 따라서, 다양한 동작 모드들이 유지될 수 있다. 이러한 다양한 동작 모드들은 본 명세서에 기재된 바와 같이 집적 회로(10)의 다양한 입력들 및/또는 출력들 상의, 그로부터의, 및/또는 그에 대한 신호들에 관련할 수 있다.
다양한 멀티플렉서들에 대한 입력들("1" 및 "0")이 도 3의 도표(50)의 진리표(truth table) 부분으로 나타낸 바와 같이 어떠한 경우에 다양한 입력 신호들로 변경될 수 있으며, 따라서, 지시된 바와 같이 출력들(Outputs)에 기능 및/또는 신호들을 제공하도록 변경될 것임을 이해해야 한다.
도 3을 참조하면, 본 명세서에 기재된 기능들을 구현하기 위해 도 2에 도시되고, 그에 포함된 진리표에 의해 정의되는 제어 조건들 하에서 도표(50)에 도시된 다양한 멀티플렉서들에 대해, 그리고, 특히, 입력들 SCAN_ENABLE, SCAN_MODE, 및 RESETN에 대해, 전체적으로 50으로 지정된 도표가 도시된다. 도표(50)는 또한 출력들 IC_CLK과 PORT_A5, 및 기능(모드)/설명들을 도시한다.
도 2와 도 3의 도표(50)에서, SCAN_ENABLE, SCAN_MODE, 및 RESETN 및 DATA_OUT은 IC(10)의 입력 및/또는 출력(I/O)과 연관된 신호들이다. 이러한 신호들은 도표(50)에 리스팅된 다양한 모드 기능들을 발생시키기 위해, 도 2에 도시된 다양한 멀티플렉서들의 동작에 의해 논리적으로 결합된다. IC_CLK은 IC(10) 내부의 디지털 로직을 클러킹하는데 사용되는 도 2에 도시된 장치에 의해 발생되는 클럭 신호이다. Port_A5는 도표(50)에 도시된 바와 같이, IC(10)의 테스트 동작 모드동안의 링 발진기 동작의 관찰 또는 IC(10)의 정규 동작 모드동안의 IC(10)의 정규 출력의 관찰 중 하나를 제공하기 위해 멀티플렉서(44)에 의해 발생된 IC(10)로부터의 출력 신호이다.
도 4를 참조하면, 도 2에 도시되고, 도 3의 도표(50)에 리스팅되고, 그와 관련하여 본 명세서에 기재된 다양한 특징들/기능들의 동작을 설명하는, 전체적으로 80으로 지정된 예시적인 타이밍 차트가 도시된다. 이는 또한 도표(50)에 기재된 다양한 테스트 모드들의 시뮬레이션 디스플레이(simulation display)를 나타낸다.
본 발명이 바람직한 설계 및/또는 구성을 갖는 것으로 기재되었을지라도, 본 발명은 이러한 공개의 정신 및 범위 내에서 변경될 수 있다. 그러므로, 본 출원은 그의 일반적인 원리들을 사용하여 본 발명의 임의의 변경들, 사용들, 또는 적응들을 포함하도록 의도된 것이다. 또한, 본 출원은 본 발명이 속한 기술 분야에 알려져 있거나 통상적인 실행에 의례적인 것과 같은, 본 공개로부터의 그러한 이탈들을 포함하고, 첨부 청구항들의 제한들 내에 있도록 의도된 것이다.

Claims (20)

  1. 집적 회로에 있어서,
    제 1 클럭 신호를 발생하도록 동작가능하고, 네트 반전 지연 출력 신호(net inversion delay output signal)를 제공하는 지연 로직, 및 상기 지연 로직과 통신하여 상기 네트 반전 지연 출력 신호를 수신하고 상기 제 1 클럭 신호를 생성하도록 동작가능한 분할기(divider)를 포함하는 발진기; 및
    상기 집적 회로의 외부의 소스로부터의 제어 신호에 응답하여,
    a) 상기 집적 회로가 상기 제 1 클럭 신호에 응답하여 동작하고 상기 집적 회로의 출력 단자에 제 1 출력 신호를 생성하는 제 1 동작 모드와,
    b) 상기 제 1 클럭 신호가 상기 집적 회로의 출력 단자에 제공되는 제 2 동작 모드 중 하나의 모드로 상기 집적 회로를 동작시키도록 동작가능한 제어 수단을 포함하는 집적 회로.
  2. 제 1 항에 있어서,
    상기 발진기는 링 발진기(ring oscillator)를 포함하고, 상기 제 1 클럭 신호는 상기 링 발진기의 출력에 대응하는, 집적 회로.
  3. 제 2 항에 있어서,
    상기 제어 수단은 상기 제어 신호를 수신하도록 동작가능한 복수의 멀티플렉서들(multiplexers)을 포함하는, 집적 회로.
  4. 제 1 항에 있어서,
    상기 집적 회로의 외부의 소스로부터 상기 발진기에 제 2 클럭 신호를 연결하는 입력 단자를 더 포함하고,
    상기 집적 회로의 내부의 회로는 상기 제 2 동작 모드 동안 상기 제 2 클럭 신호에 응답하여 동작하는, 집적 회로.
  5. 제 4 항에 있어서,
    상기 집적 회로는 상기 발진기가 상기 발진기와 연관된 지연을 결정하기 위한 상기 출력 단자의 출력 신호를 제공하기 위해 상기 제 2 클럭 신호에 응답하는 제 3 동작 모드를 가지며,
    상기 제어 수단은 상기 집적 회로가 상기 제 1 모드, 상기 제 2 모드, 및 상기 제 3 모드 중 하나로 동작하도록 하기 위해 상기 집적 회로의 외부의 소스로부터의 상기 제어 신호에 응답하는, 집적 회로.
  6. 제 5 항에 있어서,
    상기 발진기는:
    제 1 주파수에서 제 1 신호를 생성하는 링 발진기; 및
    상기 제 1 주파수보다 낮은 제 2 주파수에서 제 2 신호를 생성하기 위해 상기 제 1 주파수의 제 1 신호에 응답하는 주파수 분할기를 포함하고,
    상기 제 1 동작 모드 동안, 상기 집적 회로의 내부 회로들은 상기 제 2 주파수의 제 2 신호에 응답하여 동작하고,
    상기 제 3 동작 모드 동안, 상기 제 1 주파수의 제 1 신호는 상기 집적 회로의 출력 단자에 제공되는, 집적 회로.
  7. 집적 회로에 있어서,
    제 1 주파수에서 제 1 클럭 신호를 발생하도록 동작가능하고, 상기 제 1 주파수의 제 1 신호에 응답하는 주파수 분할기를 포함하는 발진기; 및
    상기 집적 회로의 입력 핀들 및 상기 발진기와 통신하고 상기 집적 회로의 외부의 소스로부터 상기 집적 회로의 입력 핀들 중 적어도 하나의 핀에 인가되는 제어 신호에 응답하여,
    a) 상기 발진기가 상기 제 1 클럭 신호를 발생하기 위해 인에이블되고, 상기 제 1 클럭 신호가 상기 집적 회로의 내부의 회로에만 제공되고, 상기 집적 회로가 상기 집적 회로의 출력 단자에 제 1 출력 신호를 생성하기 위해 상기 제 1 클럭 신호에 응답하여 동작하는 제 1 동작 모드와,
    b) 상기 발진기가 상기 제 1 클럭 신호를 발생하도록 인에이블되고, 상기 제 1 클럭 신호가 상기 집적 회로의 출력 단자에 제공되는 제 2 동작 모드 중 하나의 모드로 상기 집적 회로를 동작시키는 제어 수단을 포함하는, 집적 회로.
  8. 제 7 항에 있어서,
    상기 발진기는:
    복수의 디지털 버퍼들을 포함하는 링 발진기; 및
    멀티플렉서의 출력을 제공하도록 선택가능한 제 1 및 제 2 입력들을 갖는 멀티플렉서를 포함하고,
    제 1 입력은 클로즈드 루프(closed loop)를 형성하기 위해 상기 제 1 클럭 신호를 수신하고, 제 2 입력은 내부적으로 생성된 신호를 수신하는, 집적 회로.
  9. 제 8 항에 있어서,
    상기 주파수 분할기는 상기 제 1 주파수보다 낮은 제 2 주파수에서 제 2 신호를 생성하고,
    제 1 동작 모드 동안, 상기 내부 회로들은 상기 제 2 주파수의 제 2 신호에 응답하여 동작하는, 집적 회로.
  10. 제 7 항에 있어서,
    상기 집적 회로 외부의 제 2 소스로부터 상기 발진기에 제 2 클럭 신호를 결합하도록 동작가능한 입력 단자를 더 포함하고,
    상기 집적 회로 내부의 회로는 상기 제 2 동작 모드 동안, 상기 제 2 클럭 신호에 응답하여 동작하는, 집적 회로.
  11. 제 10 항에 있어서,
    상기 집적 회로는 상기 발진기가 상기 발진기와 연관된 지연을 결정하기 위한 상기 집적 회로의 출력 단자에 출력 신호를 제공하기 위해 상기 제 2 클럭 신호에 응답하는 제 3 동작 모드를 갖는, 집적 회로.
  12. 제 8 항에 있어서,
    상기 링 발진기는 입력 신호의 네트 반전을 제공하고, 우수의(even) 복수의 디지털 버퍼들을 포함하고,
    상기 제어 멀티플렉서의 출력은 반전되는, 집적 회로.
  13. 제 8 항에 있어서,
    상기 링 발진기는 입력 신호의 네트 반전을 제공하고, 기수의(odd) 복수의 디지털 버퍼들을 포함하는, 집적 회로.
  14. 제 7 항에 있어서,
    상기 제어 수단은 복수의 멀티플렉서들을 포함하는, 집적 회로.
  15. 집적 회로에 있어서,
    복수의 I/O 핀들;
    상기 복수의 I/O 핀들 중 적어도 하나의 핀과 통신하여, 제 1 주파수의 제 1 클럭 신호를 발생시키도록 동작가능한 클럭 발생기; 및
    상기 클럭 발생기 및 상기 복수의 I/O 핀들 중 적어도 일부와 통신하는 제어 수단을 포함하고,
    상기 제어 수단은 상기 집적 회로 외부의 소스로부터의 제어 신호들에 응답하고, 상기 제어 신호들은 상기 제어 수단으로 하여금 상기 집적 회로가
    a) 상기 집적 회로가 상기 복수의 I/O 핀들 중 하나의 핀에 제 1 출력 신호를 생성하기 위해 상기 제 1 클럭 신호에 응답하여 동작하는 제 1 동작 모드와,
    b) 상기 제 1 클럭 신호가 상기 복수의 I/O 핀들 중 출력 핀에 제공되는 제 2 동작 모드와,
    c) 상기 제 1 클럭 신호가 상기 복수의 I/O 핀들 중 상기 출력 핀에 제공되는 제 3 동작 모드로서, 상기 집적 회로의 내부의 회로는 상기 복수의 I/O 핀들 중 하나의 핀을 통해 상기 집적 회로 외부의 소스로부터 상기 집적 회로에 제공되는 제 2 클럭 신호에 응답하여 동작하는, 상기 제 3 동작 모드와,
    d) 상기 클럭 발생기가 상기 클럭 발생기와 연관된 지연을 결정하기 위해 상기 복수의 I/O 핀들 중 출력 핀에 출력 신호를 제공하기 위해 상기 제 2 클럭 신호에 응답하는 제 4 동작 모드 중 하나의 모드로 동작하도록 하는, 집적 회로.
  16. 제 15 항에 있어서,
    상기 클럭 발생기는 발진기를 포함하고,
    상기 제어 수단은 복수의 제어 멀티플렉서들을 포함하는, 집적 회로.
  17. 제 16 항에 있어서,
    상기 발진기는:
    복수의 디지털 버퍼들을 포함하는 링 발진기; 및
    제어 멀티플렉서를 포함하고,
    상기 제어 멀티플렉서는 상기 제어 멀티플렉서의 출력을 제공하도록 선택가능한 제 1 및 제 2 입력들을 가지며,
    제 1 입력은 클로즈드 루프를 형성하기 위해 상기 제 1 클럭 신호를 수신하고, 제 2 입력은 내부적으로 발생된 신호를 수신하는, 집적 회로.
  18. 제 17 항에 있어서,
    상기 링 발진기는:
    상기 제 1 주파수보다 낮은 제 2 주파수에서 제 2 신호를 생성하기 위해 상기 제 1 주파수의 제 1 신호에 응답하는 주파수 분할기를 더 포함하고,
    상기 제 1 동작 모드 동안, 상기 내부 회로들은 상기 제 2 주파수의 제 2 신호에 응답하여 동작하는, 집적 회로.
  19. 제 18 항에 있어서,
    상기 링 발진기는 그에 인가된 입력 신호의 네트 반전을 제공하고, 우수의 복수의 디지털 버퍼들을 포함하고,
    상기 제어 멀티플렉서의 출력은 반전되는, 집적 회로.
  20. 제 18 항에 있어서,
    상기 링 발진기는 그에 인가된 입력 신호의 네트 반전을 제공하고, 기수의 복수의 디지털 버퍼들을 포함하는, 집적 회로.
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