JPH01309366A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH01309366A JPH01309366A JP63140685A JP14068588A JPH01309366A JP H01309366 A JPH01309366 A JP H01309366A JP 63140685 A JP63140685 A JP 63140685A JP 14068588 A JP14068588 A JP 14068588A JP H01309366 A JPH01309366 A JP H01309366A
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- internal clock
- test
- signal
- clock signal
- oscillator
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- 239000004065 semiconductor Substances 0.000 title claims description 7
- 238000012360 testing method Methods 0.000 claims abstract description 84
- 230000010355 oscillation Effects 0.000 claims abstract description 21
- 238000000034 method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 6
- 239000013078 crystal Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 235000002597 Solanum melongena Nutrition 0.000 description 1
- 244000061458 Solanum melongena Species 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、計算機の内部クロック信号をモニタする半導
体集積回路装置に係り、特に、マイクロコンピュータの
動作試験を行う際に好適な半導体集積回路装置に関し、 専用端子を新たに設けることなく、内部クロック信−５
３を取出すことが可能な半導体集積回路装置を提０（す
ることを目的し、 外部からテストクロック信号を入力するためのテストク
ロック入力端子と、このテストクロック入力端子から与
えられたテストクロック信号に基づいて内部クロック信
号を発生する内部クロック発振器と、この内部クロック
発振器の動作試験時の当該発振器の発振出力信号を出力
するモニタ端子と、前記モニタ端子と前記内部クロック
発振器の出力端との間に、前記内部クロック発振器の発
振出力信号又は前記内部クロック信号のいずれか一方を
選択して出力可能な信号切換手段とを具備するように構
成する。
体集積回路装置に係り、特に、マイクロコンピュータの
動作試験を行う際に好適な半導体集積回路装置に関し、 専用端子を新たに設けることなく、内部クロック信−５
３を取出すことが可能な半導体集積回路装置を提０（す
ることを目的し、 外部からテストクロック信号を入力するためのテストク
ロック入力端子と、このテストクロック入力端子から与
えられたテストクロック信号に基づいて内部クロック信
号を発生する内部クロック発振器と、この内部クロック
発振器の動作試験時の当該発振器の発振出力信号を出力
するモニタ端子と、前記モニタ端子と前記内部クロック
発振器の出力端との間に、前記内部クロック発振器の発
振出力信号又は前記内部クロック信号のいずれか一方を
選択して出力可能な信号切換手段とを具備するように構
成する。
本発明は、計算機の内部クロック信号をモニタする半導
体集積回路装置に係り、特に、マイクロコンピュータの
動作試験を行う際に好適な半導体集積回路装置に関する
。
体集積回路装置に係り、特に、マイクロコンピュータの
動作試験を行う際に好適な半導体集積回路装置に関する
。
マイクロコンピュータが正常に動作するか否かを検査す
るため、動作試験が行われる。動作試験は、予め作成さ
れたテストバタンをマイクロコンピュータに入力し、そ
のテストバタンによって動作した結果を取出し、入カテ
ス１−バタンと出力テストバタンとを比較照合して行う
、テストバタンの入力に際しては、マイクロコンピュー
タ内において基準となるクロック信号に同期させる必要
がある。
るため、動作試験が行われる。動作試験は、予め作成さ
れたテストバタンをマイクロコンピュータに入力し、そ
のテストバタンによって動作した結果を取出し、入カテ
ス１−バタンと出力テストバタンとを比較照合して行う
、テストバタンの入力に際しては、マイクロコンピュー
タ内において基準となるクロック信号に同期させる必要
がある。
第４図に、従来の試験回路の例を示す、試験に際しては
、テスタ１側からテストクロック信号φＴＥＳＴをマイ
クロコンピュータ２のテストクロック信号入力端子３に
入力する。与えられたテストクロック信号φＴＥＳＴは
マイクロコンピュータ２内に内蔵されている内部クロッ
ク発振器４に入力される。
、テスタ１側からテストクロック信号φＴＥＳＴをマイ
クロコンピュータ２のテストクロック信号入力端子３に
入力する。与えられたテストクロック信号φＴＥＳＴは
マイクロコンピュータ２内に内蔵されている内部クロッ
ク発振器４に入力される。
内部クロック発振器４は試験時に外部から与えられるテ
ストクロック信号φＴＥＳＴに依存して所定周期の内部
テストタロツク信号φＩＮＴを発生し、マイクロコンピ
ュータ２内のｎｏ、、ＲＡＭ。
ストクロック信号φＴＥＳＴに依存して所定周期の内部
テストタロツク信号φＩＮＴを発生し、マイクロコンピ
ュータ２内のｎｏ、、ＲＡＭ。
ＣＰＵ、Ｉｌｏ等の各要素に供給する。なお、内部クロ
ック発振器４は当該マイクロコンピュータの基準クロッ
クを発生ずる水晶発振器を有しているが、試験時には暫
定的に取外される。
ック発振器４は当該マイクロコンピュータの基準クロッ
クを発生ずる水晶発振器を有しているが、試験時には暫
定的に取外される。
一方、テスタ１からはテストバタンＤＴＥＳＴがマイク
ロコンピュータ２のテスト入力端子５を介して与えられ
る。テストバタンＤＴＥＳＴは“１″。
ロコンピュータ２のテスト入力端子５を介して与えられ
る。テストバタンＤＴＥＳＴは“１″。
“Ｏ”の信号列で内部クロック信号φＩＮＴに同期して
与えられる。
与えられる。
このようにして、テストモード時にはテスタ１側からテ
ストクロック信号φＴＥＳＴを与えてマイクロコンピュ
ータ２内に内部クロック発振器４により内部クロック信
号φＩＮＴを生成させ、この内部クロック信号φＩＮＴ
に同期させてテストバタンＤＴＥＳＴを入力する。そし
て、マイクロコンピュータ２において動作した結果、す
なわち、テストバタンＤ ＴＥＳＴの動作結果パターン
Ｄ。Ｕｌをデータ出力端子６を介してテスタ１に取込む
、テスタ１では、自らが発したテストバタンＤ と動
作結果ＥＳＴ パターンＤ。Ｕｌとを比較照合し、評価を行う。
ストクロック信号φＴＥＳＴを与えてマイクロコンピュ
ータ２内に内部クロック発振器４により内部クロック信
号φＩＮＴを生成させ、この内部クロック信号φＩＮＴ
に同期させてテストバタンＤＴＥＳＴを入力する。そし
て、マイクロコンピュータ２において動作した結果、す
なわち、テストバタンＤ ＴＥＳＴの動作結果パターン
Ｄ。Ｕｌをデータ出力端子６を介してテスタ１に取込む
、テスタ１では、自らが発したテストバタンＤ と動
作結果ＥＳＴ パターンＤ。Ｕｌとを比較照合し、評価を行う。
なお、テストバタンＤＴＥＳＴは検査対象となるマイク
ロコンピュータ２の入力端子の数だけ用意され、対応す
る比較用テストバタンＤ も同数だＴＥＳＴ け内部メモリ（図示せず）に格納されている。
ロコンピュータ２の入力端子の数だけ用意され、対応す
る比較用テストバタンＤ も同数だＴＥＳＴ け内部メモリ（図示せず）に格納されている。
他方、動作試験はマイクロコンピュータ２の内部の各要
素（ＲＯＭ、ＲＡＭ、ＣＰＵ、ｌ１０）のみならず、当
該マイクロコンピュータ２の動作基準要素となる内部ク
ロック発振器４自身に対しても行われる。この内部クロ
ック発振器４の試験は、テスタ１からテストクロック信
号φＴ Ｅ Ｓ ’ｌをマイクロコンピュータ２のテス
トクロック信号入力端子３に与え、内部クロック発振器
４を経て出力された発振出力信号φ。Ｕｌをモニタ端子
７から取出し、テストクロック信号φ と出力信号Ｅ
ＳＴ φ とを比較照合して行う、このように、マイＵＴ クロコンピユータ２には内部クロック発振器のモニタ端
子７が設けられている。
素（ＲＯＭ、ＲＡＭ、ＣＰＵ、ｌ１０）のみならず、当
該マイクロコンピュータ２の動作基準要素となる内部ク
ロック発振器４自身に対しても行われる。この内部クロ
ック発振器４の試験は、テスタ１からテストクロック信
号φＴ Ｅ Ｓ ’ｌをマイクロコンピュータ２のテス
トクロック信号入力端子３に与え、内部クロック発振器
４を経て出力された発振出力信号φ。Ｕｌをモニタ端子
７から取出し、テストクロック信号φ と出力信号Ｅ
ＳＴ φ とを比較照合して行う、このように、マイＵＴ クロコンピユータ２には内部クロック発振器のモニタ端
子７が設けられている。
上記従来の試験装置において、問題となるのは、外部か
ら与えたテストクロック信号φＴＥＳＩにより発生され
る内部クロック信号φＩＮＴとテストバタンＤＴＥＳＴ
の入力タイミングの同期をとるのが難しいという点であ
る。
ら与えたテストクロック信号φＴＥＳＩにより発生され
る内部クロック信号φＩＮＴとテストバタンＤＴＥＳＴ
の入力タイミングの同期をとるのが難しいという点であ
る。
すなわち、第５図に示すように、テストクロック信号φ
を内部クロック発振器４に与えてもＴＥＳＴ 当該内部クロ・シフ発振器４内において位相遅れδ１が
生じる。そのため、テストクロック信号φＴＥＳ□に同
期させてテストバタンＤＴＥＳ□を入力したとしても、
そのテストバタンＤＴＥＳＴが内部クロック信号φＩＮ
Ｔに同期するかどうか保証できない。
を内部クロック発振器４に与えてもＴＥＳＴ 当該内部クロ・シフ発振器４内において位相遅れδ１が
生じる。そのため、テストクロック信号φＴＥＳ□に同
期させてテストバタンＤＴＥＳ□を入力したとしても、
そのテストバタンＤＴＥＳＴが内部クロック信号φＩＮ
Ｔに同期するかどうか保証できない。
しかも、テストパタンＤＴＥＳＴ自身マイクロコンピュ
ータ２内の各要素を伝達する過程において必ず遅れδ
が発生ずる。その結果、合計δ３（−δ１＋δ２）の位
相遅れが生じていることになる。
ータ２内の各要素を伝達する過程において必ず遅れδ
が発生ずる。その結果、合計δ３（−δ１＋δ２）の位
相遅れが生じていることになる。
このようなことから、外部からテストクロック信号φ
を与えても内部クロック信号φ１．１のＴＥＳＴ 位相状態（δ３）が外部からは見えず、従来では試行錯
誤を繰返しつつ内部クロック信号φＩＮＴとテストバタ
ン’ ＴＥＳＴどの同期をとっているものであった。因
みに、この試行、ｌｊｊ誤的な同期調整は、テスタ１側
において動作結果パタンφＯＵＴを見比べながらテスト
バタン”ＩＥＳ’ｒの位相を手動調整するものである。
を与えても内部クロック信号φ１．１のＴＥＳＴ 位相状態（δ３）が外部からは見えず、従来では試行錯
誤を繰返しつつ内部クロック信号φＩＮＴとテストバタ
ン’ ＴＥＳＴどの同期をとっているものであった。因
みに、この試行、ｌｊｊ誤的な同期調整は、テスタ１側
において動作結果パタンφＯＵＴを見比べながらテスト
バタン”ＩＥＳ’ｒの位相を手動調整するものである。
このような場合の対策として、内部クロック信号φＩＮ
Ｔ信号を取出ずための専用のモニタ端子を導出すること
が考えられる。しかしながら、特にワンチップマイクロ
コンピュータのように限られたスペースに多くの機能を
もたせる必要があるようなデバイスの場合、試験用の専
用端子を増設することは得策ではない。
Ｔ信号を取出ずための専用のモニタ端子を導出すること
が考えられる。しかしながら、特にワンチップマイクロ
コンピュータのように限られたスペースに多くの機能を
もたせる必要があるようなデバイスの場合、試験用の専
用端子を増設することは得策ではない。
そこで、本発明は専用＠子を新たに設けることなく、内
部クロック信号を収出ずことが可能なモニタ装置を提供
することを目的とする。
部クロック信号を収出ずことが可能なモニタ装置を提供
することを目的とする。
上記本発明の課題を解決するために、本発明は、外部か
らテストクロック信号（φ ）を入力すＴＥＳＴ るためのテストクロック入力端子（３）と、このテスト
クロック入力端子（３）から与えられたテストクロック
信号（φ ）に基づいて内部クロＥＳＴ ツク信号（φ ）を発生ずる内部クロック発振ＮＴ 器（４）と、この内部クロック発振器（４）の動作試験
時の当該発振器の発振出力信号（φ。ＩＩＴ ）を出力
するモニタ端子（７）と、前記モニタ端子（７）と前記
内部クロック発振器（４）の出力端との間に、前記内部
クロック発振器（４）の発振出力信号（φ ）又は前
記内部クロック信号ＵＴ （φ ）のいずれか一方を選択して出力可能なＮＴ 信号切換手段（８）を具備するように構成する。
らテストクロック信号（φ ）を入力すＴＥＳＴ るためのテストクロック入力端子（３）と、このテスト
クロック入力端子（３）から与えられたテストクロック
信号（φ ）に基づいて内部クロＥＳＴ ツク信号（φ ）を発生ずる内部クロック発振ＮＴ 器（４）と、この内部クロック発振器（４）の動作試験
時の当該発振器の発振出力信号（φ。ＩＩＴ ）を出力
するモニタ端子（７）と、前記モニタ端子（７）と前記
内部クロック発振器（４）の出力端との間に、前記内部
クロック発振器（４）の発振出力信号（φ ）又は前
記内部クロック信号ＵＴ （φ ）のいずれか一方を選択して出力可能なＮＴ 信号切換手段（８）を具備するように構成する。
本発明の構成によれば、モニタ端子（７）と内部クロッ
ク発振器（φ ）の出力端との間に信ＮＴ 号切換手１’ｕ（８）を設けたことにより、内部クロッ
ク発振器（４）の動作試験時以外はモニタ端子（７）を
使用しないので、信号切換手段を切換えて内部クロック
信号信号（φ ）をモニタ端子ＮＴ （７）に取出すことができる。したがって、この取出し
た内部クロック信号（φ ）に同期させＮＴ てテストバタン（Ｄ ）を入力させることによＴＥ
ＳＴ す、計算機（２）の内部において容易に内部クロック信
号（φ ）とテストバタン（Ｄ ）とＩ Ｎ ’
ｒ Ｔ Ｅ Ｓ Ｔの同期をと
ることができる。その結果、新たに内部クロック信号モ
ニタ用の端子を増設する必要がない。
ク発振器（φ ）の出力端との間に信ＮＴ 号切換手１’ｕ（８）を設けたことにより、内部クロッ
ク発振器（４）の動作試験時以外はモニタ端子（７）を
使用しないので、信号切換手段を切換えて内部クロック
信号信号（φ ）をモニタ端子ＮＴ （７）に取出すことができる。したがって、この取出し
た内部クロック信号（φ ）に同期させＮＴ てテストバタン（Ｄ ）を入力させることによＴＥ
ＳＴ す、計算機（２）の内部において容易に内部クロック信
号（φ ）とテストバタン（Ｄ ）とＩ Ｎ ’
ｒ Ｔ Ｅ Ｓ Ｔの同期をと
ることができる。その結果、新たに内部クロック信号モ
ニタ用の端子を増設する必要がない。
次に、本発明の実施例を図面に基づいて説明する。
第２図に、本発明の実施例を示す、この第２図において
、第４図と同一もしくは重複する部分には同一の符号を
付してその説明は省略する。
、第４図と同一もしくは重複する部分には同一の符号を
付してその説明は省略する。
第２図において、第４図と異なる部分は、内部クロック
発振器４の出力端とモニタ端子７との間に、内部クロッ
ク発振器４の発振出力信号φ。８□または内部クロック
信号φＩＮＴのいずれか一方を選択的に切換えて出力可
能な信号切換手段を構成するセレクタ８が介在されてい
る。
発振器４の出力端とモニタ端子７との間に、内部クロッ
ク発振器４の発振出力信号φ。８□または内部クロック
信号φＩＮＴのいずれか一方を選択的に切換えて出力可
能な信号切換手段を構成するセレクタ８が介在されてい
る。
セレクタ８は、例えば０ＭＯ３）ランジスタからなるト
ランスファーゲート９．１０およびインバータ１１を用
いて構成される。このように、トランスファーゲート９
，１０として４個のＭＯＳトランジスタとインバータ１
１として２個のＭＯＳトランジスタの合計６個のトラン
ジスタを使用することにより、ワンチップマイクロコン
ピュータ内にセレクタを形成することができる。このよ
うに、ＩＣ内部に６個程度のトランジスタを増設するこ
とは容易であり、チップの外部に専用端子を増設するこ
とに比べてはるかにメリットが大きい。
ランスファーゲート９．１０およびインバータ１１を用
いて構成される。このように、トランスファーゲート９
，１０として４個のＭＯＳトランジスタとインバータ１
１として２個のＭＯＳトランジスタの合計６個のトラン
ジスタを使用することにより、ワンチップマイクロコン
ピュータ内にセレクタを形成することができる。このよ
うに、ＩＣ内部に６個程度のトランジスタを増設するこ
とは容易であり、チップの外部に専用端子を増設するこ
とに比べてはるかにメリットが大きい。
次に、動作を説明する（第３図参照）。
まず、マイクロコンピュータ２の通常動作モード又は内
部クロック発振器４のテストモードＭ。
部クロック発振器４のテストモードＭ。
では、モード切換信号Ｔ Ｓ Ｔは“Ｌ″レベルある。
このモード切ＰＡ信号”ｒ” Ｓ ’Ｉ”の“Ｌ”レベ
ルにより、トランスファーゲート９はＯＮとなり、トラ
ンスファーゲート１０はＯＦＦとなる。
ルにより、トランスファーゲート９はＯＮとなり、トラ
ンスファーゲート１０はＯＦＦとなる。
この状態で、テスタ１からテストクロック信号φＴＥＳ
Ｔを入力すると、内部クロック発振器４は発振を開始す
る。なお、このとき、内部クロック発振器４内の水晶発
振器は取除かれている。
Ｔを入力すると、内部クロック発振器４は発振を開始す
る。なお、このとき、内部クロック発振器４内の水晶発
振器は取除かれている。
内部クロック発振器４においては、インバータ１２とそ
の並列抵抗１３からなる発振回路が発振動作を行ない、
その発振出力信号φ。、■を出力する０発振出力信号φ
。ＩＩＴはインバータ１４およびセレクタ８に出力され
る。
の並列抵抗１３からなる発振回路が発振動作を行ない、
その発振出力信号φ。、■を出力する０発振出力信号φ
。ＩＩＴはインバータ１４およびセレクタ８に出力され
る。
インバータ１４を介して出力された発振出力信号φ。。
１は分周回路１５により所定周期の信号に分周され、内
部り１コック信号φ１Ｎ１としてマイクロコンピュータ
２の各要素（ＲＯＭ、ＲＡＭ。
部り１コック信号φ１Ｎ１としてマイクロコンピュータ
２の各要素（ＲＯＭ、ＲＡＭ。
ＣＰＵ、Ｉｌｏ等）に供給される。なお、分周回路１５
は当該試験対象となるマイクロコンピュータの動作条件
に応じて設けるか、あるいは分周回期を設定する。
は当該試験対象となるマイクロコンピュータの動作条件
に応じて設けるか、あるいは分周回期を設定する。
一方、セレクタに与えた発振出力信号φ。、１は、トラ
ンスファーゲート９がＯＮとなっているのでモニタ端子
７に出現する。内部クロック信号φＩＮＴはトランスフ
ァーゲート１０がＯＦＦ’となっているので出力されな
い。
ンスファーゲート９がＯＮとなっているのでモニタ端子
７に出現する。内部クロック信号φＩＮＴはトランスフ
ァーゲート１０がＯＦＦ’となっているので出力されな
い。
このようにして、モニタ端子７に出現した発振出力１８
号φ と入力したテストクロック信号ＯＵ’１ φ１［３１とを）ヒ較照合することにより当該内部クロ
ック発振器４の健全性を試験することができる。
号φ と入力したテストクロック信号ＯＵ’１ φ１［３１とを）ヒ較照合することにより当該内部クロ
ック発振器４の健全性を試験することができる。
次に、マイクロコンピュータ２のテストモードＭ１では
、モード切換信号ＴＳＴは“Ｈ”レベルとなる（第３図
、時刻し参照）、このモード切換（３＋３− ’ｒ ｓ
′ｒの“１ビレベルにより、トランスファーゲート９
，１０のＯＮ、ＯＦＴ？状態は逆転する。
、モード切換信号ＴＳＴは“Ｈ”レベルとなる（第３図
、時刻し参照）、このモード切換（３＋３− ’ｒ ｓ
′ｒの“１ビレベルにより、トランスファーゲート９
，１０のＯＮ、ＯＦＴ？状態は逆転する。
つまり、９はＯＦＦ、１０はＯＮとなる。
この状態で、テスタ１からテストクロック信号φＴＥＳ
Ｔを入力すると、内部クロック発振８４はＬ配向様に発
振動作を間々白し、発振出力信ｔ′３φ。Ｕｌおよび内
部クロック信号φＪＮＩを出力する。
Ｔを入力すると、内部クロック発振８４はＬ配向様に発
振動作を間々白し、発振出力信ｔ′３φ。Ｕｌおよび内
部クロック信号φＪＮＩを出力する。
このとき、セレクタ８ではトランスファーゲート９かＯ
ＦＦされているので、発振出力信号φ。。■は伝達され
ず、内部りＩ：？ツク信号φＩＮＴがトランスファーゲ
ート１０を介してモニタ端子７に現われる。
ＦＦされているので、発振出力信号φ。。■は伝達され
ず、内部りＩ：？ツク信号φＩＮＴがトランスファーゲ
ート１０を介してモニタ端子７に現われる。
このようにして、モニタ飽ｉ子７に出現した内部クロッ
ク信号φＩＮＴはテスタ１（１１に取込まれる。
ク信号φＩＮＴはテスタ１（１１に取込まれる。
デスタ１はこの取込まれた内部クロック信号φ に基
づいてテストパタンＤＴＥＳＴを出力し、ＮＴ マイクロコンピュータ２にＪｊえる。以下は、前述同様
に試験を行う。
づいてテストパタンＤＴＥＳＴを出力し、ＮＴ マイクロコンピュータ２にＪｊえる。以下は、前述同様
に試験を行う。
以上のようにして、セレクタ８にモード切換信号Ｔ Ｓ
’ｒ”を切換えることにより、内部クロック信号φＩ
ＮＴをもともと設けられているモニタ端子７を利用して
収出ずことができるので、専用の端子を新たに増設する
ことなく、正確に内部クロック信号φ に同期したデ
ス１〜バタンＤＴ［：ＳＴを与えＮＴ ることができる。
’ｒ”を切換えることにより、内部クロック信号φＩ
ＮＴをもともと設けられているモニタ端子７を利用して
収出ずことができるので、専用の端子を新たに増設する
ことなく、正確に内部クロック信号φ に同期したデ
ス１〜バタンＤＴ［：ＳＴを与えＮＴ ることができる。
その結果、従来のような試行ｊ３誤の繰返しによる同期
化作業が不要となり、試験に要する手間や時間を少なく
することができ、作業効率の改首を図ることかできる。
化作業が不要となり、試験に要する手間や時間を少なく
することができ、作業効率の改首を図ることかできる。
また、対象となるマイクロコンピュータの仕様か異なる
場合であっても、現実にマイクロコンピュータ内におい
て発生している内部クロック信号を収出ずものであるた
め、容易かつ短時間で同期をとることか可能となる。
場合であっても、現実にマイクロコンピュータ内におい
て発生している内部クロック信号を収出ずものであるた
め、容易かつ短時間で同期をとることか可能となる。
以上述べたように、本発明によれは、専用端子を新たに
設けることなく、内部り１７ツク信号を収出ずことか°
できる。
設けることなく、内部り１７ツク信号を収出ずことか°
できる。
【図面の簡単な説明】
第１図は本発明の詳細な説明図、
第２図は本発明の実施例を示す回路図、第・３図は第２
図の動作説明図、 第・１図は従来の試験回路のブロック図、第５図は第４
図の動作説明図である。 ■・・・デスク、 ２・・・マイクロコンビ上−夕、 ３・・・テストクロック入力端子 １１・・・内部り１７ソク発振器、 ５・・・テスト入力な１１子、 ６・・・データ出力端子、 ′７・・・モニタ端子、 ８・・・セレクタ、 ９．１０・・・トランスファーゲート、１１．１２・・
・インバータ、 １３・・・並列抵抗、 １４・・・インバータ、 １５・・・分周回路、 φＴＥＳＴ・・・ナス１−クロック信号、φＩ８□・・
・内部クロック信号、 φ。、１・・・発振出力信号、 Ｔ Ｓ ’Ｉ’・・・モード切換信号、ＤＴＥＳＴ・・
・テストバタン、 ＤＯＵＴ・・・動作結果バタン。 第１図 °δ３ ｊマー〉イト図σ）１リアｒ巨１３ｅ日１≧３第５図
図の動作説明図、 第・１図は従来の試験回路のブロック図、第５図は第４
図の動作説明図である。 ■・・・デスク、 ２・・・マイクロコンビ上−夕、 ３・・・テストクロック入力端子 １１・・・内部り１７ソク発振器、 ５・・・テスト入力な１１子、 ６・・・データ出力端子、 ′７・・・モニタ端子、 ８・・・セレクタ、 ９．１０・・・トランスファーゲート、１１．１２・・
・インバータ、 １３・・・並列抵抗、 １４・・・インバータ、 １５・・・分周回路、 φＴＥＳＴ・・・ナス１−クロック信号、φＩ８□・・
・内部クロック信号、 φ。、１・・・発振出力信号、 Ｔ Ｓ ’Ｉ’・・・モード切換信号、ＤＴＥＳＴ・・
・テストバタン、 ＤＯＵＴ・・・動作結果バタン。 第１図 °δ３ ｊマー〉イト図σ）１リアｒ巨１３ｅ日１≧３第５図
Claims (1)
- 外部からテストクロック信号（φ＿Ｔ＿Ｅ＿Ｓ＿Ｔ）
を入力するためのテストクロック入力端子（３）と、こ
のテストクロック入力端子（３）から与えられたテスト
クロック信号（φ＿Ｔ＿Ｅ＿Ｓ＿Ｔ）に基づいて内部ク
ロック信号を発生する内部クロック発振器（４）と、こ
の内部クロック発振器（４）の動作試験時の当該発振器
の発振出力信号（φ＿Ｏ＿Ｕ＿Ｔ）を出力するモニタ端
子（７）と、前記モニタ端子（７）と前記内部クロック
発振器（４）の出力端との間に、前記内部クロック発振
器（４）の発振出力信号（φ＿Ｏ＿Ｕ＿Ｔ）又は前記内
部クロック信号（φ＿Ｉ＿Ｎ＿Ｔ）のいずれか一方を選
択して出力可能な信号切換手段（８）とを具備すること
を特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63140685A JPH01309366A (ja) | 1988-06-08 | 1988-06-08 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63140685A JPH01309366A (ja) | 1988-06-08 | 1988-06-08 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01309366A true JPH01309366A (ja) | 1989-12-13 |
Family
ID=15274374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63140685A Pending JPH01309366A (ja) | 1988-06-08 | 1988-06-08 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01309366A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5629177A (en) * | 1979-08-16 | 1981-03-23 | Nec Corp | Semiconductor integrated circuit device |
-
1988
- 1988-06-08 JP JP63140685A patent/JPH01309366A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5629177A (en) * | 1979-08-16 | 1981-03-23 | Nec Corp | Semiconductor integrated circuit device |
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