JPS611022A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS611022A JPS611022A JP60118840A JP11884085A JPS611022A JP S611022 A JPS611022 A JP S611022A JP 60118840 A JP60118840 A JP 60118840A JP 11884085 A JP11884085 A JP 11884085A JP S611022 A JPS611022 A JP S611022A
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- Japan
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- circuit
- pulse
- output
- terminal
- signal
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、クロックパルス発生回路に関し、特にモノ
リシック集積回路に構成されたディジタル制御回路にお
けるクロックパルス発生回路であって、モノリシック集
積回路の外付抵抗を介した電圧信号で発振周波数が制御
される発振回路を内蔵するものを対象とする。
リシック集積回路に構成されたディジタル制御回路にお
けるクロックパルス発生回路であって、モノリシック集
積回路の外付抵抗を介した電圧信号で発振周波数が制御
される発振回路を内蔵するものを対象とする。
ディジタル制御回路の動作チェックのために、試験装置
と、被試験品であるディジタル制御装置との同期をとる
必要がある。すなわち、これらのディジタル制御装置（
試験装置及び被試験装置）は、タイミングパルス（クロ
ックパルス）により動作を行なうものであるため、これ
らの装置間において直接信号のやりとりを行なう場合、
同一のタイミングパルスで動作させる必要があるからで
ある。
と、被試験品であるディジタル制御装置との同期をとる
必要がある。すなわち、これらのディジタル制御装置（
試験装置及び被試験装置）は、タイミングパルス（クロ
ックパルス）により動作を行なうものであるため、これ
らの装置間において直接信号のやりとりを行なう場合、
同一のタイミングパルスで動作させる必要があるからで
ある。
ところで、電子式卓上計算機等のように、発振回路を内
蔵するモノリシック集積回路で構成され。
蔵するモノリシック集積回路で構成され。
たディジタル制御装置においては、上記試験のためのク
ロック入力用端子を余分に必要とするものであり、これ
により、外付端子の増大によるパッケージの大型化、集
積密度の低下、及び信頼性の低下はまぬがれなかった。
ロック入力用端子を余分に必要とするものであり、これ
により、外付端子の増大によるパッケージの大型化、集
積密度の低下、及び信頼性の低下はまぬがれなかった。
この発明の目的は、外部端子の大幅な増加を防ぐことが
可能な半導体集積回路装置を提供することにある。
可能な半導体集積回路装置を提供することにある。
この発明は、発振回路と、外部端子へのクロックパルス
の供給の有無を検出する検出手段と、上記発振回路の出
力に基づいて形成される第１のパルス信号と、上記外部
端子へ供給されるクロックパルスに基づいて形成される
第２のパルス信号とを受けるようにされた選択回路と、
上記選択回路の出力信号を受ける分周回路とを含み、上
記外部端子にクロックパルスが供給されているとき、上
記選択回路は上記第２のパルス信号を上記分周回路に伝
えるように上記検出手段によって制御せしめられること
を特徴とする半導体集積回路装置にある。
の供給の有無を検出する検出手段と、上記発振回路の出
力に基づいて形成される第１のパルス信号と、上記外部
端子へ供給されるクロックパルスに基づいて形成される
第２のパルス信号とを受けるようにされた選択回路と、
上記選択回路の出力信号を受ける分周回路とを含み、上
記外部端子にクロックパルスが供給されているとき、上
記選択回路は上記第２のパルス信号を上記分周回路に伝
えるように上記検出手段によって制御せしめられること
を特徴とする半導体集積回路装置にある。
以下、実施例により、この発明を具体的に説明する。
第１図は、この発明の一実施例を示す回路図である。
（１）は、モノリシック集積回路を示すものであり、以
下に説明する回路を含むディジタル制御回路を内蔵する
ものである。
下に説明する回路を含むディジタル制御回路を内蔵する
ものである。
（２）は、発振回路であり、負荷をディプレッション型
ＭＩ ５ＦＥＴ（絶縁ゲート型電界効果トランジスタ、
以下同じ・・・・・・Ｑ６ 、Ｑ８及びＱ、、 ）とし
、１［動ＭＩＳＦＥＴをエンハンスメント型ＭＩＳＦＥ
Ｔ（Ｑ６ 、Ｑ、及びＱｌ、）とするインバータ回路（
Ｑｓ 、Ｑａ ）、（Ｑａ 、Ｑ−）及び（Ｑｕ
。
ＭＩ ５ＦＥＴ（絶縁ゲート型電界効果トランジスタ、
以下同じ・・・・・・Ｑ６ 、Ｑ８及びＱ、、 ）とし
、１［動ＭＩＳＦＥＴをエンハンスメント型ＭＩＳＦＥ
Ｔ（Ｑ６ 、Ｑ、及びＱｌ、）とするインバータ回路（
Ｑｓ 、Ｑａ ）、（Ｑａ 、Ｑ−）及び（Ｑｕ
。
Ｑｌ、）をディプレッション型ＭＩＳＦＥＴ（Ｑｙ。
Ｑ＋ｏ）及び抵抗（Ｒ，）を介して、リング状に縦続接
続して構成される。
続して構成される。
（３）は、補正回路であり、エンハンスメント型ＭＩ
５ＦＥＴ （Ｑ＋ 、Ｑｔ ）による分圧回路と、こ
の分圧出力電圧で制御されるエンハンスメント型ＭＩＳ
ＦＥＴ（Ｑｓ ）と、このＭＩＳＦＥＴ（Ｑｓ）に並
列接続されたディプレッション型ＭＩＳＦＥＴ（Ｑｔ）
であって、ソース・ゲート間を接続したものとにより構
成され、この並列ＭＩ ５ＦＥＴ（Ｑｓ 、Ｑｔ
）と直列接続される外付抵抗（Ｒ）とにより、上記発振
回路を構成するＭＩＳＦＥＴの製造上の特性のバラツキ
、及び温度変化、電圧変動等による動作点の変動を補正
し、発振周波数の安定化を図ろうとするものである。
５ＦＥＴ （Ｑ＋ 、Ｑｔ ）による分圧回路と、こ
の分圧出力電圧で制御されるエンハンスメント型ＭＩＳ
ＦＥＴ（Ｑｓ ）と、このＭＩＳＦＥＴ（Ｑｓ）に並
列接続されたディプレッション型ＭＩＳＦＥＴ（Ｑｔ）
であって、ソース・ゲート間を接続したものとにより構
成され、この並列ＭＩ ５ＦＥＴ（Ｑｓ 、Ｑｔ
）と直列接続される外付抵抗（Ｒ）とにより、上記発振
回路を構成するＭＩＳＦＥＴの製造上の特性のバラツキ
、及び温度変化、電圧変動等による動作点の変動を補正
し、発振周波数の安定化を図ろうとするものである。
゛すなわち、上記外付抵抗（Ｒ）と並列ＭＩＳＦＥ Ｔ
（Ｑａ ＝ Ｑｔ ）とによる分圧電圧出力により、
発振回路の負荷ＭＩＳＦＥＴ（Ｑｓ 、Ｑａ ）及び
、次段の入力容量（Ｑ、、Ｑ＋□のゲート容量）に対し
て直列に挿入されるＭＩ ５ＦＥＴ （Ｑｔ −Ｑ＋
ｏ）の動作抵抗を制御することにより、発振周波数を規
定するところのＣ１時定数とロジックスレッショルドと
の関係な略一定に保つように制御するものである。
（Ｑａ ＝ Ｑｔ ）とによる分圧電圧出力により、
発振回路の負荷ＭＩＳＦＥＴ（Ｑｓ 、Ｑａ ）及び
、次段の入力容量（Ｑ、、Ｑ＋□のゲート容量）に対し
て直列に挿入されるＭＩ ５ＦＥＴ （Ｑｔ −Ｑ＋
ｏ）の動作抵抗を制御することにより、発振周波数を規
定するところのＣ１時定数とロジックスレッショルドと
の関係な略一定に保つように制御するものである。
この実施例においては、この抵抗（Ｒ）接続用端子（Ｐ
）を入力とするインバータ回路（ＩＮ）、このインバー
タ出力で制御されるラッチ回路（４）及び、このラッチ
出力により、上記インバータ回路（ＩＮ）を介して外付
ピン（Ｐ）から入力される試験装置からのパルス信号と
、上記発振回路（２）で形成されるパルス信号とを切り
換えて、例えば２相のクロックパルス（φ１ 、φ、）
を形成するための分周回路（６）に伝送するゲート回路
（５）を付加するものである。
）を入力とするインバータ回路（ＩＮ）、このインバー
タ出力で制御されるラッチ回路（４）及び、このラッチ
出力により、上記インバータ回路（ＩＮ）を介して外付
ピン（Ｐ）から入力される試験装置からのパルス信号と
、上記発振回路（２）で形成されるパルス信号とを切り
換えて、例えば２相のクロックパルス（φ１ 、φ、）
を形成するための分周回路（６）に伝送するゲート回路
（５）を付加するものである。
このゲート切り換えを、上記外付ピンからのパルス信号
で制御するため、ラッチ回路（４）は、パルス信号が入
力されるまでの間、所定の値（ゲート回路が発振回路か
らのパルスを選択する値）に安定するものであり、この
ため、電源投入時のオートクリア信号（ＡＣＬ）をリセ
ット入力としている。
で制御するため、ラッチ回路（４）は、パルス信号が入
力されるまでの間、所定の値（ゲート回路が発振回路か
らのパルスを選択する値）に安定するものであり、この
ため、電源投入時のオートクリア信号（ＡＣＬ）をリセ
ット入力としている。
この回路の動作は、第２図に示す波形図を参照して説明
する。
する。
この動作説明にあたり、ＭＩＳＦＥＴはＰチャンネル型
ＭＩＳＦＥＴとし、そのため電源電圧は負の電圧（−Ｖ
Ｄｎ ）を用い、この負の電圧レベルを′１″とする負
論理により説明する。
ＭＩＳＦＥＴとし、そのため電源電圧は負の電圧（−Ｖ
Ｄｎ ）を用い、この負の電圧レベルを′１″とする負
論理により説明する。
このクロックパルス発生回路内蔵するディジタル制御回
路を試験装置により動作試験を行なう場合、上記抵抗端
子（Ｐ）には、試験装置からのパルス信号を直接に、又
は抵抗を介して印加するものとするが、試験開始前は電
源電圧（−ＶＤＤ）レベルに設定しておくものである。
路を試験装置により動作試験を行なう場合、上記抵抗端
子（Ｐ）には、試験装置からのパルス信号を直接に、又
は抵抗を介して印加するものとするが、試験開始前は電
源電圧（−ＶＤＤ）レベルに設定しておくものである。
電源投入により、電源電圧端子（−ＶＤｎ）は負の電圧
となり、これと同時又はそれ以前に抵抗端子ＣＰ）は負
の電圧を印加する。
となり、これと同時又はそれ以前に抵抗端子ＣＰ）は負
の電圧を印加する。
したがって、電源投入により、これらの回路が動作する
とき抵抗端子（Ｐ）は論理レベルが１”となり、インバ
ータ回路（ＩＮ）を介したラッチ回路（４）のセット入
力は０′”であるため、このラッチ回路（４）は、オー
トクリア信号（ＡＣＬ）によりその出力（Ｑ）を“０′
′とする。
とき抵抗端子（Ｐ）は論理レベルが１”となり、インバ
ータ回路（ＩＮ）を介したラッチ回路（４）のセット入
力は０′”であるため、このラッチ回路（４）は、オー
トクリア信号（ＡＣＬ）によりその出力（Ｑ）を“０′
′とする。
このラッチ出力（”０”）を制御信号とするゲート回路
（５）を構成するＡＮＤ回路（Ｇ２ ）は、他方の入力
に無関係にその出力な０”とし、一方ＮＯＲ回路（Ｇ１
）は、発振回路の出力の反転信号を出力する。このため
、分周回路（６）には、発振回路（２）からのパルス信
号に基づいて、クロックパルス（φ５．φ２ ）を形成
する。この動作は、上記抵抗端子ＣＰ）に抵抗（Ｒ）を
接続して電源電圧（−ＶＤＤ ）を印加する通常のディ
ジタル制御回路の動作、すなわち、内蔵する発振回路に
基づいてクロックパルスを形成する動作と同一である。
（５）を構成するＡＮＤ回路（Ｇ２ ）は、他方の入力
に無関係にその出力な０”とし、一方ＮＯＲ回路（Ｇ１
）は、発振回路の出力の反転信号を出力する。このため
、分周回路（６）には、発振回路（２）からのパルス信
号に基づいて、クロックパルス（φ５．φ２ ）を形成
する。この動作は、上記抵抗端子ＣＰ）に抵抗（Ｒ）を
接続して電源電圧（−ＶＤＤ ）を印加する通常のディ
ジタル制御回路の動作、すなわち、内蔵する発振回路に
基づいてクロックパルスを形成する動作と同一である。
次に、試験装置からパルス信号を印加すると、その最初
の″０″レベルにより、ラッチ回路（４）がこれにより
、ゲート回路（５）を構成するＮＯＲ回路（Ｇ、）は、
発振回路（２）からの信号に無関係にＯ”を出力するも
のとなり、一方、ＡＮＤ回路（Ｇ２）は、インバータ回
路（ＩＮ）を介した試験装置からのパルス信号を出力し
、ＮＯＲ回路（Ｇ、）を介して分周回路（６）に、上記
試験装置からのパルス信号（Ｐ入力）を印加する。
の″０″レベルにより、ラッチ回路（４）がこれにより
、ゲート回路（５）を構成するＮＯＲ回路（Ｇ、）は、
発振回路（２）からの信号に無関係にＯ”を出力するも
のとなり、一方、ＡＮＤ回路（Ｇ２）は、インバータ回
路（ＩＮ）を介した試験装置からのパルス信号を出力し
、ＮＯＲ回路（Ｇ、）を介して分周回路（６）に、上記
試験装置からのパルス信号（Ｐ入力）を印加する。
なお、上記ラッチ出力（Ｑ）を用いて、それまで発振回
路（２）からのパルスで動作していた分周回路（６）を
一旦リセットするため、分周回路（６）は、試験装置と
同一周波数で、かつ位相の合致したクロックパルス（φ
８．φ２ ）を形成することとなる。
路（２）からのパルスで動作していた分周回路（６）を
一旦リセットするため、分周回路（６）は、試験装置と
同一周波数で、かつ位相の合致したクロックパルス（φ
８．φ２ ）を形成することとなる。
これにより、試験装置と被試験品であるディジタル制御
回路は、そのタイミングパルスの同期をとることができ
、直接信号のやりとりが可能となる。
回路は、そのタイミングパルスの同期をとることができ
、直接信号のやりとりが可能となる。
この実施例回路によれば、発振回路の周波数安定化のた
めに必要とする端子を利用して、上記両装置の同期をと
ることができるため、ディジタル制御回路における周期
端子及びクロック入力端子の削減が図られる。
めに必要とする端子を利用して、上記両装置の同期をと
ることができるため、ディジタル制御回路における周期
端子及びクロック入力端子の削減が図られる。
この外付ピンの削減により、パッケージの小型化、集積
度の向上、及び信頼性の向上が図られることの他、削減
した外付ピンを利用してのディジタル制御回路の機能の
拡大が図られる。
度の向上、及び信頼性の向上が図られることの他、削減
した外付ピンを利用してのディジタル制御回路の機能の
拡大が図られる。
この発明は、前記実施例に限定されず、発振回路の構成
、及び補正回路の構成は、種々変形できることの他、ゲ
ート回路（５）は、その論理レベルの選び方により、Ｎ
ＡＮＤＡＮＤ回路Ｒ回路の組合せ等種々変形できる。ま
た、これらの回路を構成するＭＩＳＦＥＴｋ−！、、ｎ
チャネル型ＭＩ ５ＦＥＴあるいは、Ｃ−ＭＯ８回路等
何んであってもよい。
、及び補正回路の構成は、種々変形できることの他、ゲ
ート回路（５）は、その論理レベルの選び方により、Ｎ
ＡＮＤＡＮＤ回路Ｒ回路の組合せ等種々変形できる。ま
た、これらの回路を構成するＭＩＳＦＥＴｋ−！、、ｎ
チャネル型ＭＩ ５ＦＥＴあるいは、Ｃ−ＭＯ８回路等
何んであってもよい。
第１図は、この発明の一実施例を示す回路図、第２図は
、その動作波形図である。 （１）・・・モノリシック集積回路、（２）・・・発振
回路、（３）・・・補正回路、（４）・・・ラッチ回路
、（５）・・・ゲート回路、（６）・・・分局回路。 代理人 弁理士 小 川 勝 男］ 第 １ 図 第 ２ 図 φ７−７ｍ−℃−七一
、その動作波形図である。 （１）・・・モノリシック集積回路、（２）・・・発振
回路、（３）・・・補正回路、（４）・・・ラッチ回路
、（５）・・・ゲート回路、（６）・・・分局回路。 代理人 弁理士 小 川 勝 男］ 第 １ 図 第 ２ 図 φ７−７ｍ−℃−七一
Claims (1)
- 発振回路と、外部端子へのクロックパルスの供給の有無
を検出する検出手段と、上記発振回路の出力に基づいて
形成される第１のパルス信号と上記外部端子へ供給され
るクロックパルスに基づいて形成される第２のパルス信
号とを受けるようにされた選択回路と、上記選択回路の
出力信号を受ける分周回路とを含み、上記外部端子にク
ロックパルスが供給されているとき、上記選択回路は上
記第２のパルス信号を上記分周回路に伝えるように上記
検出手段によって制御せしめられることを特徴とする半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60118840A JPS611022A (ja) | 1985-06-03 | 1985-06-03 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60118840A JPS611022A (ja) | 1985-06-03 | 1985-06-03 | 半導体集積回路装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52127515A Division JPS6054685B2 (ja) | 1977-10-26 | 1977-10-26 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS611022A true JPS611022A (ja) | 1986-01-07 |
| JPS62529B2 JPS62529B2 (ja) | 1987-01-08 |
Family
ID=14746454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60118840A Granted JPS611022A (ja) | 1985-06-03 | 1985-06-03 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS611022A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5671074A (en) * | 1979-11-12 | 1981-06-13 | Takeda Chem Ind Ltd | 1,2-disubstituted-4-halogenoimidazole-5-acetic acid derivative |
-
1985
- 1985-06-03 JP JP60118840A patent/JPS611022A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5671074A (en) * | 1979-11-12 | 1981-06-13 | Takeda Chem Ind Ltd | 1,2-disubstituted-4-halogenoimidazole-5-acetic acid derivative |
| JPS6364428B2 (ja) * | 1979-11-12 | 1988-12-12 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62529B2 (ja) | 1987-01-08 |
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