KR20110067123A - 메모리 디바이스들의 자체 리셋 클록 버퍼 - Google Patents

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Abstract

메모리 디바이스는 클록 버퍼 회로를 포함한다. 클록 버퍼 회로는 교차-결합된 논리 회로를 포함한다. 교차-결합된 논리 회로는 적어도 두개의 논리 게이트들을 가지는데, 상기 논리 게이트들 중 적어도 하나의 논리 게이트의 출력은 상기 논리 게이트들 중 적어도 하나의 논리 게이트의 입력에 결합(couple)된다. 상기 교차-결합된 논리 회로는 클록 신호를 받기 위한 입력에 결합된다. 메모리 디바이스는 또한 상기 교차-결합된 논리 회로의 출력으로부터 클록 신호를 생성하도록 동작가능한 클록 드라이버를 포함한다. 클록 신호로부터 상기 교차-결합된 논리 회로로의 피드백 루프는 상기 교차-결합된 논리 회로를 제어한다. 3-상태 인버터를 포함하는 버퍼 회로는 클록 생성기와의 경쟁(contention)을 방지하면서 상기 클록 신호를 유지하기 위하여 상기 클록 신호에 결합된다. 메모리 디바이스는 칩 선택 신호에 의하여 인에이블된다.

Description

메모리 디바이스들의 자체 리셋 클록 버퍼{SELF RESET CLOCK BUFFER IN MEMORY DEVICES}
본 개시내용은 일반적으로 집적회로(IC)들에 관한 것이다. 특히, 본 개시내용은 메모리 디바이스들, 더 상세하게 메모리 디바이스들의 클록 버퍼링에 관한 것이다.
메모리 디바이스 또는 메모리는 일반적으로 미래의 검색을 위한 데이터를 저장할 수 있는 하드웨어로서 기술될 수 있다. 클록 버퍼는 메모리 동작에서 중요한 엘리먼트이다. 클록 버퍼의 하나의 목적은 외부 클록으로부터 메모리에 대한 제어 클록을 생성하는 것이다.
메모리가 판독 또는 기록 목적으로 액세스될때, 내부 클록 신호는 메모리내의 동기 타이밍을 제공한다. 이러한 내부 클록 신호는 메모리에 부착될 수 있는 회로의 외부 클록과 구별된다. 메모리내에 완전한 클록 생성기를 배치하는 것은 고가의 솔루션이며, 회로의 넓은 면적을 점유한다. 따라서, 종래의 메모리는 외부 회로의 클록으로부터 내부 메모리 클록을 생성하기 위하여 클록 버퍼를 사용한다. 내부 메모리 클록은 메모리 어드레스들을 래칭(latching)하는 것, 비트 라인 사전-충전(pre-charging) 및 워드 라인들을 선택하는 것과 같은 이벤트들의 타이밍을 제어한다.
종래의 클록 버퍼는 입력 클록 신호 뿐만아니라 외부 회로로부터의 다른 신호들을 받아들여 입력 신호들의 특정 조합들하에서 출력 클록(내부 메모리 클록) 신호를 생성한다. 종래의 클록 버퍼에서, 클록 드라이버는 입력 클록 신호 뿐만아니라 지연된 클록 신호에 결합(couple)되며, 중간 클록 신호를 출력한다. 클록 드라이버는 일반적으로 리셋 신호에 대하여 중간 클록 신호를 풀-업(pull up)하도록 구성된 pFET, 및 클록 신호, 지연된 클록 신호 및 칩 선택 신호의 조합에 대하여 풀-다운(pull-down)하도록 직렬로 구성된 nFET들을 포함하는 여러 트랜지스터들을 가진다. 중간 클록 신호는 2개의 인버터들을 포함하는 키퍼 회로의 사용을 통해 버퍼링된다. 클록 인버터는 중간 클록 신호로부터 출력 클록 신호를 생성한다.
45nm 및 이 이하로 트랜지스터 엘리먼트들을 축소시키는 것, 소형 트랜지스터들을 가능하게 하기 위하여 공급 전압을 감소시키는 것 그리고 저전력 소비를 위한 요구는 메모리에서 발견되는 종래의 클록 버퍼 회로에 있어서 다수의 문제점들을 발생시켰다.
이들 중 한 문제점은 클록 생성기의 풀-다운 경로가 외부 클록에 의하여 인에이블(enable)되고 동일한 외부 클록의 하드 지연(hard delay)에 의하여 디스에이블(disable)된다는 점이다. 클록 생성기에 의한 풀-다운이 디스에이블될때 클록 생성기의 출력이 사전에 풀-다운되도록 하기 위하여 지연이 요구된다. 만일 지연이 충분히 길지 않으면, 클록 생성기는 작동하지 않아서 원하는 내부 메모리 클록을 출력하는 전체 클록 버퍼 회로를 정지시킬 것이다.
다른 문제점은 앞서 기술된 지연의 사용에 있다. 지연 동안, 칩 선택 라인은 로우(low)로 유지되어야 한다. 칩 선택 라인이 로우(low)로 유지되어야 하는 시간은 홀드 시간(hold time)이며, 회로에서 구현되는 클록 지연보다 더 길어야 한다. 클록 지연은 대략 100-1000 피코초, 보통 300 피코초이다. 홀드 시간의 길이는 또한 메모리 래치들로의 입력들에 대한 셋업 시간(setup time)에 영향을 미친다. 클록 버퍼에서 지연 회로의 사용은 불안정한 메모리 동작을 야기하는 타이밍 위반들을 유발할 수 있다. 더욱이, 최적 지연 시간의 길이는 PVT 조건들에 따라 변화한다. 따라서, 지연은 종종 이상적인 조건들 하에서 필요한 최소 시간보다 길게 세팅된다. 결과적으로, 클록 지연은 문제가 될 수 있다.
종래의 설계에 있어서 3번째의 문제점은 풀-다운 회로에서 2개의 nFET 트랜지스터들을 사용하는 것이다. 2개의 nFET들은 클록 및 지연된 클록 신호들을 조합하기 위한 논리적 함수를 수행하기 위하여 사용된다. nFET들은 증가된 회로 면적을 필요로 하여 메모리의 저장 밀도를 감소시키는 비교적 큰 디바이스들이다. 부가적으로, 2개의 nFET들의 커패시턴스는 외부 클럭에 대한 로드(load)를 증가시킨다.
4번째 문제점은 종래의 클록 버퍼 회로의 키퍼 회로에서 래치를 사용하는 것에 있다. 클록 생성기는 로우(low)에서 하이(high)로 또는 하이(high)에서 로우(low)로 메모리 클록을 변화시키기 위하여 키퍼 회로와 경쟁(contend)한다. 낮은 공급전압 또는 낮은 온도와 같은 특정 프로세스 조건들 하에서, 클록 생성기는 출력 클록을 변화시킬 수 없을 수 있다. 종래의 공급 전압들은 1 볼트 보다 높으며, 일부는 지금 1볼트보다 낮다. 0.8-0.9 볼트의 범위의 공급 전압은 종래의 클록 버퍼 실패를 유발한다. 이러한 타입의 실패는 부정확한 출력 클록 신호 및 메모리 회로의 실패를 유발한다.
따라서, 개선된 클록 버퍼에 대한 필요성이 요구된다.
본 개시내용의 일 양상에 따르면, 메모리 디바이스는 교차-결합된 논리 회로(cross-coupled logic circuit)를 포함한다. 교차-결합된 논리 회로는 적어도 두개의 논리 게이트들을 포함하며, 상기 논리 게이트들 중 적어도 하나의 출력은 상기 논리 게이트들 중 적어도 하나의 입력에 결합(couple)된다. 교차-결합된 논리 회로는 클록 신호를 받기 위한 입력에 결합된다. 메모리 디바이스는 또한 교차-결합된 논리 회로의 출력으로부터 클록 신호를 생성하도록 동작가능한 클록 드라이버를 포함한다. 클록 신호로부터 교차-결합된 논리 회로로의 피드백 루프는 교차-결합된 논리 회로를 제어한다.
본 개시내용의 다른 양상에 따르면, 클록 버퍼링 회로는 교차-결합된 논리 회로를 포함한다. 교차-결합된 논리 회로는 적어도 두개의 논리 게이트들을 포함하며, 상기 논리 게이트들 중 적어도 하나의 출력은 상기 논리 게이트들 중 적어도 하나의 입력에 결합된다. 교차-결합된 논리 회로는 클록 신호를 받기 위한 입력에 결합된다. 교차-결합된 논리 회로는 또한 교차-결합된 논리 회로의 출력으로부터 클록 신호를 생성하도록 동작가능한 클록 드라이버를 포함한다. 클록 신호로부터 교차-결합된 논리 회로로의 피드백 루프는 교차-결합된 논리 회로를 제어한다.
본 개시내용의 또 다른 양상에 따르면, 클록 신호를 생성하기 위한 방법은 입력 클록 신호를 수신하는 단계; 교차-결합된 논리 회로로부터 제어 신호를 생성하는 단계 ― 상기 교차-결합된 논리 회로는 피드백 루프 및 입력 클록 신호로부터의 입력을 받아들임 ―; 제어 신호로 클록 신호를 구동시키는 단계; 및 피드백 루프에서 클록 드라이버에 클록 신호를 피드백시키는 단계를 포함한다.
본 개시내용의 또 다른 양상에 따르면, 메모리 디바이스는 입력 클록 신호를 교차-결합하고 출력을 생성하기 위한 수단을 포함한다. 메모리 디바이스는 또한 클록 신호를 생성하기 위하여 출력을 구동시키기 위한 수단을 포함한다. 게다가, 메모리 디바이스는 상기 교차-결합하기 위한 수단으로 클록 신호를 피드백시키기 위한 수단을 포함한다.
이러한 개시내용은 이하의 상세한 설명이 보다 용이하게 이해될 수 있도록 본 개시내용의 특징들 및 기술적 장점들을 광범위하게 기술하기 보다는 요약하였다. 개시내용의 추가 특징들 및 장점들은 이하에 기술될 것이다. 이러한 개시내용이 본 개시내용의 동일한 목적들을 달성하기 위한 다른 구조들을 설계하거나 또는 수정하기 위한 기본서로서 용이하게 활용될 수 있다는 것이 당업자에 의하여 인식되어야 한다. 또한, 이러한 균등 구성들이 첨부된 청구항들에 기술된 개시 내용의 교시들로부터 벗어나지 않는다는 것이 당업자에 의하여 인식되어야 한다. 구성 및 동작 방법에 있어서 본 개시내용의 특징인 것으로 믿어지는 신규한 특징들은 첨부 도면들을 참조로 하여 고려할 때 이하의 상세한 설명으로부터 추가 목적들 및 장점들과 함께 보다 용이하게 이해될 것이다. 그러나, 도면들의 각각은 단지 예시 및 설명을 위하여 제공되며 본 개시내용을 제한하는 것으로 의도되지 않는다는 것이 명확하게 이해될 것이다.
본 출원의 개시내용의 더 완전한 이해를 위하여, 첨부 도면들을 참조로 하여 이하의 상세한 설명이 지금 참조될 것이다.
도 1은 종래의 클록 버퍼를 도시한 회로도이다.
도 2는 자체 리셋 기능을 특별히 포함하는 예시적인 클록 버퍼를 도시한 회로도이다.
도 3는 자체 리셋 기능을 특별히 포함하는 예시적인 클록 버퍼의 동작을 예시하는 타이밍도이다.
도 4는 본 발명의 실시예가 유리하게 사용될 수 있는 예시적인 무선 통신 시스템을 도시한 블록도이다.
도 1은 종래의 클록 버퍼를 도시한 회로도이다. 클록 버퍼링을 위한 종래의 전기 회로(10)는 공급 전압(101)(VDD) 리셋 신호(102)(RESET), 입력 클록 신호(103)(CLK), 및 칩 선택 신호(104)(CS_N)를 포함하는 입력들을 가진다.
메모리 전기 회로(10)의 클록 지연 회로(11)는 앞서 기술된 바와같이 정확한 타이밍을 획득하기 위하여 조절될 수 있는 짝수개의 인버터들을 포함한다. 클록 드라이버(12)는 공급 전압(101) 및 리셋 신호(102)에 결합되는 pFET(121)를 포함한다. 클록 드라이버(12)는 또한 클록 신호(102)에 결합된 nFET(122) 및 FET(123)을 가진다. nFET(123)는 클록 지연 회로(11) 및 기준 접지(124)에 결합된다. 클록 드라이버(12)는 중간 클록 신호(105)(RCLK_1)를 생성한다. 키퍼 회로(13)는 중간 클록 신호(105)(RCLK_1)를 버퍼링하기 위하여 사용되는 2개의 인버터들을 포함한다. 클록 인버터(14)는 출력 메모리 클록 신호(106)(RCLK)를 전달한다. 키퍼 회로(13)는 중간 클록 신호(105)(RCLK_1)가 다른 방식으로 플로팅(floating)될 때 신호를 유지하기 위하여 중간 클록 신호(105)(RCLK_1)를 구동시킨다.
도 1에 예시된 종래의 클록 버퍼는 하드 지연의 사용, 3개의 트랜지스터들에 의한 증가된 회로 면적 소비, 입력 클럭 라인상의 증가된 로드, 큰 칩 선택 신호(104)(CS_N), 홀드 시간, 및 키퍼 회로(13)에 의한 출력 클록 신호(106)(RCLK)의 경쟁으로부터 발생하는 문제점들과 같은 단점들을 가진다.
도 2는 자체 리셋 기능을 특별히 포함하는 예시적인 클록 버퍼를 도시하는 회로도이다. 전기 회로(20)는 출력 클록으로부터 교차-결합된 논리 회로로의 피드백을 사용하여 출력 클록 신호의 풀-다운 후 클록 드라이버를 리셋하는 자체 리셋 기능을 포함한다. 전기 회로(20)는 공급 전압(201)(VDD), 리셋 신호(202)(RESET), 입력 클록 신호(203)(CLK), 및 칩 선택 신호(204)(CS_N)를 포함하는 입력들을 가진다. 전기 회로(20)는 출력 클록 신호(206)(RCLK)를 가진다.
교차-결합된 논리 회로(210)는 클록 드라이버(220)에 입력 클록 신호(203)를 결합한다. 클록 드라이버(220)는 공급 전압(201) 및 리셋 신호(202)에 결합된 pFET(221)을 포함한다. 클록 드라이버(220)는 또한 교차-결합된 논리 회로(210) 및 접지(223)에 결합된 nFET(222)를 가진다. 중간 클록 신호(205)(RCLK_1)는 클록 드라이버(220)로부터 출력된다. 클록 인버터(230)는 중간 클록 신호(205)(RCLK_1)에 결합되며, 출력 클록 신호(206)(RCLK)를 제공한다. 출력 클록(206)(RCLK) 및 교차-결합된 논리 회로(210) 사이에 삽입된 피드백 루프(250)는 교차-결합된 논리 회로(210)에 출력 클록 신호(207)(RCLK1)를 제공한다. 출력 클록 신호(206)(RCLK) 및 중간 클록 신호(205)(RCLK_1)사이에 삽입된 키퍼 회로(240)는 교차-결합된 논리 회로(210) 및 리셋 신호(202)에 의하여 제어되는 3-상태 인버터(241)를 포함한다. 키퍼 회로(240)는 중간 클록 신호(205)(RCLK_1)가 다른 방식으로 플로팅될때 신호를 유지하기 위하여 중간 클록 신호(205)(RCLK_1)를 구동시킨다.
도 3은 자체 리셋 기능을 특별히 포함하는 예시적인 클록 버퍼의 동작을 예시한 타이밍도이다. 타이밍도(30)는 칩 선택 신호(204)(CS_N), 입력 클록 신호(203)(CLK), 중간 클록 신호(205)(RCLK_1), 리셋 신호(202)(RESET) 및 출력 클록 신호(206)(RCLK)를 포함한다.
전기 회로(20)의 하나의 출력 클록 사이클의 동작이 지금 예시될 것이다. 메모리 회로(300)의 초기 상태는 하이(high)인 칩 선택 신호(204)(CS_N)를 포함하는데, 여기서 하이(high)는 메모리가 디스에이블된 것을 표시한다. 상태(301)에서, 칩 선택 신호(204)(CS_N)는 로우(low)로 전환되며, 여기서 로우(low)는 메모리가 인에이블되었다는 것을 표시한다.
클록 사이클의 제 1 절반은 입력 클록 신호(203)(CLK)가 상승 에지를 시작할때 상태(302)에서 시작한다. 칩 선택 신호(204)(CS_N)는 입력 클록 신호(203)(CLK)의 상승 에지 이후에 적어도 2개의 게이트 지연 동안 로우(low)를 유지한다. 상태(303)에서, 입력 클록 신호(203)(CLK)의 상승 에지는 교차-결합된 논리 회로(210)의 출력을 하이(high)로 변경시키며 ― 이는 nFET(222)를 폐쇄(close)시킴 ― 중간 클록 신호(205)(RCLK_1)를 풀-다운시킨다. 상태(304)에서, 출력 클록(206)(RCLK)은 로우(low)가 되는 중간 클록 신호(205)(RCLK_1)에 응답하여 상승한다. 피드백 루프 신호(207)(RCLK1)는 로우(low)로 전환되어, 교차-결합된 논리 회로(210)의 출력이 트랜지스터(222)를 개방(open)시키도록 한다. 3-상태 인버터(240)는 리셋 신호(202)(RESET)가 하이(high)이고 교차-결합된 논리 회로(210)의 출력이 로우(low)일때 인에이블된다. 키퍼 회로(240)는 중간 클록 신호(205)(RCLK_1)를 계속해서 유지하는 반면에, nFET(222) 및 pFET(221)은 모두 개방된다.
클록 사이클의 제 2 절반은 리셋 신호(305)(RESET)가 하강할때 상태(305)에서 시작한다. 3-상태 인버터(240)는 리셋 신호(305)(RESET)가 하강할때 디스에이블된다. 상태(306)에서, pFET(221)는 중간 클록 신호(205)(RCLK_1)를 하이(high)로 풀시키기 위하여 폐쇄된다. 3-상태 인버터(241)가 디스에이블되면서, 중간 클록 신호(205)(RCLK_1)의 경쟁이 발생하지 않는다. 상태(307)에서, 출력 클록 신호(206)(RCLK)는 하이(high)인 중간 클록 신호(205)(RCLK_1)에 응답하여 로우(low)로 전환된다. 이는 클록 버퍼 회로 동작의 하나의 사이클에 대한 예시를 완성한다.
개시된 회로의 하나의 장점은 자체 리셋 기능이다. 클록 드라이버 풀 다운 경로는 내부 메모리 클록이 풀 다운될때 피드백 회로에 의하여 디스에이블된다. 자체 리셋 능력은 출력 클록으로부터 클록 드라이버로의 피드백 및 입력 클록 신호를 결합하는 교차-결합된 논리 회로에 의하여 인에이블된다.
개시된 회로의 두번째 장점은 교차-결합된 회로의 결과로서 칩 선택 라인을 홀드(hold)하는데 필요한 단축된 시간 길이이다. 종래의 설계에서, 칩 선택 라인은 메모리 클록 풀 다운이 발생하는 것을 보장하기에 충분히 길게 로우(low)를 유지해야 한다. 교차-결합된 회로는 메모리 클록이 풀-다운된 후 풀-다운 트랜지스터를 리셋하여 이전에 사용된 지연 회로를 대체한다. 칩 선택 홀드 시간을 단축시키는 것은 타이밍 위반(violation)들을 감소시킨다.
개시된 회로의 세번째 장점은 종래의 클록 버퍼 회로의 클록 드라이버로부터 하나의 nFET를 제거시키는 것이다. 교차-결합된 회로가 사용될때 단지 단일 nFET만이 필요하다. 더 적은 트랜지스터들을 사용할수록 성능이 향상되고 회로 면적이 덜 점유되며 입력 클록 라인상의 로드가 줄어든다.
개시된 회로의 네 번째 장점은 래치 회로를 3-상태 인버터로 교체하는 것이다. 키퍼 회로의 부분으로서 3-상태 인버터를 사용하는 것은 키퍼 회로 및 클록 드라이버 사이의 메모리 클록 라인의 경쟁을 방지한다. 풀-업 트랜지스터는 키퍼 회로로부터의 경쟁없이 중간 클록 신호를 풀-업할 수 있을 것이다. 결과로서, 1 볼트보다 낮은 전압과 같은 낮은 공급 전압들은 클록 버퍼 회로의 실패를 유발하지 않을 것이며, 결과적으로 이는 전력 측면에서 더 효율적인 회로들이 설계되도록 한다.
이들 장점들은 클록 생성기에 결합된 교차-결합된 회로를 사용함으로써 ― 이는 클록 생성기가 자체 리셋되도록 함 ― 부분적으로 가능하게 만들어진다.
도 4는 개시내용의 실시예가 유리하게 사용될 수 있는 예시적인 무선 통신 시스템(400)을 도시한다. 예시적으로, 도 4는 3개의 원격 유닛들(420, 430, 450) 및 2개의 기지국들(440)을 도시한다. 통상적인 무선 통신 시스템들이 더 많은 원격 유닛들 및 기지국들을 가질 수 있다는 것이 인식될 것이다. 원격 유닛들(420, 430, 450)은 개시된 클록 버퍼링 회로를 가진 IC 디바이스들(425A, 425B, 425C)을 포함한다. 메모리를 포함하는 임의의 디바이스가 또한 베이스 유닛들을 포함하는, 여기에 개시된 클록 버퍼링 회로를 포함할 수 있다는 것이 인식될 것이다. 도 4는 기지국들(440)로부터 원격 유닛들(420, 430, 450)로의 순방향 링크 신호들(480) 및 원격 유닛들(420, 430, 450)로부터 기지국들(440)로의 역방향 링크 신호들(490)을 도시한다.
도 4에서, 원격 유닛(420)은 이동전화로서 도시되며, 원격 유닛(430)은 휴대용 컴퓨터로서 도시되며, 원격 유닛(450)은 무선 로컬 루프 시스템의 고정 위치 원격 유닛으로서 도시된다. 예컨대, 원격 유닛들은 셀 전화들, 핸드-헬드 개인 통신 시스템(PCS) 유닛들, 개인휴대단말(personal data assistant)들과 같은 휴대용 데이터 유닛들, 또는 원격 검침 장비(meter reading equipment)와 같은 고정 위치 데이터 유닛들일 수 있다. 비록 도 4가 개시내용의 교시들에 따라 원격 유닛들을 예시할지라도, 개시내용은 이들 예시적으로 기술된 유닛들에 제한되지 않는다. 개시내용은 메모리 디바이스들을 포함하는 임의의 디바이스에서 적절하게 사용될 수 있다.
본 명세서에 기술된 결합하는 것(coupling)은 한 위치로부터 제 2 위치로 직접 또는 간접적으로 신호들을 전송하기 위하여 이용가능한 임의의 방법을 지칭한다. 이는 보통 전기적 연결(connection)들을 포함한다.
비록 특정 회로가 기술되었을지라도, 개시내용을 실시하기 위하여 개시된 회로의 모두가 필요하지 않다는 것이 당업자에 의하여 인식될 것이다. 더욱이, 특정한 공지된 회로들은 개시내용의 중심을 유지하기 위하여 기술된 것이 아니다. 유사하게, 비록 설명이 특정 위치들에서 논리적 "0" 또는 "로우(low)"를 지칭하거나 또는 논리적 "1" 또는 "하이(high)"를 지칭할지라도, 당업자는 본 개시내용의 동작에 영향을 미치지 않고 논리 값들이 바뀔 수 있어서 회로의 나머지가 조절될 수 있다는 것을 인식해야 한다.
비록 본 개시내용 및 이의 장점들이 상세히 기술되었을지라도, 다양한 변형들, 대체들 및 변경들이 첨부된 청구항들에 의하여 한정된 개시내용의 사상 및 범위로부터 벗어나지 않고 여기에서 이루어질 수 있다는 것이 이해되어야 한다. 더욱이, 본 출원의 범위는 명세서에 기술된, 프로세스, 머신, 제조물, 조성물, 수단, 방법들 및 단계들의 특정 실시예들에 제한되는 것으로 의도되지 않는다. 당업자는 여기에서 제시된 대응하는 실시예들이 본 개시내용에 따라 활용될 수 있는 것과 실질적으로 동일한 기능을 수행하거나 또는 실질적으로 동일한 결과를 달성하는, 현재 존재하거나 또는 미래에 개발될, 프로세스들, 머신들, 제조물, 조성물, 수단, 방법들 또는 단계들을 본 개시내용으로부터 용이하게 인식할 것이다. 따라서, 첨부된 청구항들은 이러한 프로세스들, 머신들, 제조물, 조성물, 수단, 방법들 또는 단계들을 그들의 범위내에 포함하는 것으로 의도된다.

Claims (20)

  1. 메모리 디바이스로서,
    적어도 두개의 논리 게이트들 ― 상기 논리 게이트들 중 적어도 하나의 논리 게이트의 출력은 상기 논리 게이트들 중 적어도 하나의 논리 게이트의 입력에 결합(couple)됨 ―을 포함하며, 클록 신호를 받기 위한 입력에 결합되는 교차-결합된 논리 회로(cross-coupled logic circuit);
    상기 교차-결합된 논리 회로의 출력으로부터 클록 신호를 생성하도록 동작가능한 클록 드라이버; 및
    상기 클록 신호로부터 상기 교차-결합된 논리 회로로의 피드백 루프를 포함하며, 상기 피드백 루프는 상기 교차-결합된 논리 회로를 제어하는,
    메모리 디바이스.
  2. 제 1항에 있어서, 상기 클록 신호로부터 출력 클록 신호를 생성하도록 동작가능한 클록 인버터를 더 포함하는, 메모리 디바이스.
  3. 제 1항에 있어서, 상기 클록 신호가 다른 방식으로 플로팅(floating)될 때 상기 클록 신호의 상태를 유지하도록 동작가능한 키퍼 회로(keeper circuit)를 더 포함하며, 상기 키퍼 회로는 상기 클록 신호를 수신하는, 메모리 디바이스.
  4. 제 3항에 있어서, 상기 키퍼 회로는 3-상태 인버터(tri-state inverter)를 포함하는, 메모리 디바이스.
  5. 제 4항에 있어서, 상기 3-상태 인버터는 상기 교차-결합된 논리 회로 및 리셋 신호에 의하여 제어되는, 메모리 디바이스.
  6. 제 1항에 있어서, 상기 교차-결합된 논리 회로는 칩 선택 신호를 받기 위한 다른 입력에 결합되는, 메모리 디바이스.
  7. 제 1항에 있어서, 상기 클록 드라이버는 RESET 신호로부터의 입력에 의하여 제어되는 pFET 트랜지스터 및 상기 교차-결합된 논리 회로로부터의 입력에 의하여 제어되는 nFET 트랜지스터를 포함하는, 메모리 디바이스.
  8. 제 1항에 있어서, 상기 메모리 디바이스는 마이크로프로세서에 결합되는, 메모리 디바이스.
  9. 제 8항에 있어서, 상기 메모리 디바이스 및 상기 마이크로프로세서는 통신 디바이스에 통합되는(integrated), 메모리 디바이스.
  10. 클록 버퍼링 회로로서,
    적어도 두개의 논리 게이트들 ― 상기 논리 게이트들 중 적어도 하나의 논리 게이트의 출력은 상기 논리 게이트들 중 적어도 하나의 논리 게이트의 입력에 결합됨 ―을 포함하며, 클록 신호를 받기 위한 입력에 결합되는 교차-결합된 논리 회로;
    상기 교차-결합된 논리 회로의 출력으로부터 클록 신호를 생성하도록 동작가능한 클록 드라이버; 및
    상기 클록 신호로부터 상기 교차-결합된 논리 회로로의 피드백 루프를 포함하며, 상기 피드백 루프는 상기 교차-결합된 논리 회로를 제어하는,
    클록 버퍼링 회로.
  11. 제 10항에 있어서, 상기 클록 신호로부터 출력 클록 신호를 생성하도록 동작가능한 클록 인버터를 더 포함하는, 클록 버퍼링 회로.
  12. 제 10항에 있어서, 상기 클록 신호가 다른 방식으로 플로팅될때 상기 클록 신호의 상태를 유지하도록 동작가능한 키퍼 회로를 더 포함하며, 상기 키퍼 회로는 상기 클록 신호를 수신하는, 클록 버퍼링 회로.
  13. 제 12항에 있어서, 상기 키퍼 회로는 상기 교차-결합된 논리 회로 및 리셋 신호에 의하여 제어되는 3-상태 인버터를 포함하는, 클록 버퍼링 회로.
  14. 클록 신호를 생성하기 위한 방법으로서,
    입력 클록 신호를 수신하는 단계;
    교차-결합된 논리 회로로부터 제어 신호를 생성하는 단계 ― 상기 교차-결합된 논리 회로는 피드백 루프 및 상기 입력 클록 신호로부터의 입력들을 받아들임 ―;
    상기 제어 신호로 클록 신호를 구동시키는 단계; 및
    상기 피드백 루프에서 상기 클록 신호를 피드백시키는 단계를 포함하는,
    클록 신호를 생성하기 위한 방법.
  15. 제 14항에 있어서, 출력 클록 신호를 획득하기 위하여 상기 클록 신호를 반전(invert)시키는 단계를 더 포함하는, 클록 신호를 생성하기 위한 방법.
  16. 제 14항에 있어서, 상기 클록 신호를 유지하는 단계를 더 포함하는, 클록 신호를 생성하기 위한 방법.
  17. 메모리 디바이스로서,
    입력 클록 신호를 교차-결합하고 출력을 생성하기 위한 수단;
    클록 신호를 생성하기 위하여 상기 출력을 구동시키기 위한 수단; 및
    상기 교차-결합하기 위한 수단으로 상기 클록 신호를 피드백시키기 위한 수단을 포함하는,
    메모리 디바이스.
  18. 제 17항에 있어서, 출력 클록 신호를 획득하기 위하여 상기 클록 신호를 반전시키기 위한 수단을 더 포함하는, 메모리 디바이스.
  19. 제 17항에 있어서, 상기 클록 신호를 버퍼링하기 위한 수단을 더 포함하는, 메모리 디바이스.
  20. 제 17항에 있어서, 상기 클록 신호의 경쟁(contention)을 방지하면서 상기 클록 신호를 유지하기 위한 수단을 더 포함하는, 메모리 디바이스.
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