JP2012502402A - メモリ装置内の自動リセット（ｓｅｌｆｒｅｓｅｔ）クロックバッファ - Google Patents

Abstract

【解決手段】メモリ装置はクロックバッファ回路を含む。前記クロックバッファ回路は、クロスカップル論理回路を含む。前記クロスカップル論理回路は、前記論理ゲートのうち１つの出力が前記論理ゲートのうち１つの入力に結合された少なくとも２つの論理ゲートを備える。前記クロスカップル論理回路は、クロック信号を受けるため入力に結合される。前記メモリ装置はまた、前記クロスカップル論理回路の前記出力からクロック信号を生成するように動作可能なクロックドライバを含む。前記クロック信号から前記クロスカップル論理回路へのフィードバックループは、前記クロスカップル論理回路を制御する。バッファ回路は、前記クロック生成回路による競合を回避しつつ、前記クロック信号を維持するための前記クロック信号に結合された３端子インバータを含む。前記メモリ装置は、チップ選択信号によって有効とされる。
【選択図】図２

Description

この開示は、一般的に集積回路（ICs）に関する。すなわち、この開示は、メモリ装置に関し、更に具体的にはメモリ装置内のクロックバッファに関する。

メモリ装置又はメモリは、後で検索するためのデータを保持可能なハードウェアとして、一般的に説明される。クロックバッファは、メモリの動作における重要な素子である。クロックバッファの目的の１つは、外部クロックから、メモリのための制御クロックを生成することである。

メモリが読み出しまたは書き込みを目的としてアクセスされると、内部クロック信号は、メモリ内で同期をとるタイミングを提供する。この内部クロック信号は、メモリに取り付けられ得る回路の外部クロックとは分離される。メモリ内に完全なクロック生成器を配置することは、高価な解決方法であり、回路のうち広大な面積を占領する。それ故、従来のメモリは、外部回路のクロックから、内部メモリクロックを生成するためクロックバッファを使用している。内部メモリクロックはメモリアドレスのラッチ、ビット線へのプリチャージ、及びワード線選択のようなイベントのタイミングを制御する。

従来のクロックバッファは、外部回路からの他の信号だけでなく、内部クロック信号も受けつけ、入力信号のある組み合わせに基づき出力クロック（内部メモリクロック）信号を生成する。従来のクロックバッファでは、クロックドライバは、遅延クロック信号だけでなく入力クロック信号にも結合され、中間クロック信号を出力する。クロックドライバは、一般的に、リセット信号で中間クロック信号をプルアップするように構成されたｐＦＥＴと、クロック信号、遅延クロック信号、及びチップ選択信号の組み合わせでプルアップするように直列接続されたｎＦＥＴとを具備する複数のトランジスタを備える。中間クロック信号は、２つのインバータを含む保持回路の利用を経由してバッファに記憶される。クロックインバータは、中間クロック信号から出力クロック信号を発生する。

トランジスタ素子を４５ｎｍ以下に縮めると、より小さなトランジスタを容易に動作させるための電源電圧が減少し、望まれる低電圧消費が、メモリ内で発見した従来のクロックバッファ回路が原因で多数の問題を引き起こしている。

１つの問題は、クロック生成器のプルダウンパスが、外部クロックによって有効化され、同じ外部クロックのハード遅延によって無効化されることである。遅延は、クロック生成器によるプルダウンが無効とされた際、クロック生成器の出力が既にプルダウンされていることを保証することを要求される。仮に、遅延が十分長くないと、クロック生成器は、好ましい内部メモリクロックを出力するクロックバッファ回路が全体的に不足するため、失敗に終わるだろう。

他の問題は、前述した遅延を用いることにある。遅延の間、チップ選択信号線を‘Ｌ’レベルとする必要がある。チップ選択信号線を‘Ｌ’レベルとしなければならない時間が、保持時間であり、回路内で動作するクロック遅延よりも長くする必要がある。クロック遅延はおよそ１００−１０００ｐ秒であり、一般的に３００ｐ秒である。保持時間の長さもまた、メモリラッチへの入力を行うセットアップ時間に影響する。クロックバッファ内で遅延回路の使用は、不安定なメモリ動作を導くタイミングの乱れを招きうる。更に、最適な遅延時間の長さはＰＶＴ状態に応じて変化する。従って、遅延は、しばしば理想状態の下、必要とされる最小の時間よりも長く設定される。従って、クロック遅延は、問題になり得る。

従来の設計における第３の問題は、プルダウン回路における２つのｎＦＥＴトランジスタを用いることにある。２つのｎＦＥＴは、クロックと遅延クロック信号とを組み合わせた論理演算を行うために使用される。ｎＦＥＴｓは、広大な回路領域を必要とする比較的大きな装置である。従って、メモリの記憶密度が減少する。加えて、ｎＦＥＴｓの容量は外部クロックの負荷を増加させる。

第４の問題は、従来のクロックバッファ回路の保持回路内におけるラッチを用いることにある。クロック生成器は、保持回路と競合して、“Ｌ”レベルから“Ｈ”レベルとまたは“Ｈ”レベルから“Ｌ”レベルへとメモリクロックを変化させる。低電源電圧または低温のようなある一定のプロセス条件下で、クロック生成器は、出力クロックを変えることが出来ないであろう。従来の電源電圧は１Ｖ超であって、最近のものによっては１Ｖ未満である。０．８Ｖ−０．９Ｖの範囲の電源電圧は、従来のクロックバッファの故障を導く。このタイプの故障は、誤った出力クロック信号及びメモリ回路内での故障という結果を招く。

従って、改良されたクロックバッファが必要である。

本開示の一態様によると、メモリ装置はクロスカップル論理回路を含む。前記クロスカップル論理回路は、クロスカップル論理回路を含む。前記クロスカップル論理回路は、前記論理ゲートのうち少なくとも１つの出力が前記論理ゲートのうち少なくとも１つの入力に結合された少なくとも２つの論理ゲートを備える。前記クロスカップル論理回路は、クロック信号を受けるため入力に結合される。前記メモリ装置はまた、前記クロスカップル論理回路の前記出力からクロック信号を生成するように動作可能なクロックドライバを含む。前記クロック信号から前記クロスカップル論理回路へのフィードバックループは、前記クロスカップル論理回路を制御する。

本開示の他の態様によると、クロックバッファ回路は、クロスカップル論理回路を含む。前記クロスカップル論理回路は、論理ゲートのうち、少なくとも１つの出力が前記論理ゲートのうち少なくとも１つの入力に結合された、少なくとも２つの論理ゲートを備える。前記クロスカップル論理回路は、クロック信号を受けるための入力に結合される。前記クロスカップル論理回路は、前記クロスカップル論理回路の前記出力からクロック信号を生成するために動作可能なクロックドライバを含む。前記クロック信号から前記クロスカップル論理回路へのフィードバックループは、前記クロスカップル論理回路を制御する。

本開示の更なる態様によると、クロック信号を生成する手段は、入力クロック信号を受信することと、前記入力クロック信号及びフィードバックループからの入力を受けるクロスカップル論理回路から制御信号を生成することと、前記制御信号を用いてクロック信号を駆動することと、前記フィードバックループにおいて、前記クロック信号をフィードバックさせることとを含む。

本開示の他の態様によると、メモリ装置は、入力クロック信号をクロスカップルし、出力を生成する手段を含む。前記メモリ装置は、またクロック信号を生成するために前記出力を駆動する手段を含む。更に、メモリ装置は、前記クロスカップルするための手段に前記クロック信号をフィードバックさせる手段を含む。

この開示は、以下に続く詳細な記述がより一層理解され得るよう、本開示の特徴及び技術的な利点をやや広く概説した。本開示の更なる特徴及び利点が以下記述されるだろう。本開示と同じ目的を実行するため、異なる構造に修正または設計する基礎として、本開示が容易に利用され得ることに当業者は気付くべきである。添付されたクレームで記述した様に、本開示で教示したことから、そのような同等の構成が逸れることはないこともまた当業者は気付くべきである。機構及び動作方法に関して、本開示における特徴であるべきだと確信している新規な特徴は、更なる目的及び利点と共に、添付した図に関連して考慮すると以下記述からより理解されるであろう。しかし、各々の図は単に例示や説明を目的として提供され、本開示の範囲を限定するものとして定義されることを意図してはいないことを明白に理解されるべきである。

本発明における本開示を完全に理解するため、添付図面と併せて用いられた次の記述によって、今述べる。
図１は、従来のクロックバッファを示す回路図である。 図２は、自動リセット機能を特徴とするクロックバッファの一例を示す。 図３は、自動リセット機能を特徴とするクロックバッファの一例における動作を示したタイミング図である。 図４は、開示の一実施形態が有利に用いられ得る無線通信方式の一例を示したブロック図である。

図１は、従来のクロックバッファを示す回路図である。従来のクロックバッファ用の電気回路１０は、電源電圧１０１（Ｖ_ＤＤ）、リセット信号１０２（ＲＥＳＥＴ）、入力クロック信号１０３（ＣＬＫ）、及びチップ選択信号１０４（ＣＮ_Ｎ）を含む入力を備える。

メモリ電気回路１０内のクロック遅延回路１１は、先立って説明したように正確なタイミングを得るよう調整可能な偶数個のインバータを含む。クロックドライバ１２は、電源電圧１０１とリセット信号１０２とに結合されるｐＦＥＴ１２を含む。クロックドライバ１２は、またクロック信号１０２及びＦＥＴ１２３に結合されるｎＦＥＴ１２２を含む。ｎＦＥＴ１２３は、クロック遅延回路１１とリファレンス接地１２４とに結合される。クロックドライバ１２は、中間クロック信号１０５（ＲＣＬＫ_１）を生成する。保持回路１３は、中間クロック信号１０５（ＲＣＬＫ_１）をバッファするために使用されるインバータを２つ含む。クロックインバータ１４は、出力メモリクロック信号１０６（ＲＣＬＫ）を供給する。保持回路１３は、駆動しなければ、中間クロック信号１０５（ＲＣＬＫ_１）がフローティングになるだろう場合に、中間クロック信号１０５（ＲＣＬＫ_１）を駆動し、信号を維持させる。

図１に示す従来のクロックバッファは、ハード遅延の使用、３つのトランジスタによる増加した回路面積消費、入力クロック信号線における増加した負荷、大きなチップ選択信号１０４（ＣＳ_Ｎ）保持時間、保持回路１３による出力クロック信号１０６（ＲＣＬＫ）の競合の結果招く問題のような不利を伴う。

図２は、自動リセット機能を特徴とするクロックバッファの一例を示した回路図である。電気回路２０は、出力クロックからクロスカップル論理回路へのフィードバックを使用して出力クロック信号をプルダウンした後、クロックドライバをリセットする自動リセット機能を含む。電気回路２０は、電源電圧２０１（Ｖ_ＤＤ）、リセット信号２０２（ＲＥＳＥＴ）、入力クロック信号２０３（ＣＬＫ）、及びチップ選択信号２０４（ＣＳ_Ｎ）を含んだ入力を備える。電気回路２０は、出力クロック信号２０６（ＲＣＬＫ）を備える。

クロスカップル論理回路２１０は、入力クロック信号２０３をクロックドライバ２２０に結合する。クロックドライバ２２０は、電源電圧２０１及びリセット信号２０２に結合されたｐＦＥＴ２２１を含む。クロックドライバ２２０はまた、クロスカップル論理回路２１０及びグラウンド２２３に結合されるｎＦＥＴ２２２も含む。中間クロック信号２０５（ＲＣＬＫ_１）は、クロックドライバ２２０から出力される。クロックインバータ２３０は、中間クロック信号２０５（ＲＣＬＫ_１）に結合され、出力クロック信号２０６（ＲＣＬＫ）を供給する。出力クロック信号２０６（ＲＣＬＫ）と、クロスカップル論理回路２１０との間に挿入されたフィードバックループ２５０は、出力クロック信号２０７をクロスカップル論理回路２１０に供給する。出力クロック信号２０６（ＲＣＬＫ）と中間クロック信号２０５（ＲＣＬＫ_１）との間に挿入された保持回路２４０は、リセット信号２０２とクロスカップル論理回路２１０とによって制御される３端子インバータ２４１を含む。保持回路２４０は、駆動しなければ、中間クロック信号２０５（ＲＣＬＫ_１）がフローティングになるだろう場合に中間クロック信号２０５（ＲＣＬＫ_１）を駆動し、信号を維持させる。

図３は、自動リセット機能を特徴とするクロックバッファの一例の動作を示したタイムチャートである。タイムチャート３０は、チップ選択信号２０４（ＣＳ_Ｎ）、入力クロック信号２０３（ＣＬＫ）、中間クロック信号２０５（ＲＣＬＫ_１）、リセット信号２０２（ＲＥＳＥＴ）、及び出力クロック信号２０６（ＲＣＬＫ）を含む。

電気回路２０の１出力クロックサイクルの動作は、今、明らかにされるだろう。メモリ回路３００の初期状態は、メモリが無効であることを示す“Ｈ”レベルのチップ選択信号２０４（ＣＳ_Ｎ）を含む。状態３０１において、チップ選択信号２０４（ＣＳ_Ｎ）は、メモリが有効であることを示す、“Ｌ”レベルとなる。

入力クロック信号２０３（ＣＬＫ）がエッジの立ち上がりを始める時、状態３０２において、クロックサイクルの前半が始まる。チップ選択信号２０４（ＣＳ_Ｎ）は、入力クロック信号２０３（ＣＬＫ）のエッジ立ち上がりに続いて少なくとも２つのゲートの遅延の期間“Ｌ”レベルを維持する。状態３０３において、入力クロック信号２０３（ＣＬＫ）の立ち上がりエッジは、クロスカップル論理回路２１０の出力を“Ｈ”レベルに変え、これはｎＦＥＴ２２２を閉じ、中間クロック信号２０５（ＲＣＬＫ_１）をプルダウンさせる。状態３０４において、出力クロック信号２０６（ＲＣＬＫ）は、中間クロック信号２０５（ＲＣＬＫ_１）が“Ｌ”レベルとされるとこれに応じて上昇するフィードバックループ２０７（ＲＣＬＫ１）は、“Ｌ”レベルとされる。その結果、クロスカップル論理回路２１０の出力に起因して、トランジスタ２２２が開く。３端子インバータ２４０は、リセット信号２０２（ＲＥＳＥＴ）が“Ｈ”レベルとされ、クロスカップル論理回路２１０の出力が“Ｌ”レベルとされると、イネーブル状態とされる。保持回路２４０は、ｎＦＥＴ２２２とｐＦＥＴ２２１が開いている間、中間クロック信号２０５（ＲＣＬＫ_１）を保持し続ける。

リセット信号３０５が落ちると、状態３０５において、クロックサイクルの後半が始まる。３端子インバータ２４０は、リセット信号３０５が落ちると無効とされる。状態３０６において、ｐＦＥＴ２２１は、中間クロック信号２０５（ＲＣＬＫ_１）を“Ｈ”レベルに引くために閉じる。３端子インバータ２４１が無効であるため、中間クロック信号２０５（ＲＣＬＫ_１）による競合は生じない。状態３０７において、出力クロック信号２０６（ＲＣＬＫ）は、中間クロック信号２０５（ＲＣＬＫ_１）の“Ｈ”レベルに応じて“Ｌ”レベルとされる。これでクロックバッファ回路動作の１サイクルの実例が完成する。

開示した回路の１つ目の利点は、自動リセット機能である。内部メモリクロックがプルダウンすると、クロックドライバプルダウンパスは、フィードバック回路によって無効になる。自動リセット能力は、入力クロック信号と出力クロックからクロックドライバへのフィードバックとを結合するクロスカップル論理回路によって有効とされる。

開示された回路の２つ目の利点は、クロスカップル回路の結果としてチップ選択線を保持するために必要な時間の長さが短縮されたことである。従来の設計では、チップ選択信号線は、メモリクロックのプルダウンが生じることを確実にするため、十分に長い期間“Ｌ”レベルにする必要がある。クロスカップル回路は、メモリクロックがプルダウンした後、トランジスタをリセットし、このクロスカップル回路は、使用していた遅延回路に取って代わる(replacing the delay circuitry previously used.)。チップ選択保持時間の短縮は、タイミングの乱れを軽減する。

開示された回路の３つ目の利点は、従来のクロックバッファ回路内におけるクロックドライバからｎＦＥＴを１つ省略したことである。クロスカップル回路が使用される場合、必要とされるｎＦＥＴはたった１つとされる。より少ないトランジスタの使用は、高いパフォーマンスを引き起こし、占有する回路面積を少なくし、入力クロック信号線上の負荷をより小さくする。

開示した回路の４つ目の利点は、３端子インバータを備えたラッチ回路への置換である。保持回路の一部として３端子インバータを使用することは、保持回路とクロックインバータとの間のメモリクロック信号線の競合を防止する。プルアップトランジスタは、保持回路からの競合なしで中間クロック信号をプルアップさせることが出来うるだろう。結果として、１ボルト未満のような、より小さな電源電圧により、クロックバッファ回路における故障を招くことはなく、よりよい電力効率回路を設計することを可能とするだろう。

これら利点は、一部クロック発生回路を自動リセット可能なクロック発生回路と結合されたクロスカップル回路の使用によって可能とされる。

図４は、開示の一実施形態が有利に用いられる無線通信システムの一実施形態を示す。説明を目的として、図４に、３つのリモートユニット４２０、４３０、及び４５０、並びに２つの基地局４４０を示す。典型的な無線通信システムは、より多くのリモートユニット及び基地局を備えていることに気付くであろう。リモートユニット４２０、４３０、及び４５０は、開示されたクロックバッファ回路を備えたＩＣデバイス４２５Ａ、４２５Ｂ、及び４２５Ｃを備える。基地局を含む、いかなる装置も、ここで開示したクロックバッファ回路も含むメモリを備えていることに気付くであろう。図４は、基地局４４０、並びにリモートユニット４２０、４３０、及び４５０からの送信リンク信号４８０と、リモートユニット４２０、４３０、及び４５０、並びに基地局４４０からの受信リンク信号４９０を示す。

図４では、加入者系無線アクセスシステムにおいて、無線リモートユニット４２０は、モバイルフォンとして表され、リモートユニット４３０は、ポータブルコンピュータとして表され、リモートユニット４５０は、固定された端末リモート局として表される。例えば、リモートユニットは携帯電話に、手持ち式のＰＣＳ（personal communication systems）端末に、携帯情報端末のような持ち運び可能なデータ端末に、または検針器のような固定された端末データ局になり得る。図４は、開示した技術に従ったリモートユニットを例示したが、開示はこれら例示した端末に限定されない。開示は、メモリ装置を含むあらゆる装置に適切に用いられ得る。

この明細書において前述した結合は、１つの場所から別の場所へ直接または間接的に信号を送信するためのあらゆる利用可能な方法を指す。これは、一般的に電気的な接続を含む。

具体的な回路について述べたが、開示した回路の全てが、開示を実施させるために必要とされることはないということを当業者によって理解されるだろう。更には、ある周知の回路は記載されていない。そのため、開示内容に焦点が維持される。同様に、明細書では、回路の一部箇所にて論理“０”または“Ｌ”レベル、並びに論理“１”または“Ｈ”レベルについて言及しているが、当業者は、それに応じて整合された回路における他の箇所でも、本開示の動作に影響なく論理値は切り替えられ得ることを理解する。

本開示及びその利点が詳細に述べられたが、添付されたクレームによって定義された本開示の精神及び範囲から逸脱することなくここでは、多種多様に変化、置換、及び変更することがなされ得ることを理解すべきである。また、本アプリケーションの範囲は、明細書に記載したプロセス、機構、製造、組成物、手段、方法、及びステップの特定の実施形態に限定するべきことは意図していない。当事者であれば、本開示の開示から、プロセス、機構、製造、組成物、手段、方法、及びステップを容易に理解すると共に、現在存在するものまたは後に開発されるものが、本開示に従って使用され得る、ここで記述された実施形態と一致する実質同じ機能を果たし、又は実質同じ結果を達成するということを容易に理解するだろう。その結果、添付したクレームは、プロセス、機構、製造、組成物、手段、方法、及びステップのようなそれら範囲内で含むことを意図している。

Claims (20)

1. クロック信号を受けつけるための入力に結合され、論理ゲートのうち少なくとも１つの出力が前記論理ゲートのうち少なくとも１つの入力に結合された少なくとも２つの前記論理ゲートを備えたクロスカップル論理回路と、
   前記クロスカップル論理回路の出力からクロック信号を生成するように動作可能なクロックドライバと、
   前記クロスカップル論理回路の出力を制御するため、前記クロック信号から前記クロスカップル論理回路へのフィードバックループと、を備えるメモリ装置。
2. 更に、前記クロック信号から出力クロック信号を生成するように動作可能なクロックインバータを備えた請求項１のメモリ装置。
3. 更に、クロック信号がフローティングとならぬよう、前記クロック信号の状態を維持するように動作可能な保持回路を備え、前記保持回路は前記クロック信号を受ける請求項１のメモリ装置。
4. 前記保持回路は、３端子インバータを備える請求項３のメモリ装置。
5. 前記３端子インバータは、クロスカップル論理回路及びリセット信号によって制御される請求項４のメモリ装置。
6. 前記クロスカップル論理回路は、チップ選択信号を受けつけるための他の入力に結合される請求項１のメモリ装置。
7. 前記クロックドライバは、リセット信号からの入力によって制御されるｐＦＥＴトランジスタ及び前記クロスカップル論理回路からの入力によって制御されるｎＦＥＴトランジスタを備える請求項１のメモリ装置。
8. 前記メモリ装置は、マイクロプロセッサに結合される請求項１のメモリ装置。
9. 前記メモリ装置及び前記マイクロプロセッサは、通信装置内に集積される請求項８のメモリ装置。
10. クロック信号を受け入れるための入力に結合され、論理ゲートのうち少なくとも１つが前記論理ゲートのうちの少なくとも１つの入力に結合される少なくとも２つの前記論理ゲートを備えたクロスカップル論理回路と、
    前記クロスカップル論理回路の出力から、クロック信号を生成するように動作可能とされるクロックドライバと、
    前記クロスカップル論理回路の出力を制御するため、前記クロック信号から前記クロスカップル論理回路へのフィードバックループと、を備えるクロックバッファ回路。
11. 更に前記クロック信号から出力クロック信号を生成するように動作可能なクロックインバータを備えた請求項１０のクロックバッファ回路。
12. クロック信号がフローティングとされぬよう、前記クロック信号の状態を維持するように動作可能な保持回路を更に備え、前記保持回路は前記クロック信号を受ける請求項１０のクロックバッファ回路。
13. 前記保持回路は、前記クロスカップル論理回路及びリセット信号によって制御される３端子インバータを備える請求項１２のクロックバッファ回路。
14. 入力クロック信号を受信することと、
    前記入力クロック信号及びフィードバックループからの入力を受けるクロスカップル論理回路からの制御信号を生成することと、
    前記制御信号を用いてクロック信号を駆動することと、
    前記フィードバックループにおいて、前記クロック信号をフィードバックさせることと
    を備えたクロック信号生成方法。
15. 出力クロック信号を得るための前記クロック信号を反転すること、を更に備える請求項１４の方法。
16. 前記クロック信号を維持させること、を更に備える請求項１４の方法。
17. 入力クロック信号をクロスカップリングし、出力を生成する手段と、
    クロック信号を生成するために前記出力を駆動する手段と、
    前記クロスカップリングをする手段のために前記クロック信号をフィードバックする手段と、を備えたメモリ装置。
18. 更に、出力クロック信号を得るため前記クロック信号を反転する手段を備える請求項１７のメモリ装置。
19. 更に、前記クロック信号をバッファする手段を備えた請求項１７のメモリ装置。
20. 更に、前記クロック信号の競合を回避しつつ、前記クロック信号を維持する手段を備える請求項１７のメモリ装置。

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