JP2000149570A5 - - Google Patents

Description

【特許請求の範囲】
【請求項１】
入力信号に基づき、その真及び相補信号が出力されるバッファ回路と、該バッファ回路の出力信号に基づき解読されるデコーダ回路とを備え、
該バッファ回路及びデコーダ回路の少なくとも一方の回路が、制御端子に入力される制御信号の極性に応じてプリチャージ及び判定動作に制御され、入力端子に入力される入力信号に基づき、その真及び相補信号が出力される半導体論理回路を有し、
該デコーダ回路の該半導体論理回路が、その制御端子に複数の該バッファ回路のうちのいずれかのバッファ回路の上記真の出力信号が入力される組と、相補出力信号が入力される組とから成り、他のバッファ回路の出力信号が該デコーダ回路の該半導体論理回路の入力端子に入力されることを特徴とする半導体集積回路。
【請求項２】
上記デコーダ回路が、上記バッファ回路の出力信号に基づき解読される少なくとも１個のプリデコーダ回路と、該プリデコーダ回路の出力信号に基づき解読されるメインデコーダ回路とを備え、
該プリデコーダ回路、及びメインデコーダ回路が、
（１）複数の該プリデコーダ回路の少なくともいずれかが上記半導体論理回路から成り、該プリデコーダ回路が該半導体論理回路の制御端子に複数の該バッファ回路のうちのいずれかのバッファ回路の上記真の出力信号が入力される組と、相補出力信号が入力される組とから成り、他のバッファ回路の出力信号が該プリデコーダ回路の半導体論理回路の入力端子に入力される構成、もしくは、
（２）該メインデコーダ回路が該半導体論理回路から成り、該半導体論理回路の制御端子に複数の該プリデコーダ回路のうちのいずれかのプリデコーダ回路の出力信号が入力される構成、
のいずれかであることを特徴とする請求項１記載の半導体回路。
【請求項３】
上記半導体論理回路の制御端子に入力される制御信号に基づき発生されるリセット信号により、該半導体論理回路の出力信号、或は次段回路のパルス幅を短縮する回路を有する請求項１記載の半導体集積回路。
【請求項４】
上記半導体論理回路の少なくともいずれかが、該半導体論理回路の入力端子に低振幅の入力信号が入力される請求項１記載の半導体集積回路。
【請求項５】
上記半導体論理回路は、
第１の電源端子と第１の結節点との間に設けられ上記制御信号で制御される第１の負荷と、該第１の電源端子と第２の結節点との間に設けられ該制御信号で制御される第２の負荷と、
該第１の結節点と第３の結節点との間に設けられ上記入力信号に応じて該第１の結節点と該第３の結節点とを電気的に接続する入力用論理回路と、
ソース・ドレイン経路が該第２の結節点と該第３の結節点との間に設けられゲートが該第１の結節点に接続される参照用電界効果トランジスタと、
該第３の結節点と第２の電源端子との間に設けられ該制御信号で制御される活性化回路から成る請求項１記載の半導体集積回路。
【請求項６】
上記半導体論理回路は、
ソース・ドレイン経路が上記第１の結節点と上記入力用論理回路との間に設けられゲートが上記第２の結節点に接続される第１の帰還用電界効果トランジスタと
、ソース・ドレイン経路が上記第２の結節点と上記参照用電界効果トランジスタとの間に設けられゲートが上記第１の結節点に接続される第２の帰還用電界効果トランジスタとを有する請求項５記載の半導体集積回路。
【請求項７】
上記半導体論理回路は、
上記第３の結節点に接続される上記入力用論理回路の端子が上記第２の電源端子に接続され、上記負荷が第１の制御信号で制御され、上記活性化回路が第２の制御信号で制御される請求項５記載の半導体集積回路。