JPH10149676A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 半導体装置において、アドレス発生回路から
出力されたアドレス信号がデコーダの遠端までに伝播す
る時間は半導体装置の大規模化とともに遅れた。この伝
播時間の短縮化を図ることである。 【解決手段】 上記課題を解決するための手段は、アド
レス信号を中間電位から遷移する信号に変え、デコーダ
であるＮＡＮＤゲートを構成するＮ形ＭＯＳトランジス
タの最端のソースを中間電位から低電位に駆動すること
ことにより達成する。 【効果】 アドレス発生回路からデコーダまでの信号の
伝播時間が短縮化されることにより、半導体装置の動作
が高速化がされ、この発明を用いた半導体装置で構成す
るシステムの高速化が可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デコーダを有する
半導体装置に係り、特にデコーダによりデコードするア
ドレス信号の伝播時間を短縮するするための有効な技術
に関する。

【０００２】

【従来の技術】アドレス信号をデコードするデコーダ
は、アドレス信号の数が増加すると大規模化する。特
に、大容量化に適するDRAM(Dynamic Random Access Mem
ory)は、メモリセルの個数が増加すると共にアドレス数
は多くなりデコーダの個数も増加した。これにより、デ
コーダの遠端に達するまでのアドレス信号の伝播時間は
増大した。この伝播時間の増大は、配線の抵抗と配線容
量及びＭＯＳトランジスタのゲート容量による時定数の
増加が原因であり、この対策としてアドレスを発生する
回路とデコーダとの間にリピータを設けて、アドレス発
生回路の出力負荷を小さくした方式が提案されている。
これについては、１９９２年電子情報通信学会春期大
会、C-623 などに開示されている。しかし、メモリの
大容量化はさらに進み、アドレスを発生する回路とリピ
ータ間の配線容量は増大し、リピータの負荷となるデコ
ーダの配線の抵抗と配線容量及びＭＯＳトランジスタの
ゲート容量も増大した。このため、アドレス信号がデコ
ーダの遠端に達するまでの伝播時間は増大した。ここで
発生する問題は、アドレス信号を伝播する配線の寄生容
量とデコーダを構成するＭＯＳトランジスタのゲート容
量がアドレス数の増加に伴い増大し、アドレス信号の立
ち上がり時間や立ち下がり時間がデコーダの遠端では長
くなることである。

【０００３】

【発明が解決しようとする課題】以上のように、半導体
装置の大規模化によりアドレス数が増大し、デコーダの
個数が増加した。従って、アドレス信号の配線長は延
び、デコーダを構成するＭＯＳトランジスタのゲート数
も増加した。このため、アドレス信号を伝播する配線の
抵抗と配線容量及びデコーダを構成するＭＯＳトランジ
スタのゲート容量が増大し、デコーダの遠端ではアドレ
ス信号の遷移時間が長くなった。この信号が遷移する遅
れは、メモリセルの記憶情報を読み出す時間や書き込む
時間を遅らせる。つまり、アクセス時間を遅くする。

【０００４】そこで、本発明の目的は、上記したアドレ
ス信号の遷移時間を短縮化し、メモリセルの記憶情報を
読み出す時間や書き込む時間を短くすることにある。ま
た、これにより、この半導体装置を用いたシステムの高
速化を図ることも目的とする。

【０００５】

【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体装置は少なくとも一個のデコー
ダとアドレス信号を出力するアドレス発生回路を有し、
デコーダはアドレス信号をデコードする回路であり、デ
コーダの出力をプリチャージ電位にプリチャージするＰ
形MOSトランジスタと、出力を低電位にする複数のＮ形M
OSトランジスタで構成する回路、いわゆるダイナミック
形NANDゲートで構成する。

【０００６】また、ダイナミック形NANDゲートの出力を
低電位に駆動する駆動回路を備え、駆動回路の出力は従
来のダイナミック形NANDゲートを接地していたノードつ
まり複数で構成するＮ形MOSトランジスタのうちの最端
のトランジスタのソースに接続し、N形MOSトランジスタ
のゲートに入力するアドレス発生回路の出力信号つまり
アドレス信号は、非選択時の電位である低電位と選択時
の電位である高電位の範囲内にある中間電位から遷移す
る信号であり、駆動回路の出力信号は中間電位から低電
位に遷移する駆動信号であるように構成する。これによ
り、アドレス信号の振幅を従来のアドレス信号で用いた
低電位から高電位に立ち上がる振幅の二分の一にし、ア
ドレス発生回路からデコーダ遠端に遷移する信号つまり
アドレス信号の伝播時間を短縮化することにより目的を
達成できる。

【０００７】また、前記ダイナミック形NANDゲートの代
わりに、複数のＰ形MOSトランジスタを並列に接続して
出力を高電位にする回路、いわゆるスタティック形NAND
ゲートを用いても良い。このときのアドレス発生回路及
び駆動回路の出力信号は前記構成と同様にする。

【０００８】また、前記デコーダを複数有する半導体装
置において、複数の駆動回路を備え、デコーダをいくつ
かの群にして、一つのデコーダ群に対して一個の駆動回
路を接続した構成にする。選択しないデコーダ群を駆動
する駆動回路の出力信号は、他のデコーダ群が駆動して
いるときにはプリチャージレベルを保持するように構成
する。これにより、消費電流を低減できる。

【０００９】また、アドレス発生回路とデコーダとの間
にリピータを設けた構成にする。リピータは、前記アド
レス発生回路と出力回路で構成し、出力回路はトライス
テート形インバータとプリチャージ回路で構成し、出力
回路の出力を低電位と高電位の範囲内にある中間電位か
ら遷移する信号とする。このようにすれば、アドレス発
生回路の負荷を低減でき、信号の伝播時間を短縮化でき
る。

【００１０】前記駆動信号の中間電位をアドレス信号の
中間電位よりも高くする構成にすることにより、非選択
時のアドレス信号よりも駆動回路の出力信号が早く低電
位にならないため、デコーダを構成するN形MOSトランジ
スタのゲートとソース間の電位差がしきい値電圧以上に
なることを抑制しデコーダの誤動作を防止することがで
きる。

【００１１】複数のデコーダ群と各デコーダ群を一対一
に駆動する複数の駆動回路を有する半導体装置におい
て、複数の該駆動回路を共通に駆動する前段回路を備
え、前段回路に近い配置のデコーダ群ほど駆動信号の中
間電位を高い電位にプリチャージするように構成する。
これにより、アドレス信号よりも早く低電位になる可能
性がある駆動信号の遷移時間を遅くらせデコーダの誤動
作を防止し、前段回路に遠い配置のデコーダ群の高速化
及び低電流化を図る。

【００１２】

【発明の実施の形態】図１５は、ＤＲＡＭの回路構成の
概略を示したもである。図１５を用いて、本発明がＤＲ
ＡＭの回路構成上で適用している箇所について説明す
る。なお、説明のためにＤＲＡＭを例にしているが、本
発明はＤＲＡＭ以外にも外部アドレス信号デコード回路
で受けてデコードし、所定の選択信号を発生する半導体
装置に適用しても良い。同図の各ブロックを構成する回
路素子は、特に制限されないが、公知のＣＭＯＳ（相補
形ＭＯＳ）やバイポーラトランジスタ等の集積回路技術
によって、単結晶シリコンのような１個の半導体基板上
に形成される。

【００１３】図１５において、全体を囲む太線の枠は半
導体チップを示し、太線の枠から外の参照符号／ＲＡＳ
（以後参照符号の前につけた、／は反転を表す），／Ｃ
ＡＳ，Ａｅ，／ＷＥ，Ｄｉｎはチップ外部からの入力信
号、Ｄｏｕｔはチップ外部への出力信号、Ｖｃｃ，Ｖｓ
ｓはチップ外部からの電源電圧をそれぞれ示している。
また、参照符号ＭＣはメモリセル、ＷＬはワード線、Ｄ
及び／Ｄはビット線、ＭＣＡは複数のメモリセルをマト
リクス上に配置するメモリセルアレイ、ＷＤはワードド
ライバ、ＳＡはセンスアンプ、ＹＬは列選択線、ＹＤは
列選択線を駆動する列ドライバ、Ｉ／Ｏは入出力線、Ｍ
Ａはメインアンプ、ＯＢは出力バッファ、Ｂは入力バッ
ファ、ＡＡはアドレスバッファ群、ＡＢはプリデコーダ
群（本発明では一般性を持たせるために、アドレス発生
回路群としている）、ＤＣＲはデコーダ群をそれぞれ示
している。ここでアドレスバッファ群ＡＡは、それぞれ
に外部アドレス（例えばＡ0〜Ａn)を受けて、内部相補
アドレス（例えばａ0〜ａn及び／ａ0〜／ａn）を出力す
る。

【００１４】ＤＲＡＭの動作において、メモリセルＭＣ
に記憶情報を書き込むこと、または記憶情報を読み出す
ことが主要である。そのために、入力信号／ＲＡＳと／
ＣＡＳは外部からの入力アドレス信号Ａｅに同期をと
り、メモリセルアレイ内のどのメモリセルに情報のやり
とりをするのか決定する。アドレスバッファ群ＡＡから
出力した信号つまりアドレス信号はアドレス発生回路群
ＡＢによりデコードされる。これにより発生したアドレ
ス信号Ａｉ（ｘ）またはＡｉ（ｙ）はそれぞれ行系のデ
コーダＤＣＲ、列系のデコーダＤＣＲに入力される。

【００１５】行系のデコーダＤＣＲはワードドライバＷ
Ｄに選択信号を送り、ワードドライバは一本または複数
のワード線ＷＬを選択的に活性化する。ワード線ＷＬに
より、メモリセルＭＣが選択されるとビット線Ｄには記
憶情報に応じてメモリセル信号を出力する。ビット線Ｄ
と対をなすビット線／Ｄには記憶情報’０’、’１’に
応じるメモリセル信号の中間信号が出力される。センス
アンプＳＡはそのビット線Ｄと／Ｄに出力された信号を
差動増幅する。以上の動作の終了時期に合わせて、信号
ＹＥは出力される。

【００１６】一方、列系のアドレスバッファＡＡにより
取り込まれたアドレス信号はアドレス発生回路ＡＢによ
りアドレス信号Ａｉ（ｙ）を出力し、列系デコーダＤＣ
Ｒによりデコードされる。デコードされた選択信号は列
ドライバに出力される。また他方では、外部信号／ＣＡ
Ｓを基に作られた信号により、信号ＹＥと同期を取った
信号ＣＹが列ドライバを活性化し、出力バッファＯＢを
活性化する。列ドライバＹＤは列選択線ＹＬを選択的に
活性化する。列選択線ＹＬにより選ばれたビット線Ｄと
／Ｄの増幅信号は入出力線Ｉ／Ｏに出力され、メインア
ンプＭＡにより増幅され、出力バッファＯＢによりチッ
プ外部に出力される。

【００１７】本発明では、図１５に示した破線内の回路
について適用したものである。つまり、アドレス発生回
路ＡＢから出力したアドレス信号Ａｉ（ｘ）またはＡｉ
（ｙ）がデコーダＤＣＲの遠端に達するまでの伝播時間
を短縮化することである。

【００１８】本発明に係る半導体装置の好適な実施の形
態は、少なくとも一個のデコーダと、アドレス信号を出
力するアドレス発生回路を有し、デコーダは、アドレス
信号をデコードする回路であり、デコーダの出力をプリ
チャージ電位にプリチャージするＰ形MOSトランジスタ
と、複数のＮ形MOSトランジスタで構成するダイナミッ
ク形NANDゲートで構成する。

【００１９】また、ダイナミック形NANDゲートの出力を
低電位に駆動する駆動回路を備え、駆動回路の出力は従
来のダイナミック形NANDゲートを接地していたノードつ
まりＮ形MOSトランジスタの最端のソースに接続し、Ｎ
形MOSトランジスタのゲートに入力するアドレス発生回
路の出力信号は、非選択時の電位である低電位と選択時
の電位である高電位の範囲内にある中間電位から遷移す
る信号であり、駆動回路の出力信号は中間電位から低電
位に遷移する駆動信号であるように構成することにより
目的を達成できる。

【００２０】また、前記ダイナミック形NANDゲートの代
わりに、複数のＰ形MOSトランジスタにより出力を高電
位にするスタティック形NANDゲートを用いても良い。

【００２１】このように構成することにより、従来のア
ドレス信号である低電位から高電位に振幅する信号の遷
移時間をおよそ二分の一にできる。従って、半導体装置
の動作を高速化でき、この半導体装置で構成したシステ
ムの高速化を図ることができる。

【００２２】つぎに、本発明に係る半導体装置のさらに
具体的な実施例につき、添付図面を参照しながら以下詳
細に説明する。

【００２３】＜実施例１＞図１は、本発明に係る半導体
記憶装置の一実施例を示す要部回路図である。本実施例
では、４bitのアドレス信号（相補アドレス信号ではａ
０〜ａ３,／ａ０〜／ａ３である）を受けて、１６個の
中から１個を選択する信号を発生する１６個のデコーダ
を用いた例を示す。図１において、参照符号Ｄ００〜Ｄ
２３はアドレス発生回路、ＡＢは複数のアドレス発生回
路Ｄ００〜Ｄ２３を有するアドレス発生回路群、ISは駆
動回路、Ｃ０１〜Ｃ１６はデコーダ、Ｉ０１〜Ｉ１６は
インバータ、ＤＣＲは複数のデコーダとインバータを含
むデコーダ群をそれぞれ示している。アドレス発生回路
（又はプリデコード回路）Ｄ００〜Ｄ２３内のＰは出力
を中間電位にするプリチャ−ジ回路、Ｎはアドレス信号
ａ０〜ａ３,／ａ０〜／ａ３をデコードして出力を高電
位VHまたは低電位VLにする出力回路である。図１でＤ０
４〜Ｄ０１９、及びＡ０４〜Ａ１９は省略して記載され
ているが同じ規則で並んでいるものとする。また、デコ
ーダＣ０１〜Ｃ１６は、Ｐ形MOSトランジスタMＰにより
出力ノードＭ０１〜Ｍ１６のそれぞれを高電位Ｖｃｃに
プリチャージし、Ｎ形MOSトランジスタＮ１とＮ２はア
ドレス信号（又はプリデコード信号）Ａ００〜Ａ２３の
信号により出力ノードＭ０１〜Ｍ１６を選択時には低電
位VLにし、非選択時には高電位VHを保持する。駆動回路
ISはデコーダＣ０１〜Ｃ１６のそれぞれの出力ノードＭ
０１〜Ｍ１６を低電位VLに駆動するための信号を出力
し、駆動線ＳはＮ形MOSトランジスタＮ２のソースに接
続する。なお、参照符号Ｓは駆動線または駆動信号また
は駆動ノードを示す。

【００２４】デコーダＣ０１〜Ｃ１６のデコード動作
は、出力ノードＭ０１〜Ｍ１６のうちの一つを低電位に
することである。そこで、デコーダＣ１６を選択するこ
とを仮定して、図１に示す回路の動作を説明する。デコ
ーダＣ０１〜Ｃ１６はダイナミック形NANDゲートであ
り、Ｐ形MOSトランジスタMＰのゲートを信号 PCが低電
位になることにより出力ノードＭ０１〜Ｍ１６のそれぞ
れを高電位Ｖｃｃにプリチャージする。その後、信号 P
Cは高電位になり、Ｐ形MOSトランジスタMＰは非導通に
なる。このとき、アドレス信号Ａ００〜Ａ２３はプリチ
ャージ回路Ｐにより中間電位Vmであり、駆動回路ISが出
力する駆動信号Ｓも中間電位Ｖｍｄである。つぎに、デ
コーダＣ１６を選択するために、アドレス信号／ａ０、
／ａ１、／ａ２、及び／ａ３を低電位にし、それ以外の
アドレス信号ａ０〜ａ３を高電位にする。これにより、
アドレス信号Ａ０３とＡ２３は高電位VHに遷移し、それ
以外のアドレス信号Ａ００〜Ａ０２とＡ２０〜Ａ２２は
低電位VLに遷移する。また、アドレス信号ａ０〜ａ３が
遷移する時期と同時に信号OPは高電位になる。つまり、
非選択のアドレス信号Ａ００〜Ａ０２とＡ２０〜Ａ２２
が電位を低電位VLに遷移すると同時もしくはそれより少
し遅れて駆動信号Ｓも低電位VLに遷移する。このとき、
駆動信号Ｓの電位がアドレス信号Ａ００〜Ａ０２とＡ２
０〜Ａ２２の電位よりも早く低電位にならないように設
計する必要がある。これは、Ｎ形MOSトランジスタＮ２
のゲートとソース間の電位差がしきい値電圧以上になる
と、Ｎ形MOSトランジスタＮ２が導通状態となり、非選
択のデコーダＣ０１〜Ｃ１５の出力電位が高電位から低
下し誤動作を起こす畏れがあるからである。そこで、デ
コーダＣ０１〜Ｃ１５のＮ形MOSトランジスタＮ２のゲ
ートとソースはほぼ同電位VLであり、ほぼ同時期に低電
位VLに遷移するため、Ｎ形MOSトランジスタＮ１とＮ２
は非導通状態を保ち出力ノードＭ０１〜Ｍ１５はプリチ
ャージ電位Vccを保持する。これにより、インバータＩ
０１〜Ｉ１５の出力ｄ０１〜ｄ１５を低電位に保持す
る。

【００２５】ところで、デコーダＣ１６のＮ形MOSトラ
ンジスタＮ１とＮ２のゲートは高電位VHに遷移するため
駆動信号Ｓの低電位VLと電位差を生じる。この電位差が
Ｎ形MOSトランジスタＮ１及びＮ２のしきい値電圧以上
になるとＮ形MOSトランジスタＮ１とＮ２は導通状態に
なる。これにより、出力ノードＭ１６は低電位VLにな
り、インバータＩ１６を介して出力ｄ１６を高電位にす
る。本実施例で用いられる駆動信号のハイレベルとロウ
レベルとの中間の電圧である中間電位Vmdは、アドレス
信号の中間電位Vmと同電位以上であれば良い。または、
Ｎ形MOSトランジスタＮ２のゲート電位であるアドレス
信号の中間電位VmとＮ形MOSトランジスタＮ２のソース
電位である駆動信号Ｓの中間電位Vmdとの電位差がＮ形M
OSトランジスタＮ２のしきい値電圧以下でなければなら
ない。中間電位Vmdを中間電位Vmより高くすれば、非選
択時に起こる誤動作を抑止できる。

【００２６】本実施例の特徴は、従来のアドレス信号に
用いた低電位から高電位に遷移する信号の振幅に対し
て、アドレス信号を中間電位から高電位または低電位に
遷移する信号にしたことにより、振幅を従来の二分の一
にしたことである。これにより、信号の遷移時間は短縮
化され半導体装置の動作速度を高速化できる。また、本
実施例を備える半導体装置を用いたシステムの高速化を
可能にする。なお、本実施例では、デコーダを１６個用
いて説明しているが、それ以上の個数のデコーダを用い
ても良い。

【００２７】図２は図１に示した実施例の動作波形であ
り、（ａ）は選択時の動作、（ｂ）は非選択時の動作で
ある。横軸は時間、縦軸はそれぞれの信号の電圧を示し
ている。本動作波形では、図１に示したデコーダＣ１６
を選択すると仮定して説明する。参照符号ＰＣはプリチ
ャージ信号、Ａ０３とＡ２３をアドレス信号、Sを駆動
信号、Ｍ１６をデコーダＣ１６の出力信号、VH を高電
位、VLを低電位、Vmをアドレス信号の中間電位、Vmdを
駆動信号の中間電位としている。

【００２８】図２（ａ）の選択時の動作では、プリチャ
ージ信号ＰＣは低電位ＶＬであり、出力Ｍ１６を高電位
Ｖｃｃにプリチャージする。つぎに、プリチャージ信号
ＰＣは高電位ＶＨになりプリチャージ回路を非導通状態
にする。アドレス信号Ａ０３とＡ２３は中間電位Vmから
高電位VHに遷移する。これとほぼ同時期もしくは少し遅
れて駆動信号Sは中間電位Vmdから低電位VLに遷移する。
この低電位VLと高電位VHの電位差は、デコーダＣ１６を
構成するＮ形MOSトランジスタのゲートとソース間の電
位差であり、しきい値電圧以上になるとデコーダＣ１６
の出力M１６を低電位ＶＬにする。以上が選択動作であ
り、その後のアドレス信号Ａ０３とＡ２３及び駆動信号
Sは中間電位に戻り、プリチャージ信号ＰＣが低電位Ｖ
ＬになりデコーダＣ１６はプリチャージ状態となる。

【００２９】図２（ｂ）の非選択時の動作では、プリチ
ャージ信号ＰＣが低電位ＶＬになり出力Ｍ１６を高電位
Ｖｃｃにプリチャージした後、アドレス信号Ａ０３とＡ
２３は中間電位Vmから低電位VLに遷移する。これとほぼ
同時期に駆動信号Sは中間電位Vmdから低電位VLに遷移す
る。この低電位VLとアドレス信号Ａ０３とＡ２３の低電
位VLには電位差がない。このため、デコーダＣ１６を構
成するＮ形MOSトランジスタのゲートとソース間に電位
差がなく、デコーダＣ１６の出力Ｍ１６は高電位Ｖｃｃ
を保持する。本実施例の特徴は、従来のアドレス信号に
用いた低電位から高電位に遷移する信号の振幅に対し
て、アドレス信号を中間電位から高電位または低電位に
遷移する信号にしたことにより、振幅を従来の二分の一
にしたことである。これにより、信号の遷移時間を短縮
化し、半導体装置の動作速度を高速化する。

【００３０】図３は、本発明に係る半導体装置を構成す
るアドレス発生回路Ｄ０ｉの例を示す図である。また、
Ｄ２ｊも同様の構成であり、ｉ及びｊは０〜３を任意に
示す。図３の破線で囲んだ部分Pは出力Ａ０ｉを中間電
位Vmにプリチャージするプリチャージ回路であり、Nは
出力Ａ０ｉを高電位VHまたは低電位VLにする出力回路で
ある。プリチャージ回路Pは、Ｐ形MOSトランジスタPPの
ソースを中間電位Vmを発生する電圧源に接続し、ドレイ
ンを出力Ａ０ｉに接続し、ゲートをプリチャージ信号PC
により制御する。出力回路Nはダイナミック形NANDゲー
トの出力ノードをHighインピーダンスにするMOSトラン
ジスタを付加した回路である。参照符号DP1,DP2,TP,PP
はＰ形MOSトランジスタ、DN1,DN2,TNはＮ形MOSトランジ
スタ、ITはインバータをそれぞれ示す。このアドレス発
生回路の動作は次のようになる。アドレス信号を発生す
る前に信号PCは低電位VLである。これにより、出力回路
Nの出力ノードはHighインピーダンスであり、プリチャ
ージ回路Pの出力でもある出力Ａ０ｉは中間電位Vmにプ
リチャージされている。つぎに、信号PCが高電位VHにな
ると、Ｐ形MOSトランジスタTPとＮ形MOSトランジスタTN
は導通状態になり、Ｐ形MOSトランジスタPPは非導通状
態になる。この後、出力回路Nの動作は通常のNANDゲー
トと同様であり、アドレス信号ａ０または／ａ０とａ１
または／ａ１が高電位VHになったとき、出力Ａ０ｉを低
電位VLにする。また、アドレス信号ａ０または／ａ０も
しくはａ１または／ａ１のどちらか一方が低電位VLにな
ったとき、出力Ａ０ｉを高電位VHにする。本実施例の特
徴は、中間電位から高電位または低電位に遷移する信号
を出力するアドレス発生回路を構成したことである。

【００３１】図４は、本発明に係る半導体装置を構成す
るデコーダＣｎの別の例を示す図である。ｎは０１〜１
６を任意に示す。図４に示す参照符号MP1とMP2はＰ形MO
Sトランジスタ、N1とN2はＮ形MOSトランジスタであり、
本回路は前記駆動信号Ｓにより出力を低電位に駆動する
スタティック形NANDゲートである。また、駆動信号Sと
アドレス信号Ａ０３とＡ２３は図１で示したものと同じ
である。アドレス信号Ａ０３とＡ２３が高電位VHになっ
たとき、出力Ｍｎを低電位VLにする。また、アドレス信
号Ａ０３またはＡ２３のどちらか一方が低電位VLになっ
たとき、出力Ｍｎを高電位VHにする。本実施例の特徴
は、信号PCを必要としない。また、アドレス信号が低電
位に入力されている間は、出力Ｍｎの高電位を静的に維
持する。

【００３２】＜実施例２＞図５は、図１に示した実施例
の駆動回路をNANDゲートにして複数用い、動作するデコ
ーダ群と動作しないデコーダ群に分け、それぞれのデコ
ーダ群に対応したアドレス発生回路群を用いたものであ
り、それ以外は図１と同様である。本実施例の回路NSu
とNSdは駆動回路であり、従来のNANDゲートを用いてい
る。ただし、駆動回路NSuとNSdを構成するＰ形MOSトラ
ンジスタのソースには中間電位Vmdを発生する電圧源に
接続する。また、デコーダ群をCuとCdに分け、それぞれ
のデコーダ群に対応したアドレス発生回路群ＡＢをアド
レス発生回路群Ａｕとアドレス発生回路群Ａｄの二つ用
い、駆動信号SuとSdによりそれぞれのデコーダ群を駆動
する。さらに、信号Fuはデコーダ群Cuを選択するアドレ
ス信号と対応し、同様に信号Fdはデコーダ群Cdを選択す
るアドレス信号と対応している。

【００３３】本回路の動作は、信号FuまたはFdのどちら
か一方を中間電位Vmdにし、他方を低電位VLにする。こ
こでは、信号Fuを中間電位Vmdにした例を説明する。つ
ぎに、信号OPが中間電位Vmdになると駆動信号Suは低電
位VLに遷移し、駆動信号Sdは中間電位Vmdを保持する。
このときのデコーダ群Cuは活性化され、アドレス信号Ａ
００ｕ〜Ａ２３ｕの選択信号によりデコーダの出力信号
Ｍ０１ｕ〜Ｍ１６ｕのうちの一つが低電位になり、それ
以外は高電位になる。選択しないデコーダ群Cdのアドレ
ス信号Ａ００ｄ〜Ａ２３ｄは中間電位Vmを保持し、駆動
信号Sdも中間電位Vmdを保持する。従って、デコーダ群C
d内のデコーダの出力は高電位を保持したままとなる。
本実施例の特徴は、複数のデコーダを二つの群に分け、
選択するデコーダを含まないデコーダ群は動作させない
こととそのデコーダ群を駆動するアドレス発生回路と駆
動回路を動作させないことである。これにより、消費電
流の削減が可能となる。本実施例では、デコーダ群を二
つに分けたが、それ以上の複数のデコーダ群に分けても
良い。

【００３４】図６は、図５に示した実施例の動作波形で
あり、デコーダＣ１６ｕを選択したことを仮定して説明
する。参照符号SuとSdは駆動信号、Ａ０３ｕとＡ２３
ｕ，Ａ００ｕ〜Ａ２ｕ，Ａ２０ｕ〜Ａ２２ｕ及びＡ００
ｄ〜Ａ２３ｄはアドレス信号、Ｍ１６ｕとＭ０１ｕ〜Ｍ
１５ｕ及びＭ０１ｄ〜Ｍ１６ｄはデコーダの出力信号で
ある。図６の動作波形において、アドレス信号Ａ００ｕ
〜Ａ０２ｕ，Ａ２０ｕ〜Ａ２２ｕは非選択信号であり、
中間電位Vmから低電位VLに遷移し、またアドレス信号Ａ
０３ｕとＡ２３ｕは選択信号であり、中間電位Vmから高
電位VHに遷移する。駆動信号Sｕは、デコーダ群Cuを活
性化するために中間電位Vmから低電位VLに遷移する。こ
の結果、デコーダＣ１６ｕの出力Ｍ１６ｕは高電位Vｃ
ｃから低電位VLに遷移する信号となる。デコーダＭ０１
ｕ〜Ｍ１５ｕは、非選択のアドレス信号Ａ００ｕ〜Ａ２
ｕ，Ａ２０ｕ〜Ａ２２ｕを受けて出力Ｍ０１ｕ〜Ｍ１５
ｕを高電位Vｃｃに保持する。活性化しないデコーダ群C
dのアドレス信号Ａ００ｄ〜Ａ２３ｄ及びSdはプリチャ
ージ中間電位Vmを保持し、出力Ｍ０１ｄ〜Ｍ１６ｄは高
電位VHを保持する。以上のようにすれば、デコード動作
が完了し、その後は選択のアドレス信号と非選択のアド
レス信号及び駆動信号Ｓｕをプリチャージレベルである
中間電位Vmに戻す。本実施例の特徴は、デコーダを複数
のデコーダ群に分割し、非活性のデコーダ群を設けるこ
とにより消費電流の低減を図ったことである。

【００３５】＜実施例３＞図７は、図１に示した実施例
のアドレス発生回路とデコーダとの間にリピータを設け
たものであり、それ以外は図１と同様である。本実施例
では、アドレス発生回路の負荷を低減しアドレス信号の
伝播をより高速にしたことを特徴とする。

【００３６】図７において、参照符号ＤＣＲは図１に示
したデコーダ群でありＣＲとＣＬはそれぞれのデコーダ
群、Ｒ０１〜Ｒ１６はリピータ、ISRはリピータを駆動
する駆動回路、RSはリピータの駆動線または駆動信号を
それぞれ示す。図７に示すリピータＲ０１〜Ｒ１６は、
アドレス信号Ａ００〜Ａ２３を受けてアドレス信号Ｇ０
１〜Ｇ１６を出力する。アドレス発生回路はアドレス信
号ａ０〜ａ３，／ａ０〜／ａ３によりアドレス信号Ａ０
０〜Ａ２３を出力し、その信号は中間電位Vmから高電位
ＶＨまたは低電位ＶＬに遷移する信号である。リピータ
Ｒ０１〜Ｒ１６は、アドレス信号Ａ００〜Ａ２３が高電
位ＶＨになると出力Ｇ０１〜Ｇ１６が中間電位Ｖｍから
高電位ＶＨになる。同様に、アドレス信号Ａ００〜Ａ２
３が低電位ＶＬになると、出力Ｇ０１〜Ｇ１６は中間電
位Ｖｍから低電位ＶＬになる。この後は、図１に示した
実施例と同様に、出力Ｇ０１〜Ｇ１６をアドレス信号と
して扱い、デコーダ群ＣＲ及びＣＬからそれぞれ一つの
デコーダの出力だけを低電位ＶＬにする。つまり、アド
レス信号をデコードする。なお、本実施例の駆動回路Ｉ
ＳＲはリピータＲ０１〜Ｒ１６に対して駆動回路ＩＳと
同様の動作をする。本実施例の特徴は、アドレス発生回
路の出力をデコーダのゲートに直接印加しないで途中に
リピータを設け、アドレス発生回路の出力の負荷を軽く
したことである。また、これによりアドレス信号の伝播
時間をさらに短縮し、半導体装置の動作を高速にしたこ
とである。さらに、本実施例を備えた半導体装置を用い
てシステムの高速化を可能にしたことである。

【００３７】図８は、図７に示した実施例の一部を構成
するリピータＲｍの一実施例である。図８において、参
照符号Ｄ０ｉ及びPは図３に示したアドレス発生回路Ｄ
０ｉ及びＰと同一のものであり、ＮＲは出力ＧｍをＨｉ
ｇｈインピーダンス状態にする機能を有するトライステ
ート形インバータである。本実施例の動作は、アドレス
信号Ａ０ｉとＡ２ｊの両方が高電位ＶＨになったときの
みに出力Ｏは低電位ＶＬになる。トライステート形イン
バータＮＲの出力Ｇｍは予めプリチャージ回路Ｐにより
中間電位Ｖｍになっている。出力Ｏが低電位ＶＬになる
と出力Ｇｍは中間電位Ｖｍから高電位ＶＨに遷移する。
また、出力Ｏが高電位ＶＨになると出力Ｇｍは中間電位
Ｖｍから低電位ＶＬに遷移する。本実施例の特徴は、ア
ドレス信号を受けてアドレス信号をデコードしながら、
中間電位から高電位または低電位に遷移する信号を出力
する回路にしたことである。

【００３８】図９は、図８に示したリピータＲｍの動作
波形を示したものである。図９において、選択時のアド
レス信号Ａ０ｉとＡ２ｊは中間電位Ｖｍから高電位ＶＨ
に遷移する信号、非選択時のアドレス信号Ａ０ｉとＡ２
ｊは中間電位Ｖｍから低電位ＶＬに遷移する信号、参照
符号ＲＳは駆動信号、Ｏはアドレス発生回路Ｄ０ｉの出
力、ＧｍはリピータＲｍの出力をそれぞれ示している。
駆動信号ＲＳはリピータＲｍを活性化するために中間電
位Ｖｍから低電位ＶＬに遷移する。これとほぼ同期して
アドレス信号Ａ０ｉとＡ２ｊは中間電位Ｖｍから高電位
ＶＨまたは低電位ＶＬに遷移する。高電位ＶＨに遷移し
た場合、出力Ｏは中間電位Ｖｍから低電位ＶＬに遷移す
る。同様に、低電位ＶＬに遷移した場合、出力Ｏは中間
電位Ｖｍから高電位ＶＨに遷移する。出力Ｏを受けてト
ライステート形インバータＮＲの出力Ｇｍは、中間電位
Ｖｍから選択時には高電位ＶＨになり、非選択時には低
電位ＶＬになる。本実施例の特徴は、リピータＲｍがア
ドレス信号をデコードし、選択時に出力Ｇｍは中間電位
から高電位に遷移する信号を出力する回路にしたことで
ある。

【００３９】＜実施例４＞図１０、図１１、図１２は、
図４に示したデコーダＣｎの他の実施例であり、(a)は
回路構成を、(b)は非選択時の動作波形をそれぞれ示し
たものである。図１０、図１１、図１２は駆動線の代わ
りに駆動ノードＳにＮ形ＭＯＳトランジスタＴＮを接続
し、Ｎ形ＭＯＳトランジスタＴＮを駆動回路とする。ま
た、Ｎ形ＭＯＳトランジスタＴＮのゲートには、低電位
ＶＬから中間電位Ｖｍに遷移する信号を印加し、駆動ノ
ードＳの電位を中間電位から低電位ＶＬに降下したもの
である。これにより、図４に示した駆動線Ｓの負荷とな
る拡散層容量のために駆動信号が遅れ過ぎないようにし
たものである。また、図１０、図１１、図１２の実施例
は、それぞれの駆動ノードＳにプリチャージする電位が
違うために誤動作を抑止することに優位、または動作速
度に優位であるという特徴がある。

【００４０】図１０（ａ）に示す実施例の回路構成で、
参照符号ＴＰはＰ形ＭＯＳトランジスタ、ＤＮ１，ＤＮ
２，ＴＮはＮ形ＭＯＳトランジスタ、Ｖｃｃは高電位、
ＶＬは低電位、ＰＣはプリチャージ信号、Ａ０ｉとＡ２
ｊはアドレス信号、ＧＳはＮ形ＭＯＳトランジスタＴＮ
のゲート信号、Ｓは駆動ノードをそれぞれ示している。
プリチャージ時では、プリチャージ信号ＰＣが低電位に
なり、アドレス信号Ａ０ｉとＡ２ｊが中間電位Ｖｍであ
るため、Ｐ形ＭＯＳトランジスタＴＰとＮ形ＭＯＳトラ
ンジスタＤＮ１及びＤＮ２を介して、駆動ノードＳに
は、中間電位ＶｍからＮ形ＭＯＳトランジスタＤＮ２の
しきい値電圧分だけ降下した電位がプリチャージされ
る。

【００４１】図１０（ｂ）は非選択時の動作波形であ
り、参照符号は図１０（ａ）の回路構成と同一である。
動作波形（ｂ）で、プリチャージ信号ＰＣが高電位ＶＨ
になり、アドレス信号Ａ０ｉまたはＡ２ｊが非選択時の
信号つまり中間電位Ｖｍから低電位ＶＬになると同時ま
たはそれより遅れてゲート信号ＧＳは低電位ＶＬから中
間電位Ｖｍになる。これにより駆動ノードＳの電位は、
中間電位Ｖｍからしきい値電圧分だけ降下した電位つま
りプリチャージ電位、から低電位ＶＬに遷移する。Ｎ形
ＭＯＳトランジスタＤＮ２のゲート電位であるアドレス
信号Ａ２ｊとソース電位である駆動ノードＳの電位の電
位差がしきい値電圧以上にならずに、共に低電位ＶＬに
降下すればデコーダＣｎの出力Ｍｎは高電位Ｖｃｃを保
持した状態を保つ。つまり、非選択動作を完了する。本
実施例の特徴は、駆動ノードのプリチャージ電位が低い
ため、駆動ノードを早く低電位する。そのため、デコー
ダの速度が速いことである。

【００４２】図１１のデコーダの実施例では、駆動ノー
ドＳに中間電位Ｖｍをプリチャージし、Ｎ形ＭＯＳトラ
ンジスタＴＮにより駆動時に低電位ＶＬに降下する。図
１１（ａ）の回路構成において、参照符号ＳＰはＰ形Ｍ
ＯＳトランジスタであり、それ以外は図１０と同じであ
る。（ａ）の回路構成に示すＰ形ＭＯＳトランジスタＳ
Ｐは、ソースを中間電位Ｖｍを発生する電圧源に接続
し、ドレインを駆動ノードＳに接続し、ゲートにプリチ
ャージ信号ＰＣを入力した。プリチャージ信号ＰＣが低
電位ＶＬになると、駆動ノードＳには中間電位Ｖｍがプ
リチャージされる。図１１（ｂ）は非選択時の動作波形
であり、参照符号は（ａ）と同一である。本実施例で
は、プリチャージ時の駆動ノードＳの電位が図１０に示
した実施例よりも高いことが特徴である。そのため非選
択時に、ゲート信号ＧＳがアドレス信号Ａ０ｉまたはＡ
２ｊよりも早く遷移した場合でも、駆動ノードＳの電位
は図１０に示した実施例よりも低電位ＶＬに遷移する時
間が遅くＮ形ＭＯＳトランジスタＤＮ１またはＤＮ２の
ゲートとソース間の電位差はしきい値電圧以上になりに
くいため誤動作を抑止できる。

【００４３】図１２のデコーダの実施例では、駆動ノー
ドＳに高電位Ｖｃｃをプリチャージし、駆動時に低電位
ＶＬに降下する。図１２において、（ａ）は回路構成
を、（ｂ），（ｃ）は非選択時の動作波形を示し、
（ｃ）については駆動ノードＳの電位が低電位に遷移す
る時期が早くなった場合を示す。また、（ａ）の回路構
成において、参照符号ＳＰはＰ形ＭＯＳトランジスタで
あり、それ以外は図１０と同じであり、（ｂ），（ｃ）
で用いられる参照符号は（ａ）の回路構成で用いられる
ものと同一である。

【００４４】図１２（ａ）の回路構成に示すＰ形ＭＯＳ
トランジスタＳＰは、ソースを高電位Ｖｃｃを発生する
電圧源に接続し、ドレインを駆動ノードＳに接続し、ゲ
ートにプリチャージ信号ＰＣを入力した。図１２（ｂ）
の動作波形で示すように、プリチャージ信号ＰＣが低電
位ＶＬになると、駆動ノードＳには高電位Ｖｃｃがプリ
チャージされる。つぎに、ゲート信号ＧＳを受けて駆動
ノードＳは低電位ＶＬになる。本実施例では、プリチャ
ージ時の駆動ノードＳの電位が図１１に示した実施例よ
りも高いことが特徴である。そのため、図１２（ｃ）の
動作波形で示すように、非選択時にゲート信号ＧＳがア
ドレス信号Ａ２ｊよりも早く遷移した場合でも、駆動ノ
ードＳの電位はアドレス信号Ａ２ｊの電位よりも早く低
下しない。このため、Ｎ形ＭＯＳトランジスタＤＮ２の
ゲートとソース間の電位差はしきい値電圧以上になりに
くいため誤動作を抑止できる。

【００４５】図１０、図１１及び図１２の実施例の特徴
は、駆動ノードＳにプリチャージする電位が高いほど、
Ｎ形ＭＯＳトランジスタＤＮ２のゲートとソース間の電
位差がしきい値電圧以上になりにくいためデコーダは誤
動作を起こしにくいことである。また、駆動ノードＳに
プリチャージする電位が低いほど、デコーダは高速に動
作することである。なお、駆動ノードＳにプリチャージ
する電位は本実施例以外の高電位でも良い。

【００４６】＜実施例５＞図１３は、図１に示したデコ
ーダ群ＤＣＲの駆動ノードＳにプリチャージ回路である
Ｐ形ＭＯＳトランジスタＳＰ０及び駆動回路であるＮ形
ＭＯＳトランジスタＴＮを接続したものである。Ｐ形Ｍ
ＯＳトランジスタＳＰ０は駆動ノードＳを中間電位Ｖｍ
ｄにプリチャージするプリチャージトランジスタであ
り、Ｎ形ＭＯＳトランジスタＴＮは駆動ノードＳを低電
位ＶＬするための駆動用のトランジスタである。本実施
例の特徴は、複数個のデコーダに対して一対のプリチャ
ージトランジスタと駆動用のトランジスタを用いてレイ
アウトのしやすさを工夫したもである。

【００４７】＜実施例６＞図１４は、図１３に示したデ
コーダ群を複数用い、プリチャージトランジスタＳＰ０
の代わりに、それぞれのデコーダ群に対してそれぞれの
プリチャージ回路を接続したものであり、駆動回路であ
るＮ形ＭＯＳトランジスタＴＮ０〜ＴＮ２のゲートを駆
動する回路ＩＧを備え、それ以外は図１３の実施例と同
じである。本実施例の参照符号Ｐ０〜Ｐ２はプリチャー
ジ回路、ＩＧは駆動回路ＴＮ０〜ＴＮ２のゲートを駆動
する回路、ＤＲは複数のアドレス発生回路を有するアド
レス発生回路群を示す。プリチャージ回路Ｐ０はＰ形Ｍ
ＯＳトランジスタＳＰ０により駆動ノードＳ０を中間電
位Ｖｍｄにプリチャージする。プリチャージ回路Ｐ１は
Ｐ形ＭＯＳトランジスタＳＰ１とＮ形ＭＯＳトランジス
タＮＳ１により駆動ノードＳ１を中間電位ＶｍｄからＮ
形ＭＯＳトランジスタＮＳ１のしきい値電圧分低下した
電位にプリチャージする。プリチャージ回路Ｐ２はＰ形
ＭＯＳトランジスタＳＰ２とＮ形ＭＯＳトランジスタＮ
Ｓ２とＮ形ＭＯＳトランジスタＮＳ３により駆動ノード
Ｓ２を中間電位ＶｍｄからＮ形ＭＯＳトランジスタＮＳ
２のしきい値電圧とＮ形ＭＯＳトランジスタＮＳ３のし
きい値電圧分低下した電位にプリチャージする。本実施
例の特徴は、駆動回路ＴＮ０〜ＴＮ２のゲートを駆動す
る回路ＩＧに近い配置のデコーダ群の方が、駆動ノード
をより高い中間電位にプリチャージすることである。回
路ＩＧが出力する信号の伝播は、回路ＩＧに近い配置の
駆動回路の方が速いため、アドレス信号よりも駆動ノー
ドの電位が早く低電位に遷移しやすい。そのため、駆動
ノードＳ０のプリチャージ電位Ｖｍｄを他の駆動ノード
よりも高くすることにより、駆動ノードＳ０の電荷の引
き抜きを遅らせ、誤動作しにくくした。また、遠端のデ
コーダに対しては中間電位であるプリチャージ電位を下
げたため消費電流を低減した。さらに、アドレス信号の
伝播が遅い遠端のデコーダに対してはプリチャージ電位
を下げたためデコーダの動作を高速にし、アドレス信号
の伝播が遅い分を相殺している。なお、本実施例では、
プリチャージ回路はＮ形ＭＯＳトランジスタのしきい値
電圧を利用してプリチャージ電圧を降下させたが、それ
以外の方法でプリチャージ電圧を降下させても良い。

【００４８】本発明において、図１、図４、図５、図
７、図８図１０、図１１、図１２図１３、図１４で用い
たＮＡＮＤゲートの代わりにＮＯＲゲートを用いても良
い。

【００４９】

【発明の効果】前述した実施例などから明らかなよう
に、本発明によれば、アドレス発生回路から発生するア
ドレス信号の振幅を小さくしたため、アドレス信号がデ
コーダの遠端に伝播する時間を短縮でき、半導体装置の
動作時間を短縮できる。また、これにより本発明を用い
た半導体装置を使用したシステムの高速化が可能とな
る。

【図面の簡単な説明】

【図１】本発明に係る半導体装置の一実施例を示す要部
回路図である。

【図２】図１に示す実施例における動作波形である。

【図３】本発明に係る半導体装置のアドレス発生回路の
回路図である。

【図４】本発明に係る半導体装置のデコーダの別の回路
図である。

【図５】本発明に係る半導体装置の別の実施例を示す要
部回路図である。

【図６】図５に示す実施例における動作波形である。

【図７】本発明に係る半導体装置の別の実施例を示す要
部回路図である。

【図８】図７に示すリピータの実施例である。

【図９】図８に示す実施例における動作波形である。

【図１０】（ａ）は本発明に係る半導体装置のデコーダ
の別の回路構成、（ｂ）は非選択時の動作波形である。

【図１１】（ａ）は本発明に係る半導体装置のデコーダ
の別の回路構成、（ｂ）は非選択時の動作波形である。

【図１２】（ａ）は本発明に係る半導体装置のデコーダ
の別の回路構成、（ｂ），（ｃ）は非選択時の動作波形
である。

【図１３】図１１に示したデコーダを複数用いた構成に
する回路図である。

【図１４】本発明に係る半導体装置のデコーダ群を構成
する別の回路図である。

【図１５】ＤＲＡＭの回路構成の概略である。

【符号の説明】

Ｃ０１〜Ｃ１６…デコーダ、 Ｄ００〜Ｄ０３，Ｄ２０
〜Ｄ２３…アドレス発生回路、 ＩＳ…駆動回路、 Ｉ
０１〜Ｉ１６…インバータ、 Ｐ…プリチャ−ジ回路、
Ｎ…出力回路、 ＭＰ，ＤＰ１，ＤＰ２，ＰＰ，Ｔ
Ｐ，ＤＰ３…Ｐ形ＭＯＳトランジスタ、 ＤＮ１，ＤＮ
２，Ｎ１，Ｎ２，ＴＮ，ＤＮ３…Ｎ形ＭＯＳトランジス
タ、 ａ0〜ａ３，／ａ0〜／ａ３…アドレス信号、 Ｖ
ｃｃ…高電圧電源、 ＶＨ…高電位、 ＶＬ…低電位、
Ｖｍ…中間電位、 Ｖｍｄ…別の中間電位、 ＰＣ…
プリチャージ信号、 ＯＰ…駆動回路を駆動する信号、
Ａ００〜Ａ０３，Ａ２０〜Ａ２３…アドレス信号、
Ｒ０１〜Ｒ１６…リピータ、Ｇ０１〜Ｇ１６…アドレス
信号、 ＩＳＲ…リピータ用駆動回路、 Ｓ…駆動線ま
たは駆動信号または駆動ノード。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 阪田 健 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 関口 知紀 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内

Claims (8)

【特許請求の範囲】
1. 【請求項１】アドレス発生回路の出力するアドレス信号
   を受けて所定の選択信号を出力するデコーダを有する半
   導体装置において、 前記デコーダは、前記デコーダの出力をプリチャージ電
   位にプリチャージする第１導電形MOSトランジスタと、
   選択時に出力を第１電位にする複数の第２導電形MOSト
   ランジスタとを有するダイナミック形NANDゲートで構成
   され、 前記複数の第２導電形MOSトランジスタの最端のソース
   には、前記ダイナミック形NANDゲートの出力を前記第１
   電位に駆動するための駆動回路の出力が供給され、 前記第２導電形MOSトランジスタのゲートには、前記ア
   ドレス信号が供給され、 前記アドレス信号は、前記デコーダの非選択時の出力電
   位である前記第１電位と選択時の出力電位である第２電
   位の範囲内にある第１中間電位から遷移する信号であ
   り、 前記駆動回路の出力信号は、前記第１電位と前記第２電
   位の間にある第２中間電位から前記第１電位に遷移する
   駆動信号であることを特徴とする半導体装置。
2. 【請求項２】少なくとも一個のデコーダと、アドレス信
   号を出力するアドレス発生回路を有する半導体装置にお
   いて、 前記デコーダは、複数の第１導電形MOSトランジスタの
   ドレインを出力に並列に接続し、選択時に出力を第１電
   位にする複数の前記第２導電形MOSトランジスタのゲー
   トと複数の前記第１導電形MOSトランジスタのゲートを
   一対一にそれぞれ接続した回路から成るスタティック形
   NANDゲートで構成され、 前記複数の第２導電形MOSトランジスタの最端のソース
   には、前記スタティック形NANDゲートの出力を前記第１
   電位に駆動するための駆動回路の出力が供給され、 前記複数の第２導電形MOSトランジスタのゲートには、
   前記アドレス信号が供給され、 前記アドレス信号は、前記デコーダの非選択時の出力電
   位である前記第１電位と選択時の出力電位である第２電
   位の範囲内にある第１中間電位から遷移する信号であ
   り、 前記駆動回路の出力信号は、前記第１電位と前記第２電
   位の間にある第２中間電位から前記第１電位に遷移する
   駆動信号であることを特徴とする半導体装置。
3. 【請求項３】請求項１または請求項２に記載の半導体装
   置において、前記第２中間電位は前記第１中間電位より
   高い電位であることを特徴とする半導体装置。
4. 【請求項４】請求項１または請求項２に記載の半導体装
   置において、前記アドレス発生回路は出力を第１中間電
   位にするプリチャージ回路とアドレスに応じて出力を前
   記第１電位または前記第２電位にする出力回路で構成さ
   れることを特徴とする半導体装置。
5. 【請求項５】請求項４に記載の半導体装置において、前
   記プリチャージ回路は第１導電形ＭＯＳトランジスタの
   ドレインを出力に接続しソースを前記第１中間電位を発
   生する電圧源に接続した回路であり、 前記出力回路はアドレスに応じて第２電位または第１電
   位を発生するトライステート形ＮＡＮＤゲートまたはト
   ライステート形ＮＯＲゲートであり、 前記プリチャージ回路が導通状態の時は前記出力回路の
   出力はＨｉｇｈインピーダンス状態であることを特徴と
   する半導体装置。
6. 【請求項６】請求項１または請求項２に記載の半導体装
   置において、複数の前記デコーダから成るデコーダ群を
   有し、前記デコーダ群と一対一に対応する複数の前記駆
   動回路を備え、選択しない前記デコーダ群を駆動する前
   記駆動回路の出力信号は前記デコーダを駆動する期間中
   でも前記第２中間電位を保持することを特徴とする半導
   体装置。
7. 【請求項７】請求項１または請求項２に記載の半導体装
   置は、複数の前記デコーダから成る複数のデコーダ群を
   有し、前記デコーダ群と一対一に対応する複数の前記駆
   動回路と複数の前記駆動回路を共通に駆動する前段回路
   を備え、前記駆動信号の前記第２中間電位は前記前段回
   路に近い配置の前記デコーダ群ほど高い電位にプリチャ
   ージされることを特徴とする半導体装置。
8. 【請求項８】請求項６に記載の半導体装置において、前
   記駆動回路は第２導電形ＭＯＳトランジスタであり前記
   第２導電形ＭＯＳトランジスタのソースを前記第１電位
   を発生する電圧源に接続しドレインを前記デコーダを構
   成する前記第２導電形MOSトランジスタの最端のソース
   に接続し、前記駆動回路は前記第２導電形ＭＯＳトラン
   ジスタのゲートに前記第１電位から前記第２中間電位に
   遷移する信号としたことを特徴とする半導体装置。