JP2008293619A - 半導体記憶装置 - Google Patents

Abstract

【課題】ROM,SRAM等において、ビット線リークによる読み出し動作の影響を軽減でき、その軽減効果が温度条件によって著しく変化しないように安定化させる。
【解決手段】セルアレイ11aと、複数のワード線WLiと、複数のビット線BLiと、各ビット線に対応して設けられ、各一端ノードが対応するビット線へ接続されたカラムセレクト用の複数のスイッチング回路SWiと、スイッチング回路の他端ノードに共通に出力ノードが接続されたリーク電流補償回路12とを具備する。リーク電流補償回路は、メモリセル11においてビット線に直接に出力ノードが接続されているMOSFETと同じ導電型のMOSFETを用いて構成され、ゲートに第１の電源電圧ノードが接続され、ソースに第２の電源電圧ノードが接続されることによって当該MOSFETがオフ状態となるようにバイアスされており、リーク電流補償回路のリーク電流によってセルアレイ内の選択列のビット線リークを補償する。
【選択図】 図１

Description

本発明は、半導体記憶装置に係り、特にビット線リーク電流補償回路に関するもので、例えばスタティック型メモリ（SRAM）や読み出し専用メモリ（ROM）に使用されるものである。

例えばN型ROM回路において、”H”データを読み出す際に、ビット線リーク電流によってビット線電位が"L"へ遷移していくために誤読み出しを発生するという問題がある。このようなビット線リークによる読み出し動作影響を軽減するために、図１２に示すようにキーパー回路KPを備えたN型ROM回路100が知られている。このキーパー回路KPは、Ｐチャネル型絶縁ゲートMOSトランジスタ(PMOSFET) TP1、TP2、TP3を流れるオン電流によってビット線リークによる読み出し動作の影響を軽減させる。しかし、一般的に、ビット線リークは高温になるほど増加するが、キーパー回路KPのMOSFETのオン電流は高温になるほど減少するので、キーパー回路KPの効果が温度条件によって著しく変化してしまうという問題がある。

なお、特許文献１には、ビット線で発生する漏洩電流を補償することによって、低電力半導体メモリ素子の駆動時に動作遅延とかセンスアンプの誤動作を防止するビット線電位プルアップ回路が開示されている。
特開２００２−２０８２８０号公報

本発明は前記した従来の問題点を解決すべくなされたもので、ビット線リークによる読み出し動作の影響を軽減でき、その軽減効果が温度条件によって著しく変化しないように安定化し得る半導体記憶装置を提供することを目的とする。

本発明の半導体記憶装置の第１の態様は、メモリセルが行列状に配列されたセルアレイと、前記セルアレイの各行に対応して形成された複数のワード線と、前記セルアレイの各列に対応して形成され、前記メモリセルに接続された複数のビット線と、前記各ビット線に対応して設けられ、それぞれの一端ノードが対応するビット線へ接続され、前記セルアレイ内の選択列のビット線に接続されたもののみが導通状態となるように制御される複数のスイッチング回路と、前記スイッチング回路の他端ノードに共通に出力ノードが接続されたリーク電流補償回路とを具備し、前記リーク電流補償回路は、前記メモリセルにおいて前記ビット線に直接に出力ノードが接続されているMOSFETの導電型と同じ導電型のMOSFETを用いて構成され、当該MOSFETのゲート電極に第１の電圧ノードが接続され、ソース電極に第２の電圧ノードが接続されることによって当該MOSFETがオフ状態となるようにバイアスされており、前記リーク電流補償回路のリーク電流によって前記セルアレイ内の選択列のビット線リークを補償することを特徴とする。

本発明の半導体記憶装置の第２の態様は、メモリセルが行列状に配列されたセルアレイと、前記セルアレイの各行に対応して形成された複数のワード線と、前記セルアレイの各列に対応して形成され、前記メモリセルに接続された複数のビット線と、前記各ビット線に対応して設けられ、それぞれの一端ノードが対応するビット線へ接続され、前記セルアレイ内の選択列のビット線に接続されたもののみが導通状態となるように制御される複数のスイッチング回路と、前記スイッチング回路の他端ノードに共通に出力ノードが接続されたリーク電流補償回路とを具備し、前記リーク電流補償回路は、前記メモリセルにおいて前記ビット線に直接に出力ノードが接続されているMOSFETの導電型と異なる導電型のMOSFETを用いて構成され、当該MOSFETのゲート電極およびソース電極に第１の電圧ノードが接続されることによって当該MOSFETがオフ状態となるようにバイアスされており、前記リーク電流補償回路のリーク電流によって前記セルアレイ内の選択列のビット線リークを補償することを特徴とする。

本発明の半導体記憶装置によれば、ビット線リークによる読み出し動作の影響を軽減でき、その軽減効果が温度条件によって著しく変化しないように動作を安定化できる。

以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。

＜第１の実施形態＞
図１は、本発明の半導体記憶装置の第１の実施形態に係るN型ROM回路の一部の構成を示す回路図である。このN型ROM回路10は、Ｎチャネル型トランジスタ(NMOSFET)で構成されるN型メモリセル11が行列状に配列されたセルアレイ11aと、このセルアレイ11aの各行に対応して形成された複数のワード線WLi(i=0,1,2,…)と、セルアレイ11aの各列に対応して形成され、前記メモリセル11を成すNMOSFETの出力ノードに接続された複数のビット線BLi(i=0,1,2,…,m)と、各ビット線BLiに対応して設けられ、それぞれの一端ノードが対応するビット線へ接続された複数のスイッチング回路（カラムセレクト回路）SWi(i=0,1,2,…,m)と、スイッチング回路SWi(i=0,1,2,…,m)の他端ノードが共通接続されたビット線DBLに出力ノードが接続されたリーク電流補償回路12とを有する。

ここで、N型メモリセル11を成すNMOSFETは、入力ノード（ゲート）がワード線WLiのいずれかに接続され、出力ノード（ドレイン）がビット線BLiのいずれかに接続され、ソースノードが接地電位(GND)ノードに接続されている。スイッチング回路SWi(i=0,1,2,…,m)は、カラムセレクト回路に相当するものであり、例えば図２に示すようにMOSFETとPMOSFETが並列接続されて相補信号（カラムセレクト信号）Ni,Piによりスイッチ制御されるCMOS転送ゲートからなり、セルアレイ11a内の選択された列に対応するビット線に接続されたもののみが導通状態となるように制御される。

リーク電流補償回路12は、１つまたは複数のNMOSFETによって構成されており、本例では、メモリセル内のMOSFETの中で出力ノードがビット線BLiに接続されているビット線リーク要因のNMOSFETと同じ極性の複数のNMOSFETが並列接続されてなる。そして、リーク電流補償回路12の各NMOSFETは、ゲート電極に第１の電圧（例えばGND）ノードが接続され、ソース電極に第２の電圧（例えば電源電圧VDD）ノードが接続されることによって当該MOSFETがオフ状態となるようにバイアスされている。そして、リーク電流補償回路12のリーク電流によってセルアレイ11a内の選択列のビット線リークが補償される。

上記した第１の実施形態のN型ROM回路10において、プリチャージ期間に各ビット線BLiに電荷がプリチャージされる。この後、アクティブ期間に特定行が選択されるとともに特定列のスイッチング回路SWiが選択されて特定のメモリセル11が選択される。これにより、導通状態に制御された選択列のスイッチング回路SWiを介してリーク電流補償回路出力と選択列のビット線BLiとが導通した状態になる。そして、選択されたメモリセル11のデータ記憶状態に応じて選択列のビット線BLiの電位が定まり、"H"データあるいは"L"データを読み出すことができる。

"H"データを読み出す際、ビット線BLiにプリチャージされていた電荷がセル電流によって引き抜かれていき、このビット線リークによりビット線電位が変化していく。この際、リーク電流補償回路12の出力ノードからセルアレイ11a内の選択された列のビット線BLiに電荷が供給され、リーク電流補償回路12からのリーク電流によってビット線リーク電流が補償される。このような動作により、選択列のビット線リークによる読み出し動作の影響が軽減され、ビット線電位の変化が軽減または抑制される。

しかも、温度条件や電圧条件によってビット線リーク電流量が変化した際、それと同様にリーク電流補償回路12からの出力する補償リーク電流量も変化する。すなわち、ビット線リーク電流量と補償リーク電流量は、温度条件や電圧条件に左右されないある一定の比率を保つことができる。

結果として、ビット線リークによる読み出し動作に影響するビット線電位の変化を軽減または抑制する効果が、温度や電圧条件によって著しく変化しないように実現することができるので、常に安定した動作および歩留りが実現できる。

以上を要約すると、本回路は、リード誤動作の要因となる非選択ビットのリーク電流を、リーク電流補償回路12によるリーク電流を用いて補償することによってリード誤動作が抑制できる。また、さらに、ビット線リークがMOSFETのオフ電流（リーク電流）で補償されるので、温度条件や電圧条件に左右され難い安定したリード誤動作の抑制効果を安定に得ることができる。

また、リーク電流補償回路12を構成するMOSFETに関して、メモリセル11のMOSFETと同一の拡散パターン形状／同一のゲートパターン形状／同一のディメンジョンによって構成することが望ましく、かつ、セルアレイ11aと同様に行列状に均等に配置することがさらに望ましい。これにより、リーク電流補償回路12のMOSFETの加工ばらつきによる補償電流ばらつきと、セルアレイ11aのビット線リークに関わるMOSFETの加工ばらつきによるビット線リークばらつきとが同等となり、前述した効果をさらに安定して得ることができる。

＜第１の実施形態の変形例１＞
図３は、第１の実施形態の変形例１に係るP型ROM回路の一部の構成を示す回路図である。このP型ROM回路20は、前述した第１の実施形態のN型ROM回路10と比べて、NMOSFETがPMOSFETに変更されている。

すなわち、このP型ROM回路20は、PMOSFETで構成されるP型メモリセル21が行列状に配列されたセルアレイ21aと、このセルアレイ21aの各行に対応して形成された複数のワード線WLi(i=0,1,2,…)と、セルアレイ11aの各列に対応して形成され、メモリセル21を成すPMOSFETの出力ノードに接続された複数のビット線BLi(i=0,1,2,…,m)と、各ビット線に対応して設けられ、それぞれの一端ノードが対応するビット線へ接続され、セルアレイ11a内の選択された列に対応するビット線に接続されたもののみが活性化状態となるように制御される複数のスイッチング回路SWi(i=0,1,2,…,m)と、１つまたは複数のPMOSFETによって構成され、出力ノードがスイッチング回路SWiの他端ノードに共通に接続されたリーク電流補償回路22とを有する。

P型メモリセル21を成すPMOSFETは、入力ノード（ゲート）がワード線WLiに接続され、出力ノード（ドレイン）がビット線BLiに接続され、ソースノードがVDDノードに接続されている。

本例では、リーク電流補償回路22は、メモリセル21a内のMOSFETの中で出力ノードがビット線BLiに接続されているビット線リーク要因のPMOSFETと同じ極性の複数のPMOSFETが並列接続されてなる。そして、リーク電流補償回路22の各PMOSFETは、ゲート電極にVDDノードが接続され、ソース電極にGNDノードが接続されることによって当該MOSFETがオフ状態となるようにバイアスされている。これにより、リーク電流補償回路22のリーク電流によってセルアレイ21a内の選択列のビット線リークが補償される。

上記したP型ROM回路20によれば、前述した第１の実施形態のN型ROM回路10における動作に準じて動作が行われ、N型ROM回路における効果と同様の効果が得られる。

＜第２の実施形態＞
図４は、第２の実施形態に係るN型ROM回路の一部の構成を示す回路図である。このN型ROM回路30は、前述した第１の実施形態のN型ROM回路10と比べて、リーク電流補償回路32の構成が異なる。このリーク電流補償回路32は、メモリセル11内のNMOSFETの中で出力ノードがビット線に接続されているビット線リーク要因のNMOSFETとは異なる極性の複数のPMOSFETが並列接続されてなる。そして、リーク電流補償回路32の各PMOSFETは、ゲート電極およびソース電極にVDDノードが接続されることによって当該MOSFETがオフ状態となるようにバイアスされている。これにより、リーク電流補償回路32のリーク電流によってセルアレイ11a内の選択列のビット線リークが補償される。

上記したN型ROM回路30によれば、前述した第１の実施形態のN型ROM回路10における動作に準じて動作が行われ、N型ROM回路における効果と同様の効果が得られる。

＜第２の実施形態の変形例１＞
図５は、第２の実施形態の変形例１に係るP型ROM回路の一部の構成を示す回路図である。このP型ROM回路40は、前述した第２の実施形態のN型ROM回路30と比べて、第１の実施形態の変形例１に係るP型ROM回路20と同様に各MOSFETの極性が逆になっている。この場合、リーク電流補償回路42は、メモリセル21内のMOSFETの中で出力ノードがビット線に接続されているビット線リーク要因のPMOSFETとは異なる極性の複数のNMOSFETが並列接続されてなる。そして、リーク電流補償回路42の各NMOSFETは、ゲート電極およびソース電極にGNDノードが接続されることによって当該MOSFETがオフ状態となるようにバイアスされている。これにより、リーク電流補償回路42のリーク電流によってセルアレイ21a内の選択列のビット線リークが補償される。

上記したP型ROM回路40によれば、前述した第１の実施形態のN型ROM回路10における動作に準じて動作が行われ、N型ROM回路における効果と同様の効果が得られる。

＜第３の実施形態＞
図６は、第３の実施形態に係るSRAMの一部の構成を示す回路図であり、第１の実施形態の応用例である。このSRAM50は、一般的な６トランジスタで構成されるタイプのSRAMセル51が行列状に配列されたセルアレイ51aと、このセルアレイ51aの各行に対応して形成された複数のワード線WLi(i=0,1,2,…)と、セルアレイの各列に対応して形成され、SRAMセル51の一方の入出力ノードに接続された複数のビット線BLi(i=0,1,2,…,m)およびSRAMセル51の他方の入出力ノードに接続された複数のビットバー線（ビット反転信号線）BLBi(i=0,1,2, …,m)と、各ビット線BLiおよび各ビットバー線BLBiに対応して設けられ、それぞれの一端ノードが対応するビット線へ接続され、セルアレイ51ａ内の選択された列に対応するビット線に接続されたもののみが導通状態となるように制御される複数のスイッチング回路SWi(i=0,1,2,…,m)およびSWBi(i=0,1,2, …,m)と、１つまたは複数のNMOSFETによって構成され、出力ノードがスイッチング回路SWiの他端ノードに共通に接続された第１のリーク電流補償回路521と、１つまたは複数のNMOSFETによって構成され、出力ノードがスイッチング回路SWBiの他端ノードに共通に接続された第２のリーク電流補償回路522とを有する。

スイッチング回路SWiおよびSWBiは、例えば図７（ａ）、（ｂ）に示すように、MOSFETとPMOSFETが並列接続されて相補信号（カラムセレクト信号）Ni,Piによりスイッチ制御されるCMOS転送ゲートからなり、それぞれ対応して、一端ノードがビット線BLiまたはビットバー線BLBiへ接続され、他端ノードが第１のリーク電流補償回路521または第２のリーク電流補償回路522の出力ノードに接続されている。

本例では、各リーク電流補償回路521、522は、SRAMセル51内のMOSFETの中で出力ノードがビット線に接続されているビット線リーク要因のNMOSFETと同じ極性の複数のNMOSFETが並列接続されてなる。そして、リーク電流補償回路521、522の各NMOSFETは、ゲート電極がGNDノードに接続され、ソース電極がVDDノードに接続されることによって当該MOSFETがオフ状態となるようにバイアスされている。そして、リーク電流補償回路521、522のリーク電流によってセルアレイ51a内の選択列のビット線リークが補償される。

上記したSRAMによれば、前述した第１の実施形態のN型ROM回路10における効果と同様の効果が得られる。

なお、セルアレイ51aの内部または周辺にダミービットセルの列または行（図示せず）が設けられており、ダミービットセルの拡散パターンおよびゲートパターンの形状が、メモリセルの一部または全ての拡散パターンおよびゲートパターンの形状と同一である場合、リーク電流補償回路521、522のMOSFETの拡散パターンおよびゲートパターンがダミービットセルの拡散領域およびゲート領域の一部または全てを用いて構成されていてもよい。この場合にも、前述したと同様の効果が得られる。

＜第３の実施形態の変形例１＞
図８は、第３の実施形態の変形例１に係るSRAMの一部の構成を示す回路図であり、第２の実施形態の応用例である。このSRAM60は、前述した第３の実施形態のSRAM50と比べて、第１のリーク電流補償回路621および第２のリーク電流補償回路622のMOSFETの極性が異なる。すなわち、各リーク電流補償回路621、622は、SRAMセル51内のMOSFETの中で出力ノードがビット線に接続されているビット線リーク要因のNMOSFETとは異なる極性の複数のPMOSFETが並列接続されてなる。そして、リーク電流補償回路621、622の各PMOSFETは、ゲート電極およびソース電極がVDDノードに接続されることによって当該MOSFETがオフ状態となるようにバイアスされている。これにより、リーク電流補償回路621、622のリーク電流によってセルアレイ内の選択列のビット線リークが補償される。

上記したSRAM60によれば、前述した第３の実施形態のSRAM50における効果と同様の効果が得られる。

＜第４の実施形態＞
図９は、第４の実施形態に係るSRAMの一部の構成を示す回路図であり、第３の実施形態の応用例である。このSRAM70は、前述した第３の実施形態のSRAM50と比べてリーク電流補償回路72の構成が異なる。このリーク電流補償回路72では、SRAMセル51内の駆動(Driver)／負荷(Load)／転送(Transfer)用の各種MOSFETと全く同一の構成、ディメンジョンを持つMOSFETを備えたダミー用のSRAMセルが行列状に配置されている。そして、その内のDriver用のNMOSFETと同一ディメンジョンのNMOSFETだけをリーク電流補償に使用しており、その他のLoad/Transfer用のMOSFETと同一ディメンジョンのMOSFETはリーク電流補償に使用していない。リーク電流補償に使用しているNMOSFETは、ゲート電極がGNDノードに接続され、ソース電極がVDDノードに接続されることによって当該MOSFETがオフ状態となるようにバイアスされている。

なお、このリーク電流補償回路72の各種MOSFETは、拡散パターンおよびゲートパターンの形状に関しても、SRAMセル51のDriver/Load/Transfer用の各種MOSFETのパターン形状と同一である。

上記したSRAM70によれば、前述した第３の実施形態のSRAM50の動作に準じて動作が行われ、そのSRAMにおける効果と同様の効果が得られる。

＜第４の実施形態の変形例１＞
図１０は、第４の実施形態の変形例１に係るSRAMの一部の構成を示す回路図であり、第３の実施形態の応用例である。このSRAM80は、前述した第４の実施形態のSRAM70と比べて、リーク電流補償回路82の構成が異なる。すなわち、このリーク電流補償回路82では、SRAMセル51のMOSFET（Driver/Load/Transfer用の各種MOSFET）と全く同一の構成、ディメンジョンを持つMOSFETを備えたダミー用のSRAMセルが行列状に配置されている。そして、その内のLoad用のPMOSFETと同一ディメンジョンのPMOSFETだけをリーク電流補償に使用しており、その他のDriver/Transfer 用のMOSFETと同一ディメンジョンのMOSFETはリーク電流補償に使用していない。リーク電流補償に使用しているPMOSFETは、ゲート電極およびソース電極がGNDノードに接続されることによって当該MOSFETがオフ状態となるようにバイアスされている。

なお、このリーク電流補償回路82の各種MOSFETは、拡散パターンおよびゲートパターンの形状に関しても、SRAMセル51のDriver/Load/Transfer用の各種MOSFETのパターン形状と同一である。

上記したSRAM80によれば、前述した第４の実施形態のSRAM60における効果と同様の効果が得られる。

＜第５の実施形態＞
図１１は、第５の実施形態に係るN型ROMの一部の構成を示す回路図であり、第１の実施形態の応用例である。このN型ROM90は、前述した第１の実施形態のN型ROM10と比べて、各ビット線BLiがそれぞれスイッチ回路SWiを介して一括接続されているデータビット線DBLと複数のリーク電流補償回路12との間に複数のフューズ素子(FUSE)93が設けられている点が異なる。すなわち、このN型ROM90は、複数のリーク電流補償回路12を有し、かつ、個々のリーク電流補償回路12とスイッチング回路SWiの間にそれぞれフューズ素子93が接続されている。ウェハ(Wafer)作製後の仕上り具合に応じて、複数のフューズ素子93の内で実際に使用する１つあるいは複数個のフューズ素子を残し、他の１つあるいは複数個のフューズ素子が切断される。

上記したN型ROM90によれば、複数のリーク電流補償回路92がそれぞれ対応するフューズ素子93およびスイッチング回路SWiを介して個々のビット線BLiに接続されているので、ウェハ作製後に、フューズ素子93を活用して最終的に使用（接続）するリーク電流補償回路92の個数を調節することができる。この場合、個々のデータビット線DBLに対して複数設けけられているフューズ素子93の内の何個を切断するかによって、補償リーク電流を調節することが可能となる。すなわち、ウェハ作製後に補償リーク電流量の調節が可能であり、前述した第１の実施形態の効果の最適化を図ることができる。

本発明の半導体記憶装置の第１の実施形態に係るN型ROM回路の一部の構成を示す回路図。 図１中のスイッチング回路の構成を示す回路図。 第１の実施形態の変形例１に係るP型ROM回路の一部の構成を示す回路図。 第２の実施形態に係るN型ROM回路の一部の構成を示す回路図。 第２の実施形態の変形例１に係るP型ROM回路の一部の構成を示す回路図。 第３の実施形態に係るSRAMの一部の構成を示す回路図。 図１中のスイッチング回路の構成を示す回路図。 第３の実施形態の変形例１に係るSRAMの一部の構成を示す回路図。 第４の実施形態に係るSRAMの一部の構成を示す回路図。 第４の実施形態の変形例１に係るSRAMの一部の構成を示す回路図。 第５の実施形態に係るN 型ROM の一部の構成を示す回路図。 従来のキーパー回路を備えたN型ROM回路の一部の構成を示す回路図。

符号の説明

10、30、90…N型ROM回路、11…N型メモリセル、11a、21a、51a…セルアレイ、12、22、32、42、521、522、621、622、72、82…ビット線リーク電流補償回路、20、40…P型ROM回路、21…P型メモリセル、50、60、70、80…SRAM、93…フューズ素子、WLi…ワード線、BLi…ビット線、SWi…スイッチング回路。

Claims (5)

1. メモリセルが行列状に配列されたセルアレイと、
   前記セルアレイの各行に対応して形成された複数のワード線と、
   前記セルアレイの各列に対応して形成され、前記メモリセルに接続された複数のビット線と、
   前記各ビット線に対応して設けられ、それぞれの一端ノードが対応するビット線へ接続され、前記セルアレイ内の選択列のビット線に接続されたもののみが導通状態となるように制御される複数のスイッチング回路と、
   前記スイッチング回路の他端ノードに共通に出力ノードが接続されたリーク電流補償回路とを具備し、
   前記リーク電流補償回路は、前記メモリセルにおいて前記ビット線に直接に出力ノードが接続されているMOSFETの導電型と同じ導電型のMOSFETを用いて構成され、当該MOSFETのゲート電極に第１の電圧ノードが接続され、ソース電極に第２の電圧ノードが接続されることによって当該MOSFETがオフ状態となるようにバイアスされており、
   前記リーク電流補償回路のリーク電流によって前記セルアレイ内の選択列のビット線リークを補償することを特徴とする半導体記憶装置。
2. メモリセルが行列状に配列されたセルアレイと、
   前記セルアレイの各行に対応して形成された複数のワード線と、
   前記セルアレイの各列に対応して形成され、前記メモリセルに接続された複数のビット線と、
   前記各ビット線に対応して設けられ、それぞれの一端ノードが対応するビット線へ接続され、前記セルアレイ内の選択列のビット線に接続されたもののみが導通状態となるように制御される複数のスイッチング回路と、
   前記スイッチング回路の他端ノードに共通に出力ノードが接続されたリーク電流補償回路とを具備し、
   前記リーク電流補償回路は、前記メモリセルにおいて前記ビット線に直接に出力ノードが接続されているMOSFETの導電型と異なる導電型のMOSFETを用いて構成され、当該MOSFETのゲート電極およびソース電極に第１の電圧ノードが接続されることによって当該MOSFETがオフ状態となるようにバイアスされており、
   前記リーク電流補償回路のリーク電流によって前記セルアレイ内の選択列のビット線リークを補償することを特徴とする半導体記憶装置。
3. 前記リーク電流補償回路は複数のMOSFETによって構成されており、当該MOSFETの拡散パターン／ゲートパターンの形状が、前記メモリセルのMOSFETの一部または全ての拡散パターン／ゲートパターンの形状と同一であり、かつ、前記リーク電流補償回路のMOSFETは前記セルアレイと同様に行列状に均等に配置されていることを特徴とする請求項１または２に記載の半導体記憶装置。
4. 前記セルアレイの内部または周辺にダミービットセルの列または行を備えており、前記ダミービットセルの拡散パターンおよびゲートパターンの形状は、前記メモリセルの一部または全ての拡散パターンおよびゲートパターンの形状と同一であり、さらに、前記リーク電流補償回路のMOS トランジスタが前記ダミービットセルの拡散領域およびゲート領域の一部または全てを用いて構成されていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
5. 前記リーク電流補償回路を複数備え、かつ、個々のリーク電流補償回路と前記スイッチング回路の間にそれぞれフューズ素子が接続されていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体記憶装置。

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