JP2013214342A - 半導体記憶装置、車載機器、車両 - Google Patents

Abstract

【課題】半導体記憶装置のデータ読出精度を高める。
【解決手段】半導体記憶装置１０は、複数のメモリセルを含むメモリバンク１１と、メモリバンク１１からデータを読み出す際にアクセス対象のメモリセルＭＣ１に流れる読出電流Ｉｍｅｍと所定の参照電流Ｉｒｅｆとを比較して出力データ信号ＤＯＵＴ１を生成するリード／ライト回路１４と、を有し、リード／ライト回路１４は、メモリバンク１１からデータを読み出す前にアクセス対象外のメモリセルに流れる寄生リーク電流Ｉｌｅａｋを検出して参照電流Ｉｒｅｆの可変制御を行う。
【選択図】図６

Description

本発明は、半導体記憶装置、並びに、これを用いた車載機器及び車両に関する。

従来より、不揮発性の半導体記憶装置として、ＥＥＰＲＯＭ［electrically erasable programmable read only memory］）が広く実用化されている。

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

特開平１１−８７６６０号公報

ところで、半導体記憶装置のリード／ライト回路は、メモリセルからデータを読み出す際、メモリセルに流れる読出電流Ｉｍｅｍと所定の参照電流Ｉｒｅｆとを比較し、その比較結果に応じた論理レベルの出力データ信号ＤＯＵＴを生成する。

より具体的に述べると、出力データ信号ＤＯＵＴは、読出電流Ｉｍｅｍが参照電流Ｉｒｅｆよりも大きければデータ「０」に相当する論理レベル（例えばローレベル）となり、逆に、読出電流Ｉｍｅｍが参照電流Ｉｒｅｆよりも小さければデータ「１」に相当する論理レベル（例えばハイレベル）となる（図１１の左側を参照）。

ところで、大容量のＥＥＰＲＯＭから高温下でデータを読み出す際には、アクセス対象のメモリセルに読出電流Ｉｍｅｍが流れるだけでなく、これに繋がるアクセス対象外のメモリセルにも寄生リーク電流Ｉｌｅａｋが流れる。この寄生リーク電流Ｉｌｅａｋが参照電流Ｉｒｅｆよりも大きくなると、メモリセルのデータ内容に依らず、読出電流Ｉｍｅｍと寄生リーク電流Ｉｌｅａｋとの和が常に参照電流Ｉｒｅｆを上回ってしまうので、データ（特にデータ「１」）を正しく読み出すことができなくなる（図１１の右側を参照）。

なお、ＥＥＰＲＯＭの大容量化や動作環境の高温化に伴って、寄生リーク電流Ｉｌｅａｋは大きくなる傾向がある。そのため、高温動作保証が要求される車載用の不揮発性メモリＩＣや大容量化が要求される汎用の不揮発性メモリＩＣなどでは、寄生リーク電流Ｉｌｅａｋに起因する上記の問題点を解決する必要があった。

本発明は、本願の発明者により見出された上記の問題点に鑑み、データ読出精度を高めることが可能な半導体記憶装置、並びに、これを用いた車載機器及び車両を提供することを目的とする。

上記の目的を達成するために、本明細書中に開示されている半導体記憶装置は、複数のメモリセルを含むメモリバンクと、前記メモリバンクからデータを読み出す際にアクセス対象のメモリセルに流れる読出電流と所定の参照電流とを比較して出力データ信号を生成するリード／ライト回路と、を有し、前記リード／ライト回路は、前記メモリバンクからデータを読み出す前にアクセス対象外のメモリセルに流れる寄生リーク電流を検出して前記参照電流の可変制御を行う構成（第１の構成）とされている。

なお、上記第１の構成から成る半導体記憶装置において、前記リード／ライト回路は、アクセス対象のメモリセルが選択される前に当該メモリセルが接続されるビットラインにプリチャージ電流を供給するプリチャージ電流生成部と、アクセス対象のメモリセルが選択される前に前記寄生リーク電流の検出と前記参照電流の可変制御を行う参照電流生成部と、アクセス対象のメモリセルに流れる前記読出電流と可変制御済みの前記参照電流とを比較して前記出力データ信号を生成するセンスアンプ部と、を含む構成（第２の構成）にするとよい。

また、上記第２の構成から成る半導体記憶装置において、前記参照電流生成部は、一定の第１参照電流を生成する定電流源と、可変値の第２参照電流を生成する可変電流源と、前記ビットラインに流れる電流を検出するセンス抵抗と、記センス抵抗の両端電圧を増幅する差動アンプと、前記差動アンプの出力信号に基づいて前記可変電流源を制御する電流制御部と、を含み、前記第１参照電流と前記第２参照電流の和を前記参照電流として出力する構成（第３の構成)にするとよい。

また、上記第３の構成から成る半導体記憶装置において、前記電流制御部は、前記差動アンプの出力信号をデジタル値に変換するアナログ／デジタル変換器と、前記デジタル値を格納するレジスタと、を含み、前記可変電流源は、前記レジスタに格納された前記デジタル値に基づいて前記第２参照電流の可変制御を行う構成（第４の構成）にするとよい。

また、上記第４の構成から成る半導体記憶装置において、前記レジスタに格納される前記デジタル値は、アクセス対象のメモリセルからデータが読み出される毎にリセットされる構成（第５の構成）にするとよい。

また、上記第２〜第５いずれかの構成から成る半導体記憶装置において、前記リード／ライト回路は、前記メモリバンクに複数設けられたビットラインの一つを選択して前記センスアンプ部に繋がるデータラインに接続するマルチプレクサをさらに含む構成（第６の構成）にするとよい。

また、上記第６の構成から成る半導体記憶装置において、前記リード／ライト回路は、前記センスアンプ部と前記データラインとの間を導通／遮断するスイッチ部をさらに有する構成（第７の構成）にするとよい。

また、上記第７の構成から成る半導体記憶装置において、前記データラインは、複数設けられており、前記センスアンプ部は、前記複数のデータライン毎に前記出力データ信号を生成して並列に出力する構成（第８の構成）にするとよい。

また、本明細書中に開示されている車載機器は、前記車載機器の動作を統括的に制御するマイコンと、前記マイコンで実行される各種プログラムの格納領域や作業領域として利用される上記第１〜第８いずれかの構成から成る半導体記憶装置と、前記マイコンによって制御される被制御機器と、バッテリの供給電圧から電源電圧を生成して前記車載機器の各部に供給する電源部と、を有する構成（第９の構成）とされている。

また、本明細書中に開示されている車両は、上記第９の構成から成る車載機器と、前記車載機器に電力を供給するバッテリと、を有する構成（第１０の構成）とされている。

本発明によれば、データ読出精度を高めることが可能な半導体記憶装置、並びに、これを用いた車載機器及び車両を提供することができる。

半導体記憶装置の一構成例を示すブロック図 メモリバンク１１及びリード／ライト回路１４の概略構成を示すブロック図 メモリバンク１１の一構成例を示す回路図 メモリセルＭＣの縦構造を示す垂直断面図 スレッショルド電圧Ｖｔｈの分布状態図 リード／ライト回路１４の一構成例を示す回路図 リード動作の一例を示すタイミングチャート 従来の課題が解消される様子を示す図 半導体記憶装置１０を搭載した車載機器の一構成例を示すブロック図 車載機器１を搭載した車両の一構成例を示す外観図 従来の課題が発生する様子を示す図

＜半導体記憶装置＞
図１は、半導体記憶装置の一構成例を示すブロック図である。本構成例の半導体記憶装置１０は、メモリバンク１１と、メモリコントローラ１２と、データレジスタ１３と、リード／ライト回路１４と、アドレスレジスタ１５と、アドレスデコーダ１６と、電源電圧検出部１７と、高電圧生成部１８とを有するＳＰＩ［serial peripheral interface］方式のシリアルＥＥＰＲＯＭチップである。

メモリバンク１１は、メモリコントローラ１２によってリード／ライト制御されるメモリセルの集合体（例えば１〜３２ｋビット）である。

メモリコントローラ１２は、装置外部のマスタ（不図示）とＳＰＩシリアルデータ通信を行い、マスタから与えられる各種コマンドに応じてメモリバンク１１のリード／ライト制御などを行う。なお、シリアルデータ通信方式としては、４線式（ＣＳＢ、ＳＣＫ、ＳＩ、ＳＯ）のＳＰＩ方式に代えて、３線式（ＣＳ、ＳＫ、ＤＩＯ）のマイクロワイヤ方式や２線式（ＳＤＡ、ＳＣＬ）のＩ²Ｃ方式などを採用しても構わない。

データレジスタ１３は、メモリコントローラ１２の指示に基づいて、メモリバンク１１のリードデータやライトデータを一時的に格納する。具体的に述べると、メモリバンク１１から読み出されたリードデータは、データレジスタ１３に一時格納された後、データ出力端子ＳＯから外部出力される。一方、データ入力端子ＳＩから外部入力されたライトデータは、データレジスタ１３に一時格納された後、メモリバンク１１に書き込まれる。

リード／ライト回路１４は、センスアンプや書込電圧印加回路を含み、メモリコントローラ１２の指示に基づいてメモリバンク１１に対するリード／ライト動作を行う。なお、本発明は、リード／ライト回路１４に含まれる回路システムのうち、主としてメモリバンク１１からデータを読み出すためのセンスアンプシステムに関するものである。

アドレスレジスタ１５は、メモリコントローラ１２の指示に基づいて、データ入力端子ＳＩから外部入力されたアドレスデータを一時的に格納する。

アドレスデコーダ１６は、メモリコントローラ１２の指示に基づいて、アドレスレジスタ１５に一時格納されたアドレスデータを読み出し、メモリバンク１１のワードラインやセンスラインを駆動する。

電源電圧検出部１７は、電源端子ＶＣＣに印加される電源電圧Ｖｃｃが所定の閾値電圧Ｖｔｈを上回っているか否かを検出し、その検出結果をメモリコントローラ１２に出力する。この検出結果を受けたメモリコントローラ１２は、例えば、電源電圧Ｖｃｃが閾値電圧Ｖｔｈを下回っている間、メモリバンク１１への書き込み動作を禁止する。このような構成とすることにより、減電異常時におけるメモリバンク１１への誤書き込みを防止することができる。

高電圧生成部１８は、メモリコントローラ１２の指示に基づいて、電源電圧Ｖｃｃから高電圧ＨＶ（＞Ｖｃｃ）を生成し、これをリード／ライト回路１４とアドレスデコーダ１６に供給する。高電圧生成部１８としては、チャージポンプ回路などを用いることができる。高電圧生成部１８は、メモリバンク１１への書き込み動作時にのみ駆動される。

なお、図１では示されていないが、半導体記憶装置１０には、電源投入時にメモリコントローラ１２、データレジスタ１３、及び、アドレスレジスタ１５を初期化するパワーオンリセット部も組み込まれている。

＜メモリバンク及びリード／ライト回路＞
［概略構成］
図２は、メモリバンク１１及びリード／ライト回路１４の概略構成を示すブロック図である。メモリバンク１１は、ｘ本のワードラインＷＬ１〜ＷＬｘとｙ本のセンスラインＳＬ１〜ＳＬｙを有し、（ｘ×ｙ）通りのアドレスＡＤＲ（１，１）〜ＡＤＲ（ｘ，ｙ）毎に任意のデータ（１バイト（＝８ビット））を格納することができる。なお、シリアルデータ通信方式としてマイクロワイヤ方式を採用する場合には、１アドレスに２バイトのデータを格納する構成が主流である。

リード／ライト回路１４は、メモリバンク１１からデータを読み出すためのセンスアンプシステムとして、プリチャージ電流生成部１４１と、参照電流生成部１４２と、センスアンプ部１４３と、スイッチ部１４４と、マルチプレクサ部１４５と、を含む。なお、図２では示されていないが、リード／ライト回路１４は、メモリバンク１１にデータを書き込むための書込電圧印加回路なども含んでいる。

プリチャージ電流生成部１４１は、アクセス対象のメモリセルが選択される前に当該メモリセルが接続されるビットラインにプリチャージ電流Ｉｐｒｅを供給する。

参照電流生成部１４２は、アクセス対象のメモリセルが選択される前にアクセス対象外のメモリセルに流れる寄生リーク電流Ｉｌｅａｋの検出して参照電流Ｉｒｅｆの可変制御を行う。この新規な特徴部分については、後ほど詳細に説明する。

センスアンプ部１４３は、アクセス対象のメモリセルに流れる読出電流Ｉｍｅｍと可変制御済みの参照電流Ｉｒｅｆとを比較して出力データ信号ＤＯＵＴを生成する。なお、センスアンプ部１４３は、４本のデータラインＤＬ１〜ＤＬ４毎に出力データ信号ＤＯＵＴ１〜ＤＯＵＴ４を生成して並列に出力する。すなわち、センスアンプ部１４３は、アクセス対象のメモリセルに格納されたデータ（１バイト（＝８ビット））のうち、上位または下位の４ビット分を同時に読み出すことができる。

スイッチ部１４４は、センスアンプ部１４３とデータラインＤＬ１〜ＤＬ４との間を導通／遮断する。

マルチプレクサ部１４５は、メモリバンク１１に複数設けられたビットラインＢＬ１〜ＢＬｚ（ただし、ｚ＝８×ｙ）のうち４本を選択して、センスアンプ部１４３に繋がるデータラインＤＬ１〜ＤＬ４に接続する。例えば、マルチプレクサ部１４５を形成するスイッチ群１４５（１Ｈ）のみがオンとされて、その余のスイッチ群１４５（１Ｌ、２Ｈ／２Ｌ、…、ｙＨ／ｙＬ）がいずれもオフとされた場合には、アドレスＡＤＲ（＊，１）（ただし、＊＝１，２，…，ｘ）の上位４ビットに相当するビットラインＢＬ１〜ＢＬ４がデータラインＤＬ１〜ＤＬ４と接続される。また、スイッチ群１４５（１Ｌ）のみがオンとされて、その余のスイッチ群１４５（１Ｈ、２Ｈ／２Ｌ、…、ｙＨ／ｙＬ）がいずれもオフとされた場合には、アドレスＡＤＲ（＊，１）の下位４ビットに相当するビットラインＢＬ５〜ＢＬ８がデータラインＤＬ１〜ＤＬ４と接続される。

［メモリバンク］
次に、メモリバンク１１の内部構成について、詳細な説明を行う。図３は、メモリバンク１１の一構成例を示す回路図である。図３に示すように、メモリバンク１１には、ワードラインＷＬ、センスラインＳＬ、ビットラインＢＬ、及び、共通ソースラインＡＳＧが張り巡らされており、これらの制御ラインには、メモリセルトランジスタＭＴとビット選択トランジスタＳＴから成るメモリセルＭＣが複数接続されている。

アドレスＡＤＲ（１，１）で指定される１バイト分のメモリセルＭＣ１〜ＭＣ８に着目して接続関係を説明する。ビット選択トランジスタＳＴ１〜ＳＴ８のドレインは、それぞれビットラインＢＬ１〜ＢＬ８に接続されている。ビット選択トランジスタＳＴ１〜ＳＴ８のソースは、それぞれメモリセルトランジスタＭＴ１〜ＭＴ８のドレインに接続されている。ビット選択トランジスタＳＴ１〜ＳＴ８のゲートは、いずれもワードラインＷＬ１に接続されている。メモリセルトランジスタＭＴ１〜ＭＴ８のソースは、いずれも共通ソースラインＡＳＧに接続されている。共通ソースラインＡＳＧは、共通トランジスタＣＴを介して接地端に接続されている。メモリセルトランジスタＭＴ１〜ＭＴ８のゲート（コントロールラインＣＬ１に相当）は、いずれもバイト選択トランジスタＢＴ１を介してセンスラインＳＬ１に接続されている。バイト選択トランジスタＢＴ１のゲートは、ワードラインＷＬ１に接続されている。

図４は、メモリセルＭＣの縦構造を示す垂直断面図である。先述した通り、メモリセルＭＣは、ビット選択トランジスタＳＴとメモリセルトランジスタＭＴを有する。

メモリセルトランジスタＭＴは、そのドレインＤＭとソースＳＭに挟まれたシリコン基板内の伝導チャネルとコントロールゲートＣＧとの間に、フローティングゲート（周囲と絶縁されたゲート）ＦＧを有する構造とされており、コントロールゲートＣＧからみたメモリセルトランジスタＭＴのスレッショルド電圧ＶｔｈがフローティングゲートＦＧに蓄積されている電荷量に応じて変化することを利用して、データの記憶が行われる。

なお、メモリセルトランジスタＭＴのフローティングゲートＦＧとドレインＤＭに挟まれた絶縁体は、その一部が薄くなっており、この部分（トンネル絶縁膜）を介するトンネル効果によって、フローティングゲートＦＧに対する電子の注入及び放出が行われる。

そして、メモリセルトランジスタＭＴのフローティングゲートＦＧに蓄積される電荷量を制御することにより、図５で示すように、メモリセルトランジスタＭＴのスレッショルド電圧Ｖｔｈを２つの状態に分布させ、この２つの分布にそれぞれ「０」と「１」を対応させることにより、１つのメモリセルＭＣに１ビットのデータが記憶される。

例えば、メモリセルＭＣ１にデータ「１」を書き込む場合（メモリセルＭＣ１のデータを消去する場合）には、ワードラインＷＬ１とセンスラインＳＬ１（コントロールラインＣＬ１）に高電圧ＨＶ（例えば１６Ｖ）が印加されて、ビットラインＢＬ１に接地電圧が印加されて、共通ソースラインＡＳＧが接地状態とされる。このとき、ビット選択トランジスタＳＴ１はオンとなり、メモリセルトランジスタＭＴ１のトンネル絶縁膜には高電圧ＨＶが印加される。従って、フローティングゲートＦＧに電子が注入されて、フローティングゲートＦＧが電子を蓄積した状態となる。このとき、メモリセルトランジスタＭＴ１のスレッショルド電圧Ｖｔｈは、図５の読出電圧ＶＲＤ（例えば１．２Ｖ）よりも高くなる。この状態は、メモリセルＭＣ１にデータ「１」が書き込まれた状態（メモリセルＭＣ１のデータが消去された状態）に相当する。

一方、メモリセルＭＣ１にデータ「０」を書き込む場合には、ワードラインＷＬ１とビットラインＢＬ１に高電圧ＨＶが印加されて、センスラインＳＬ１（コントロールラインＣＬ１）に接地電圧が印加されて、共通ソースラインＡＳＧがオープン状態とされる。このとき、ビット選択トランジスタＳＴ１はオンとなり、メモリセルトランジスタＭＴ１のトンネル絶縁膜には高電圧ＨＶが印加される。従って、フローティングゲートＦＧから電子が放出されて、フローティングゲートＦＧは電子が欠乏した状態となる。このとき、メモリセルトランジスタＭＴ１のスレッショルド電圧Ｖｔｈは、図５の読出電圧ＶＲＤよりも低くなる。この状態は、データ「０」が書き込まれた状態（データ「１」が消去された状態）に相当する。

なお、メモリセルＭＣ１からデータを読み出す際には、センスラインＳＬ１（コントロールラインＣＬ１）に読出電圧ＶＲＤを印加し、ワードラインＷＬ１に電源電圧Ｖｃｃを印加し、共通ソースラインＡＳＧに接地電圧を印加した状態で、ハイインピーダンスとされたビットラインＢＬ１に電流が流れるか否かを判定すればよい。ビットラインＢＬ１に電流が流れなければ、メモリセルトランジスタＭＴ１のスレッショルド電圧Ｖｔｈが読出電圧ＶＲＤよりも高い状態（すなわち、データ「１」が書き込まれた状態）であると判定することができる。一方、ビットラインＢＬ１に電流が流れれば、メモリセルトランジスタＭＴ１のスレッショルド電圧Ｖｔｈが読出電圧ＶＲＤよりも低い状態（すなわち、データ「０」が書き込まれた状態）であると判定することができる。

［リード／ライト回路］
図６は、リード／ライト回路１４の一構成例を示す回路図であり、特に、ビットラインＢＬ１及びデータラインＤＬ１に接続される構成要素が代表的に描写されている。先述した通り、リード／ライト回路１４は、メモリバンク１１からデータを読み出すためのセンスアンプシステムとして、プリチャージ電流生成部１４１と、参照電流生成部１４２と、センスアンプ部１４３と、スイッチ部１４４と、マルチプレクサ部１４５と、を含む。

プリチャージ電流生成部１４１は、ＰチャネルＭＯＳ［metal oxide semiconductor］電界効果トランジスタ１４１ａを含む。トランジスタ１４１ａのソース及びバックゲートは、電源電圧Ｖｃｃの印加端に接続されている。トランジスタ１４１ａのゲートは、プリチャージ制御信号ＰＣＨＡＢ（ローアクティブ）の印加端に接続されている。トランジスタ１４１ａのドレインは、センスアンプ部１４３の入力端に接続されている。プリチャージ制御信号ＰＣＨＡＢがハイレベルであるときにはトランジスタ１４１ａがオフとなり、プリチャージ電流Ｉｐｒｅが停止される。逆に、プリチャージ制御信号ＰＣＨＡＢがローレベルであるときにはトランジスタ１４１ａがオンとなり、プリチャージ電流Ｉｐｒｅが供給される。

参照電流生成部１４２は、定電流源１４２ａと、可変電流源１４２ｂと、センス抵抗１４２ｃと、差動アンプ１４２ｄと、アナログ／デジタル変換器１４２ｅと、レジスタ１４２ｆと、を含む。

定電流源１４２ａは、一定値の第１参照電流Ｉｒｅｆ１（従来の参照電流Ｉｒｅｆに相当）を生成する。可変電流源１４２ｂは、レジスタ１４２ｆに格納されたｎビットのデジタル値（寄生リーク電流Ｉｌｅａｋの検出値に相当）に基づいて、可変値（２ⁿ階調値）の第２参照電流Ｉｒｅｆ２（寄生リーク電流Ｉｌｅａｋに応じたオフセット電流に相当）を生成する。なお、第１参照電流Ｉｒｅｆ１と第２参照電流Ｉｒｅｆ２の和が参照電流Ｉｒｅｆとなる。

センス抵抗１４２ｃは、プリチャージ電流生成部１４１とスイッチ部１４４との間に挿入されており、スイッチ部１４４とマルチプレクサ部１４５を介してデータラインＤＬ１からビットラインＢＬ１に流れる電流を電圧信号（両端電圧）として検出する。

差動アンプ１４２ｄは、センス抵抗１４２ｃの両端電圧を増幅する。差動アンプ１４２ｄには、電流検出制御信号ＡＤＣＥＮが入力されている。電流検出制御信号ＡＤＣＥＮがハイレベルであるときには差動アンプ１４２ｄがイネーブル（動作許可状態）とされ、電流検出制御信号ＡＤＣＥＮがローレベルであるときには差動アンプ１４２ｄがディセーブル（動作禁止状態）とされる。

アナログ／デジタル変換器１４２ｅは、差動アンプ１４２ｄの出力信号をｎビットのデジタル値に変換する。アナログ／デジタル変換器１４２ｅには、電流検出制御信号ＡＤＣＥＮが入力されている。電流検出制御信号ＡＤＣＥＮがハイレベルであるときにはアナログ／デジタル変換器１４２ｅがイネーブル（動作許可状態）とされ、電流検出制御信号ＡＤＣＥＮがローレベルであるときにはアナログ／デジタル変換器１４２ｅがディセーブル（動作禁止状態）とされる。

レジスタ１４２ｆは、レジスタセット信号ＮＳＥＴの立上りエッジをトリガとして、ｎビットのデジタル値を格納する。また、レジスタ１４２ｆは、レジスタリセット信号ＮＲＳＴＢ（ローアクティブ）のローレベルでｎビットのデジタル値にリセットをかける。

なお、アナログ／デジタル変換器１４２ｅとレジスタ１４２ｆは、差動アンプ１４２ｄの出力信号に基づいて可変電流源１４２ｂをデジタル制御する電流制御部を形成する。このような構成とすることにより、第２参照電流Ｉｒｅｆ２をきめ細かく可変制御することが可能となる。ただし、差動アンプ１４２ｄの出力信号に基づいて第２参照電流Ｉｒｅｆ２をアナログ制御することも理論上は可能である。

センスアンプ部１４３は、データラインＤＬ１用のセンスアンプ１４３ａを含む。センスアンプ１４３ａは、アクセス対象のメモリセルに流れる読出電流Ｉｍｅｍと所定の参照電流Ｉｒｅｆとを比較し、その比較結果に応じた論理レベルの出力データ信号ＤＯＵＴ１を生成する。

スイッチ部１４４は、Ｎチャネル型ＭＯＳ電界効果トランジスタ１４４ａ及び１４４ｂと、インバータ１４４ｃと、を含む。トランジスタ１４４ａのドレインは、センス抵抗１４２に接続されている。トランジスタ１４４ａのソースは、マルチプレクサ部１４５に接続されている。トランジスタ１４４ａのゲートは、インバータ１４４ｃの出力端に接続されている。インバータ１４４ｃの入力端は、センスアンプイネーブル信号ＳＡＥＮＢ（ローアクティブ）の印加端に接続されている。トランジスタ１４４ａのバックゲートは、接地端に接続されている。トランジスタ１４４ｂのドレインは、トランジスタ１４４ａのゲートに接続されている。トランジスタ１４４ｂのソース及びバックゲートは、接地端に接続されている。トランジスタ１４４ｂのゲートは、トランジスタ１４４ａのソースに接続されている。センスアンプイネーブル信号ＳＡＥＮＢがハイレベルであるときにはトランジスタ１４４ａがオフとなり、センスアンプ部１４３とデータラインＤＬ１との間が遮断される。一方、センスアンプイネーブル信号ＳＡＥＮＢがローレベルであるときにはトランジスタ１４４ａがオンとなり、センスアンプ部１４３とデータラインＤＬ１との間が導通される。なお、トランジスタ１４４ｂは、データラインＤＬ１の上限電位を１Ｖ程度に抑え込むためのクランプ素子として機能する。

マルチプレクサ部１４５を形成するスイッチ群１４５（１Ｈ）は、Ｎチャネル型ＭＯＳ電界効果トランジスタ１４５ａを含む。トランジスタ１４５ａのドレインは、データラインＤＬ１に接続されている。トランジスタ１４５ａのソースは、ビットラインＢＬ１に接続されている。トランジスタ１４５ａのゲートは、マルチプレクサ制御信号ＹＭＵＸ（１Ｈ）の印加端に接続されている。トランジスタ１４５ａのバックゲートは、接地端に接続されている。マルチプレクサ制御信号ＹＭＵＸ（１Ｈ）がハイレベルであるときにはトランジスタ１４５ａがオンとなり、ビットラインＢＬ１とデータラインＤＬ１との間が導通される。一方、マルチプレクサ制御信号ＹＭＵＸ（１Ｈ）がローレベルであるときにはトランジスタ１４５ａがオフとなり、ビットラインＢＬ１とデータラインＤＬ１との間が遮断される。

また、マルチプレクサ部１４５を形成するスイッチ群１４５（１Ｌ）は、Ｎチャネル型ＭＯＳ電界効果トランジスタ１４５ｂを含む。トランジスタ１４５ｂのドレインは、データラインＤＬ１に接続されている。トランジスタ１４５ｂのソースは、ビットラインＢＬ５に接続されている。トランジスタ１４５ｂのゲートは、マルチプレクサ制御信号ＹＭＵＸ（１Ｌ）の印加端に接続されている。トランジスタ１４５ｂのバックゲートは、接地端に接続されている。マルチプレクサ制御信号ＹＭＵＸ（１Ｌ）がハイレベルであるときにはトランジスタ１４５ｂがオンとなり、ビットラインＢＬ５とデータラインＤＬ１との間が導通される。一方、マルチプレクサ制御信号ＹＭＵＸ（１Ｌ）がローレベルであるときにはトランジスタ１４５ｂがオフとなり、ビットラインＢＬ５とデータラインＤＬ１との間が遮断される。

図７は、リード／ライト回路１４によるリード動作の一例（アドレスＡＤＲ（１，１）で指定されるメモリセルＭＣ１〜ＭＣ８からデータを読み出す場合）を示すタイミングチャートであり、上から順に、クロック信号ＳＣＫ、センスアンプイネーブル信号ＳＡＥＮＢ、マルチプレクサ制御信号ＹＭＵＸ（１Ｈ）及びＹＭＵＸ（１Ｌ）、ワードライン信号ＷＬ１、プリチャージ制御信号ＰＣＨＡＢ、電流検出制御信号ＡＤＣＥＮ、レジスタセット信号ＮＳＥＴ、並びに、レジスタリセット信号ＮＲＳＴＢが描写されている。なお、図７では、時刻ｔ１〜ｔ１８の順に時間が経過していくものとする。

クロック信号ＳＣＫは、時刻ｔ１、ｔ３、…、ｔ１７でハイレベルに立ち上がり、時刻ｔ２、ｔ４、…、ｔ１８でローレベルに立ち下がる。

センスアンプイネーブル信号ＳＡＥＮＢは、時刻ｔ１、ｔ９、ｔ１７でハイレベルに立ち上がり、時刻ｔ２、ｔ１０、ｔ１８でローレベルに立ち下がる。

マルチプレクサ制御信号ＹＭＵＸ（１Ｈ）は、時刻ｔ３でハイレベルに立ち上がり、時刻ｔ１０でローレベルに立ち下がる。マルチプレクサ制御信号ＹＭＵＸ（１Ｌ）は、時刻ｔ１１でハイレベルに立ち上がり、時刻ｔ１８でローレベルに立ち下がる。

ワードライン信号ＷＬ１は、時刻ｔ２、ｔ１０、ｔ１８でローレベルに立ち下り、時刻ｔ６、ｔ１４でハイレベルに立ち上がる。なお、図７では、ワードライン信号ＷＬ１のみを代表して描写したが、ワードライン信号ＷＬ１〜ＷＬｘは、クロック信号ＳＣＫに８ｙ発のパルスが生じる毎に、ＷＬ１→ＷＬ２→…→ＷＬｘという順序で、駆動対象が切り替えられていく。

プリチャージ制御信号ＰＣＨＡＢは、時刻ｔ２、ｔ１０、ｔ１８でローレベルに立ち下がり、時刻ｔ７、ｔ１５でハイレベルに立ち上がる。

電流検出制御信号ＡＤＣＥＮは、時刻ｔ３、ｔ１１でハイレベルに立ち上がり、時刻ｔ６、ｔ１４でローレベルに立ち下がる。

レジスタセット信号ＮＳＥＴは、時刻ｔ５、ｔ１３でハイレベルに立ち上がり、時刻ｔ６、ｔ１４でローレベルに立ち下がる。

レジスタリセット信号ＮＲＳＴは、時刻ｔ１、ｔ９、ｔ１７でローレベルに立下がり、時刻ｔ２、ｔ１０、ｔ１８でハイレベルに立ち上がる。

図７のリード動作について具体的に説明する。まず、第１ステップでは、センスアンプイネーブル信号ＳＡＥＮＢとプリチャージ制御信号ＰＣＨＡＢがいずれもローレベルに立ち下げられて、センスアンプ部１４３とデータラインＤＬ１との間が導通されると共に、プリチャージ電流Ｉｐｒｅの供給が開始される（時刻ｔ２）。

次に、第２ステップでは、マルチプレクサ制御信号ＹＭＵＸ（１Ｈ）と電流検出制御信号ＡＤＣＥＮがいずれもハイレベルに立ち上げられて、ビットラインＢＬ１とデータラインＤＬ１との間が導通されると共に、差動アンプ１４２ｄ及びアナログ／デジタル変換器１４２ｅがイネーブル（動作許可状態）とされる（時刻ｔ３）。この時点では、ビットラインＢＬ１に繋がるメモリセルがいずれも非選択とされているので、ビットラインＢＬ１には寄生リーク電流Ｉｌｅａｋが流れる状態となる。従って、寄生リーク電流Ｉｌｅａｋが大きいほど、センス抵抗１４２ｃでの電圧降下が大きくなり、延いては、差動アンプ１４２ｄの出力信号に応じてアナログ／デジタル変換器１４２ｅで生成されるデジタル値も大きくなる。なお、マルチプレクサ１４５によってデータラインＤＬ１から切り離されているビットライン（ＢＬ５、ＢＬ９、…）にも寄生リーク電流は流れるが、その電流値はビットラインＢＬ１に流れる寄生リーク電流と比べて非常に小さく、参照電流生成部１４２で検出される寄生リーク電流Ｉｌｅａｋとしては、ビットラインＢＬ１に流れるものが支配的となる。

次に、第３ステップでは、レジスタセット信号ＮＳＥＴがハイレベルに立上げられて、アナログ／デジタル変換器１４２ｅから出力されるデジタル値（寄生リーク電流情報）がレジスタ１４２ｆに格納される（時刻ｔ５）。従って、可変電流源１４２ｂは、レジスタ１４２ｆから読み出されるデジタル値に基づいて寄生リーク電流Ｉｌｅａｋに相当する第２参照電流Ｉｒｅｆ２を生成する。その結果、参照電流Ｉｒｅｆは、寄生リーク電流Ｉｌｅａｋの影響を相殺するように電流値が可変制御される。

次に、第４ステップでは、ワードライン信号ＷＬ１がハイレベルに立ち上げられて、アクセス対象のメモリセルＭＣ１が選択される（時刻ｔ６）。

次に、第５ステップでは、プリチャージ制御信号ＰＣＨＡＢがハイレベルに立ち上げられて、プリチャージ電流Ｉｐｒｅの供給が停止される（時刻ｔ７）。このとき、センスアンプ１４３ａでは、アクセス対象のメモリセルに流れる読出電流Ｉｍｅｍと所定の参照電流Ｉｒｅｆとの比較が行われ、その比較結果に応じた論理レベルの出力データ信号ＤＯＵＴ１が生成される。出力データ信号ＤＯＵＴ１は、データレジスタ１３に一時格納された後、データ出力端子ＳＯから外部出力される。

次に、第６ステップでは、レジスタリセット信号ＮＲＳＴがローレベルに立ち下げられて、レジスタ１４２ｆの格納内容がリセットされる（時刻ｔ９）。

以後も、クロック信号ＳＣＫが４パルス入力される毎にメモリバンク１１からのデータリード動作が繰り返される。このとき、メモリバンク１１からデータを読み出してデータレジスタ１３に格納する処理と、データレジスタ１３からデータを読み出してデータ出力端子ＳＯにシリアル出力する処理は、各々のタイミングをずらしつつ同時並行的に実施することができる。

例えば、アドレスＡＤＲ（１，１）で指定されるメモリセルＭＣ１〜ＭＣ８からデータを読み出す場合、期間Ｔ１（時刻ｔ２〜ｔ１０）にはメモリバンク１１から上位４ビット分のデータを読み出してデータレジスタ１３に格納しておき、期間Ｔ２（時刻ｔ１０〜ｔ１８）にはデータレジスタ１３から上位４ビット分のデータを読み出してデータ出力端子ＳＯにシリアル出力する一方、これと同時並行的にメモリバンク１１から下位４ビット分のデータを読み出してデータレジスタ１３に格納することができる。

上記で説明したように、本構成例のリード／ライト回路１４は、寄生リーク電流Ｉｌｅａｋを補うように参照電流Ｉｒｅｆの可変制御を行う構成とされている。このような構成であれば、高温下でもデータを正しく読み出すことが可能となる（図８を参照）。また、常温下であってもメモリバンク１１の大容量化に伴って寄生リーク電流Ｉｌｅａｋは増大するが、上記構成であれば、メモリバンク１１の大容量化が進んでもデータを正しく読み出すことが可能となる。従って、特に、高温動作保証が要求される車載用の不揮発性メモリＩＣや大容量化が要求される汎用の不揮発性メモリＩＣなどでは、上記の構成を採用することが好ましい。

また、寄生リーク電流Ｉｌｅａｋを補うように参照電流Ｉｒｅｆの可変制御を行う構成であれば、記憶容量や動作温度などに依ることなく、センスアンプ部１４３を共通の仕様で設計することが可能となる。

なお、図７のリード動作では、アクセス対象のメモリセルからデータが読み出される毎にレジスタ１４２ｆの格納内容が更新されるので、ビットライン毎に寄生リーク電流Ｉｌｅａｋを各々検出し、これを相殺するように参照電流Ｉｒｅｆの可変制御を行うことができる。ただし、本発明の構成はこれに限定されるものではなく、例えば、半導体記憶装置１０の初回起動時にのみ寄生リーク電流Ｉｌｅａｋの検出を行い、その検出結果に基づいて調整された参照電流Ｉｒｅｆを固定的に供給する構成としても構わない。

＜車載機器＞
図９は、半導体記憶装置１０を搭載した車載機器の一構成例を示すブロック図である。本構成例の車載機器１は、半導体記憶装置１０と、マイコン２０と、表示部３０と、ヒューマンインタフェイス部４０と、電源部５０と、を有する。

半導体記憶装置１０は、マイコン２０によって制御される被制御機器の一つであり、ＲＯＭ［read only memory］やＲＡＭ［random access memory］と共に、マイコン２０で実行される各種プログラムの格納領域や作業領域として利用される。

マイコン２０は、車載機器１の動作を統括的に制御する。

表示部３０は、マイコン２０によって制御される被制御機器の一つであり、画像や文字などを出力する。表示部３０としては、液晶表示パネル等を好適に用いることができる。

ヒューマンインタフェイス部４０は、マイコン２０によって制御される被制御機器の一つであり、ユーザ操作を受け付ける。ヒューマンインタフェイス部４０としては、キー、ボタン、及び、タッチパネル等を好適に用いることができる。

電源部５０は、バッテリ２からの供給電圧ＶｂａｔをＤＣ／ＤＣ変換して複数の内部電源電圧（電源電圧Ｖｃｃなど）を生成し、これらを車載機器１の各部に供給する。

＜車両＞
図１０は、車載機器１を搭載した車両の一構成例を示す外観図である。本構成例の車両Ｘは、車載機器Ｘ１１〜Ｘ１７と、これらの車載機器Ｘ１１〜Ｘ１７に電力を供給するバッテリ（図１０では不図示）と、を搭載している。

車載機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）を行うエンジンコントロールユニットである。

車載機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］やＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。

車載機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。

車載機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power Steering］制御、電子サスペンション制御など）を行うボディコントロールユニットである。

車載機器Ｘ１５は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。

車載機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、電動サンルーフ、電動シート、及び、エアコンなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。

車載機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［Electronic Toll Collection System］など、ユーザの任意で車両Ｘに装着される電子機器である。

なお、先に説明した半導体記憶装置１０は、車載機器Ｘ１１〜Ｘ１７のいずれにも組み込むことが可能である。

＜その他の変形例＞
なお、上記の実施形態では、高温動作保証が要求される車載用の不揮発性メモリＩＣに本発明を適用した構成を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、大容量化が要求される汎用の不揮発性メモリＩＣなどにも広く適用することが可能である。

また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本発明は、例えば、高温動作保証が要求される車載用の不揮発性メモリＩＣや大容量化が要求される汎用の不揮発性メモリＩＣなどのデータ読出精度を向上するための技術として好適に利用することが可能である。

１ 車載機器
２ バッテリ
１０ 半導体記憶装置
１１ メモリバンク
１２ メモリコントローラ
１３ データレジスタ
１４ リード／ライト回路
１４１ プリチャージ電流生成部
１４１ａ Ｐチャネル型ＭＯＳ電界効果トランジスタ
１４２ 参照電流生成部
１４２ａ 定電流源
１４２ｂ 可変電流源
１４２ｃ センス抵抗
１４２ｄ 差動アンプ
１４２ｅ アナログ／デジタル変換器
１４２ｆ レジスタ
１４３ センスアンプ部
１４３ａ センスアンプ
１４４ スイッチ部
１４４ａ、１４４ｂ Ｎチャネル型ＭＯＳ電界効果トランジスタ
１４４ｃ インバータ
１４５（１Ｈ／１Ｌ、２Ｈ／２Ｌ、…、ｙＨ／ｙＬ） マルチプレクサ部
１４５ａ、１４５ｂ Ｎチャネル型ＭＯＳ電界効果トランジスタ
１５ アドレスレジスタ
１６ アドレスデコーダ
１７ 電源電圧検出部
１８ 高電圧生成部
２０ マイコン
３０ 表示部
４０ ヒューマンインタフェイス部
５０ 電源部
ＶＣＣ 電源端子
ＳＣＫ クロック端子
ＣＳＢ チップセレクト端子（ローアクティブ）
ＳＩ データ入力端子
ＳＯ データ出力端子
ＧＮＤ 接地端子
ＷＬ ワードライン
ＣＬ コントロールライン
ＳＬ センスライン
ＢＬ ビットライン
ＡＳＧ 共通ソースライン
ＭＣ メモリセル
ＳＴ ビット選択トランジスタ
ＭＴ メモリセルトランジスタ
ＢＴ バイト選択トランジスタ
ＣＴ 共通トランジスタ
ＤＳ、ＤＭ ドレイン
ＳＳ、ＳＭ ソース
Ｇ ゲート
ＣＧ コントロールゲート
ＦＧ フローティングゲート
Ｘ 車両
Ｘ１１〜Ｘ１７ 車載機器

Claims (10)

1. 複数のメモリセルを含むメモリバンクと、
   前記メモリバンクからデータを読み出す際にアクセス対象のメモリセルに流れる読出電流と所定の参照電流とを比較して出力データ信号を生成するリード／ライト回路と、
   を有し、
   前記リード／ライト回路は、前記メモリバンクからデータを読み出す前にアクセス対象外のメモリセルに流れる寄生リーク電流を検出して前記参照電流の可変制御を行うことを特徴とする半導体記憶装置。
2. 前記リード／ライト回路は、
   アクセス対象のメモリセルが選択される前に当該メモリセルが接続されるビットラインにプリチャージ電流を供給するプリチャージ電流生成部と、
   アクセス対象のメモリセルが選択される前に前記寄生リーク電流の検出と前記参照電流の可変制御を行う参照電流生成部と、
   アクセス対象のメモリセルに流れる前記読出電流と可変制御済みの前記参照電流とを比較して前記出力データ信号を生成するセンスアンプ部と、
   を含むことを特徴とする請求項１に記載の半導体記憶装置。
3. 前記参照電流生成部は、
   一定値の第１参照電流を生成する定電流源と、
   可変値の第２参照電流を生成する可変電流源と、
   前記ビットラインに流れる電流を検出するセンス抵抗と、
   前記センス抵抗の両端電圧を増幅する差動アンプと、
   前記差動アンプの出力信号に基づいて前記可変電流源を制御する電流制御部と、
   を含み、前記第１参照電流と前記第２参照電流の和を前記参照電流として出力することを特徴とする請求項２に記載の半導体記憶装置。
4. 前記電流制御部は、
   前記差動アンプの出力信号をデジタル値に変換するアナログ／デジタル変換器と、
   前記デジタル値を格納するレジスタと、
   を含み、
   前記可変電流源は、前記レジスタに格納された前記デジタル値に基づいて前記第２参照電流の可変制御を行うことを特徴とする請求項３に記載の半導体記憶装置。
5. 前記レジスタは、アクセス対象のメモリセルからデータが読み出される毎にその格納内容がリセットされることを特徴とする請求項４に記載の半導体記憶装置。
6. 前記リード／ライト回路は、前記メモリバンクに複数設けられたビットラインの一つを選択して前記センスアンプ部に繋がるデータラインに接続するマルチプレクサをさらに含むことを特徴とする請求項２〜請求項５のいずれか一項に記載の半導体記憶装置。
7. 前記リード／ライト回路は、前記センスアンプ部と前記データラインとの間を導通／遮断するスイッチ部をさらに有することを特徴とする請求項６に記載の半導体記憶装置。
8. 前記データラインは、複数設けられており、
   前記センスアンプ部は、前記複数のデータライン毎に前記出力データ信号を生成して並列に出力することを特徴とする請求項７に記載の半導体記憶装置。
9. 車載機器の動作を統括的に制御するマイコンと、
   前記マイコンで実行される各種プログラムの格納領域や作業領域として利用される請求項１〜請求項８のいずれか一項に記載の半導体記憶装置と、
   前記マイコンによって制御される被制御機器と、
   バッテリの供給電圧から電源電圧を生成して前記車載機器の各部に供給する電源部と、
   を有することを特徴とする車載機器。
10. 請求項９に記載の車載機器と、
    前記車載機器に電力を供給するバッテリと、
    を有することを特徴とする車両。

Images