JP2011061091A - 半導体記憶装置 - Google Patents

Abstract

【課題】不良セルによるリーク電流の伝播を抑制可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、直列接続された抵抗変化膜およびダイオードを含んだメモリセル（MC）を含む。メモリセルアレイ（MCA）は、第１、第２軸からなる直交座標面の各座標に配置されたメモリセルからなり、外周に沿った第１領域（DCA）および第１領域の外周と反対側に位置する第２領域（MCA）を有する。第１配線（BL）は、第１軸に沿ってメモリセルアレイの両端に亘って連続的に形成され、一部が第２領域内に位置し、複数のメモリセルの第１端と接続されている。第２配線（DBL）は、第１軸に沿い、第１配線と同じ膜に由来し、第１領域内のみに位置し、複数のメモリセルの第１端と接続され、隣接するメモリセル同士の間で分断されている。第３配線（WL）は、第２軸に沿ってメモリセルアレイの両端に亘って連続的に形成され、複数のメモリセルの第２端と接続されている。
【選択図】 図６

Description

本発明は、半導体記憶装置に関し、例えば、半導体記憶装置のメモリセルアレイにおける配線に関する。

不揮発性の半導体記憶装置１つとして、ＲｅＲＡＭ（Resistive random access memory）が知られている。ＲｅＲＡＭでは、メモリセルとして、直列接続された抵抗変化膜およびダイオード、およびこれらを挟む電極から構成される。メモリセルは、一端をワード線と接続され、他端をビット線と接続される。抵抗変化膜は、印加される電圧または電流により内部の物理構造が変わり、これに応じて抵抗も変化する。抵抗変化膜が２つの異なる抵抗値を有する状態を「０」、「１」のデータが保持されている状態として用いて、情報を記憶することができる。抵抗の状態は抵抗変化膜への電源供給の停止後でも維持されるので、ＲｅＲＡＭは不揮発性メモリの特徴を有する。

ＲｅＲＡＭのメモリセルアレイは、動作セル領域とダミーセル領域とを含む場合がある。ダミーセル領域は、メモリセルアレイの縁に沿った領域であり、通常セル領域を囲んでおり、メモリセルアレイとその外部との間の境界のクッションの機能を有し、この領域にあるセルはメモリとして使用されない。周辺回路とメモリセルアレイとは異なるプロセスで加工され、メモリセルアレイの構造は周辺回路の構造よりも微細であるので加工が難しい。このため、メモリセルアレイの縁に沿った領域に位置するメモリセルは不良になりやすい。この不良しやすい部分をダミー領域として用いて、動作セル領域において高い歩留まりを保つことができる。ダミーセル領域には、ダミーセル、ダミービット線、ダミーワード線、ビット線、ワード線が設けられる。ビット線およびワード線は、ダミーセル領域および通常セル領域で共用され、他方、ダミービット線およびダミーワード線はダミー領域にのみ位置する。

上記のように、メモリセルは両端をビット線およびワード線と接続されている。そして、高集積化のために、メモリセルがワード線およびビット線を介して垂直に積み上げられる構造が用いられる場合がある。このような構造においては、メモリセル同士がビット線、ワード線、ダミービット線、ダミーワード線を介して相互に接続されている。何らかの理由で生じた不良セルが単なる導体として機能することになっている場合、不良セルの位置によっては、リーク電流が広範囲に伝播してしまう。この結果、目的のメモリセルに所定の電圧が印加されることが阻害されて、ＲｅＲＡＭの動作マージンが悪化する。

特開２００６−７９８１２号公報

Crowley, M, etc.、512-Mb PROM with a three-dimensional array of diode/antifuse memory cells、「Solid-State Circuits Conference, 2003. Digest of Technical Papers. ISSCC. 2003 IEEE International 2003」、vol. 1、p.284 - 493

本発明は、不良セルによるリーク電流の伝播を抑制可能な半導体記憶装置を提供しようとするものである。

本発明の一態様による半導体記憶装置は、印加される電圧および電流の少なくとも一方に応じて２つの抵抗状態を取る抵抗変化膜およびカソードを前記抵抗変化膜と直列接続されたダイオードを含み、前記抵抗変化膜と前記ダイオードの直列構造の両端を第１端および第２端として有する複数のメモリセルと、第１軸および第２軸からなる直交座標面の各座標に配置された複数の前記メモリセルからなり、外周に沿った第１領域および前記第１領域の前記外周と反対側に位置する第２領域を有するメモリセルアレイと、前記第１軸に沿って前記メモリセルアレイの両端に亘って連続的に形成され、少なくとも一部が前記第２領域内に位置し、複数の前記メモリセルの前記第１端と接続された第１配線と、前記第１軸に沿い、前記第１配線と同じ膜に由来し、前記第１領域内のみに位置し、複数の前記メモリセルの前記第１端と接続され、隣接する前記メモリセル同士の間で分断されている第２配線と、前記第２軸に沿って前記メモリセルアレイの両端に亘って連続的に形成され、複数の前記メモリセルの前記第２端と接続された第３配線と、を具備することを特徴とする。

本発明によれば、不良セルによるリーク電流の伝播を抑制可能な半導体記憶装置を提供できる。

従来のＲｅＲＡＭのメモリセルアレイの端部を示す図。 従来のメモリセルアレイの構造の一部を示す斜視図である。 図１に示す不良メモリセルによるリーク電流の経路を示す図。 第１実施形態に係る半導体記憶装置の構造を示す図。 第１実施形態のメモリセルアレイおよび周辺回路の平面図。 第１実施形態のメモリセルアレイの一部の構造を概略的に示す図。 第１実施形態の通常メモリセル領域の一部の構造を示す斜視図。 第１実施形態のダミーセル領域の一部の構造を示す斜視図。 通常メモリセル領域の一部の回路図。 周辺回路をさらに詳細に示す平面図。 メモリセルに利用可能な抵抗変化膜を説明するための図。 メモリセルに利用可能な抵抗変化膜を説明するための図。 フォーム、セット、リセットのための制御を示す図。 読み出しのための制御を示す図。 半導体記憶装置を動作させる際のビット線およびワード線の電位を示す図。 図１５に続く状態を示す図。 図１６に続く状態を示す図。 半導体記憶装置を動作させる際のビット線およびワード線の電位を示す図。 第２実施形態のメモリセルアレイの一部の構造を概略的に示す図。 第３実施形態のメモリセルアレイの一部の構造を概略的に示す図。 第３実施形態のダミーセル領域の一部の構造を示す斜視図。 第２実施形態を適用された第３実施形態のメモリセルアレイの一部の構造を概略的に示す図。 第４実施形態のメモリセルアレイの一部の構造を概略的に示す図。 第４実施形態のダミーセル領域の一部の構造を示す斜視図。 第２実施形態を適用された第４実施形態のメモリセルアレイの一部の構造を概略的に示す図。

本発明者等は、本発明の開発の過程において、ＲｅＲＡＭにおいて不良セルによる不具合が広範囲に及ぶ原因について研究した。その結果、本発明者等は、以下に述べるような知見を得た。

図１は、ＲｅＲＡＭのメモリセルアレイ１０１の端部を概略的に示している。図１に示すように、上下方向（ｙ方向）に沿ってビット線１０２が設けられ、左右方向（ｘ方向）に沿ってワード線１０３が設けられている。ビット線１０２およびワード線１０３の交点にはメモリセル１０４が設けられている。この結果、メモリセル１０４は上面から観察すると、行列状に配置されている。メモリセル１０４のうち、上端および下端の各々から３行に属するものは、ダミーセル１０５である。同様に、左端および右端の各々から３列に属するメモリセルもダミーセル１０５である。ダミーセル１０５が位置する、破線の外側の領域は、ダミーセル領域１０６である。ダミーセル領域１０６の内側は、通常メモリセル領域１０７である。ＲｅＲＡＭは、複数のメモリセルアレイを含んでおり、これらのメモリセルアレイは垂直方向に重なっている。ダミーセル１０５のみと接続されるビット線１０２およびワード線１０３は、それぞれ、ダミービット線１０８およびダミーワード線１０９である。ダミービット線１０８およびダミーワード線１０９の構造は、ビット線１０２およびワード線１０３と同じである。

図２は、メモリセルアレイの構造の一部を示す斜視図である。図に示すように、メモリセルアレイ１０１ａ、１０１ｂが設けられている。メモリセルアレイ１０１ａは、上側のワード線１０３、ビット線１０２、およびこれらの間のメモリセル１０４（１０５）によって構成される。メモリセルアレイ１０１ｂは、ビット線１０２、下側のワード線１０３、およびこれらの間のメモリセル１０４（１０５）によって構成される。メモリセルアレイ１０１ａのメモリセル１０４（１０５）は、上端および下端においてそれぞれ上側のワード線１０３およびビット線１０２と接続されている。メモリセルアレイ１０１ｂのメモリセル１０４（１０５）は、上端および下端においてそれぞれビット線１０２および下側のワード線１０３と接続されている。同じ行に属するメモリセル１０４（１０５）は全て、この行上に位置する同じワード線１０３と接続されている。同じ列に属するメモリセル１０４（１０５）は全て、この列上に位置する同じビット線１０２と接続されている。

図３は、図１に示す不良メモリセルによるリーク電流の経路を示している。図に示すように、最も左上のメモリセルの座標を原点としてｘ方向およびｙ方向に沿って座標が増加する座標系を用いると、（１，−１）、（６，−１）、（８，−１）、（１，−３）、（１，−６）のダミーセル１０５ａ〜１０５ｅが不良となっている。

ダミーセル１０５ａ〜１０５ｅは、製造不良により、自身の上下端に接続されたビット線１０２（またはダミービット線１０８）とワード線１０３（またはダミーワード線１０９）との間の単なる導電体と化している。このような状況で、ビット線１０２ｄおよびワード線１０３ｄが、それぞれハイレベルおよびローレベルへと活性化されることを仮定する。まず、ビット線１０２ｄを流れる電流は、メモリセル１０５ｂを介してダミーワード線１０９ｂに流れ込む。ダミーワード線１０９ｂを流れる電流は、ダミーセル１０５ｃを介して非選択ビット線１０２ｆに流れ込むとともにダミーセル１０５ａを介してダミービット線１０８ｂに流れ込む。ダミービット線１０８ｂに流れ込んだ電流は、さらに、ダミーセル１０５ｄを介して非選択ワード線１０３ａに流れ込むとともにダミーセル１０５ｅを介して選択ワード線１０３ｄに流れ込む。このように、不良セルの位置によっては選択ビット線１０２ｄや選択ワード線１０３ｄの電位が本来あるべき電位から変動してしまう。この結果、選択ビット線１０２ｄや選択ワード線１０３ｄに目的の電圧が印化されず、ＲｅＲＡＭの動作マージンが低下する。さらに、不良セルの位置によっては、最悪の場合、メモリセルアレイ全体が不良となってしまう。また、不良セルを介して流れる電流は、正常な動作においてビット線１０２およびワード線１０３を流れる電流よりも大きい。このような大電流がメモリセルアレイ１０１を流れることも問題である。

以下に、このような知見に基づいて構成された本発明の実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。

（第１実施形態）
図４は、第１実施形態に係る半導体記憶装置の構造を概略的に示している。図に示すように、半導体基板ｓｕｂの上方に、メモリブロックＭＢが設けられている。メモリブロックＭＢは、ｚ方向に沿って重ねられた複数のメモリセルアレイＭＡ０〜ＭＡ３から構成されている。メモリブロックＭＢを構成するメモリセルアレイの個数は任意である。メモリセルアレイＭＡ０〜ＭＡ３は、実質的に同じ寸法を有し、同様の構成を有している。このため、これらを相互に区別しない場合、任意の１つを代表的に用いて、この１つをメモリセルアレイＭＡと称する。

メモリセルアレイＭＡは、複数のメモリセルＭＣを有する。メモリセルＭＣは、行列状に、すなわち２つの軸からなる直交座標面の各座標に配置されている。メモリセルＭＡ０〜ＭＡ３の各々において、メモリセル行列のｘ軸（ｘ方向、行）に沿ってワード線ＷＬが設けられており、メモリセル行列のｙ軸（ｙ方向、列）に沿ってビット線ＢＬが設けられている。同じメモリセルアレイＭＡ内の各メモリセルＭＣは、上端においてビット線ＢＬおよびワード線ＷＬの一方と接続されており、下端をビット線ＢＬおよびワード線ＷＬの他方と接続されている。

以下の説明では、便宜上、図面の左右方向を指すためにｘ軸またはｘ方向または行という表現を用い、上下方向を指すためにｙ軸またはｙ方向または列という表現が用いられている。しかしながら、これらは絶対的なものではなく、直交する２つの方向の一方と他方とを単に区別するための表現に過ぎないことに留意されたい。したがって、ビット線ＢＬおよびワード線ＷＬが、それぞれｙ方向およびｘ方向に沿っていても本実施形態およびその他の全実施形態が成り立つ。

ｚ方向に沿って隣接する２つのメモリセルアレイＭＡは、これらの境界に関して線対称の関係を有しており、境界に位置するビット線ＢＬまたはワード線ＷＬを共有している。すなわち、メモリセルアレイＭＡ２を例として用いて具体的に説明すると、メモリセルアレイＭＡ２内の各メモリセルＭＣが上端および下端においてワード線ＷＬおよびビット線ＢＬと接続されている場合、メモリセルアレイＭＡ１およびＭＡ３内の各メモリセルは、上端および下端においてビット線ＢＬおよびワード線ＷＬと接続されている。

ワード線ＢＬは、メモリセルアレイＭＡのｘ方向の縁から突出した後、基板に向かって延びている。同様に、ビット線ＢＬは、メモリセルアレイＭＡのｙ方向の縁から突出した後、基板ｓｕｂに向かって延びている。ビット線ＢＬおよびワード線ＷＬは、基板ｓｕｂ上の周辺回路ＰＣと接続されている。周辺回路ＰＣは、基板ｓｕｂのメモリセルアレイＭＡの下方の領域の周囲に設けられている。

図５は、メモリセルアレイＭＡおよび周辺回路ＰＣの平面図である。すなわち、図５は、これらの要素を上から眺めた様子を示している。図では、１つのメモリセルアレイＭＡのみが代表的に描かれている。しかしながら、上記のように、全メモリセルアレイＭＡは、実質的に同じ寸法を有し、垂直方向に重なっており、以下の代表的なメモリセルアレイＭＡについての説明が、全メモリセルアレイＭＡに同様に当てはまることに留意されたい。メモリセルアレイＭＡ内において、ｘ方向およびｙ方向に沿ってワード線ＷＬおよびビット線ＢＬが設けられているが、簡略化のために、省略されている。また、メモリセルＭＣも簡略化のために省略されている。

図５に示すように、周辺回路ＰＣには、例えばロウデコーダＲＤ、カラムデコーダＣＤ、センスアンプＳＡ、コントローラＣが含まれる。ロウデコーダＲＤは、メモリセルアレイＭＡのｘ方向の一端（例として左端）に沿って設けられている。カラムデコーダＣＤは、メモリセルアレイＭＡのｙ方向の一端（例として下端）に沿って設けられている。センスアンプＳＡは、メモリセルアレイＭＡと反対側においてカラムデコーダＣＤに沿って設けられている。コントローラＣは、ロウデコーダＲＤとカラムデコーダＣＤとが作る角に、これらの間に設けられている。各ワード線ＷＬはロウデコーダＲＤと接続され、各ビット線ＢＬはカラムデコーダＣＤと接続されている。コントローラＣは、外部から供給されるアドレス信号によって指定されるメモリセルＭＣへの書き込みおよび読み出し動作を実現するための所定の信号をロウデコーダＲＤおよびカラムデコーダＣＤに供給する。この信号によって、ロウデコーダＲＤおよびカラムデコーダＣＤは制御される。センスアンプＳＡは、コントローラＣの制御に従って、メモリセルからＭＣから読み出された信号を増幅する。メモリセルアレイＭＡへのアクセス動作を含めた、図５に描かれている構成要素のより詳細な動作については後に説明する。

図６は、第１実施形態のメモリセルアレイＭＡの一部の構造の上面からの様子を概略的に示している。図に示すように、メモリセルアレイＭＡは、矩形形状を有しており、複数のメモリセルＭＣを含んでいる。メモリセルＭＣは行列状に配置されている。メモリセルＭＣのうち、上端および下端の各々から所定数（図では例として３が用いられている）の行に属するものは、ダミーセルＤＭＣとして機能する。同様に、左端および右端の各々から所定数（図では例として３が用いられている）の列に属するメモリセルＭＣもダミーセルＤＭＣとして機能する。これ以外のメモリセルＭＣは、情報を記憶する通常のメモリセルとして機能する。通常メモリセルＭＣが配置されている通常メモリセル領域ＭＣＡは、ダミーセルＤＭＣが配置されているダミーセル領域ＤＣＡによって周囲を囲まれている。

この図は、ワード線ＷＬおよび後述のダミーワード線ＤＷＬが、ビット線ＢＬおよび後述のダミービット線ＤＢＬの上方に位置するメモリセルアレイを例示している。

ビット線ＢＬは、メモリセルアレイＭＡのｙ方向に沿って一定の間隔（例えば最小加工寸法Ｆ）で各列上に配置され、メモリセルアレイのＭＡの上端および下端まで断続することなく達している。ビット線ＢＬは、例えば、最小加工寸法Ｆの幅を有する。ビット線ＢＬのうち、ダミーセル領域ＤＣＡのみを通過するものは、ダミービット線ＤＢＬと定義される。ただし、構造については、ビット線ＢＬとダミービット線ＤＢＬは同じである。ダミーセル領域ＤＣＡを通過はするが通常メモリセル領域ＭＣＡをも通過するビット線ＢＬは、ダミービット線ＤＢＬとは定義されず、通常のビット線ＢＬである。

通常メモリセル領域ＭＣＡを通過するワード線ＷＬは、メモリセルアレイＭＡのｘ方向に沿って一定の間隔（例えば最小加工寸法Ｆ）で各行上に配置され、メモリセルアレイＭＡの左端および右端まで断続することなく達している。ワード線ＷＬは、例えば、最小加工寸法Ｆの幅を有する。ワード線ＷＬのうち、ダミーセル領域ＤＣＡのみを通過するものは、ダミーワード線ＤＷＬと定義される。ただし、構造については、ワード線ＷＬとダミーワード線ＤＷＬは同じである。ダミーセル領域ＤＣＡを通過はするが通常メモリセル領域ＭＣＡをも通過するワード線ＷＬは、ダミーワード線ＤＷＬとは定義されず、通常のワード線ＷＬである。

図７は、第１実施形態の通常メモリセル領域ＭＣＡの一部の構造を示す斜視図である。図には、２つのメモリセルアレイＭＡが示されている。一方のメモリセルアレイＭＡは、上側のワード線ＷＬと、ビット線ＢＬと、それらの間のメモリセル（通常メモリセル）ＭＣとから構成され、説明の便宜上、メモリセルアレイＭＡ１として扱う。他方のメモリセルアレイＭＡは、下側のワード線ＷＬと、ビット線ＢＬと、それらの間のメモリセル（通常メモリセル）ＭＣとから構成され、上側のメモリセルＭＡをメモリセルＭＡ１としたことに合わせて、メモリセルアレイＭＡ２として取り扱われる。ワード線ＷＬおよびビット線ＢＬは、隣接する２つのメモリセルアレイＭＡによって共有される。

メモリセルＭＣは、少なくともダイオードＤと抵抗変化膜ＲＣＬとを含んでいる。ダイオードＤと抵抗変化膜ＲＣＬは積層されている。ダイオードＤは、積層された複数の膜から構成されている。メモリセルＭＣは、必要に応じて、２つの電極膜を含んでいる。一方の電極膜ＥＬ１は、抵抗変化膜ＲＣＬのダイオードＤと反対の面上に設けられている。他方の電極膜ＥＬ２は、ダイオードＤの抵抗変化膜ＲＣＬと反対の面上に設けられている。メモリセルＭＣは、必要に応じて、さらなる膜を含んでいてもよい。

抵抗変化膜ＲＣＬは、印加される電圧および／または電流の値に応じて少なくとも２つの定常状態を取る。この２つの定常状態は、抵抗値が異なる。このような特性を示すあらゆる膜が抵抗変化膜ＲＣＬとして使用可能である。例えば、印加電圧／電流によって内部の物理状態が変化する物質が使用可能である。そのような物質として、例えば、強相関系材料が相当し、より具体的には、ＰｂＴｉＯ_３、ＳｒＴｉＯ_３、ＳｒＺｒＯ_３、Ｐｒ_０．７Ｃａ_０．３ＭｎＯ_３、ＮｉＯ等が使用可能である。

メモリセルアレイＭＡ１のように、上側および下側においてワード線ＷＬおよびビット線ＢＬをそれぞれ有するメモリセルアレイＭＡにおいては、メモリセルＭＣは、下側において抵抗変化膜ＲＣＬを有するとともに上側においてダイオードＤを有する。一方、メモリセルアレイＭＡ２のメモリセルＭＣは、隣接するメモリセルアレイＭＡ１、ＭＡ３とワード線ＷＬまたはビット線ＢＬに関して線対象の構造を有する。具体的には、上側および下側においてビット線ＢＬおよびワード線ＷＬをそれぞれ有するメモリセルアレイにおいては、メモリセルＭＣは、上側において抵抗変化膜ＲＣＬを有するとともに下側においてダイオードＤを有する。メモリセルＭＣは、電極ＥＬ１においてビット線ＢＬと接続され、電極ＥＬ２においてワード線ＷＬと接続されている。

通常メモリセル領域においては、ワード線ＷＬは、このワード線ＷＬが属する行に属し且つこのワード線ＷＬと同じメモリセルアレイＭＡ内の全てのメモリセルＭＣと接続されている。同様に、通常メモリセル領域のビット線ＢＬは、このビット線ＢＬが属する列に属し且つこのビット線ＢＬと同じメモリセルアレイＭＡ内の全てのメモリセルＭＣと接続されている。

一方、図６に戻ると、ダミーセル領域ＤＣＡ内のみに位置するビット線ＢＬ、すなわちダミービット線ＤＢＬは、メモリセルＭＣごとに分断されている。図８は、第１実施形態のダミーセル領域ＤＣＡの一部の構造を示す斜視図である。図８には、図７と同様、２つのメモリセルアレイＭＡが示されている。図７と同様の上側のメモリセルアレイＭＡは、図７の上側のメモリセルアレイＭＡとともに同じメモリセルアレイＭＡ（例えばメモリセルアレイＭＡ１）を構成する。同様に、図７と同様の下側のメモリセルアレイＭＡは、図７の下側のメモリセルアレイＭＡとともに、同じメモリセルアレイＭＡ（例えばメモリセルアレイＭＡ２）を構成する。同じメモリセルアレイＭＡ内のメモリセルＭＣおよびダミーセルＤＭＣは同じ構成を有する。より具体的には、メモリセルＭＣを構成する各膜は同じ膜を加工することによって得られ、各膜の積層順序も同じである。当然ながら、ダミーセルＤＭＣも、電極ＥＬ１においてダミービット線ＢＬと接続され、電極ＥＬ２においてワード線ＷＬと接続されている。ワード線ＷＬおよびダミーワード線ＤＷＬも同じ膜に由来し、ビット線ＢＬおよびダミービット線ＤＢＬも同じ膜に由来している。

図８から分かるように、ダミービット線ＤＢＬは、ビット線ＢＬとは異なり、メモリセルＭＣごとに分断され、相互に独立している。ダミービット線ＤＢＬの平面形状は、メモリセルＭＣ（ダミーセルＤＭＣ）の平面形状と同じとすることができる。一方、ダミーセル領域ＤＣＡを通るが通常メモリセル領域ＭＣＡをも通過するビット線ＢＬは、ビット線ＢＬと同様に連続的に形成されるとともにこのビット線ＢＬが属する行に属し且つこのビット線ＢＬと同じメモリセルアレイＭＡ内の全てのメモリセルＭＣと接続されている。なお、メモリセルアレイＭＡ内において、一部のダミービット線ＤＢＬのみが島状に形成されていて、残りは従来と同様に連続的となっていてもよい。さらに、ある１つの島状のダミービット線ＤＢＬの平面形状は、全メモリセルアレイＭＡにわたって共通であってもよいし、１つまたは複数のいずれかのメモリセルアレイＭＡに限定されていてもよい。

図９は、通常メモリセル領域ＭＣＡの一部の回路構成を概略的に示している。図に示すように、ワード線ＷＬとワード線ＢＬによって格子が構成され、この格子の各交点にメモリセルＭＣが設けられている。メモリセルＭＣは、一端を、格子の交点で交わるビット線ＢＬおよびワード線ＷＬの一方と接続され、他端をこのようなビット線ＢＬおよびワード線ＷＬの他方と接続されている。メモリセルＭＣは、抵抗変化膜ＲＣＬとダイオードＤを含んでいる。抵抗変化膜ＲＣＬは一端においてビット線と接続され、他端においダイオードＤのアノードと接続されている。ダイオードＤのカソードはワード線ＷＬと接続されている。

図１０は、周辺回路をさらに詳細に示す平面図である。図１０に示すように、カラムデコーダＣＤは、ダミービット線ＤＢＬを制御するためのダミー用制御回路ＣＤＤを含んでいる。ダミー用制御回路ＣＤＤは、メモリセルアレイＭＡの左端および右端のダミーセル領域ＤＣＡの各々の下側に位置する。カラムデコーダＣＤのうちのダミー用制御回路ＣＤＤを除く部分を、デコーダ回路ＣＤＣと称する。デコーダ回路ＣＤＣとダミー用制御回路ＣＤＤとは、別々の回路である。デコーダ回路ＣＤＣは、ビット線ＢＬと接続されており、外部からの信号に応じた特定のビット線ＢＬに動作に応じて異なる所定の電圧を印加可能に構成されている。一方、ダミー用制御回路ＣＤＤは、ダミービット線ＤＢＬと接続されている。ダミーワード線ＤＢＬはダミーセルＤＭＣのみと接続されており、ダミーセルＤＭＣはデータを保持しない。ダミー用制御回路ＣＤＤは、例えばダミービット線ＤＢＬを一定の電位に保つための電源としての機能や、半導体記憶装置の動作テスト時に用いられるテスト回路の機能や、テスト時に特定のダミービット線ＤＢＬを選択するためのデコーダ回路の機能等を有している。ダミー用制御回路ＣＤＤは、デコーダ回路ＣＤＣのようにメモリセルＭＣへのデータの書き込みおよび読み出しに必要な電位を印加可能に構成されていてもよい。ただし、全てのメモリセルアレイＭＡ内の全てのダミービット線ＤＢＬが、各ダミーセルＤＭＣ用に分断されている場合、ダミービット線ＤＢＬはダミー用制御回路ＲＤＤには接続される必要はない。

また、ロウデコーダＲＤは、ダミーワード線ＤＷＬを制御するためのダミー用制御回路ＲＤＤを含んでいる。ダミー用制御回路ＲＤＤは、メモリセルアレイＭＡの上端および下端のダミーセル領域ＤＣＡの各々の左側に位置する。ロウデコーダＲＤのうちのダミー用制御回路ＲＤＤを除く部分をデコーダ回路ＲＤＣと称する。デコーダ回路ＲＤＣとダミー用制御回路ＲＤＤとは、別々の回路である。デコーダ回路ＲＤは、ワード線ＷＬと接続されており、外部からの信号に応じた特定のワード線ＷＬに動作に応じて異なる所定の電圧を印加可能に構成されている。一方、ダミー用制御回路ＲＤＤは、ダミーワード線ＤＷＬと接続されている。ダミーワード線ＤＷＬはダミーセルＤＭＣのみと接続されており、ダミーセルＤＭＣはデータを保持しない。ダミー用制御回路ＲＤＤは、例えばダミーワード線ＤＷＬを一定の電位に保つための電源としての機能や、半導体記憶装置の動作テスト時に用いられるテスト回路の機能や、テスト時に特定のダミーワード線ＤＷＬを選択するためのデコーダ回路の機能等を有している。ダミー用制御回路ＲＤＤは、デコーダ回路ＲＤＣのようにメモリセルＭＣへのデータの書き込みおよび読み出しに必要な電位を印加可能に構成されていてもよい。

図１１、図１２は、メモリセルＭＣに利用可能な抵抗変化膜を説明するための図である。図に示すように、抵抗変化膜ＲＣＬは、２つの定常状態を取り得る。一方は、低抵抗状態であり、図１１に示されている。他方は、高抵抗状態であり、図１２に示されている。抵抗変化膜ＲＣＬを挟む２つの電極ＵＥ、ＬＥを介して所定の電圧および（または）電流を印加することによって、抵抗変化膜ＲＣＬは、低抵抗または高抵抗になる。状態を変化させるための電圧は、変化後の抵抗値が低抵抗か高抵抗かに応じて異なる大きさを有する。以下の説明では、便宜上、抵抗変化膜ＲＣＬを低抵抗状態から高抵抗状態に変化させる操作をリセットと称し、高抗状態から低抵抗状態に変化させる操作をセットと称する。メモリに対する操作には、通常、データの読み出し（read）および書き込み(write）の２つが少なくとも含まれ、リセットおよびセットはこれらのうちの書き込みに相当する。図１１、図１２の各状態において、書き込みに要する電流よりも小さい値の電流を用いて、各状態の抵抗値の違いを読み出すことによって、抵抗変化膜が保持するデータを読み出すことができる。

一般的に、メモリでは、読み出しと書き込みの２つの動作が定義されている。ＲｅＲＡＭには、さらに、フォーム（form）という動作が必要である。フォームは、読み出しおよび書き込み前に実行が必要な動作である。抵抗変化膜は、形成後、そのままの状態から２種類の抵抗状態に選択的に移行することができない。このため、読み出しおよび書き込み前に読み出しおよび書き込み用の電圧より高い電圧を抵抗変化膜に印加して、２種類の抵抗状態に抵抗変化膜が移行できるように抵抗変化膜の物理構造を変化させる必要がある。この電圧印加動作がフォームである。フォームは、セットおよびリセットと、電圧が異なるのみで、関与する処理はこれらと同じである。

図１３、図１４は、半導体記憶装置の各動作時の制御を概略的に示している。図１３は、フォーム、セット、リセットのための制御を示している。図１４は、読み出しのための制御を示している。図１３に示すように、外部からのアドレス信号および書き込まれるデータについての信号が、コントローラＣに供給される（動作Ｏ１）。コントローラＣは、この信号に従って、指定されたメモリセルＭＣをフォームまたはセットまたはリセットするための信号を、カラムデコーダＣＤおよびロウデコーダＲＤに出力する（動作Ｏ２、Ｏ３）。カラムデコーダＣＤおよびロウデコーダＲＤは、受け取った信号に従って、指定されたビット線ＢＬおよびワード線ＷＬをそれぞれ動作に応じた電位へと制御する（動作Ｏ４、Ｏ５）。この結果、選択されたビット線ＢＬおよびワード線ＷＬの交点のメモリセルＭＣが、フォームまたはセットまたはリセットされる（動作Ｏ６）。

読み出しについては、図１４に示すように、フォーム、セット、リセットの動作Ｏ１〜Ｏ６までと同じである。ただし、上記のように、選択ビット線ＢＬおよび選択ワード線ＷＬに印加される電位は、読み出し用のものである。このような電位へとビット線ＢＬおよび選択ワード線ＷＬが制御された後、選択ビット線ＢＬを流れる電流がセンスアンプＳＡによって検知されて、選択メモリセルＭＣが保持していたデータが読み出される（動作Ｏ７）。

図１５、図１６、図１７は、半導体記憶装置を動作させる際のビット線ＢＬおよびワード線ＷＬの電位の変化を順に示している。動作には、フォーム、セット、リセット、読み出しの全てが含まれる。これら４つの動作の各々において、２つの異なる電位が用いられる。すなわち、図１８に示すように、フォーム時にはＶ１＿ＦＯＲＭおよびＶ２＿ＦＯＲＭが、セット時にはＶ１＿ＳＥＴおよびＶ２＿ＳＥＴが、リセット時にはＶ１＿ＲＥＳＥＴおよびＶ２＿ＲＥＳＥＴが、読み出し時にはＶ１＿ＲＥＡＤおよびＶ２＿ＲＥＡＤが用いられる。Ｖ１＿ＦＯＲＭ、Ｖ１＿ＳＥＴ、Ｖ１＿ＲＥＳＥＴ、Ｖ１＿ＲＥＡＤは、それぞれ、Ｖ２＿ＦＯＲＭ、Ｖ２＿ＳＥＴ、Ｖ２＿ＲＥＳＥＴ、Ｖ２＿ＲＥＡＤより小さい。Ｖ１＿ＦＯＲＭ、Ｖ１＿ＳＥＴ、Ｖ１＿ＲＥＳＥＴ、Ｖ１＿ＲＥＡＤは、例えば０Ｖとすることができる。各動作において、２つの異なる電位が用いられる点は、共通であるので、図１５、図１６、図１７および以下の説明では、動作の詳細を問わず小さい方の電位をＶ１とし、大きい方の電位をＶ２とする。

図１５に示すように、スタンバイ状態では、全ワード線ＷＬおよび全ビット線ＢＬの電位は、電位Ｖ１とされている。この結果、全メモリセルＭＣには、電圧が印加されていない。次に、図１６に示すように、動作に先立ち、全ワード線ＷＬが電位Ｖ２へと駆動される。この結果、全メモリセルＭＣ（の各ダイオードＤ）には、逆方向バイアスが印加される。

次に、図１７に示すように、破線により囲まれている選択メモリセルと接続されている選択ビット線ＢＬおよび選択ワード線ＷＬが、それぞれ電位Ｖ２および電位Ｖ１に設定される。非選択ビット線ＢＬおよび非選択ワード線ＷＬは、それぞれ、電位Ｖ１および電位Ｖ２のままである。この結果、選択メモリセルＭＣにのみ順方向バイアスが印加されて、フォーム、セット、リセット、読み出しに応じた電流Ｉが選択メモリセルＭＣのみを流れる。一方、選択ビット線ＢＬおよび選択ワード線ＷＬの一方のみと接続されているメモリセルＭＣには電圧が印加されず、非選択ビット線ＢＬおよび非選択ワード線ＷＬの両方と接続されているメモリセルＭＣには逆方向バイアスが印加されている。このため、非選択メモリセルＭＣには電流は流れない。

以上述べたように、第１実施形態に係る半導体記憶装置によれば、ビット線ＢＬ、ワード線ＷＬ、およびダミーワード線ＤＷＬは連続的に形成されているのに対して、ダミービット線ＤＢＬは、メモリセルＭＣごとに分断されて相互に独立している。よって、各ダミービット線ＢＬは、ただ１つのダミーセルＤＭＣのみと接続されている。このため、不良によってあるダミーセルＤＭＣが低抵抗の単なる導体と化してこのダミーセルＤＭＣと接続されているダミービット線ＤＢＬおよびワード線ＷＬが導通状態に固定されたとしても、このダミーセルＤＭＣを介して流れる電流が別のダミーセルＤＭＣに到達することはない。すなわち、不良のダミーセルＤＭＣを流れるリーク電流が流れる範囲は、この不良ダミーセルＤＭＣのみに限定される。したがって、複数の不良ダミーセルＤＭＣを次々と介してリーク電流が広範囲に流れることが回避される。この結果、そもそもデータ記憶容量に寄与しないダミーセルＤＭＣの不良によってビット線ＢＬおよびワード線ＷＬの電位が許容範囲を超えて変動して半導体記憶装置の正常動作が阻害されることが防止される。

（第２実施形態）
第２実施形態は、第１実施形態に付加的に用いられ、さらなるダミーセル領域を有している。

ダミーセル領域ＤＣＡでは、ダミービット線ＤＢＬがメモリセルＭＣごとに分断されている。ダミービット線ＤＢＬは、典型的には、ダミービット線ＤＢＬおよびビット線ＢＬの形成予定領域にこれらの材料となる膜を形成し、この膜の一部をダミービット線ＤＢＬの形状へとパターニングすることによって形成される。したがって、ダミーセル領域ＤＣＡ用のプロセスおよびプロセス条件は、通常メモリセル領域ＭＣＡ用のプロセスおよびプロセス条件と異なる。換言すれば、通常メモリセル領域ＭＣＡとダミーセル領域ＤＣＡとの間で、プロセスの均一性が断絶される。プロセスの不均一性は、特に均一性が変化する境界の周囲での膜の加工形状に影響を与える。このため、通常メモリセル領域ＭＣＡの外周に沿ったメモリセルＭＣが、目的の形状へと加工されずに、その他の位置の通常メモリセルＭＣと同じ形状にならない可能性が存在する。特に、プロセスの最小寸法が微細であると、この傾向が著しくなる。このような寸法ばらつきは、通常メモリセルＭＣ同士の動作マージンのばらつきの発生等につながり、好ましくない。そこで、通常メモリセル領域ＭＣＡの境界近傍にさらなるバッファ領域を設けることが、実用上、有効な場合がある。本変形例は、以上の背景を考慮して考え出された実施形態である。

図１９は、第２実施形態のメモリセルアレイＭＡの一部の構造の上面からの様子を概略的に示している。図に示すように、通常メモリセル領域ＭＣＡは、外周に沿って設けられた第２ダミーセル領域ＤＣＡ２を有する。本実施形態では、第１実施形態でダミーセル領域ＤＣＡと称される領域を、第２ダミーセル領域ＤＣＡ２と区別するため、第１ダミーセル領域と称する。第２ダミーセル領域ＤＣＡ２の大きさは、第１ダミーセル領域ＤＣＡと通常メモリセル領域ＭＣＡとのプロセスの違いによる影響が、通常メモリセル領域ＭＣＡに及ぶことを防止するように決定される。具体的には、第２ダミーセル領域ＤＣＡ２は、例えばメモリセルＭＣの２行および２列に相当する。

第１ダミーセル領域ＤＣＡについては、第１実施形態のダミーセル領域ＤＣＡと全く同じである。すなわち、ダミーワード線ＤＷＬはワード線ＷＬと同じ構成を有し、ダミービット線ＤＢＬはダミーセルＤＭＣごとに分断されている。

通常メモリセル領域ＭＣＡと第２ダミーセル領域ＤＣＡ２は、構造上は同じである。すなわち、ビット線ＢＬおよびワード線ＷＬは連続的に形成されており、ビット線ＢＬおよびワード線ＷＬがそれぞれ属する行および列の全メモリセルＭＣと接続されている。メモリセルＭＣの構造についても、通常メモリセル領域ＭＣＡと第２ダミーセル領域ＤＣＡ２とで同じである。また、通常メモリセル領域ＭＣＡと第２ダミーセル領域ＤＣＡ２は、同じプロセスおよびプロセス条件で加工される。第２ダミーセル領域ＤＣＡ２内のメモリセルＭＣは、第２ダミーセルＤＭＣ２と称する。これに合わせて、第１ダミーセル領域ＤＣＡ内のダミーセルＤＭＣを第１ダミーセルＤＭＣと称する。

一方、通常メモリセル領域ＭＣＡと第２ダミーセル領域ＤＣＡ２は、用途および他の要素との接続関係が異なる。すなわち、第２ダミーセルＤＭＣ２はデータの保持に用いられない。このため、通常メモリセル領域ＭＣＡを通過しないワード線、すなわち第１、第２ダミーセル領域ＤＣＡ、ＤＣＡ２のみを通過するワード線ＷＬ（第２ダミーワード線ＤＷＬ２）は、ダミーワード線ＤＷＬと同様、ダミー用制御回路ＲＤＤと接続されている。

同様に、通常メモリセル領域ＭＣＡを通過しないビット線、すなわち第１、第２ダミーセル領域ＤＣＡ、ＤＣＡ２のみを通過するビット線ＢＬ（第２ダミービット線ＤＢＬ２）は、ダミーワード線ＤＢＬと同様、ダミー用制御回路ＣＤＤと接続されている。

第２実施形態の、説明されている要素以外の構成、動作、特徴等は、全て、第１実施形態において記載されているものと同じである。

第２実施形態に係る半導体記憶装置によれば、第１実施形態と同じ利点を得られる。さらに、第２実施形態によれば、第１ダミーセル領域ＤＣＡと通常メモリセル領域ＭＣＡとの間に第２ダミーセル領域ＤＣＡ２が設けられる。このため、第１ダミーセル領域ＤＣＡ用のプロセスの影響が、第２ダミーセル領域ＤＣＡ２によって吸収されて、通常メモリセル領域ＭＣＡにまで及ばない。すなわち、第１ダミーセル領域ＤＣＡのすぐ内側の領域の要素の形状がプロセスの不均一性によって変動したとしても、この変動を受ける要素は通常メモリセルＭＣとして使用されない。このため、メモリセルＭＣ同士の間で動作マージンが大きく異なるということが回避され、半導体記憶装置の高い動作マージンが確保される。

第２実施形態は、第２ダミーセル領域ＤＣＡ２を設けることによって、プロセスによる形状不均一性を回避するという課題を解決することができる。この利点は、半導体記憶装置の各要素の寸法の微細化によって加工が困難になることに従ってプロセスの均一性の境界近傍の形状制御が困難になるほど有効である。しかしながら、第２ダミーセル領域ＤＣＡ２の構造は、通常メモリセル領域ＭＣＡの構造と同じであるため、第２実施形態は、第２ダミーセルＤＭＣの不良によるリーク電流の伝播の範囲をこの第２ダミーセルＤＭＣにのみ限定することはできない。そこで、ダミーセル不良によるリーク電流の制限と、プロセス不均一に起因する要素の形状ばらつきによる動作マージン低下の抑制との重要度を考慮して、第１実施形態と第２実施形態のいずれかが選択されるのが好ましい。すなわち、非常に高精度の加工技術を用いることによって、プロセス不均一性による形状ばらつきを、必要な動作マージンを確保できる程度に抑制できるならば、第２ダミーセル領域ＤＡＣ２を形成しない第１実施形態を用いることが好ましい。第１実施形態では、形状ばらつきによる動作マージン低下の抑制という課題は考慮される必要がなく、第１実施形態によってリーク電流の伝播範囲の抑制効果は最大限となる。一方、加工技術が十分に高くないために、形状ばらつきの抑制が必要とされるならば、リーク電流を制限と動作マージン低下の抑制の課題が同時に存在し、これらの課題は第２実施形態によって対処できる。

（第３実施形態）
第３実施形態では、ダミーワード線ＤＷＬとダミービット線ＤＢＬのうち、ダミーワード線ＤＷＬのみがメモリセルＭＣごとに分断されている。

図２０は、第３実施形態のメモリセルアレイＭＡの一部の構造の上面からの様子を概略的に示している。図に示すように、ダミービット線ＤＢＬは、ビット線ＢＬと同じ構成を有する。すなわち、ダミービット線ＢＬは、メモリセルアレイＭＡのｘ方向に沿って一定の間隔（例えば最小加工寸法Ｆ）で各列上に配置され、メモリセルアレイＭＡの上端および下端まで連続的に形成されている。一方、ダミーワード線ＷＬは、メモリセルＭＣごとに分断されている。

図２１は、第３実施形態のダミーセル領域ＤＣＡの一部の構造を示す斜視図である。図に示すように、ダミーワード線ＤＷＬは、第１実施形態のダミービット線ＤＢＬと同様に、メモリセルＭＣごとに分断され、相互に独立している。ダミーワード線ＤＷＬに関する特徴は、第１実施形態のダミービット線ＤＢＬと同じである。すなわち、ダミーワード線ＤＷＬの平面形状は、メモリセルＭＣ（ダミーセルＤＭＣ）の平面形状と同じとすることができ、メモリセルアレイＭＡ内の一部のダミーワード線ＤＷＬのみが島状に形成されていて残りは従来と同様に連続的となっていてもよい。さらに、ある１つの島状のダミーワード線ＤＷＬの平面形状は、全メモリセルアレイＭＡにわたって共通であってもよいし、１つまたは複数のいずれかのメモリセルアレイＭＡに限定されていてもよい。

一方、ビット線ＢＬおよびワード線ＷＬを含めた通常メモリセル領域ＭＣＡの構造は、第１実施形態（図７）と同一である。また、ダミーセル領域ＤＣＡを通るビット線ＢＬは、通常メモリセル領域ＭＣＡを通過する限りダミービット線ＤＢＬと定義されず、図７のように連続的な構成を有している。

第３実施形態の、説明されている要素以外の構成、動作、特徴等は、全て、第１実施形態において記載されているものと同じである。

第２実施形態を第３実施形態に適用することも可能である。すなわち、図２２に示すように、第３実施形態の構成において、通常メモリセル領域ＭＣＡが、第２実施形態での説明と同様に第２ダミーセル領域ＤＣＡ２と通常メモリセル領域ＭＣＡに分かれている。第２ダミーセル領域ＤＣＡ２については第２実施形態と全く同じである。

以上述べたように、第３実施形態に係る半導体記憶装置によれば、第１実施形態と同様に、ビット線ＢＬ、ワード線ＷＬ、およびダミービット線ＤＢＬは連続的に形成され、ダミーワード線ＤＷＬがメモリセルＭＣごとに分断されて相互に独立している。よって、第３実施形態によっても、第１実施形態におけるダミービット線ＤＢＬについて記載したのと同じ理論に従って第１実施形態と同じ利点を得られる。

さらに、第３実施形態に第２実施形態の技術を組み合わせることによって、第１実施形態との組み合わせについて第２実施形態において説明した利点と同じ利点を得られる。この組合せの場合も、第２実施形態で述べたように、２つの課題や本発明の実施形態とともに用いられる加工技術等を考慮して、第３実施形態のみ、または第３実施形態と第２実施形態の組合せのいずれかが適切に選択される。こうすることによって、第３実施形態の単独実施または組合せの実施で相互に相違する各々の課題に適切に対処することができる。

（第４実施形態）
第４実施形態では、ダミーワード線ＤＷＬとダミービット線ＤＢＬの両方がメモリセルＭＣごとに分断されている。

図２３は、第４実施形態のメモリセルアレイＭＡの一部の構造の上面からの様子を概略的に示している。図２４は、第４実施形態のダミーセル領域ＤＣＡの一部の構造を示す斜視図である。これらの図に示すように、ダミービット線ＤＢＬおよびダミーワード線ＤＷＬは、それぞれ第１、第３実施形態と同じ構成を有している。したがって、ダミービット線ＤＢＬおよびダミーワード線ＤＷＬは、同じ平面形状を有する。

第４実施形態の、説明されている要素以外の構成、動作、特徴等は、全て、第１、第３実施形態において記載されているものと同じである。

第２実施形態を第４実施形態に適用することも可能である。すなわち、図２５に示すように、第４実施形態の構成において、通常メモリセル領域ＭＣＡが、第２実施形態での説明と同様に第２ダミーセル領域ＤＣＡ２と通常メモリセル領域ＭＣＡに分かれている。第２ダミーセル領域ＤＣＡ２については第２実施形態と全く同じである。

以上述べたように、第４実施形態に係る半導体記憶装置によれば、第１、第２実施形態と同様に、ビット線ＢＬおよびワード線ＷＬは連続的に形成され、ダミービット線ＤＢＬおよびダミーワード線ＤＷＬはメモリセルＭＣごとに分断されて相互に独立している。第４実施形態よっても、第１実施形態におけるダミービット線ＤＢＬについて記載したのと同じ理論に従って第１実施形態と同じ利点を得られる。

さらに、第４実施形態に第２実施形態の技術を組み合わせることによって、第１実施形態との組み合わせについて第２実施形態において説明した利点と同じ利点を得られる。第４実施形態の単独実施および組合せの実施のいずれかを適切に選択することによって、各々の形態において相互に相違する各々の課題に適切に対処することができる。

以上第１〜第４実施形態を用いて本発明の説明を行ったが、本発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

ｓｕｂ…基板、ＭＢ…メモリブロック、ＭＡ０〜ＭＡ３…メモリセルアレイ、ＭＣ…メモリセル、ＰＣ…周辺回路、ＲＤ…ロウデコーダ、ＣＤ…カラムデコーダ、ＲＣＬ…抵抗変化膜、Ｄ…ダイオード、ＤＭＣ…ダミーセル、ＭＣＡ…通常メモリセル領域、ＤＣＡ…ダミーセル領域、Ｃ…コントローラ、ＥＬ１、ＥＬ２…電極膜、ＤＢＬ…ダミービット線、
ＤＷＬ…ダミーワード線、ＤＣＡ２…第２ダミーセル領域、ＤＭＣ２…第２ダミーセル、ＣＤＣ、ＲＤＣ…デコーダ回路、ＣＤＤ…ダミー用制御回路、ＲＤＤ…ダミー用制御回路、ＤＢＬ２…第２ダミービット線、ＤＷＬ…第２ダミーワード線。

Claims (4)

1. 印加される電圧および電流の少なくとも一方に応じて２つの抵抗状態を取る抵抗変化膜およびカソードを前記抵抗変化膜と直列接続されたダイオードを含み、前記抵抗変化膜と前記ダイオードの直列構造の両端を第１端および第２端として有する複数のメモリセルと、
   第１軸および第２軸からなる直交座標面の各座標に配置された複数の前記メモリセルからなり、外周に沿った第１領域および前記第１領域の前記外周と反対側に位置する第２領域を有するメモリセルアレイと、
   前記第１軸に沿って前記メモリセルアレイの両端に亘って連続的に形成され、少なくとも一部が前記第２領域内に位置し、複数の前記メモリセルの前記第１端と接続された第１配線と、
   前記第１軸に沿い、前記第１配線と同じ膜に由来し、前記第１領域内のみに位置し、複数の前記メモリセルの前記第１端と接続され、隣接する前記メモリセル同士の間で分断されている第２配線と、
   前記第２軸に沿って前記メモリセルアレイの両端に亘って連続的に形成され、複数の前記メモリセルの前記第２端と接続された第３配線と、
   を具備することを特徴とする半導体記憶装置。
2. 前記第３配線の少なくとも一部が前記第２領域内に位置し、
   前記第２軸に沿い、前記第３配線と同じ膜に由来し、前記第１領域内のみに位置し、複数の前記メモリセルの前記第２端と接続され、隣接する前記メモリセル同士の間で分断されている、第４配線をさらに具備する、
   ことを特徴とする請求項１の半導体記憶装置。
3. 前記第１領域が前記第２領域を囲んでいることを特徴とする請求項１または２の半導体記憶装置。
4. 前記第２領域が、第１部分および外周に沿って前記第１部分を囲む第２部分を含み、
   少なくとも一部が前記第２領域の前記第１部分内に位置する前記第１配線が、第１制御回路と接続され、
   前記第１制御回路が、前記メモリセルへの書き込みおよび前記メモリセルからの読み出しに必要な電位を前記第１制御回路と接続された前記第１配線に印加可能な構成を有し、
   前記メモリセルアレイにおいて前記第１領域および前記第２領域の前記第２部分内のみに位置する前記１配線が、第２制御回路と接続される、
   ことを特徴とする請求項１の半導体記憶装置。

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