JP2011061091A - 半導体記憶装置 - Google Patents
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Abstract
【課題】不良セルによるリーク電流の伝播を抑制可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、直列接続された抵抗変化膜およびダイオードを含んだメモリセル(MC)を含む。メモリセルアレイ(MCA)は、第1、第2軸からなる直交座標面の各座標に配置されたメモリセルからなり、外周に沿った第1領域(DCA)および第1領域の外周と反対側に位置する第2領域(MCA)を有する。第1配線(BL)は、第1軸に沿ってメモリセルアレイの両端に亘って連続的に形成され、一部が第2領域内に位置し、複数のメモリセルの第1端と接続されている。第2配線(DBL)は、第1軸に沿い、第1配線と同じ膜に由来し、第1領域内のみに位置し、複数のメモリセルの第1端と接続され、隣接するメモリセル同士の間で分断されている。第3配線(WL)は、第2軸に沿ってメモリセルアレイの両端に亘って連続的に形成され、複数のメモリセルの第2端と接続されている。
【選択図】 図6
【解決手段】半導体記憶装置は、直列接続された抵抗変化膜およびダイオードを含んだメモリセル(MC)を含む。メモリセルアレイ(MCA)は、第1、第2軸からなる直交座標面の各座標に配置されたメモリセルからなり、外周に沿った第1領域(DCA)および第1領域の外周と反対側に位置する第2領域(MCA)を有する。第1配線(BL)は、第1軸に沿ってメモリセルアレイの両端に亘って連続的に形成され、一部が第2領域内に位置し、複数のメモリセルの第1端と接続されている。第2配線(DBL)は、第1軸に沿い、第1配線と同じ膜に由来し、第1領域内のみに位置し、複数のメモリセルの第1端と接続され、隣接するメモリセル同士の間で分断されている。第3配線(WL)は、第2軸に沿ってメモリセルアレイの両端に亘って連続的に形成され、複数のメモリセルの第2端と接続されている。
【選択図】 図6
Description
本発明は、半導体記憶装置に関し、例えば、半導体記憶装置のメモリセルアレイにおける配線に関する。
不揮発性の半導体記憶装置1つとして、ReRAM(Resistive random access memory)が知られている。ReRAMでは、メモリセルとして、直列接続された抵抗変化膜およびダイオード、およびこれらを挟む電極から構成される。メモリセルは、一端をワード線と接続され、他端をビット線と接続される。抵抗変化膜は、印加される電圧または電流により内部の物理構造が変わり、これに応じて抵抗も変化する。抵抗変化膜が2つの異なる抵抗値を有する状態を「0」、「1」のデータが保持されている状態として用いて、情報を記憶することができる。抵抗の状態は抵抗変化膜への電源供給の停止後でも維持されるので、ReRAMは不揮発性メモリの特徴を有する。
ReRAMのメモリセルアレイは、動作セル領域とダミーセル領域とを含む場合がある。ダミーセル領域は、メモリセルアレイの縁に沿った領域であり、通常セル領域を囲んでおり、メモリセルアレイとその外部との間の境界のクッションの機能を有し、この領域にあるセルはメモリとして使用されない。周辺回路とメモリセルアレイとは異なるプロセスで加工され、メモリセルアレイの構造は周辺回路の構造よりも微細であるので加工が難しい。このため、メモリセルアレイの縁に沿った領域に位置するメモリセルは不良になりやすい。この不良しやすい部分をダミー領域として用いて、動作セル領域において高い歩留まりを保つことができる。ダミーセル領域には、ダミーセル、ダミービット線、ダミーワード線、ビット線、ワード線が設けられる。ビット線およびワード線は、ダミーセル領域および通常セル領域で共用され、他方、ダミービット線およびダミーワード線はダミー領域にのみ位置する。
上記のように、メモリセルは両端をビット線およびワード線と接続されている。そして、高集積化のために、メモリセルがワード線およびビット線を介して垂直に積み上げられる構造が用いられる場合がある。このような構造においては、メモリセル同士がビット線、ワード線、ダミービット線、ダミーワード線を介して相互に接続されている。何らかの理由で生じた不良セルが単なる導体として機能することになっている場合、不良セルの位置によっては、リーク電流が広範囲に伝播してしまう。この結果、目的のメモリセルに所定の電圧が印加されることが阻害されて、ReRAMの動作マージンが悪化する。
Crowley, M, etc.、512-Mb PROM with a three-dimensional array of diode/antifuse memory cells、「Solid-State Circuits Conference, 2003. Digest of Technical Papers. ISSCC. 2003 IEEE International 2003」、vol. 1、p.284 - 493
本発明は、不良セルによるリーク電流の伝播を抑制可能な半導体記憶装置を提供しようとするものである。
本発明の一態様による半導体記憶装置は、印加される電圧および電流の少なくとも一方に応じて2つの抵抗状態を取る抵抗変化膜およびカソードを前記抵抗変化膜と直列接続されたダイオードを含み、前記抵抗変化膜と前記ダイオードの直列構造の両端を第1端および第2端として有する複数のメモリセルと、第1軸および第2軸からなる直交座標面の各座標に配置された複数の前記メモリセルからなり、外周に沿った第1領域および前記第1領域の前記外周と反対側に位置する第2領域を有するメモリセルアレイと、前記第1軸に沿って前記メモリセルアレイの両端に亘って連続的に形成され、少なくとも一部が前記第2領域内に位置し、複数の前記メモリセルの前記第1端と接続された第1配線と、前記第1軸に沿い、前記第1配線と同じ膜に由来し、前記第1領域内のみに位置し、複数の前記メモリセルの前記第1端と接続され、隣接する前記メモリセル同士の間で分断されている第2配線と、前記第2軸に沿って前記メモリセルアレイの両端に亘って連続的に形成され、複数の前記メモリセルの前記第2端と接続された第3配線と、を具備することを特徴とする。
本発明によれば、不良セルによるリーク電流の伝播を抑制可能な半導体記憶装置を提供できる。
本発明者等は、本発明の開発の過程において、ReRAMにおいて不良セルによる不具合が広範囲に及ぶ原因について研究した。その結果、本発明者等は、以下に述べるような知見を得た。
図1は、ReRAMのメモリセルアレイ101の端部を概略的に示している。図1に示すように、上下方向(y方向)に沿ってビット線102が設けられ、左右方向(x方向)に沿ってワード線103が設けられている。ビット線102およびワード線103の交点にはメモリセル104が設けられている。この結果、メモリセル104は上面から観察すると、行列状に配置されている。メモリセル104のうち、上端および下端の各々から3行に属するものは、ダミーセル105である。同様に、左端および右端の各々から3列に属するメモリセルもダミーセル105である。ダミーセル105が位置する、破線の外側の領域は、ダミーセル領域106である。ダミーセル領域106の内側は、通常メモリセル領域107である。ReRAMは、複数のメモリセルアレイを含んでおり、これらのメモリセルアレイは垂直方向に重なっている。ダミーセル105のみと接続されるビット線102およびワード線103は、それぞれ、ダミービット線108およびダミーワード線109である。ダミービット線108およびダミーワード線109の構造は、ビット線102およびワード線103と同じである。
図2は、メモリセルアレイの構造の一部を示す斜視図である。図に示すように、メモリセルアレイ101a、101bが設けられている。メモリセルアレイ101aは、上側のワード線103、ビット線102、およびこれらの間のメモリセル104(105)によって構成される。メモリセルアレイ101bは、ビット線102、下側のワード線103、およびこれらの間のメモリセル104(105)によって構成される。メモリセルアレイ101aのメモリセル104(105)は、上端および下端においてそれぞれ上側のワード線103およびビット線102と接続されている。メモリセルアレイ101bのメモリセル104(105)は、上端および下端においてそれぞれビット線102および下側のワード線103と接続されている。同じ行に属するメモリセル104(105)は全て、この行上に位置する同じワード線103と接続されている。同じ列に属するメモリセル104(105)は全て、この列上に位置する同じビット線102と接続されている。
図3は、図1に示す不良メモリセルによるリーク電流の経路を示している。図に示すように、最も左上のメモリセルの座標を原点としてx方向およびy方向に沿って座標が増加する座標系を用いると、(1,−1)、(6,−1)、(8,−1)、(1,−3)、(1,−6)のダミーセル105a〜105eが不良となっている。
ダミーセル105a〜105eは、製造不良により、自身の上下端に接続されたビット線102(またはダミービット線108)とワード線103(またはダミーワード線109)との間の単なる導電体と化している。このような状況で、ビット線102dおよびワード線103dが、それぞれハイレベルおよびローレベルへと活性化されることを仮定する。まず、ビット線102dを流れる電流は、メモリセル105bを介してダミーワード線109bに流れ込む。ダミーワード線109bを流れる電流は、ダミーセル105cを介して非選択ビット線102fに流れ込むとともにダミーセル105aを介してダミービット線108bに流れ込む。ダミービット線108bに流れ込んだ電流は、さらに、ダミーセル105dを介して非選択ワード線103aに流れ込むとともにダミーセル105eを介して選択ワード線103dに流れ込む。このように、不良セルの位置によっては選択ビット線102dや選択ワード線103dの電位が本来あるべき電位から変動してしまう。この結果、選択ビット線102dや選択ワード線103dに目的の電圧が印化されず、ReRAMの動作マージンが低下する。さらに、不良セルの位置によっては、最悪の場合、メモリセルアレイ全体が不良となってしまう。また、不良セルを介して流れる電流は、正常な動作においてビット線102およびワード線103を流れる電流よりも大きい。このような大電流がメモリセルアレイ101を流れることも問題である。
以下に、このような知見に基づいて構成された本発明の実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
(第1実施形態)
図4は、第1実施形態に係る半導体記憶装置の構造を概略的に示している。図に示すように、半導体基板subの上方に、メモリブロックMBが設けられている。メモリブロックMBは、z方向に沿って重ねられた複数のメモリセルアレイMA0〜MA3から構成されている。メモリブロックMBを構成するメモリセルアレイの個数は任意である。メモリセルアレイMA0〜MA3は、実質的に同じ寸法を有し、同様の構成を有している。このため、これらを相互に区別しない場合、任意の1つを代表的に用いて、この1つをメモリセルアレイMAと称する。
図4は、第1実施形態に係る半導体記憶装置の構造を概略的に示している。図に示すように、半導体基板subの上方に、メモリブロックMBが設けられている。メモリブロックMBは、z方向に沿って重ねられた複数のメモリセルアレイMA0〜MA3から構成されている。メモリブロックMBを構成するメモリセルアレイの個数は任意である。メモリセルアレイMA0〜MA3は、実質的に同じ寸法を有し、同様の構成を有している。このため、これらを相互に区別しない場合、任意の1つを代表的に用いて、この1つをメモリセルアレイMAと称する。
メモリセルアレイMAは、複数のメモリセルMCを有する。メモリセルMCは、行列状に、すなわち2つの軸からなる直交座標面の各座標に配置されている。メモリセルMA0〜MA3の各々において、メモリセル行列のx軸(x方向、行)に沿ってワード線WLが設けられており、メモリセル行列のy軸(y方向、列)に沿ってビット線BLが設けられている。同じメモリセルアレイMA内の各メモリセルMCは、上端においてビット線BLおよびワード線WLの一方と接続されており、下端をビット線BLおよびワード線WLの他方と接続されている。
以下の説明では、便宜上、図面の左右方向を指すためにx軸またはx方向または行という表現を用い、上下方向を指すためにy軸またはy方向または列という表現が用いられている。しかしながら、これらは絶対的なものではなく、直交する2つの方向の一方と他方とを単に区別するための表現に過ぎないことに留意されたい。したがって、ビット線BLおよびワード線WLが、それぞれy方向およびx方向に沿っていても本実施形態およびその他の全実施形態が成り立つ。
z方向に沿って隣接する2つのメモリセルアレイMAは、これらの境界に関して線対称の関係を有しており、境界に位置するビット線BLまたはワード線WLを共有している。すなわち、メモリセルアレイMA2を例として用いて具体的に説明すると、メモリセルアレイMA2内の各メモリセルMCが上端および下端においてワード線WLおよびビット線BLと接続されている場合、メモリセルアレイMA1およびMA3内の各メモリセルは、上端および下端においてビット線BLおよびワード線WLと接続されている。
ワード線BLは、メモリセルアレイMAのx方向の縁から突出した後、基板に向かって延びている。同様に、ビット線BLは、メモリセルアレイMAのy方向の縁から突出した後、基板subに向かって延びている。ビット線BLおよびワード線WLは、基板sub上の周辺回路PCと接続されている。周辺回路PCは、基板subのメモリセルアレイMAの下方の領域の周囲に設けられている。
図5は、メモリセルアレイMAおよび周辺回路PCの平面図である。すなわち、図5は、これらの要素を上から眺めた様子を示している。図では、1つのメモリセルアレイMAのみが代表的に描かれている。しかしながら、上記のように、全メモリセルアレイMAは、実質的に同じ寸法を有し、垂直方向に重なっており、以下の代表的なメモリセルアレイMAについての説明が、全メモリセルアレイMAに同様に当てはまることに留意されたい。メモリセルアレイMA内において、x方向およびy方向に沿ってワード線WLおよびビット線BLが設けられているが、簡略化のために、省略されている。また、メモリセルMCも簡略化のために省略されている。
図5に示すように、周辺回路PCには、例えばロウデコーダRD、カラムデコーダCD、センスアンプSA、コントローラCが含まれる。ロウデコーダRDは、メモリセルアレイMAのx方向の一端(例として左端)に沿って設けられている。カラムデコーダCDは、メモリセルアレイMAのy方向の一端(例として下端)に沿って設けられている。センスアンプSAは、メモリセルアレイMAと反対側においてカラムデコーダCDに沿って設けられている。コントローラCは、ロウデコーダRDとカラムデコーダCDとが作る角に、これらの間に設けられている。各ワード線WLはロウデコーダRDと接続され、各ビット線BLはカラムデコーダCDと接続されている。コントローラCは、外部から供給されるアドレス信号によって指定されるメモリセルMCへの書き込みおよび読み出し動作を実現するための所定の信号をロウデコーダRDおよびカラムデコーダCDに供給する。この信号によって、ロウデコーダRDおよびカラムデコーダCDは制御される。センスアンプSAは、コントローラCの制御に従って、メモリセルからMCから読み出された信号を増幅する。メモリセルアレイMAへのアクセス動作を含めた、図5に描かれている構成要素のより詳細な動作については後に説明する。
図6は、第1実施形態のメモリセルアレイMAの一部の構造の上面からの様子を概略的に示している。図に示すように、メモリセルアレイMAは、矩形形状を有しており、複数のメモリセルMCを含んでいる。メモリセルMCは行列状に配置されている。メモリセルMCのうち、上端および下端の各々から所定数(図では例として3が用いられている)の行に属するものは、ダミーセルDMCとして機能する。同様に、左端および右端の各々から所定数(図では例として3が用いられている)の列に属するメモリセルMCもダミーセルDMCとして機能する。これ以外のメモリセルMCは、情報を記憶する通常のメモリセルとして機能する。通常メモリセルMCが配置されている通常メモリセル領域MCAは、ダミーセルDMCが配置されているダミーセル領域DCAによって周囲を囲まれている。
この図は、ワード線WLおよび後述のダミーワード線DWLが、ビット線BLおよび後述のダミービット線DBLの上方に位置するメモリセルアレイを例示している。
ビット線BLは、メモリセルアレイMAのy方向に沿って一定の間隔(例えば最小加工寸法F)で各列上に配置され、メモリセルアレイのMAの上端および下端まで断続することなく達している。ビット線BLは、例えば、最小加工寸法Fの幅を有する。ビット線BLのうち、ダミーセル領域DCAのみを通過するものは、ダミービット線DBLと定義される。ただし、構造については、ビット線BLとダミービット線DBLは同じである。ダミーセル領域DCAを通過はするが通常メモリセル領域MCAをも通過するビット線BLは、ダミービット線DBLとは定義されず、通常のビット線BLである。
通常メモリセル領域MCAを通過するワード線WLは、メモリセルアレイMAのx方向に沿って一定の間隔(例えば最小加工寸法F)で各行上に配置され、メモリセルアレイMAの左端および右端まで断続することなく達している。ワード線WLは、例えば、最小加工寸法Fの幅を有する。ワード線WLのうち、ダミーセル領域DCAのみを通過するものは、ダミーワード線DWLと定義される。ただし、構造については、ワード線WLとダミーワード線DWLは同じである。ダミーセル領域DCAを通過はするが通常メモリセル領域MCAをも通過するワード線WLは、ダミーワード線DWLとは定義されず、通常のワード線WLである。
図7は、第1実施形態の通常メモリセル領域MCAの一部の構造を示す斜視図である。図には、2つのメモリセルアレイMAが示されている。一方のメモリセルアレイMAは、上側のワード線WLと、ビット線BLと、それらの間のメモリセル(通常メモリセル)MCとから構成され、説明の便宜上、メモリセルアレイMA1として扱う。他方のメモリセルアレイMAは、下側のワード線WLと、ビット線BLと、それらの間のメモリセル(通常メモリセル)MCとから構成され、上側のメモリセルMAをメモリセルMA1としたことに合わせて、メモリセルアレイMA2として取り扱われる。ワード線WLおよびビット線BLは、隣接する2つのメモリセルアレイMAによって共有される。
メモリセルMCは、少なくともダイオードDと抵抗変化膜RCLとを含んでいる。ダイオードDと抵抗変化膜RCLは積層されている。ダイオードDは、積層された複数の膜から構成されている。メモリセルMCは、必要に応じて、2つの電極膜を含んでいる。一方の電極膜EL1は、抵抗変化膜RCLのダイオードDと反対の面上に設けられている。他方の電極膜EL2は、ダイオードDの抵抗変化膜RCLと反対の面上に設けられている。メモリセルMCは、必要に応じて、さらなる膜を含んでいてもよい。
抵抗変化膜RCLは、印加される電圧および/または電流の値に応じて少なくとも2つの定常状態を取る。この2つの定常状態は、抵抗値が異なる。このような特性を示すあらゆる膜が抵抗変化膜RCLとして使用可能である。例えば、印加電圧/電流によって内部の物理状態が変化する物質が使用可能である。そのような物質として、例えば、強相関系材料が相当し、より具体的には、PbTiO3、SrTiO3、SrZrO3、Pr0.7Ca0.3MnO3、NiO等が使用可能である。
メモリセルアレイMA1のように、上側および下側においてワード線WLおよびビット線BLをそれぞれ有するメモリセルアレイMAにおいては、メモリセルMCは、下側において抵抗変化膜RCLを有するとともに上側においてダイオードDを有する。一方、メモリセルアレイMA2のメモリセルMCは、隣接するメモリセルアレイMA1、MA3とワード線WLまたはビット線BLに関して線対象の構造を有する。具体的には、上側および下側においてビット線BLおよびワード線WLをそれぞれ有するメモリセルアレイにおいては、メモリセルMCは、上側において抵抗変化膜RCLを有するとともに下側においてダイオードDを有する。メモリセルMCは、電極EL1においてビット線BLと接続され、電極EL2においてワード線WLと接続されている。
通常メモリセル領域においては、ワード線WLは、このワード線WLが属する行に属し且つこのワード線WLと同じメモリセルアレイMA内の全てのメモリセルMCと接続されている。同様に、通常メモリセル領域のビット線BLは、このビット線BLが属する列に属し且つこのビット線BLと同じメモリセルアレイMA内の全てのメモリセルMCと接続されている。
一方、図6に戻ると、ダミーセル領域DCA内のみに位置するビット線BL、すなわちダミービット線DBLは、メモリセルMCごとに分断されている。図8は、第1実施形態のダミーセル領域DCAの一部の構造を示す斜視図である。図8には、図7と同様、2つのメモリセルアレイMAが示されている。図7と同様の上側のメモリセルアレイMAは、図7の上側のメモリセルアレイMAとともに同じメモリセルアレイMA(例えばメモリセルアレイMA1)を構成する。同様に、図7と同様の下側のメモリセルアレイMAは、図7の下側のメモリセルアレイMAとともに、同じメモリセルアレイMA(例えばメモリセルアレイMA2)を構成する。同じメモリセルアレイMA内のメモリセルMCおよびダミーセルDMCは同じ構成を有する。より具体的には、メモリセルMCを構成する各膜は同じ膜を加工することによって得られ、各膜の積層順序も同じである。当然ながら、ダミーセルDMCも、電極EL1においてダミービット線BLと接続され、電極EL2においてワード線WLと接続されている。ワード線WLおよびダミーワード線DWLも同じ膜に由来し、ビット線BLおよびダミービット線DBLも同じ膜に由来している。
図8から分かるように、ダミービット線DBLは、ビット線BLとは異なり、メモリセルMCごとに分断され、相互に独立している。ダミービット線DBLの平面形状は、メモリセルMC(ダミーセルDMC)の平面形状と同じとすることができる。一方、ダミーセル領域DCAを通るが通常メモリセル領域MCAをも通過するビット線BLは、ビット線BLと同様に連続的に形成されるとともにこのビット線BLが属する行に属し且つこのビット線BLと同じメモリセルアレイMA内の全てのメモリセルMCと接続されている。なお、メモリセルアレイMA内において、一部のダミービット線DBLのみが島状に形成されていて、残りは従来と同様に連続的となっていてもよい。さらに、ある1つの島状のダミービット線DBLの平面形状は、全メモリセルアレイMAにわたって共通であってもよいし、1つまたは複数のいずれかのメモリセルアレイMAに限定されていてもよい。
図9は、通常メモリセル領域MCAの一部の回路構成を概略的に示している。図に示すように、ワード線WLとワード線BLによって格子が構成され、この格子の各交点にメモリセルMCが設けられている。メモリセルMCは、一端を、格子の交点で交わるビット線BLおよびワード線WLの一方と接続され、他端をこのようなビット線BLおよびワード線WLの他方と接続されている。メモリセルMCは、抵抗変化膜RCLとダイオードDを含んでいる。抵抗変化膜RCLは一端においてビット線と接続され、他端においダイオードDのアノードと接続されている。ダイオードDのカソードはワード線WLと接続されている。
図10は、周辺回路をさらに詳細に示す平面図である。図10に示すように、カラムデコーダCDは、ダミービット線DBLを制御するためのダミー用制御回路CDDを含んでいる。ダミー用制御回路CDDは、メモリセルアレイMAの左端および右端のダミーセル領域DCAの各々の下側に位置する。カラムデコーダCDのうちのダミー用制御回路CDDを除く部分を、デコーダ回路CDCと称する。デコーダ回路CDCとダミー用制御回路CDDとは、別々の回路である。デコーダ回路CDCは、ビット線BLと接続されており、外部からの信号に応じた特定のビット線BLに動作に応じて異なる所定の電圧を印加可能に構成されている。一方、ダミー用制御回路CDDは、ダミービット線DBLと接続されている。ダミーワード線DBLはダミーセルDMCのみと接続されており、ダミーセルDMCはデータを保持しない。ダミー用制御回路CDDは、例えばダミービット線DBLを一定の電位に保つための電源としての機能や、半導体記憶装置の動作テスト時に用いられるテスト回路の機能や、テスト時に特定のダミービット線DBLを選択するためのデコーダ回路の機能等を有している。ダミー用制御回路CDDは、デコーダ回路CDCのようにメモリセルMCへのデータの書き込みおよび読み出しに必要な電位を印加可能に構成されていてもよい。ただし、全てのメモリセルアレイMA内の全てのダミービット線DBLが、各ダミーセルDMC用に分断されている場合、ダミービット線DBLはダミー用制御回路RDDには接続される必要はない。
また、ロウデコーダRDは、ダミーワード線DWLを制御するためのダミー用制御回路RDDを含んでいる。ダミー用制御回路RDDは、メモリセルアレイMAの上端および下端のダミーセル領域DCAの各々の左側に位置する。ロウデコーダRDのうちのダミー用制御回路RDDを除く部分をデコーダ回路RDCと称する。デコーダ回路RDCとダミー用制御回路RDDとは、別々の回路である。デコーダ回路RDは、ワード線WLと接続されており、外部からの信号に応じた特定のワード線WLに動作に応じて異なる所定の電圧を印加可能に構成されている。一方、ダミー用制御回路RDDは、ダミーワード線DWLと接続されている。ダミーワード線DWLはダミーセルDMCのみと接続されており、ダミーセルDMCはデータを保持しない。ダミー用制御回路RDDは、例えばダミーワード線DWLを一定の電位に保つための電源としての機能や、半導体記憶装置の動作テスト時に用いられるテスト回路の機能や、テスト時に特定のダミーワード線DWLを選択するためのデコーダ回路の機能等を有している。ダミー用制御回路RDDは、デコーダ回路RDCのようにメモリセルMCへのデータの書き込みおよび読み出しに必要な電位を印加可能に構成されていてもよい。
図11、図12は、メモリセルMCに利用可能な抵抗変化膜を説明するための図である。図に示すように、抵抗変化膜RCLは、2つの定常状態を取り得る。一方は、低抵抗状態であり、図11に示されている。他方は、高抵抗状態であり、図12に示されている。抵抗変化膜RCLを挟む2つの電極UE、LEを介して所定の電圧および(または)電流を印加することによって、抵抗変化膜RCLは、低抵抗または高抵抗になる。状態を変化させるための電圧は、変化後の抵抗値が低抵抗か高抵抗かに応じて異なる大きさを有する。以下の説明では、便宜上、抵抗変化膜RCLを低抵抗状態から高抵抗状態に変化させる操作をリセットと称し、高抗状態から低抵抗状態に変化させる操作をセットと称する。メモリに対する操作には、通常、データの読み出し(read)および書き込み(write)の2つが少なくとも含まれ、リセットおよびセットはこれらのうちの書き込みに相当する。図11、図12の各状態において、書き込みに要する電流よりも小さい値の電流を用いて、各状態の抵抗値の違いを読み出すことによって、抵抗変化膜が保持するデータを読み出すことができる。
一般的に、メモリでは、読み出しと書き込みの2つの動作が定義されている。ReRAMには、さらに、フォーム(form)という動作が必要である。フォームは、読み出しおよび書き込み前に実行が必要な動作である。抵抗変化膜は、形成後、そのままの状態から2種類の抵抗状態に選択的に移行することができない。このため、読み出しおよび書き込み前に読み出しおよび書き込み用の電圧より高い電圧を抵抗変化膜に印加して、2種類の抵抗状態に抵抗変化膜が移行できるように抵抗変化膜の物理構造を変化させる必要がある。この電圧印加動作がフォームである。フォームは、セットおよびリセットと、電圧が異なるのみで、関与する処理はこれらと同じである。
図13、図14は、半導体記憶装置の各動作時の制御を概略的に示している。図13は、フォーム、セット、リセットのための制御を示している。図14は、読み出しのための制御を示している。図13に示すように、外部からのアドレス信号および書き込まれるデータについての信号が、コントローラCに供給される(動作O1)。コントローラCは、この信号に従って、指定されたメモリセルMCをフォームまたはセットまたはリセットするための信号を、カラムデコーダCDおよびロウデコーダRDに出力する(動作O2、O3)。カラムデコーダCDおよびロウデコーダRDは、受け取った信号に従って、指定されたビット線BLおよびワード線WLをそれぞれ動作に応じた電位へと制御する(動作O4、O5)。この結果、選択されたビット線BLおよびワード線WLの交点のメモリセルMCが、フォームまたはセットまたはリセットされる(動作O6)。
読み出しについては、図14に示すように、フォーム、セット、リセットの動作O1〜O6までと同じである。ただし、上記のように、選択ビット線BLおよび選択ワード線WLに印加される電位は、読み出し用のものである。このような電位へとビット線BLおよび選択ワード線WLが制御された後、選択ビット線BLを流れる電流がセンスアンプSAによって検知されて、選択メモリセルMCが保持していたデータが読み出される(動作O7)。
図15、図16、図17は、半導体記憶装置を動作させる際のビット線BLおよびワード線WLの電位の変化を順に示している。動作には、フォーム、セット、リセット、読み出しの全てが含まれる。これら4つの動作の各々において、2つの異なる電位が用いられる。すなわち、図18に示すように、フォーム時にはV1_FORMおよびV2_FORMが、セット時にはV1_SETおよびV2_SETが、リセット時にはV1_RESETおよびV2_RESETが、読み出し時にはV1_READおよびV2_READが用いられる。V1_FORM、V1_SET、V1_RESET、V1_READは、それぞれ、V2_FORM、V2_SET、V2_RESET、V2_READより小さい。V1_FORM、V1_SET、V1_RESET、V1_READは、例えば0Vとすることができる。各動作において、2つの異なる電位が用いられる点は、共通であるので、図15、図16、図17および以下の説明では、動作の詳細を問わず小さい方の電位をV1とし、大きい方の電位をV2とする。
図15に示すように、スタンバイ状態では、全ワード線WLおよび全ビット線BLの電位は、電位V1とされている。この結果、全メモリセルMCには、電圧が印加されていない。次に、図16に示すように、動作に先立ち、全ワード線WLが電位V2へと駆動される。この結果、全メモリセルMC(の各ダイオードD)には、逆方向バイアスが印加される。
次に、図17に示すように、破線により囲まれている選択メモリセルと接続されている選択ビット線BLおよび選択ワード線WLが、それぞれ電位V2および電位V1に設定される。非選択ビット線BLおよび非選択ワード線WLは、それぞれ、電位V1および電位V2のままである。この結果、選択メモリセルMCにのみ順方向バイアスが印加されて、フォーム、セット、リセット、読み出しに応じた電流Iが選択メモリセルMCのみを流れる。一方、選択ビット線BLおよび選択ワード線WLの一方のみと接続されているメモリセルMCには電圧が印加されず、非選択ビット線BLおよび非選択ワード線WLの両方と接続されているメモリセルMCには逆方向バイアスが印加されている。このため、非選択メモリセルMCには電流は流れない。
以上述べたように、第1実施形態に係る半導体記憶装置によれば、ビット線BL、ワード線WL、およびダミーワード線DWLは連続的に形成されているのに対して、ダミービット線DBLは、メモリセルMCごとに分断されて相互に独立している。よって、各ダミービット線BLは、ただ1つのダミーセルDMCのみと接続されている。このため、不良によってあるダミーセルDMCが低抵抗の単なる導体と化してこのダミーセルDMCと接続されているダミービット線DBLおよびワード線WLが導通状態に固定されたとしても、このダミーセルDMCを介して流れる電流が別のダミーセルDMCに到達することはない。すなわち、不良のダミーセルDMCを流れるリーク電流が流れる範囲は、この不良ダミーセルDMCのみに限定される。したがって、複数の不良ダミーセルDMCを次々と介してリーク電流が広範囲に流れることが回避される。この結果、そもそもデータ記憶容量に寄与しないダミーセルDMCの不良によってビット線BLおよびワード線WLの電位が許容範囲を超えて変動して半導体記憶装置の正常動作が阻害されることが防止される。
(第2実施形態)
第2実施形態は、第1実施形態に付加的に用いられ、さらなるダミーセル領域を有している。
第2実施形態は、第1実施形態に付加的に用いられ、さらなるダミーセル領域を有している。
ダミーセル領域DCAでは、ダミービット線DBLがメモリセルMCごとに分断されている。ダミービット線DBLは、典型的には、ダミービット線DBLおよびビット線BLの形成予定領域にこれらの材料となる膜を形成し、この膜の一部をダミービット線DBLの形状へとパターニングすることによって形成される。したがって、ダミーセル領域DCA用のプロセスおよびプロセス条件は、通常メモリセル領域MCA用のプロセスおよびプロセス条件と異なる。換言すれば、通常メモリセル領域MCAとダミーセル領域DCAとの間で、プロセスの均一性が断絶される。プロセスの不均一性は、特に均一性が変化する境界の周囲での膜の加工形状に影響を与える。このため、通常メモリセル領域MCAの外周に沿ったメモリセルMCが、目的の形状へと加工されずに、その他の位置の通常メモリセルMCと同じ形状にならない可能性が存在する。特に、プロセスの最小寸法が微細であると、この傾向が著しくなる。このような寸法ばらつきは、通常メモリセルMC同士の動作マージンのばらつきの発生等につながり、好ましくない。そこで、通常メモリセル領域MCAの境界近傍にさらなるバッファ領域を設けることが、実用上、有効な場合がある。本変形例は、以上の背景を考慮して考え出された実施形態である。
図19は、第2実施形態のメモリセルアレイMAの一部の構造の上面からの様子を概略的に示している。図に示すように、通常メモリセル領域MCAは、外周に沿って設けられた第2ダミーセル領域DCA2を有する。本実施形態では、第1実施形態でダミーセル領域DCAと称される領域を、第2ダミーセル領域DCA2と区別するため、第1ダミーセル領域と称する。第2ダミーセル領域DCA2の大きさは、第1ダミーセル領域DCAと通常メモリセル領域MCAとのプロセスの違いによる影響が、通常メモリセル領域MCAに及ぶことを防止するように決定される。具体的には、第2ダミーセル領域DCA2は、例えばメモリセルMCの2行および2列に相当する。
第1ダミーセル領域DCAについては、第1実施形態のダミーセル領域DCAと全く同じである。すなわち、ダミーワード線DWLはワード線WLと同じ構成を有し、ダミービット線DBLはダミーセルDMCごとに分断されている。
通常メモリセル領域MCAと第2ダミーセル領域DCA2は、構造上は同じである。すなわち、ビット線BLおよびワード線WLは連続的に形成されており、ビット線BLおよびワード線WLがそれぞれ属する行および列の全メモリセルMCと接続されている。メモリセルMCの構造についても、通常メモリセル領域MCAと第2ダミーセル領域DCA2とで同じである。また、通常メモリセル領域MCAと第2ダミーセル領域DCA2は、同じプロセスおよびプロセス条件で加工される。第2ダミーセル領域DCA2内のメモリセルMCは、第2ダミーセルDMC2と称する。これに合わせて、第1ダミーセル領域DCA内のダミーセルDMCを第1ダミーセルDMCと称する。
一方、通常メモリセル領域MCAと第2ダミーセル領域DCA2は、用途および他の要素との接続関係が異なる。すなわち、第2ダミーセルDMC2はデータの保持に用いられない。このため、通常メモリセル領域MCAを通過しないワード線、すなわち第1、第2ダミーセル領域DCA、DCA2のみを通過するワード線WL(第2ダミーワード線DWL2)は、ダミーワード線DWLと同様、ダミー用制御回路RDDと接続されている。
同様に、通常メモリセル領域MCAを通過しないビット線、すなわち第1、第2ダミーセル領域DCA、DCA2のみを通過するビット線BL(第2ダミービット線DBL2)は、ダミーワード線DBLと同様、ダミー用制御回路CDDと接続されている。
第2実施形態の、説明されている要素以外の構成、動作、特徴等は、全て、第1実施形態において記載されているものと同じである。
第2実施形態に係る半導体記憶装置によれば、第1実施形態と同じ利点を得られる。さらに、第2実施形態によれば、第1ダミーセル領域DCAと通常メモリセル領域MCAとの間に第2ダミーセル領域DCA2が設けられる。このため、第1ダミーセル領域DCA用のプロセスの影響が、第2ダミーセル領域DCA2によって吸収されて、通常メモリセル領域MCAにまで及ばない。すなわち、第1ダミーセル領域DCAのすぐ内側の領域の要素の形状がプロセスの不均一性によって変動したとしても、この変動を受ける要素は通常メモリセルMCとして使用されない。このため、メモリセルMC同士の間で動作マージンが大きく異なるということが回避され、半導体記憶装置の高い動作マージンが確保される。
第2実施形態は、第2ダミーセル領域DCA2を設けることによって、プロセスによる形状不均一性を回避するという課題を解決することができる。この利点は、半導体記憶装置の各要素の寸法の微細化によって加工が困難になることに従ってプロセスの均一性の境界近傍の形状制御が困難になるほど有効である。しかしながら、第2ダミーセル領域DCA2の構造は、通常メモリセル領域MCAの構造と同じであるため、第2実施形態は、第2ダミーセルDMCの不良によるリーク電流の伝播の範囲をこの第2ダミーセルDMCにのみ限定することはできない。そこで、ダミーセル不良によるリーク電流の制限と、プロセス不均一に起因する要素の形状ばらつきによる動作マージン低下の抑制との重要度を考慮して、第1実施形態と第2実施形態のいずれかが選択されるのが好ましい。すなわち、非常に高精度の加工技術を用いることによって、プロセス不均一性による形状ばらつきを、必要な動作マージンを確保できる程度に抑制できるならば、第2ダミーセル領域DAC2を形成しない第1実施形態を用いることが好ましい。第1実施形態では、形状ばらつきによる動作マージン低下の抑制という課題は考慮される必要がなく、第1実施形態によってリーク電流の伝播範囲の抑制効果は最大限となる。一方、加工技術が十分に高くないために、形状ばらつきの抑制が必要とされるならば、リーク電流を制限と動作マージン低下の抑制の課題が同時に存在し、これらの課題は第2実施形態によって対処できる。
(第3実施形態)
第3実施形態では、ダミーワード線DWLとダミービット線DBLのうち、ダミーワード線DWLのみがメモリセルMCごとに分断されている。
第3実施形態では、ダミーワード線DWLとダミービット線DBLのうち、ダミーワード線DWLのみがメモリセルMCごとに分断されている。
図20は、第3実施形態のメモリセルアレイMAの一部の構造の上面からの様子を概略的に示している。図に示すように、ダミービット線DBLは、ビット線BLと同じ構成を有する。すなわち、ダミービット線BLは、メモリセルアレイMAのx方向に沿って一定の間隔(例えば最小加工寸法F)で各列上に配置され、メモリセルアレイMAの上端および下端まで連続的に形成されている。一方、ダミーワード線WLは、メモリセルMCごとに分断されている。
図21は、第3実施形態のダミーセル領域DCAの一部の構造を示す斜視図である。図に示すように、ダミーワード線DWLは、第1実施形態のダミービット線DBLと同様に、メモリセルMCごとに分断され、相互に独立している。ダミーワード線DWLに関する特徴は、第1実施形態のダミービット線DBLと同じである。すなわち、ダミーワード線DWLの平面形状は、メモリセルMC(ダミーセルDMC)の平面形状と同じとすることができ、メモリセルアレイMA内の一部のダミーワード線DWLのみが島状に形成されていて残りは従来と同様に連続的となっていてもよい。さらに、ある1つの島状のダミーワード線DWLの平面形状は、全メモリセルアレイMAにわたって共通であってもよいし、1つまたは複数のいずれかのメモリセルアレイMAに限定されていてもよい。
一方、ビット線BLおよびワード線WLを含めた通常メモリセル領域MCAの構造は、第1実施形態(図7)と同一である。また、ダミーセル領域DCAを通るビット線BLは、通常メモリセル領域MCAを通過する限りダミービット線DBLと定義されず、図7のように連続的な構成を有している。
第3実施形態の、説明されている要素以外の構成、動作、特徴等は、全て、第1実施形態において記載されているものと同じである。
第2実施形態を第3実施形態に適用することも可能である。すなわち、図22に示すように、第3実施形態の構成において、通常メモリセル領域MCAが、第2実施形態での説明と同様に第2ダミーセル領域DCA2と通常メモリセル領域MCAに分かれている。第2ダミーセル領域DCA2については第2実施形態と全く同じである。
以上述べたように、第3実施形態に係る半導体記憶装置によれば、第1実施形態と同様に、ビット線BL、ワード線WL、およびダミービット線DBLは連続的に形成され、ダミーワード線DWLがメモリセルMCごとに分断されて相互に独立している。よって、第3実施形態によっても、第1実施形態におけるダミービット線DBLについて記載したのと同じ理論に従って第1実施形態と同じ利点を得られる。
さらに、第3実施形態に第2実施形態の技術を組み合わせることによって、第1実施形態との組み合わせについて第2実施形態において説明した利点と同じ利点を得られる。この組合せの場合も、第2実施形態で述べたように、2つの課題や本発明の実施形態とともに用いられる加工技術等を考慮して、第3実施形態のみ、または第3実施形態と第2実施形態の組合せのいずれかが適切に選択される。こうすることによって、第3実施形態の単独実施または組合せの実施で相互に相違する各々の課題に適切に対処することができる。
(第4実施形態)
第4実施形態では、ダミーワード線DWLとダミービット線DBLの両方がメモリセルMCごとに分断されている。
第4実施形態では、ダミーワード線DWLとダミービット線DBLの両方がメモリセルMCごとに分断されている。
図23は、第4実施形態のメモリセルアレイMAの一部の構造の上面からの様子を概略的に示している。図24は、第4実施形態のダミーセル領域DCAの一部の構造を示す斜視図である。これらの図に示すように、ダミービット線DBLおよびダミーワード線DWLは、それぞれ第1、第3実施形態と同じ構成を有している。したがって、ダミービット線DBLおよびダミーワード線DWLは、同じ平面形状を有する。
第4実施形態の、説明されている要素以外の構成、動作、特徴等は、全て、第1、第3実施形態において記載されているものと同じである。
第2実施形態を第4実施形態に適用することも可能である。すなわち、図25に示すように、第4実施形態の構成において、通常メモリセル領域MCAが、第2実施形態での説明と同様に第2ダミーセル領域DCA2と通常メモリセル領域MCAに分かれている。第2ダミーセル領域DCA2については第2実施形態と全く同じである。
以上述べたように、第4実施形態に係る半導体記憶装置によれば、第1、第2実施形態と同様に、ビット線BLおよびワード線WLは連続的に形成され、ダミービット線DBLおよびダミーワード線DWLはメモリセルMCごとに分断されて相互に独立している。第4実施形態よっても、第1実施形態におけるダミービット線DBLについて記載したのと同じ理論に従って第1実施形態と同じ利点を得られる。
さらに、第4実施形態に第2実施形態の技術を組み合わせることによって、第1実施形態との組み合わせについて第2実施形態において説明した利点と同じ利点を得られる。第4実施形態の単独実施および組合せの実施のいずれかを適切に選択することによって、各々の形態において相互に相違する各々の課題に適切に対処することができる。
以上第1〜第4実施形態を用いて本発明の説明を行ったが、本発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも1つが解決でき、発明の効果の欄で述べられている効果の少なくとも1つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
sub…基板、MB…メモリブロック、MA0〜MA3…メモリセルアレイ、MC…メモリセル、PC…周辺回路、RD…ロウデコーダ、CD…カラムデコーダ、RCL…抵抗変化膜、D…ダイオード、DMC…ダミーセル、MCA…通常メモリセル領域、DCA…ダミーセル領域、C…コントローラ、EL1、EL2…電極膜、DBL…ダミービット線、
DWL…ダミーワード線、DCA2…第2ダミーセル領域、DMC2…第2ダミーセル、CDC、RDC…デコーダ回路、CDD…ダミー用制御回路、RDD…ダミー用制御回路、DBL2…第2ダミービット線、DWL…第2ダミーワード線。
DWL…ダミーワード線、DCA2…第2ダミーセル領域、DMC2…第2ダミーセル、CDC、RDC…デコーダ回路、CDD…ダミー用制御回路、RDD…ダミー用制御回路、DBL2…第2ダミービット線、DWL…第2ダミーワード線。
Claims (4)
- 印加される電圧および電流の少なくとも一方に応じて2つの抵抗状態を取る抵抗変化膜およびカソードを前記抵抗変化膜と直列接続されたダイオードを含み、前記抵抗変化膜と前記ダイオードの直列構造の両端を第1端および第2端として有する複数のメモリセルと、
第1軸および第2軸からなる直交座標面の各座標に配置された複数の前記メモリセルからなり、外周に沿った第1領域および前記第1領域の前記外周と反対側に位置する第2領域を有するメモリセルアレイと、
前記第1軸に沿って前記メモリセルアレイの両端に亘って連続的に形成され、少なくとも一部が前記第2領域内に位置し、複数の前記メモリセルの前記第1端と接続された第1配線と、
前記第1軸に沿い、前記第1配線と同じ膜に由来し、前記第1領域内のみに位置し、複数の前記メモリセルの前記第1端と接続され、隣接する前記メモリセル同士の間で分断されている第2配線と、
前記第2軸に沿って前記メモリセルアレイの両端に亘って連続的に形成され、複数の前記メモリセルの前記第2端と接続された第3配線と、
を具備することを特徴とする半導体記憶装置。 - 前記第3配線の少なくとも一部が前記第2領域内に位置し、
前記第2軸に沿い、前記第3配線と同じ膜に由来し、前記第1領域内のみに位置し、複数の前記メモリセルの前記第2端と接続され、隣接する前記メモリセル同士の間で分断されている、第4配線をさらに具備する、
ことを特徴とする請求項1の半導体記憶装置。 - 前記第1領域が前記第2領域を囲んでいることを特徴とする請求項1または2の半導体記憶装置。
- 前記第2領域が、第1部分および外周に沿って前記第1部分を囲む第2部分を含み、
少なくとも一部が前記第2領域の前記第1部分内に位置する前記第1配線が、第1制御回路と接続され、
前記第1制御回路が、前記メモリセルへの書き込みおよび前記メモリセルからの読み出しに必要な電位を前記第1制御回路と接続された前記第1配線に印加可能な構成を有し、
前記メモリセルアレイにおいて前記第1領域および前記第2領域の前記第2部分内のみに位置する前記1配線が、第2制御回路と接続される、
ことを特徴とする請求項1の半導体記憶装置。
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