KR20120037732A - 상변화 메모리 장치 및 상변화 메모리 장치의 리라이트 동작 방법 - Google Patents

상변화 메모리 장치 및 상변화 메모리 장치의 리라이트 동작 방법 Download PDF

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Abstract

상변화 메모리 장치 및 상변화 메모리 장치에서의 리라이트 동작 방법이 개시된다. 본 발명의 상변화 메모리 장치는 메인 셀과 적어도 하나의 레퍼런스 셀을 구비하는 메모리 블록을 포함하는 메모리 셀 어레이 및 상기 레퍼런스 셀에 독출 기준 저항보다 높은 레퍼런스 저항을 기입하고, 상기 레퍼런스 셀을 모니터링 하여 상기 레퍼런스 셀의 저항이 상기 독출 기준저항보다 낮아지면 상기 레퍼런스 셀이 속한 메모리 블록의 데이터를 리라이트 하는 제어 로직부를 포함하는 것을 특징으로 한다.

Description

상변화 메모리 장치 및 상변화 메모리 장치의 리라이트 동작 방법{Phase change material memory device and method of performing re-write of the same}
본 발명은 상변화 반도체 메모리 장치 및 시스템에 관한 것으로, 특히 상변화 반도체 메모리 장치의 리라이트(Re-write) 동작 방법에 관한 것이다.
상변화 메모리 장치(Phase change Random Access Memory; PRAM)는 가열 후 냉각되면서 결정 상태 또는 비정질 상태로 변화되는 캘코제나이드 합금(chalcogenide alloy)과 같은 상변화 물질을 이용하여 데이터를 저장한다. 즉, 상 변화 물질(GST)이 비정질 상태를 가질 때의 상변화 메모리 셀의 저항은 상 변화 물질(GST)이 결정 상태를 가질 때의 상변화 메모리 셀의 저항보다 크다. 따라서 상 변화 물질(GST)은 이러한 저항 차이를 이용하여 데이터를 저장할 수 있다.
상변화 메모리 장치의 독출(read) 동작은 다음과 같다. 우선 다수의 상변화 메모리 셀 중 데이터를 독출할 상변화 메모리 셀을 선택하고, 선택한 상변화 메모리 셀에 전류를 인가하면, 상변화 물질의 저항에 의존적인 관통 전류가 발생된다. 센스 앰프(sense amplifier)는 관통 전류에 의해 변화하는 센싱 노드의 레벨과 기준 레벨을 비교하여 0데이터, 1데이터를 구분하게 된다.
그런데, 이런 상변화 물질은 그 특성상 장기간 고온에 노출이 되는 경우, 저장된 정보가 지워지기 쉽다. 예를 들어, 85℃에서 약 60년까지 데이터의 신뢰성을 보장할 수 있지만, 105℃에서는 6개월이 지나면 데이터의 신뢰성을 보장하기 힘들다.
최근에는 전자 부품의 고기능화 및 소형화가 이루어지고 있는 추세에 발맞추어 하나의 기판에 다수의 집적회로를 실장하는 적층형 반도체 패키지 기술 및 고밀도의 패키지를 실현하기 위한 패키지 제조 방법이 개발되고 있다. 이중 하나로 하단 패키지 위에 상단 패키지를 쌓는 패키지 온 패키지(Package On Package, POP) 기술이 있다.
그러나, 패키지 온 패키지(Package on Package, PoP) 같이 로직 칩과 메모리 칩을 같이 패키징하는 경우, 열 방출의 어려움으로 인해 반도체 장치의 내부 온도가 100℃ 이상까지 올라간다. 이 때 상변화 메모리에 저장된 데이터의 신뢰성이 문제가 될 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 데이터 신뢰성을 보장하는 상변화 메모리 장치를 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제는, 상변화 메모리 장치의 데이터 신뢰성을 보장하기 위한 리라이트(Re-write) 동작방법을 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제는, 상변화 메모리 장치에서 리라이트(Re-write) 동작이 필요한 시점을 모니터링하는 방법을 제공하는 것이다.
본 발명의 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기와 같은 목적을 달성하기 위해, 본 발명의 일 실시 예에 따른 상변화 메모리 장치는 메인 셀과 적어도 하나의 레퍼런스 셀을 구비하는 메모리 블록을 포함하는 메모리 셀 어레이 및 상기 레퍼런스 셀에 독출 기준 저항보다 높은 레퍼런스 저항을 기입하고, 상기 레퍼런스 셀을 모니터링 하여 상기 레퍼런스 셀의 저항이 상기 독출 기준저항보다 낮아지면 상기 레퍼런스 셀이 속한 메모리 블록을 리라이트 하는 제어 로직부를 포함하는 것을 특징으로 한다.
상기 상변화 메모리 장치에 있어서 상기 메인 셀은 데이터 저장용으로 사용되고, 상기 레퍼런스 셀은 데이터 저장용으로 사용되지 않고 상기 메모리 블록의 리라이트의 필요성을 모니터링하기 위한 더미 셀인 것을 특징으로 한다.
상기 메모리 셀 어레이는 다수의 파티션(partition)로 구분되고, 상기 다수의 파티션 각각은 복수의 타일(tile)을 포함할 때, 상기 메모리 블록은 적어도 하나의 파티션 또는 적어도 하나의 타일로 단위로 설정될 수 있다.
상기 메모리 블록은 상기 상변화 메모리 장치의 공정 완료 후 모니터링 또는 테스트를 거쳐서 평균적으로 비슷한 열 스트레스를 받는 메모리 셀들끼리 동일한 메모리 블록에 속하도록 설정될 수 있다.
상기 메인 셀에는 상기 독출 기준 저항보다 낮은 셋 저항과 상기 독출 기준 저항보다 높은 리셋 저항으로 구분되는 데이터를 저장하며, 상기 레퍼런스 셀에는 상기 독출 기준 저항보다는 크고 상기 리셋 저항보다는 낮은 레퍼런스 저항을 가지는 데이터를 기입할 수 있다.
상기 상변화 메모리 장치는 기입 인에이블 신호를 받는 제 1 트랜지스터, 전류 미러 구조를 형성하는 제 2 및 제 3 트랜지스터 및 기입 제어 신호에 응답하여 상기 메인 셀에는 데이터 값에 따라 리셋 전류 펄스 또는 셋 전류 펄스를 제공하고, 상기 레퍼런스 셀에는 레퍼런스 전류 펄스를 제공하는 상변화 메모리 셀의 양단에 인가할 수 있는 제 4 트랜지스터를 포함하는 기입회로를 더 구비할 수 있다.
상기 리셋 전류 펄스의 전류크기는 상기 레퍼런스 전류 펄스의 전류 크기에 비해 같거나 크고, 상기 리셋 전류 펄스와 상기 레퍼런스 전류 펄스의 인가시간(duration)은 동일한 것을 특징으로 할 수 있다.
상기 상변화 메모리 장치는 일렬로 연결된 다수의 저항들 사이에 연결된 노드의 위치에 따라 다른 전압을 이용하여, 상기 메인 셀을 리셋 저항 상태로 만들기 위한 제 1 기입 제어 신호 및 상기 레퍼런스 셀을 레퍼런스 저항 상태로 만들기 위한 제 2기입 제어 신호를 상기 기입 회로에 제공하는 기입 신호 발생 회로를 더 구비하며, 상기 제 1 기입 제어 신호의 레벨은 제 2 기입 제어 신호의 레벨보다 같거나 높은 것을 특징으로 할 수 있다.
상기 상변화 메모리 장치는 상기 레퍼런스 셀의 저항 상태를 모니터링 하기 위해 독출 기준 저항을 이용하여 주기적 및/또는 비 주기적으로 상기 레퍼런스 셀의 데이터를 독출하는 독출회로를 더 구비할 수 있다.
상기 레퍼런스 셀의 모니터링 주기는 온도 정보에 따라 가변되는 것을 특징으로 할 수 있다. 상기 상변화 메모리 장치는 상기 상변화 메모리 장치의 온도를 체크하기 위한 온도 센서부를 더 구비할 수 있다.
상기 독출 기준 저항은 제 1 및 제 2 독출 기준 저항을 포함하고, 상기 메인셀에 저장된 데이터를 독출하기 위한 제 1 독출기준 저항은 상기 레퍼런스 셀의 상태를 모니터링하기 위한 제 2 독출 기준저항보다 같거나 작은 것을 특징으로 할 수 있다.
상기 상변화 메모리 장치는 상기 메인 셀과 레퍼런스 셀의 독출 기준 저항을 제어하기 위한 독출 제어 신호를 독출 회로에 제공하는 독출 신호 발생 회로를 더 구비하며, 제 1 독출 기준 저항을 제 2 독출 기준 저항보다 같거나 작도록 (Rn≤Rr) 구현하기 위해서는, 제 2 독출 제어 신호 레벨이 제 1 독출 제어 신호 레벨보다 같거나 높은 것을 특징으로 할 수 있다.
본 발명의 일 실시예에 따른 상변화 메모리 장치의 리라이트 동작방법은 각각이 메인 셀과 적어도 하나의 레퍼런스 셀을 구비하는 다수의 메모리 블록을 포함하는 상변화 메모리 장치에 있어서, 상기 레퍼런스 셀에 독출 기준 저항보다 높은 레퍼런스 저항을 기입하는 단계, 상기 레퍼런스 셀의 저항을 모니터링하는 단계 및 상기 레퍼런스 셀의 저항이 상기 독출 기준저항보다 낮아지면 상기 레퍼런스 셀이 속한 메모리 블록을 리라이트 하는 단계를 포함한다.
본 발명의 다른 실시예 따른 상변화 메모리 장치의 리라이트 동작 방법은 각각이 메인 셀과 적어도 하나의 레퍼런스 셀을 구비하는 다수의 메모리 블록을 포함하는 상변화 메모리 장치에 있어서 상기 레퍼런스 셀의 상변화 물질을 제 1 비정질 상태로 기입하는 단계, 상기 레퍼런스 셀의 상변화 물질 상태를 모니터링하는 단계, 및 상기 상변화 물질이 제 1 비정질 상태에서 결정상태로 바뀐 경우에, 상기 모니터링 된 메모리 블록의 데이터를 리라이트 하는 단계를 포함할 수 있다.
상기 리라이트 방법은 메인 셀의 상변화 물질을 결정 상태 또는 제 2 비결정 상태로 구분하여 데이터를 저장하는 단계를 더 포함하는 것을 특징으로 할 수 있다.
상기 레퍼런스 셀의 제 1 비결정 상태는 상기 메인 셀에 저장되는 제 2 비결정 상태보다 저항이 더 작은 것을 특징으로 할 수 있다.
본 발명의 일 실시 예에 따른 상변화 메모리 장치 및 메모리 시스템의 리라이트 동작 방법은 ECC와 같은 에러 검출부를 따로 구비하지 않으면서도 데이터 독출 과정을 통해 리라이트 진입 시점을 판단하여 필요시에만 리라이트를 수행함으로써, 불필요한 동작은 최소로 하면서도 데이터의 신뢰성을 향상시키는 효과가 있다.
도 1은 본 발명의 일 실시 예에 따른 메모리 장치의 블록도이다.
도 2는 상 변화 물질의 특성을 설명하기 위한 그래프이다.
도 3은 본 발명의 일 실시예에 따른 상변화 메모리 장치의 리라이트(Re-write) 동작방법을 나타내는 순서도이다.
도 4는 본 발명의 일 실시예에 따른 레퍼런스 셀의 배치방법을 보여주는 블록도이다.
도 5은 본 발명의 다른 실시예에 따른 레퍼런스 셀의 배치방법을 보여주는 블록도이다.
도 6은 도 1의 “L” 부분에 대한 상세한 회로도이다.
도 7은 본 발명의 일 실시예에 따른 전류 펄스를 나타내는 그래프이다.
도 8은 본 발명의 일 실시예에 따른 상변화 메모리에서 레퍼런스 셀과 메인 셀의 기입방법 차이를 보여주는 그래프이다.
도 9는 본 발명의 일 실시예에 따른 상변화 메모리 장치의 저항산포를 나타내는 그래프이다.
도 10a 내지 도 10b는 도 6의 기입 신호 발생 회로의 일 실시 예를 나타내는 회로도이다.
도 11은 도 6의 기입 신호 발생 회로의 다른 실시 예를 나타내는 상세한 회로도 이다.
도 12는 본 발명의 일 실시예에 따른 상변화 메모리에서 레퍼런스 셀과 메인 셀의 독출방법 차이를 보여주는 그래프이다.
도 13은 본 발명의 다른 실시예에 따른 상변화 메모리에서 레퍼런스 셀과 메인 셀의 독출방법 차이를 보여주는 그래프이다.
도 14a 내지 도 14b는 도 6의 독출 신호 발생 회로의 일 실시 예를 나타내는 회로도이다.
도 15a 내지 도 15b는 도 6의 독출 신호 발생 회로의 다른 실시 예를 나타내는 상세한 회로도 이다.
도 16은 본 발명의 상변화 메모리 장치를 장착한 반도체 POP의 정면도이다.
도 17a 내지 도 17c는 본 발명의 상변화 메모리 장치를 장착한 컴퓨터 시스템의 블록도이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
반도체 POP와 같은 고온 환경에 노출되기 쉬운 곳에 장착된 상변화 메모리 장치는 일정 기간이 경과하면 데이터의 신뢰성이 문제가 될 수 있다. 이를 위해 주기적으로 리라이트 동작을 구현할 수 있지만 DRAM의 리프레쉬 동작과 같이 일정한 주기를 가지고 다시 기입하는 방식은 다음과 같은 문제가 있다. 첫째, 일반적으로 상변화 메모리 장치의 기입 동작은 데이터의 독출 동작이나 DRAM의 기입/독출 동작과 비교하여 전류소모가 크다. 그러므로 잦은 리라이트(re-write) 동작은 과다한 전류소모를 일으킨다. 둘째, 상변화 메모리 장치의 상변화 물질이 잦은 리라이트(re-write) 동작에 의해 빨리 열화 될 수 있다.
그러므로, 효과적인 리라이트(re-write) 동작은 리라이트(re-write) 동작이 필요한 시점을 효과적으로 모니터링하는 방법이 반드시 동반되어야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일 실시 예에 따른 메모리 장치(200)의 블록도이다. 메모리 장치는 메모리 셀 영역 (250), 컬럼 선택회로(210), 컬럼 디코더(270), 로우 디코더 및 드라이버(260), 어드레스 레지스터(280), 기입/ 독출회로(220), 데이터 입/출력부(230), 아날로그/로직 회로부(240), 및 제어 로직부(300)를 포함할 수 있다. 또한, 메모리 장치(200) 내부에 온도 센서부(290)가 더 구비될 수 있다.
메모리 셀 영역(250)은 다수의 비트 라인들(BLi, i는 0 또는 자연수), 다수의 워드 라인들(WLj, 0 또는 j는 자연수) 및 상기 비트 라인들(BLi)과 워드 라인들에 접속되는 다수의 상변화 메모리 셀들을 포함하는 다수의 메모리 셀 어레이를 포함한다. 메모리 셀 어레이는 복수의 파티션(partition)로 구분될 수 있으며, 상기 파티션은 복수의 타일(tile)을 포함할 수 있다. 즉, 메모리 셀 어레이는 복수의 파티션들로 구분되고, 각 파티션은 복수의 타일들로 구분될 수 있다. 더불어 리라이트 동작을 하기 위한 단위로 메모리 블록이 설정될 수 있다. 즉, 메모리 블록 단위로 리라이트 여부가 판단되어, 리라이트 필요시 해당 메모리 블록에 대해서 리라이트가 수행될 수 있다. 상기 메모리 블록은 메인 셀들과 적어도 하나 이상의 레퍼런스 셀을 포함할 수 있다. 여기서, 메인 셀은 데이터가 저장되는 셀을 의미하고, 레퍼런스 셀은 데이터 저장용으로 사용되지 않고 리라이트의 필요성을 체크하기 위한 셀이다. 따라서, 레퍼런스 셀은 메인 셀과는 별도의 리던던시(또는 더미) 셀일 수 있다.
로우 디코더 및 드라이버(260)는 어드레스 레지스터(280)로부터 출력된 로우 어드레스(XADD)를 디코딩하여 다수의 워드 라인들(WLj) 중에서 적어도 하나의 워드 라인(또는, 행)을 선택할 수 있다.
컬럼 디코더(270)는 어드레스 레지스터(280)로부터 출력된 컬럼 어드레스(YADD)를 디코딩하여 다수의 비트 라인들(BLi) 중에서 적어도 하나의 비트 라인(또는, 컬럼)을 선택할 수 있다.
기입/독출 회로(220)는 저항성 메모리 셀에 데이터를 기입하거나, 상기 상변화 메모리 셀에 저장된 데이터의 검증 독출(verify read), 또는 독출(read)을 할 수 있다.
제어 로직부(300)는 외부로부터 수신된 기입/ 독출 수행 명령어(CMD) 등을 디코딩하여 이를 수행하도록 아날로그/로직 회로부(240)에 신호를 전달할 수 있다. 또한 온도 센서부(290)로부터 전달되는 온도 정보를 수신하여 데이터 신뢰성 판단에 이를 이용한다.
더불어, 제어 로직부(300)는 메모리 셀 영역(250)의 리라이트 필요성 여부를 판단 할 수 있다. 상기 독출된 레퍼런스 셀의 데이터를 결과에 따라 리라이트 동작 수행 여부를 판단하고, 레퍼런스 셀에 데이터 페일(fail)이 발생하는 경우에는 기입/독출 회로(220)에 전달하여 해당 메모리 블록에 데이터를 재기입한다.
도 2는 상변화 메모리 셀에서 데이터를 저장하기 위해 이용되는 상 변화 물질의 특성을 설명하기 위한 그래프이다. 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다. 이 중에서 게르마늄(Ge), 안티모니(Sb), 텔루리움(Te)으로 이루어진 GeSbTe를 주로 이용할 수 있다.
상변화 메모리 셀은 일반적으로 상기 상 변화 물질의 온도에 따라 2개의 안정된 상태, 즉 결정 상태(crystal state)와 비정질 상태(amorphous state) 중에서 어느 하나의 상태를 갖는다.
상기 비정질 상태는 리셋 상태(reset state)라고 불리며 독출 기준 값 대비 높은 저항 값을 가지고, 데이터 '1'을 저장하는 것을 의미할 수 있다. 상기 결정 상태는 셋 상태(set state)라고 불리며 독출 기준 값 대비 낮은 저항 값을 가지고, 데이터 '0'을 저장하는 것을 의미할 수 있다. 물론, 리셋 상태와 셋 상태를 어떻게 정의하느냐에 따라서 리셋 상태가 데이터 '0'을 저장하고 셋 상태가 데이터 '1'을 저장하는 것으로 정의할 수 있다.
상기 상변화 물질(GST)을 가열하는 방법으로서는, 레이저 빔을 이용하는 방법과 전류를 이용하는 방법 등이 알려져 있는데, 메모리 칩의 구현용이성 측면에서 전류를 이용하는 방법이 선호된다. 도 2의 그래프에서 AS는 도 상 변화 물질(GST)이 비정질 상태로 되기 위한 조건, 예컨대 전류를 나타내며, CS는 변화 물질(GST)이 결정 상태로 되기 위한 조건, 예컨대 전류를 나타낸다. 상 변화 물질(GST)은, 제1시간(T1)동안 비트 라인을 통하여 공급되는 전류(AS)에 의해 용융 온도(melting temperature; Tm) 보다 높은 온도로 가열된 후 급속히 냉각되면(quenching), 비정질 상태로 된다.
상 변화 물질(GST)은, 제1시간(T1)보다 긴 제2시간(T2>T1)동안 비트 라인을 통하여 공급되는 전류(CS)에 의해 용융 온도(Tm)보다 낮고 결정화 온도 (crystallization temperature; Tx)보다 높은 온도로 가열된 후 서서히 냉각되면, 결정 상태로 된다.
도 3은 본 발명의 일 실시예에 따른 상변화 메모리 장치의 리라이트(Re-write) 동작방법을 나타내는 순서도이다.
상변화 메모리 장치(200)는 외부로부터 전송된 데이터를 메인 셀에 저장한다(S10). 상변화 메모리 셀은 데이터를 저장하기 위해 가열 후 냉각되면서 결정 상태 또는 비정질 상태로 변화되는 캘코제나이드 합금(chalcogenide alloy)과 같은 상변화 물질을 이용한다. 그러나 상변화 메모리 장치(200)가 지속적으로 열을 받으면 상변화 물질이 비정질 상태(Reset)에서 결정 상태(Set)로 바뀔 수 있다. 이러한 데이터 페일(fail)을 검출하기 위해, 상기 메인 셀과 인접하게 위치해 있거나 같은 메모리 블록에 위치한 레퍼런스 셀이 제 1비정질 상태가 되도록 전류를 가하여 데이터 '1'을 저장한다(S20). 이 때, 제 1비정질 상태를 만들기 위해 레퍼런스 셀에 인가된 전류는, 제 2 비정질 상태를 만들기 위해 메인 셀에 인가된 전류보다 같거나 작을 수 있다. 만약, 레퍼런스 셀에 인가된 전류가 메인 셀에 인가된 전류보다 더 작은 경우, 레퍼런스 셀의 제 1 비정질 상태는 메인 셀의 제 2 비정질 상태보다 결정 상태가 되기 쉽다. 따라서 메인 셀에 데이터 페일(fail)이 발생되기 전에, 레퍼런스 셀에 발생된 데이터 페일을 통해 리라이트 시점을 판단할 수 있다. 이를 위하여, 주기적 및/또는 비주기적으로 레퍼런스 셀의 데이터를 독출하여 체크한다(S30). 예를 들어, 레퍼런스 셀의 데이터가 '0'으로 바뀐 경우에는 메모리 장치에 가해지는 열에 의해 상변화 물질의 상태가 변경되어 저장된 데이터 값을 잃어버린 것으로 볼 수 있다(S40). 이 경우에는, 레퍼런스 셀이 속해있는 해당 메모리 블록의 메인 셀에 대해서도 리라이트를 실시한다(S50).
도 4 및 도 5는 본 발명의 일 실시예에 따른 레퍼런스 셀의 배치방법을 보여주는 블록도로, 도 2의 메모리 셀 영역(250)을 도시한 도면이다.
메모리 셀 영역(250)은 메모리 셀 어레이를 포함한다. 메모리 셀 어레이는 리라이트 동작 단위인 복수의 메모리 블록으로 구분될 수 있다. 상기 메모리 블록은 메인셀(NC)과 레퍼런스 셀(RC)을 포함한다. 여기서, 메인 셀(NC)은 데이터가 저장되는 셀을 의미하고, 레퍼런스 셀(RC)은 메인 셀(NC)와 형상은 동일할 수 있으나, 데이터 저장용으로 사용되지 않는 메모리 셀을 의미한다. 더불어 레퍼런스 셀(RC)은 메모리 셀 어레이에 미치는 열 에너지 및 그에 따른 온도변화를 반영하여 리라이트의 필요성을 체크하기 위한 셀이다. 상기 레퍼런스 셀은 메인 셀과 동일한 공정으로 형성될 수 있다.
메모리 블록에 포함되는 레퍼런스 셀에 데이터 페일(fail)이 발생하는 경우, 상기 메모리 블록 단위로 리라이트(Re-write)를 실시할 수 있다.
우선, 도 4를 참조하면, 본 발명의 일 실시예에 따른 메모리 셀 어레이는 동일한 로직 단위에 따라 복수의 메모리 블록으로 구분할 수 있다. 예를 들어, 상변화 메모리 장치의 메모리 셀 어레이는 복수의 파티션(partition)로 구분될 수 있으며, 상기 파티션은 복수의 타일(tile)을 포함한다. 따라서 메모리 블록은 적어도 하나의 파티션 또는 적어도 하나의 타일 단위로 설정될 수 있다.
이 때, 메인 셀(NC)은 워드라인(WL0~WLn)과 비트라인(BL0~BLn) 사이에 연결된다. 또한, 레퍼런스 셀(RC)은 특정한 비트 라인(BL3)과 워드라인 (WL0~WLn) 사이에 연결될 수 있다.
도 5를 참조하면, 본 발명의 다른 실시예에 따르면, 메모리 장치의 공정 완료 후 모니터링이나 테스트를 거쳐서 열 스트레스에 따라 메모리 블록이 구분될 수 있다. 예컨대, 동일한(또는 유사한) 열 스트레스를 받는 메모리들끼리 동일한 메모리 블록에 속하도록 메모리 블록을 구분할 수도 있다. 이 경우 레퍼런스 셀(RC)은 각각의 메모리 블록마다 일정 간격으로 배치 될 수 있다.
그 외에 레퍼런스 셀을 배치하는 다른 방법으로, 공정 완료 후 모니터링이나 테스트를 통해 검출된 결함이 발생하기 쉬운 셀을 레퍼런스 셀로 선택할 수도 있다.
도 6은 도 1의 “L” 부분에 대한 상세한 회로도이다. 도 6을 참조하면, 행 어드레스(XADD)에 기초하여 선택된 하나의 워드라인(WLj)과 열 어드레스(YADD)에 기초하여 선택된 하나의 비트라인(BLi)에 연결된 하나의 메모리 셀(50)이 위치한다. 상기 메모리 셀(50)은 저항성 메모리 소자(51)과 액세스 장치(52)를 포함한다. 예를 들어, 메모리 셀(50)이 PRAM 같은 상변화 메모리 셀인 경우 저항성 메모리 소자(51)는 켈코제나이드 합금(Chalcogenide ally)을 사용할 수 있으며, 액세스 장치(52)는 다이오드 타입, MOSFET- 타입 또는 BJT-타입으로 구현될 수 있다.
선택회로(210)는 컬럼 디코더(270)로부터 전송된 신호에 따라 메모리 셀(50)과 연결된 비트라인(BLi)과 기입/독출 회로(220)를 연결시킨다. 기입/ 독출회로(220)는 기입 회로(225)와 독출회로(223)를 포함한다.
기입회로(225)는 제 1 내지 제 4 트랜지스터들(T51, T52, T53, T54)을 포함하여 구현될 수 있다. 기입 인에이블 신호(WEN)가 논리 하이로 활성화되면 제 1 트랜지스터(T51)가 턴온되고 기입회로(225)와 비트라인(BLi)이 전기적으로 연결된다. 제 2 및 제 3 트랜지스터들(T52, T53)은 전류 미러 구조를 형성하고, 제 4 트랜지스터(T54)의 게이트에 인가되는 기입 제어 신호(Vw)에 응답하여 셋 전류(I_set) 또는 리셋 전류(I_reset)를 상변화 메모리 셀의 양단에 인가한다.
독출회로(223)는 제 1 내지 제 3 트랜지스터(T31, T32, T33) 및 센스 증폭기(S/A)를 포함하여 구현될 수 있다. 독출 인에이블 신호(REN)가 논리 하이로 활성화되면 제 1 트랜지스터(T31)가 턴온되고 독출회로(223)과 비트라인(BLi)이 전기적으로 연결된다. 방전 신호(DIS)가 논리 하이로 활성화되면, 제 3 트랜지스터(T33)가 턴온되고 비트라인(BLi)이 접지전압으로 초기화 될 수 있다.
아날로그/로직 회로부(240)는 독출 신호 발생 회로(241)와 기입 신호 발생 회로(242)를 포함한다. 아날로그/로직 회로부(240)의 독출 신호 발생 회로(241)에서 전송되는 독출 제어 신호(Vr)가 논리 로우로 활성화되면, 제 2 트랜지스터(T32)가 턴온되고 비트라인(BLi)이 프리차지 전압(VPRE)으로 충전될 수 있다.
센스 증폭기(S/A)는 독출된 전압(Vm)과 기준 전압(Vref)를 비교하여 메모리 셀(50)이 온 상태 또는 오프 상태인지 나타내어 데이터를 독출한다.
도 7은 본 발명의 일 실시예에 따라, 상변화 메모리 셀의 저항상태를 변화시키기 위한 전류 펄스를 나타내는 그래프이다. 도 7에서, 가로축은 시간(time)을 나타내며, 세로축은 전류(I)를 나타낸다. 리셋 전류 펄스(P1), 레퍼런스 전류 펄스(P2) 및 셋 전류 펄스(P3)는 기입 동작 모드에서 데이터를 저장하기 위해 상변화 메모리 셀에 인가되어야 하는 기입 전류를 의미한다. 전류의 세기를 비교 시, 리셋 전류 펄스(P1), 레퍼런스 전류 펄스(P2) 및 셋 전류 펄스(P3) 순으로 레벨이 낮아진다. 전류의 인가시간을 비교 시, 셋 전류 펄스(P3)의 인가시간이 리셋 전류 펄스(P1) 및 레퍼런스 전류 펄스(P2)의 인가시간보다 상대적으로 길다.
도 7에는 리셋 전류 펄스(P1), 레퍼런스 전류 펄스(P2) 및 셋 전류 펄스(P3) 간의 전류 세기(크기)와 펄스 인가시간(듀레이션)을 비교하기 위하여 각 전류 펄스가 개략적으로(또는 이상적으로) 도시되어 있다. 실제 응용에서는 각 펄스는 해당 메모리 셀로 동시에 인가될 수 있으며, 이에 따라 펄스 인가시간이 중복될 수 있다. 또한 실제 응용에서는, 전류 펄스의 세기가 펄스 인가시간 동안 일정하지 않고, 시간이 경과하면서 가해지는 전류의 크기가 약간의 편차를 두고 서서히 작아질 수 있다.
설명의 편의를 위해, 메인 셀을 리셋 상태로 만들기 위한 리셋 전류 펄스(P1)를 제 1 리셋 전류 펄스(P1)라 하고, 레퍼런스 셀을 리셋 상태로 만들기 위한 레퍼런스 전류 펄스(P2)를 제 2 리셋 전류 펄스(P2)라고 칭한다. 제 2 리셋 전류 펄스(P2)는 제 1 리셋 전류 펄스(P1) 보다 전류의 세기는 더 작고, 전류 펄스의 인가 시간(duration)은 같다.
도 8 및 도 9는 본 발명의 일 실시예에 따른 상변화 메모리에서 레퍼런스 셀과 메인 셀의 기입방법과 이에 따른 저항 산포를 보여주는 그래프이다.
도 3의 순서도에서 상술한 바와 같이 데이터 '1'을 기입하기 위해 비정질 상태를 만들 때, 레퍼런스 셀에 인가된 전류의 크기를 메인셀에 인가된 전류의 크기보다 같거나 작게 할 수 있다. 이 경우에, 레퍼런스 셀의 제 1 비정질 상태는 메인 셀의 제 2비정질 상태보다 결정 상태가 되기 쉽다. 따라서 메인 셀에 데이터 페일(fail)이 발생되기 전에, 레퍼런스 셀에 발생된 데이터 페일(fail)을 통해 리라이트 시점을 판단할 수 있다.
도 8을 참조하면, 가로축은 상변화 물질(GST)의 상 변화를 유도하기 위한 전류(I)를 나타내며, 세로축은 상변화 물질(GST)의 상태에 따른 저항(R)을 나타낸다. 메인 셀은 '1' 데이터를 저장하기 위해 리셋 전류(I_reset)가 인가되어서 리셋 저항(R_reset)을 가지게 된다. 레퍼런스 셀은 '1' 데이터를 저장하기 위해 리셋 전류(I_reset)보다 작은 레퍼런스 전류(I_Ref.)가 인가되어서 리셋 저항(R_reset)보다 작은 레퍼런스 저항(R_Ref.) 값을 가지게 된다. 상기 기입의 결과를 도 9의 셀의 산포에서도 확인할 수 있다. 제 1 독출 기준 저항(Rn)을 기준으로 저항이 낮은 산포를 데이터 '0' 값이라고 볼 수 있고, 저항이 높은 산포를 데이터 '1' 값으로 구분할 수 있다. 더불어, 데이터 값이 '1'로 같다고 해도 레퍼런스 저항 산포는 메인 셀의 리셋 저항 산포 보다 저항 값이 작음을 알 수 있다. .
도 10a, 도 10b 및 도 11은 도 6의 기입 신호 발생 회로(242)의 실시 예를 나타내는 회로도이다. 상변화 메모리 장치에서 메모리 셀의 상변화 물질을 비정질 상태로 만들기 위해 기입 전류(I_reset)를 인가한다. 이 때, 메인 셀에 인가되는 기입 전류(I_reset)와 레퍼런스 셀에 인가되는 기입 전류(I_Ref.)를 각각 다르게 하기 위해 기입 신호 발생 회로(242) 역시 다르게 구현한다.
도 10a 및 도 10b를 참조하면, 메모리 셀에 데이터를 기입하기 위한 기입 신호 발생 회로(242a, 242b)는 다수의 저항(R1~R3)을 포함하며 상기 저항들은 일렬로 연결된다. 상기 저항들(R1~R3)의 크기는 같거나 다를 수 있다.
도 10a의 기입 신호 발생 회로(242a)는 메인 셀과 연결되는 기입회로(225)에 제 1 기입 제어 신호(VWM)를 전송할 수 있다. 상기 제 1 기입 제어 신호(VWM)는 VDD 전압으로부터 첫 번째 저항(R1)과 두 번째 저항(R2) 사이에 위치한 노드와 연결된다.
도 10b의 기입 신호 발생 회로(242b)는 래퍼런스 셀과 연결되는 기입회로(225)에 제 2 기입 제어 신호(VWR)를 전송할 수 있다. 상기 제 2 기입 제어 신호(VWR)는 VDD 전압으로부터 두 번째 저항(R2)과 세 번째 저항(R3) 사이에 위치한 노드와 연결된다.
따라서 제 2 기입 제어 신호(VWR)의 레벨은 제 1 기입제어 신호(VWM)의 레벨보다 낮다. 이에 통해 레퍼런스 셀에 인가되는 기입 전류(I_Ref.)가 메인 셀에 인가되는 기입 전류(I_reset)보다 작도록 구현할 수 있다.
도 11은 도 6의 기입 신호 발생 회로(242c)의 다른 실시 예를 나타내는 회로도 이다. 도 11을 참조하면, 기입 신호 발생 회로(242c)는 다수의 저항(R1~R3)과 상기 저항들 사이에 위치한 다수의 노드들에 각각 연결되는 퓨즈(Fuse)들을 포함한다. 퓨즈의 온/오프를 통해 기입 제어 신호(Vw)를 조절 할 수 있다. 예를 들어, 첫 번째 저항(R1)과 연결된 퓨즈가 온(ON) 되면 기입 신호 발생 회로(242c)에 연결된 저항 중 두 번째 저항(R2)와 세 번째 저항(R3)만 연결되어 있다고 볼 수 있으므로 상기 퓨즈가 오프(OFF) 되었을 때보다 기입 제어 신호(Vw)의 레벨이 높아진다.
도 12 내지 도 13은 본 발명의 실시 예에 따른 상변화 메모리 장치에서 레퍼런스 셀과 메인 셀의 독출 방법과 이에 따른 저항 산포를 보여주는 그래프이다.
도 12는 메인 셀과 레퍼런스 셀에 같은 전류를 인가하여 데이터 '1'을 저장했을 때, 레퍼런스 셀의 데이터 페일(fail)을 검출하기 위한 일 실시예이다. 이 경우, 데이터 '1'을 저장하는 메인 셀과 레퍼런스 셀의 저항 산포는 동일할 수 있다.
데이터가 저장된 메인 셀에 데이터 페일(fail)이 발생하기 전에 리라이트를 수행해야 하므로 레퍼런스 셀을 좀더 엄격한 기준 하에 독출하여 모니터링 해야 한다. 이를 위해, 데이터를 독출할 때 레퍼런스 셀은 제 1 독출 기준 저항 (Rn)보다 셀 산포와의 마진이 적은 제 2 독출기준저항(Rr)으로 데이터를 독출할 수 있다. 예컨대, 레퍼런스 셀의 데이터를 독출할 때의 제 2 독출기준저항(Rr)은 메인 셀의 데이터를 독출할 때의 제 1 독출 기준 저항(Rn) 보다 클 수 있다.
도 13은 레퍼런스 셀의 레퍼런스 저항 값이 메인 셀의 리셋 저항 값과 같거나 작은 경우, 레퍼런스 셀의 데이터 페일(fail)을 검출 하기 위한 다른 실시 예이다. 도 13의 셀 저항 산포를 참조하면, 메인 셀의 데이터를 독출하기 위한 제 1 독출 기준 저항 (Rn)보다 레퍼런스 셀 산포와의 마진이 같거나 적은 제 2 독출 기준 저항(Rr)을 이용하여 레퍼런스 셀의 데이터를 독출 할 수 있다. 구체적으로는, 레퍼런스 셀의 레퍼런스 저항을 모니터링 하기 위한 제 2 독출 기준 저항(Rr)은 메인셀의 리셋 저항을 독출하기 위한 제 1 독출 기준 저항(Rn) 보다 같거나 크다(Rn≤Rr). 이를 통해, 메인 셀보다 레퍼런스 셀의 데이터 페일(fail)이 발생할 확률이 더 높고, 빈번해지므로 메인셀에 저장된 데이터 페일이 발생하기 전에 리라이트(Re-write) 할 시점을 검출할 수 있다.
도 14 내지 도 15는 메인 셀의 독출 기준 저항과 레퍼런스 셀의 독출 기준 저항을 다르게 구현하기 위한 도 6의 독출 신호 발생 회로(241)의 실시 예를 나타낸다. 제 2 독출 기준 저항(Rr)을 제 1 독출 기준 저항(Rn) 보다 같거나 크도록 (Rn≤Rr) 구현하기 위해서는, 도 6의 독출회로(223)에서 비트라인을 프리차지 시키기 위한 PMOS 트랜지스터(T32)에 인가되는 제 2 독출 제어 신호(VRR)가 제 1 독출 제어 신호(VRM)보다 같거나 높은 레벨을 가지고 있어야 한다.(VRM<VRR)
도 14a는 메인 셀의 독출 기준 저항을 구현하기 위한 제 1독출 신호 발생 회로(241a)이며 도 14b는 레퍼런스 셀의 독출 기준 저항을 구현하기 위한 제 2 독출 신호 발행 회로(241b)이다. 상기 제 1 및 제 2 독출 신호 발생 회로(241a, 241b)들은 각각 PMOS 트랜지스터와 저항을 포함한다. 상기 PMOS 트랜지스터(TM, TR)는 각각 도 6의 PMOS 트랜지스터(T32)와 전류 미러 구조를 형성하여 각각의 독출 제어 신호(VRM, VRR) 레벨을 고정시킨다. 제 1 독출 제어 신호(VRM) 레벨이 인가되는 PMOS 트랜지스터(TM)의 게이트 전극은 PMOS 트랜지스터(TM) 와 저항(R) 사이의 노드와 연결되어 동일한 전압(VRM = R* IM)을 가지게 된다. 이 때, 메인 셀과 레퍼런스 셀의 독출 제어 신호(VRM, VRR) 레벨의 차이는 PMOS 트랜지스터(TM, TR)의 게이트 폭(width)로 조절할 수 있다. 게이트 폭이 커지면 저항(R)에 흐르는 전류 값이 커지면서 게이트 전극의 전압 레벨도 높게 조절할 수 있는 것이다.
따라서, 본 발명의 일 실시예를 구현하기 위해, 제 2 독출 신호 발생 회로(241b)의 PMOS 트랜지스터(TR) 게이트 폭(WR)은 제 1 독출 신호 발생 회로(241a)의 PMOS 트랜지스터(TM) 게이트 폭(WM)보다 같거나 클 수 있다. (WM<WR)
도 15a 내지 도 15b는 본 발명에 따른 독출 신호 발생 회로의 다른 실시 예이다. 도 15a는 메인 셀의 독출 기준 저항(Rn)을 구현하기 위한 제 1독출 신호 발생 회로(241c)이며 다수의 저항(RM1, RM2)이 직렬로 연결되어 있다. 저항 사이의 노드와 연결된 제 1 독출 제어 신호(VRM)는 VDD*(RM2 /(RM2 +RM1))에 의해 도출된 레벨의 값을 가진다.
도 15b는 레퍼런스 셀의 독출 기준 저항(Rr)을 구현하기 위한 제 2 독출 신호 발행 회로(241d)이다. 다수의 저항(RR1, RR2)이 직렬로 연결되어 있다. 저항 사이의 노드와 연결된 제 2 독출 제어 신호(VRR)는 VDD*(RR2 /(RR2 +RR1))에 의해 도출된 레벨의 값을 가진다. 이 때, 제 2 독출 제어 신호(VRR)가 제 1 독출 제어 신호(VRM)의 레벨보다 같거나 높도록 저항의 크기(RM1, RM2, RR1, RR2)를 조절하여 제어할 수 있다.
도 16은 본 발명의 일 실시예에 따른 반도체 POP(Package on Package, 400)의 정면도를 나타낸다. 도 16을 참조하면, 반도체 POP(400)는 상부 패키지(410) 및 하부 패키지(420)를 구비한다. 일반적으로 상부 패키지(410)는 제 1 PCB (Printed circuit board, 411), 다수의 메모리 칩들(430, 440), 다수의 연결선(460) 및 솔더 볼(470) 등을 포함한다. 상기 제 1 PCB (411) 상에 적층 된 다수의 메모리 칩들(430, 440)은 다수의 연결 선들(460)을 통해 전기적으로 연결된다. 상기 다수의 메모리 칩들은 DRAM(430)과 같은 동적 메모리 장치와 NAND, NOR 등의 플래시(Flash) 메모리나 PRAM 과 같은 저항성 메모리가 포함되는 비휘발성 메모리 장치(440)가 차례로 적층 될 수 있다.
상기 제 1 PCB(411)의 하부에 위치하는 솔더 볼(470)은 하부 패키지(420)의 상부에 형성된 볼 랜드(ball land)와 접합되어 상기 패키지들(410, 420)을 전기적으로 연결한다.
하부 패키지(420)는 제 2 PCB(421), 로직 장치(logic device, 450), 다수의 연결선(460) 및 솔더 볼(470) 등을 포함한다. 상기 제 2 PCB(421)의 중앙에 로직 장치(logic device, 450)가 위치한다. 연결 선들(460)은 상기 로직장치(450)와 상기 제 2 PCB (421)를 연결한다. 일반적으로 하부 패키지(420)에 장착된 로직 장치(450)는 중앙처리 장치 등으로 이용되면서 동작 시에 많은 열을 발생시킨다. 반도체 POP(400)에서는 이런 로직 장치(450)와 메모리 칩(430, 440) 사이의 간격이 작기 때문에, 상기 메모리 칩(430, 440) 들은 고온 환경에서도 데이터의 신뢰성을 보장할 수 있어야 한다. 본 발명의 실시 예에 따른 상변화 메모리 장치는 레퍼런스 셀을 두어 외부 열에 따른 데이터 페일(fail)을 감지하고, 이를 리라이트의 시점을 판단하는데 적용한다.
상기 제 2 PCB(421)의 하부에 형성되는 솔더 볼들(470)은 상기 반도체 POP(400)를 마더보드(motherboard) 등과 전기적으로 연결한다.
도 17a 내지 도 17c는 본 발명에 따른 상변화 메모리 장치를 장착하는 컴퓨터 시스템의 실시 예를 나타내는 간략한 블록도이다
도 17a 를 참조하면, 컴퓨터 시스템(500a)은 중앙처리장치(CPU, 510), DRAM(520)과 같은 동적 메모리 장치, 상변화 메모리 장치(530)와 같은 비 휘발성 메모리 장치 및 이들을 연결시켜주는 시스템 버스(540)를 포함한다. 일반적으로 상변화 메모리 장치는 고온 환경에 취약하므로 시스템 동작 환경을 체크하기 위한 온도 센서부(521, 531)를 이용할 수 있다.
일반적으로 DRAM(520)은 온도 센서 부(521)를 포함하고 있으므로, DRAM(520)에 저장된 온도 정보를 중앙처리장치(510)에서 감지하여 상변화 메모리 장치(530) 운용 시에 적용할 수 있다. 또는 상변화 메모리 장치(530)에 자체적으로 온도 센서부(531)를 구비할 수 있다. 상기 온도 센서부(521, 531)에서 감지된 온도 정보는 레퍼런스 셀 독출 동작의 주기를 조절하거나, 상변화 물질의 상태가 변하기 쉬운 온도를 저장하여 리라이트 동작 판단 시에 활용될 수 있다.
도 17b 를 참조하면, 중앙 처리 장치(510)나 상변화 메모리 장치(530)는 어드레스 카운터(511,532)를 포함할 수 있다. 고온 환경에서 상변화 메모리 장치(530)에 저장된 데이터 신뢰성을 보장하기 위해서는 레퍼런스 셀의 데이터를 주기적 및/또는 비주기적으로 독출하여 모니터링 해야 한다. 이를 위해, 중앙 처리 장치(510)가 레퍼런스 리드 커맨드(reference read CMD)를 상변화 메모리 장치(530)에 전송하면 상변화 메모리 장치(531)는 레퍼런스 셀의 데이터를 독출한다. 이 경우 중앙 처리 장치(510)에 위치한 어드레스 카운트(511)를 이용하여 레퍼런스 셀 데이터의 독출 동작을 제어 할 수 있다.
상변화 메모리 장치(530) 내에 어드레스 카운트(532)가 있다면, 중앙처리 장치(510)로부터는 초기에 레퍼런스 리드 커맨드(reference read CMD)를 받으면 레퍼렌스 셀의 주소를 자체적으로 카운트하여 데이터를 독출할 수 있다. 혹은, 상변화 메모리 장치내의 컨트롤러에 의해 일정 주기마다 레퍼런스 셀의 데이터를 독출할 수도 있다. 이 때, 온도 센서부(521, 531)에 의해 독출 동작의 주기가 조절될 수 있다.
도 17c를 참조하면, 상변화 메모리 장치(530)는 어드레스 카운트(532) 외에도, 상태 체크부 (status, 533)를 더 구비할 수 있다. 상변화 메모리 장치(530)가 리라이트 실시 여부를 자체적으로 제어 하는 경우, 중앙처리장치(510)의 동작 제어와 서로 충돌 나지 않도록 해야 한다. 이를 위해, 상태 체크부(533)에 저장된 리라이트 실행 여부 및 해당 셀 어드레스 정보를 중앙처리장치(510)에 전송할 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
메모리 장치:200
컬럼 선택회로:210
기입/ 독출회로:220
데이터 입출력부:230
아날로그/로직 회로부:240
메모리 셀 영역:250
로우 디코더 및 드라이버:260
컬럼 디코더:270
어드레스 레지스터:280
온도 센서부:290
제어 로직부:300
컴퓨터 시스템:500a, 500b, 500c
중앙처리장치:510
동적 메모리 장치:520
상변화 메모리 장치:530

Claims (24)

  1. 상변화 메모리 셀을 포함하는 상변화 메모리 장치에 있어서,
    메인 셀과 적어도 하나의 레퍼런스 셀을 구비하는 메모리 블록을 포함하는 메모리 셀 어레이; 및
    상기 레퍼런스 셀에 독출 기준 저항보다 높은 레퍼런스 저항을 기입하고, 상기 레퍼런스 셀을 모니터링 하여 상기 레퍼런스 셀의 저항이 상기 독출 기준저항보다 낮아지면 상기 레퍼런스 셀이 속한 메모리 블록을 리라이트 하는 제어 로직부를 포함하는 상변화 메모리 장치.
  2. 제1항에 있어서,
    상기 메인 셀은 데이터 저장용으로 사용되고,
    상기 레퍼런스 셀은 데이터 저장용으로 사용되지 않고 상기 메모리 블록의 리라이트의 필요성을 모니터링하기 위한 더미 셀인 것을 특징으로 하는 상변화 메모리 장치.
  3. 제 1항에 있어서,
    상기 메모리 셀 어레이는 다수의 파티션(partition)으로 구분되고, 상기 다수의 파티션 각각은 복수의 타일(tile)을 포함하며,
    상기 메모리 블록은 적어도 하나의 파티션 또는 적어도 하나의 타일 단위로 설정될 수 있는 것을 특징으로 하는 상변화 메모리 장치.
  4. 제 1항에 있어서, 상기 메모리 블록은,
    상기 상변화 메모리 장치의 공정 완료 후 모니터링 또는 테스트를 거쳐서 열 스트레스에 따라 설정될 수 있는 것을 특징으로 상변화 메모리 장치.
  5. 제 1항에 있어서,
    상기 메인 셀에는 상기 독출 기준 저항보다 낮은 셋 저항과 상기 독출 기준 저항보다 높은 리셋 저항으로 구분되는 데이터가 저장되며,
    상기 레퍼런스 셀에는 상기 독출 기준 저항보다는 크고 상기 리셋 저항보다는 낮은 레퍼런스 저항을 가지는 데이터가 기입되는 상변화 메모리 장치.
  6. 제 5항에 있어서, 상기 상변화 메모리 장치는
    상기 메인 셀에는 데이터 값에 따라 리셋 전류 펄스 또는 셋 전류 펄스를 제공하고, 상기 레퍼런스 셀에는 레퍼런스 전류 펄스를 제공하는 기입회로를 더 구비하며,
    상기 기입 회로는
    기입 인에이블 신호에 응답하여 턴온되는 제 1 트랜지스터;
    상기 제1 트랜지스터에 전기적으로 접속되며, 전류 미러 구조를 형성하는 제 2 및 제 3 트랜지스터; 및
    상기 제3 트랜지스터에 전기적으로 접속되며, 기입 제어 신호에 응답하여 상기 메인 셀에는 상기 리셋 전류 펄스 또는 상기 셋 전류 펄스를 제공하고, 상기 레퍼런스 셀에는 상기 레퍼런스 전류 펄스를 제공하는 제 4 트랜지스터를 포함하는 상변화 메모리 장치.
  7. 제 6항에 있어서, 상기 리셋 전류 펄스의 전류크기는 상기 레퍼런스 전류 펄스의 전류 크기에 비해 같거나 크고, 상기 리셋 전류 펄스와 상기 레퍼런스 전류 펄스의 인가시간(duration)은 동일한 것을 특징으로 하는 상변화 메모리 장치.
  8. 제 6항에 있어서, 상기 상변화 메모리 장치는
    일렬로 연결된 다수의 저항들 사이에 연결된 노드의 위치에 따라 다른 전압을 이용하여, 상기 메인셀을 리셋 저항 상태로 만들기 위한 제 1 기입 제어 신호 및 상기 레퍼런스 셀을 레퍼런스 저항 상태로 만들기 위한 제2 기입 제어 신호를 상기 기입 회로에 제공하는 기입 신호 발생 회로를 더 구비하며,
    상기 제 1 기입 제어 신호의 레벨은 상기 제 2 기입 제어 신호의 레벨보다 같거나 높은 것을 특징으로 하는 상변화 메모리 장치.
  9. 제 1항에 있어서, 상기 상변화 메모리 장치는
    상기 레퍼런스 셀의 저항 상태를 모니터링 하기 위해 주기적 및/또는 비 주기적으로 상기 레퍼런스 셀의 데이터를 독출하는 독출회로를 더 구비하는 상변화 메모리 장치.
  10. 제 9항에 있어서, 상기 독출회로는
    독출 인에이블 신호에 응답하여 비트라인에 전기적으로 접속되는 제 1 트랜지스터;
    상기 제1 트랜지스터를 통하여 상기 비트라인에 접속되며, 독출 제어 신호가 논리 로우로 활성화되면 상기 비트라인이 프리차지 전압으로 충전될 수 있도록 턴 온 되는 제 2 트랜지스터;
    상기 제1 트랜지스터를 통하여 상기 비트라인에 접속되며, 방전 신호가 논리 하이로 활성화되면 상기 비트라인이 접지전압으로 초기화될 수 있도록 턴 온 되는 제 3 트랜지스터; 및
    상기 비트라인과 연결된 메모리 셀에서 독출된 전압과 독출 기준 전압을 비교하여 상기 메모리 셀이 온 상태 또는 오프 상태인지 판독하는 센스 증폭기(S/A)를 포함하는 상변화 메모리 장치.
  11. 제 9항에 있어서,
    상기 독출 기준 저항은 제1 및 제2 독출 기준 저항을 포함하고,
    상기 메인셀에 저장된 데이터를 독출하기 위한 상기 제 1 독출기준 저항은 상기 레퍼런스 셀의 상태를 모니터링하기 위한 상기 제 2 독출 기준저항보다 같거나 작은 것을 특징으로 하는 상변화 메모리 장치.
  12. 제 11 항에 있어서, 상기 상변화 메모리 장치는
    전류 미러 구조를 형성하는 PMOS 트랜지스터의 게이트 폭에 따라 달라지는 전압을 이용하여, 상기 제 1 독출 기준 저항을 제어하기 위한 제1 독출 제어 신호를 상기 독출 회로에 제공하고, 또한, 상기 제 2 독출 기준 저항을 제어하기 위한 제2 독출 제어 신호를 상기 독출 회로에 제공하는 독출 신호 발생 회로를 더 구비하며,
    상기 제 1 독출 기준 저항을 상기 제 2 독출 기준 저항보다 같거나 작도록 구현하기 위해서, 상기 제 2 독출 제어 신호 레벨은 상기 제 1 독출 제어 신호 레벨 보다 같거나 높은 것을 특징으로 하는 상변화 메모리 장치.
  13. 제 9항에 있어서, 상기 레퍼런스 셀의 모니터링 주기는
    온도 정보에 따라 가변되는 것을 특징으로 하는 상변화 메모리 장치.
  14. 제 13항에 있어서, 상기 상변화 메모리 장치는
    상기 상변화 메모리 장치의 온도를 체크하기 위한 온도 센서부를 더 구비하는 상변화 메모리 장치.
  15. 각각이 메인 셀과 적어도 하나의 레퍼런스 셀을 구비하는 다수의 메모리 블록을 포함하는 상변화 메모리 장치에 있어서,
    상기 레퍼런스 셀에 독출 기준 저항보다 높은 레퍼런스 저항을 기입하는 단계;
    상기 레퍼런스 셀의 저항을 모니터링하는 단계; 및
    상기 레퍼런스 셀의 저항이 상기 독출 기준저항보다 낮아지면 상기 레퍼런스 셀이 속한 메모리 블록을 리라이트 하는 단계를 포함하는 상변화 메모리 장치의 리라이트 동작방법.
  16. 제15항에 있어서,
    상기 메인 셀은 데이터 저장용으로 사용되고, 상기 레퍼런스 셀은 데이터 저장용으로 사용되지 않고 상기 메모리 블록의 리라이트의 필요성을 모니터링하기 위한 더미 셀인 것을 특징으로 하는 상변화 메모리 장치의 리라이트 동작방법.
  17. 제 16항에 있어서,
    상기 메인 셀에는 상기 독출 기준 저항보다 낮은 셋 저항과 상기 독출 기준 저항보다 높은 리셋 저항으로 구분되는 데이터가 저장되며,
    상기 레퍼런스 셀에는 상기 독출 기준 저항보다는 크고 상기 리셋 저항보다는 낮은 레퍼런스 저항을 가지는 데이터가 기입되는 것을 특징으로 하는 상변화 메모리 장치의 리라이트 동작방법.
  18. 각각이 메인 셀과 적어도 하나의 레퍼런스 셀을 구비하는 다수의 메모리 블록을 포함하는 상변화 메모리 장치에 있어서,
    상기 레퍼런스 셀의 상변화 물질을 제 1 비정질 상태로 기입하는 단계;
    상기 레퍼런스 셀의 상변화 물질 상태를 모니터링하는 단계; 및
    상기 상변화 물질이 제 1 비정질 상태에서 결정상태로 바뀐 경우에, 상기 모니터링 된 메모리 블록의 데이터를 리라이트 하는 단계를 포함하는 상변화 메모리 장치의 리라이트 동작 방법.
  19. 제 18항에 있어서, 상기 방법은
    상기 메인 셀의 상변화 물질을 결정 상태 또는 제 2 비결정 상태로 구분하여 데이터를 저장하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치의 리라이트 동작 방법.
  20. 제 18항에 있어서,
    상기 레퍼런스 셀의 제 1 비결정 상태는 상기 메인 셀에 저장되는 제 2 비결정 상태보다 저항이 더 작은 것을 특징으로 하는 상변화 메모리 장치의 리라이트 동작 방법.
  21. 로직 회로를 구비하는 중앙처리장치(CPU);
    상기 중앙처리 장치에 전기적으로 연결되는 휘발성 동적 메모리 장치(DRAM); 및
    상기 중앙처리 장치에 전기적으로 연결되고, 상변화 메모리 셀들을 포함하는 상변화 메모리 장치를 구비하며,
    상기 상변화 메모리 장치는,
    메인셀과 적어도 하나의 레퍼런스 셀을 구비하는 메모리 블록을 포함하는 메모리 셀 어레이; 및
    상기 레퍼런스 셀에 독출 기준 저항보다 높은 레퍼런스 저항을 기입하고, 상기 레퍼런스 셀을 모니터링 하여 상기 레퍼런스 셀에 상기 독출 기준 저항보다 낮은 저항으로 바뀌면, 상기 레퍼런스 셀이 속한 메모리 블록의 데이터를 리라이트 하는 제어 로직부를 포함하는 반도체 시스템.
  22. 제 21항에서 있어서,
    상기 중앙처리장치, 상기 동적 메모리 장치 및 상기 상변화 메모리 장치는 적층되어 패키지 온 패키지(POP) 방식으로 패키징 되는 것을 특징으로 하는 반도체 시스템.
  23. 제 21항에 있어서, 상기 상변화 메모리 장치는
    온도 정보를 체크할 수 있는 온도 센서부를 더 구비하여 상기 레퍼런스 셀의 모니터링 주기를 상기 온도 정보에 따라 가변하는 것을 특징으로 하는 반도체 시스템.
  24. 제 21항에 있어서, 상기 상변화 메모리 장치는
    상기 중앙처리 장치로부터 레퍼런스 리드 커멘드를 받으면 상기 레퍼런스 셀의 주소를 자체적으로 카운트하는 어드레스 카운트를 더 구비하는 것을 특징으로 하는 반도체 시스템.
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