KR20200122969A - Pram에서 셀 위치에 의해 고유한 스니크 전류를 디노이징하기 위한 방법 - Google Patents

Pram에서 셀 위치에 의해 고유한 스니크 전류를 디노이징하기 위한 방법 Download PDF

Info

Publication number
KR20200122969A
KR20200122969A KR1020190129309A KR20190129309A KR20200122969A KR 20200122969 A KR20200122969 A KR 20200122969A KR 1020190129309 A KR1020190129309 A KR 1020190129309A KR 20190129309 A KR20190129309 A KR 20190129309A KR 20200122969 A KR20200122969 A KR 20200122969A
Authority
KR
South Korea
Prior art keywords
current
pram
bit
sneak
low resistance
Prior art date
Application number
KR1020190129309A
Other languages
English (en)
Inventor
아밋 베르만
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Publication of KR20200122969A publication Critical patent/KR20200122969A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1068—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in sector programmable memories, e.g. flash disk
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N20/00—Machine learning
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0033—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/08—Learning methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5678—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using amorphous/crystalline phase transition storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0045—Read using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G11C29/56008—Error analysis, representation of errors

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Artificial Intelligence (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Vision & Pattern Recognition (AREA)
  • Data Mining & Analysis (AREA)
  • Evolutionary Computation (AREA)
  • Medical Informatics (AREA)
  • Quality & Reliability (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Semiconductor Memories (AREA)

Abstract

M 워드라인들과 N 비트라인들의 PRAM 메모리 어레이에서 고유 스니크 전류들을 디노이징하는 방법은 PRAM 메모리 어레이에 의해, 입력 읽기 어드레스를 수신하는 단계; 및 수신된 입력 읽기 어드레스에 가장 가까운 거리에 대해 평가된 최적의 기준 전류를 선택하는 단계를 포함한다. 기준 전류는 읽기 전류가 '0' 또는 '1'인지 여부를 결정하고 그리고 읽기 전류를 왜곡하는 스니크 경로들 및 기생 요소들의 영향들로 인한 비트 오류율을 최소화한다.

Description

PRAM에서 셀 위치에 의해 고유한 스니크 전류를 디노이징하기 위한 방법{METHOD FOR DENOISING OF INTRINSIC SNEAK CURRENT BY CELL LOCATION IN PRAM}
본 발명의 실시 예들은 PRAM(phase change random access memory)에서의 읽기 동작들의 신뢰성을 향상시키기 위한 방법들에 관한 것이다.
경쟁력있고 새로 출현하는 불휘발성 메모리들은 SNR(signal-to-noise ratio)과 전력 소모 간의 균형을 유지하는(trade-off) 작은 셀 사이즈들에 집중하고 있다. 시장에서 밀도(density, 용량, 집적도) 경쟁이 계속됨에 따라, 에러 메커니즘과 기생의 전기적 요소들이 더 현저해지고 있다. 종래의 제조 방안들은 나노(nano) 스케일의 이슈들을 다루는데 있어서 점점 어려움에 직면하고 있다. 그러므로, 체계적인 쓰기 및 읽기 알고리즘들이 재고될 필요가 있다.
PRAM 크로스포인트(cross-point; 교차점) 어레이 아키텍처(architecture)는 2개 단자의 저항성 스위칭 소자들을 고밀도의 수직한 네트워크에 빽빽하게 채우는(pack) 것을 가능하게 하고, 그리고 낸드 플래시 아키텍처보다 더 작은 피처 사이즈(feature size)를 가질 수 있는 가능성을 갖는다. 그러나, 크기(혹은 차원; dimension)의 감소는 심각한 신뢰성 및 전력 우려를 발생시킨다. 빽빽한 PRAM 크로스포인트 어레이들에서의 읽기 동작은 해당 비트라인 전류의 크기(magnitude)에 따른 셀의 저항(resistance)을 평가함으로써 수행된다. 근본적인 읽기 신호 노이즈(noise)는 감지 증폭기의 입력 전류에 더해지거나 또는 감지 증폭기의 입력 전류로부터 빠질 수 있는 스니크(sneak) 전류이다. 감지된 전류는 워드라인에서 감지 증폭기로의 스니크 경로들에 의해 야기되는 누설 성분을 포함한다. 기생 영향(효과)은 출력 전압 신호를 바꿀(이동 시킬) 수 있고(shift) 이는 데이터 에러들로 이어질 수 있다. 스니크 경로들의 배열들은 저장된 데이터, 읽기 워드라인의 위치, 그리고 어레이 크기에 의해 결정된다. 이것은 데이터 무결성(integrity)과 신뢰성의 중요한 문제로 간주된다. 이것은 스니크 경로들의 저항성 소자들에서 원치 않는 전력 소비를 또한 야기할 수 있고, 어레이 스케일을 제한한다.
2x2 크로스포인트 어레이의 스니크 전류의 예시가 도 1에서 도시된다. 비선택(선택되지 않은) 행 WL은 고임피던스(high impedance)에 연결된 반면에, 선택(된) 워드라인(행)은 VWL로 구동(작동)되고, 그리고 각 비트라인(열)의 일단은 0에 가까운 입력 임피던스로 감지 증폭기에 연결된다. 도면에서, RWL/RBL은 어레이 배선 단위 당 워드라인/비트라인 기생 저항이고, 그리고 RL/RH는 LRS(Low Resistance State) 및 HRS(High Resistance State)에서의 PRAM 소자에 대한 저/고 저항 상태들이다. 선(L11)은 저저항 PRAM 및 배선 기생을 통한 이론상의 이상적인 전류 경로를 표시한다. 고저항 PRAM은 개방 연결과 같음에 유의해야 한다. 전류는 메모리 소자(RL)를 통과한 후에, 첫 번째 분기점(junction)에서 나뉜다: 선(L12)은 타깃(목표) 감지 증폭기로의 원하는 읽기 신호이고, 그리고 선(L13)은 인접 비트라인으로의 동일한 메모리 소자 성분들(RL) 및 배선 저항을 통한 스니크이고, 여기서 읽기 워드라인에서 대응하는 RH로 인한 전류는 없다.
스니크 전류의 크기는 전류 분배기 정리에 따라 비트라인과 스니크 경로 저항들 간의 비율에 의해 결정된다. 이것은 크로스포인트 저항 네트워크의 고유 현상이다. 알려진 다양한 방법들은 저장 용량을 감소시키거나 또는 전력 소비를 증가시킴으로써 스니크 전류를 완화할 수 있다. 이것들은 두 가지의 접근법들(선택 소자 및 코딩)로 구별될 수 있다.
선택 소자 기법은 전류 제어 메커니즘과 통합되도록 기본 저항 성분을 수정한다. 예시들은 다이오드들, MOSFET/BJT 트랜지스터들, 및 상보적 저항성 스위치(CRS)들을 포함한다. 이러한 셀 설계에서, 스니크 전류는 상당히 감소하지만, 셀 영역 및 3D/BEOL(BackEnd-Of-Line) 호환성의 오버헤드 비용이 높다. 뿐만 아니라, 트랜지스터들은 추가적인 어드레스 멀티플렉서(multiplexer) 배선을 요구하고, 다이오드들은 셀의 출력 전류 신호 크기를 감소시키고, CRS(Complementary Resistive Switching)는 파괴적 판독을 갖고(수행하고), 그리고 1S1R(하나의 선택소자(selector) 및 하나의 저항) 구조들은 높은 비선형 비율들을 갖는다.
코딩 기법은 에러 정정 코드(ECC)들 또는 이들과 제약된 코드들과의 조합을 이용한다. 코드들만을 이용하는 것은 비트 오류율(BER)이 낮을 때에만(예를 들어, 10-3 내지 10-2) 실현 가능하다. 그렇지 않으면, 증가하는 오류율에 대처하기 위해 소프트 데이터 추출(soft data extraction) 또는 진보한 저전력 경판정(hard-decision) ECC 방식들이 요구된다. 다차원의 제약된 코딩은 스니크 전류 경로들을 제거하거나 감소시킬 수 있지만, 그 패리티 비트들의 중복(redundancy)은 받아들일 수 없다.
본 발명은 상술한 기술적 과제를 해결하기 위한 것으로, 본 발명은 PRAM에서 셀 위치에 의해 고유한 스니크 전류를 디노이징하기 위한 방법을 제공할 수 있다.
본 발명의 예시적인 실시 예들은 스니크 전류들로부터 발생하는 에러들의 수를 감소시키는 디노이징 방식에 기초하여 순차적인 읽기 동안 워드라인 데이터의 소프트 정보 추출을 위한 시스템들과 방법들에 관한 것이다. 특정 비트라인에서 끝나는 스니크 경로들의 개수는 동일한 비트라인에 배치된 저저항 상태의 PRAM 소자들의 개수와 관련이 있으며, 스니크 노이즈는 워드라인 위치와 동일한 비트라인의 저저항 셀들의 개수에 의해 결정된다. 고저항 그리고 저저항 셀들 양자에 관한 읽기 마진들이 분석되고, 어레이 매트릭스에서 이전 데이터 읽기들은 비트 우도(likelihood) 평가를 미래 워드라인 읽기들로 할당하는데 사용된다. 얻어진 신뢰도 정보는 컨트롤러에서 효과적인 연판정(soft decision) 디코딩을 향상시키거나 또는 경판정(hard decision) 디코딩의 코드워드 데이터를 디노이징하는데 사용될 수 있다. 본 발명의 실시 예들에 따른 알고리즘들은 어떠한 비트 리던던시를 요구하지 않으며, 하드웨어 오버헤드는 작고 실현 가능하다. 분석 결과들은 비트 오류율의 몇몇 크기들의 향상을 보여주고, 그리고 소프트 정보는 오류 정정 및 복구를 더욱 향상시킬 수 있다. 실시 예들에 따른 알고리즘들은 보편적이고 MLC(multiple bit cell) 레벨들의 임의의 수에 맞도록 확장될 수 있다. 실시 예들에 따른 알고리즘들은 유연성 있고 다른 노이즈 완화 기술들과 결합될 수 있다. 기술이 진보하고 더 많은 셀들이 비용 감소를 위해 특정 영역에 채워짐에 따라 장치 인식 오류 정정의 요구는 더욱 중요해지고 있다.
본 발명의 실시 예에 따라, M 워드라인들과 N 비트라인들의 PRAM 메모리 어레이에서 고유 스니크 전류들을 디노이징하는 방법이 제공되며, 방법은 PRAM 메모리 어레이에 의해, 입력 읽기 어드레스를 수신하는 단계; 및 수신된 입력 읽기 어드레스에 가장 가까운 거리에 대해 평가된 최적의 기준 전류를 선택하는 단계를 포함한다. 기준 전류는 읽기 전류가 '0' 또는 '1'인지 여부를 결정하고 그리고 읽기 전류를 왜곡하는 스니크 경로들 및 기생 요소들의 영향들로 인한 비트 오류율을 최소화한다.
본 발명의 추가 실시 예에 따라, 수신된 입력 읽기 어드레스에 가장 가까운 거리에 대해 평가된 최적의 기준 전류는 감지 증폭기로부터의 워드라인 거리들 대 이들 워드라인 거리들에 대해 평가된 최적의 전류들의 표로부터 선택된다.
본 발명의 추가 실시 예에 따라, 방법은 감지 증폭기로부터 복수의 워드라인 거리들(y1)에 대해, 전류(I(y 1 ))를 계산함으로써, 감지 증폭기로부터의 워드라인 거리들 대 평가된 최적의 전류들의 표를 생성하는 단계를 포함하고,
Figure pat00001
, RBL은 비트라인의 단위 공간 당 저항이고, RL은 PRAM의 저저항 셀 상태의 저항이고, 1/α는 워드라인의 저저항 상태 셀들의 일정 비율이고, β는 비트라인의 저저항 상태 셀들의 일정한 비율이고, 그리고 IRR은 PRAM의 감지된 저저항 셀을 통한 전류이다.
본 발명의 추가 실시 예에 따라, on방법은 전류 I(y 1 ) 및 거리들(y1)을 로그-회귀하여 I(y) = A - B ln(y)의 형태로 ln(y 1 )의 선형 함수로서 I(y 1 )를 결정하는 단계를 포함하되, A 및 B는 로그-회귀로부터 도출된다.
본 발명의 추가 실시 예에 따라, 수학식
Figure pat00002
은 기계학습을 이용하여 실험적 데이터로부터 도출된다.
본 발명의 추가 실시 예에 따라, 수신된 입력 읽기 어드레스에 가장 가까운 거리에 대해 평가된 최적의 기준 전류는 동적으로 변하는 기계학습 기법에 의해 선택된다.
본 발명의 다른 실시 예에 따라, M 워드라인들과 N 비트라인들의 PRAM 메모리 어레이에서 고유(intrinsic) 스니크 전류들을 디노이징하는 방법이 제공되며, 방법은 PRAM 메모리 어레이에 의해, 비트라인(i) 당 저저항 상태 PRAM들의 개수(Z i )를 수신하는 단계; 비트 Z i = 0이면 MN+1의 우도 값을 또는 Z i ≠0이면 MN/Z i α 의 우도 값을 인덱스(i)에서의 비트에 할당하되, 1/α는 워드라인의 저저항 상태 셀들의 일정 비율인 단계; 및 그것의 우도 값에 기초하여 인덱스(i)에서의 비트를 디코딩하는 단계를 포함하고, 디노이징된 정정 비트 값이 얻어진다.
본 발명의 추가 실시 예에 따라, 인덱스(i)에서의 비트에 우도 값을 할당하는 단계는 페이지의 모든 비트들에 대해 수행된다.
본 발명의 추가 실시 예에 따라, 그것의 우도 값에 기초하여 인덱스(i)에서의 비트를 디코딩하는 단계는 에러 정정 코드를 이용하여 수행된다.
본 발명의 다른 실시 예에 따라, M 워드라인들과 N 비트라인들의 PRAM 메모리 어레이에서 고유 스니크 전류들을 디노이징하는 방법이 제공되며 방법은 감지 증폭기로부터의 복수의 워드라인 거리들(y1)에 대해, 전류 I(y 1 )를 계산함으로써, 감지 증폭기로부터의 워드라인 거리들 대 평가된 최적의 기준 전류들의 표를 생성하는 단계를 포함하고,
Figure pat00003
, RBL은 비트라인의 단위 공간 당 저항이고, RL은 PRAM의 저저항 셀 상태의 저항이고, 1/α는 워드라인의 저저항 상태 셀들의 일정 비율이고, β는 비트라인의 저저항 상태 셀들의 일정한 비율이고, 그리고 IRR은 PRAM의 감지된 저저항 셀을 통한 전류이고, 최적의 기준 전류는 읽기 전류가 '0' 또는 '1'인지 여부를 결정한다.
본 발명의 추가 실시 예에 따라, 방법은 PRAM 메모리 어레이에 의해, 입력 읽기 어드레스를 수신하는 단계; 및 감지 증폭기로부터의 워드라인 거리들 대 이들 워드라인 거리들에 대한 평가된 최적의 전류들의 표로부터, 수신된 입력 읽기 어드레스에 가장 가까운 거리에 대해 평가된 최적의 기준 전류를 선택하는 단계를 더 포함한다. 기준 전류는 읽기 전류를 왜곡하는 스니크 경로들 및 기생 요소들의 영향들로 인한 비트 오류율을 최소화한다.
본 발명의 추가 실시 예에 따라, 방법은 전류 I(y 1 ) 및 거리들(y1)을 로그-회귀하여 I(y) = A - B ln(y)의 형태로 ln(y 1 )의 선형 함수로서 I(y 1 )를 결정하는 단계를 포함하고, A 및 B는 로그-회귀로부터 도출된다.
본 발명의 추가 실시 예에 따라, 수학식
Figure pat00004
은 기계 학습을 이용하여 실험적 데이터로부터 도출된다.
본 발명의 실시 예에 따르면 PRAM에서의 읽기 동작들의 신뢰성이 향상될 수 있다.
도 1은 본 발명의 실시 예에 따라, 2x2 크로스포인트 PRAM의 스니크 전류 현상의 예시를 도시한다.
도 2는 본 발명의 실시 예에 따라, 단일 PRAM 소자로부터의 전류 경로들을 도시한다.
도 3은 본 발명의 실시 예에 따라, 단일 LRS PRAM으로부터의 스니크 경로의 전기적 모델링을 도시한다.
도 4는 본 발명의 실시 예에 따라, 스니크 경로의 등가 회로를 도시한다.
도 5는 본 발명의 실시 예에 따라, 감지 증폭기들로부터의 다양한 워드 라인 거리들(y=1 내지 1024)에 대해, 감지된 전류 대 비트라인들의 LRS 셀들의 개수의 그래프이다.
도 6은 본 발명의 실시 예에 따라, 대수 눈금을 이용한 도 5의 그래프들을 도시한다.
도 7a 및 도 7b는 본 발명의 실시 예에 따라, 도 5의 변수들에 대한 알고리즘 1로부터의 출력의 그래프와 표이다.
도 8은 본 발명의 실시 예에 따라, 4x4 PRAM 어레이의 알고리즘 2의 출력을 도시한다.
도 9는 본 발명의 실시 예에 따라, μ=0이고 표준 편차 범위가 σ=0.1부터 1까지인 비트 오류율(BER) 대 가우시안 노이즈의 그래프이다.
도 10은 본 발명의 실시 예에 따라, PRAM(phase change random access memory)에서의 읽기 동작들의 신뢰성을 향상시키기 위한 방법을 구현하는 시스템의 블록도이다.
본문에서 설명된 본 발명의 예시적인 실시 예들은 PRAM(phase change random access memory)에서의 읽기 동작들의 신뢰성(reliability)을 향상시키기 위한 시스템들과 방법들을 일반적으로 제공한다. 실시 예들은 다양한 수정들과 대안적인 형태들로 허용되지만, 특정한 실시 예들이 도면들에서 예시들로 도시되며 본문에서 상세하게 설명될 것이다. 그러나, 게시된 특정한 형태들로 본 발명을 제한하려는 의도는 없지만, 반대로, 본 발명은 본 발명의 사상 및 범위 내에 속하는 모든 수정들, 균등물들, 및 대안들을 포함하는 것으로 이해되어야 한다.
A. 표기법들
표기 1 (크로스포인트 MxN 어레이 행렬): 메모리 어레이에서 워드라인들(WL 또는 행들) 및 비트라인들(BL 또는 열들)의 개수는 M과 N으로 각각 표시된다. 수직의 크로스포인트 어레이는 연속적인 워드라인들과 비트라인들의 층(레이어(layer))들로 내장된다. 3D 구조의 깊이는 적층된 크로스 배선들 시트(sheet)들의 개수이다.
표기 2 ( 워드라인 / 비트라인 배선들의 기생 저항): 메모리 어레이는 3차원(3D) 배선들로 구성된다. WL 또는 BL의 단위 공간 당 저항은 RWL 및 RBL로 표시된다.
표기 3 (셀 당 PRAM 레벨들): 본 발명의 실시 예들에 따라, 셀 당 단일 비트(SLC(single bit per cell))가 가정된다. 셀 상태들은 RL 저항으로 표시되는 저저항 상태(LRS-1) 또는 RH 저항으로 표시되는 고저항 상태(HRS-0)이다.
표기 4 (1차 스니크 경로): 스니크 전류는 타깃 PRAM을 통해 흐르지 않는 비트라인의 전류의 일부(부분)이다. 스니크 경로는 2개 또는 그 이상의 PRAM 소자들을 포함할 수 있다. 본 발명의 실시 예들에 따라, 2개 저항성 메모리 소자들을 갖는 경로들만이 고려되고, 1차 스니크 경로로서 지칭된다. 더 많은 PRAM들을 포함하는 다른 경로들은 무시할 수 있는 전류들을 갖는다.
표기 5 ( LRS /HRS PRAM들의 통계적 분포): 본 발명의 실시 예들에 따라, 워드라인에 LRS 셀들의 일정한 비율(분수; fraction)은 1/α로 표시되고, 셀들의 절대 수는 N/α이고, 그리고 상응하여, 비트라인 당 1/β(M/β 셀들)이다. HRS 셀들은 워드라인/비트라인 셀들을 보충한다. α는 워드라인 코딩에 의해 보장될 수 있으나, β를 일정하게 만드는 것은 다차원적 제약들이 필요하다. 본 발명의 실시 예들에 따라, 랜더마이저(randomizer)를 사용하는 ρ=1/2인 독립적이고 동등하게 분포된 베르누이(Bernoulli) 데이터 분포가 가정되며, 그러므로 α=2 이고 β는 어레이 사이즈에 의해 결정된다: β는 작은 어레이들에서는 높은 분산(variance)을 갖는 랜덤 변수이고, 그리고 큰 어레이들에서는 β=2다.
B. 스니크 경로 등가 회로
본 발명의 실시 예들에 따라, 스니크 경로들의 전기적 모델링 및 분석이 그것으로부터 생기는 설계 관찰들과 함께 다음 섹션에서 설명된다.
단일 PRAM 셀에 대한 워드라인 전원과 그것의 스니크 전류 경로들의 영향은 중첩(super-position) 회로 분석 원리에 따라 결정될 수 있다. 누적된 영향은 단일 셀에 대한 워드라인 전압의 개별적인 영향을 세서(카운팅; counting) 계산될 수 있다. 전류 경로는 도 2에서 도시된 바와 같이, 단일 PRAM 소자로부터의 전류 경로들을 도시하는 하위(서브(sub)) 경로들로 나눠진다. WL/BL에 대해 수직의/수평의 선들을 갖는 3x3 어레이에서, 중심의 LRS PRAM 전류가 추적(trace)된다. 고려된 1차 스니크 경로는 이상적인 전류 경로의 일부가 아닌 LRS에서의 2개 PRAM들을 포함한다. 첫 번째 경로는 전압원으로부터 저항 하부 전극까지의 선(L21)이다. 비트라인에 도달하면, 전류는 분할(split)된다. 선(L22)은 감지된 PRAM으로부터 타깃 감지 증폭기까지의 이상적인 경로이다. 선(L23)은 감지된 PRAM이 읽힐 때 동일한 BL 그리고 다른 WL에 배치되는 다른 LRS 상부 전극 PRAM으로의 분할 전류이며, 빠지는(마이너스의; subtractive) 노이즈에 해당한다. 마지막 경로는 다른 WL의 PRAM으로부터 다른 BL의 감지 증폭기까지의, 더하는(플러스의; additive) 노이즈에 해당하는 선(L24)이다.
경로 요소들은 다음에서 설명되고 그리고 해당 전기적 모델링은 단일 LRS PRAM으로부터의 스니크 경로의 전기적 모델링을 도시하는 도 3에서 주어진다. 도면의 좌측은 도 2에서와 같이 동일한 참조 번호들로 표시된 스니크 경로 부분들의 회로들을 도시하고, 도면의 우측은 전압원에서 단일 저저항 소자를 통한 감지 증폭기까지의 등가 회로들을 도시한다. VWL은 워드라인 전원을 표시하고, RL은 LRS PRAM의 저항이고, RBL은 2개 PRAM 분기점들 간의 단위 길이 비트라인 저항이고, y1은 비트라인 배선 길이 단위로 측정된 감지 증폭기로부터의 거리이고, 그리고, SA는 감지 증폭기이다. 어레이 차원은 M개 워드라인들(행들)과 N개 비트라인들(열들)이다. 워드라인 당 LRS 셀들의 개수는 N/α이다. 도면의 상수들(x1, y2, y3)은 다음에서 설명된다.
1. 타깃 PRAM으로의 워드라인 전압원
실시 예에 따라, 시작 경로는 도 2의 선(L21)에서 도시된 바와 같이 읽기 전압원으로부터, 기생 워드라인 저항을 통해, 그리고 타깃 PRAM 하부 전극에서 끝난다. 전기적 모델링은 도 3의 좌측에서 전체 스니크 경로 구성의 일부로서 도시된다. 전압원에서부터의 PRAM의 거리로 인하여 길이 단위 당 워드라인 저항(RWL)에 일정한 변수(x1)가 곱해진다.
2. 감지 증폭기로의 PRAM 하부 전극
실시 예에 따라, 선(L22)으로 표시된 바와 같이, 이상적인 전류 경로는 감지된 PRAM에서부터 비트라인의 기생 저항(RBL)을 통해 의도된 감지 증폭기까지 연장된다. 감지 증폭기로부터의 PRAM의 거리로 인해 RBL에 상수(y1)가 곱해진다.
3. 상향의 다른 WL R L 로의 PRAM 하부 전극
실시 예에 따라, 선(L23)으로 표시된 바와 같이, 스니크 전류 경로는 타깃 PRAM 하부 컨택(contact)으로부터 동일한 워드라인의 다른 PRAM으로의 전류 분할로 시작한다. 표시된 비트라인의 저항(RBL)에 배선 길이로 인한 y2가 곱해진다.
4. 다른 BL 감지 증폭기로의 다른 WL R L
실시 예에 따라, 스니크 전류의 마지막 부분은 도 2의 선(L24)에 해당하는 상향의 다른 WL RL에서부터 동일한 워드라인의 LRS에서의 모든 PRAM들로의 분할이고 그리고 그들의 비트라인들의 감지 증폭기들에 도달한다. 비트라인 저항에 그것의 길이로 인한 y3가 곱해진다.
단일의 상향의 다른 WL PRAM L23의 실시 예에 따라 스니크 경로 모델을 완성함에 따라, 이것은 등가 회로로 변환되고, 그리고 RWL 및 RBL은 RL에 부착되면 무시될 수 있다. 경로(L21)의 등가 저항은 RL이고, 경로(L22)는 y1RBL이고, 경로(L23)는 RL이다. N/α LRS PRAM들이 다른 WL의 경로(L24)에 있다고 가정하면, 결과 저항은 수학식 1과 같다:
Figure pat00005
실시 예에 따른 등가 회로의 회로도는 도 3의 우측에서 도시된다.
다음, 실시 예에 따라, 도 3의 우측의 회로(L30)는 동일한 비트라인의 모든 LRS 소자들로 일반화된다. 확장은 도 4의 왼쪽에서 도시된 회로(L41)이다. (1+α/N)RL 분기(branch)들의 개수는 비트라인 당 LRS PRAM들의 개수와 같고 M/β로 카운팅된다. 열 방향으로 M/β LRS PRAM이 있다고 가정하면, 해당 저항은 수학식 2와 같다:
Figure pat00006
완전한 등가 회로(L42)는 도 4의 우측에 도시된다. 감지된 RL PRAM을 통한 전류를 IRR로 표시하면, 실시 예에 따라 전류 분배기 표현에 따라 얻어진 신호는 수학식 3과 같다:
Figure pat00007
Figure pat00008
분석은 단일 비트라인의 회피(빠지는(escaping)) 전류는 어레이 차원(M, N), 데이터 분포(α, β), LRS, 및 비트라인 배선 저항(RL, RBL) 그리고 감지 증폭기에서부터의 워드라인 거리(y1)에 의해 결정된다는 것을 보여준다.
만약, β→∞인 것과 등가인, 비트라인에 0개의 LRS 소자들이 있으면, 스니크 전류는 제거된다는 것을 알 수 있다. PRAM을 통한 전류는 수학식 4와 같다:
Figure pat00009
단일 PRAM 소자로부터의 스니크 전류의 크기는 수학식 5와 직접 관련된다:
Figure pat00010
총 어레이 스니크 전류는 동일 워드라인 상의 모든 LRS PRAM들의 합, 그러므로 N/α에 대한 합이며 수학식 6과 같다:
Figure pat00011
고정된 비트라인들로 워드라인들(M)이 증가하면, 수학식 7과 같다:
Figure pat00012
반면에, 고정된 워드라인들로 비트라인들이 개수(N)가 증가하면 수학식 8이 산출된다:
Figure pat00013
실시 예에 따라, 어레이의 스니크 전류 크기의 함수는 M과 N에 대해 단조적으로(monotonically) 증가한다. 전류(Isneak -RR)는 감지된 읽기 신호와 관련되고 신뢰성에 영향을 미친다. 이것은 소자 전류로부터 빠진 전류의 비율로서 볼 수 있다. 전류(Isneak-Array)는 스니크 경로들에 따라 재분포되는 총 전류이다. 이것은 저항 및 전류 분배기 정리를 고려하여, 감지된 워드라인에서 HRS를 갖는 비트라인들을 포함하는, 모든 비트라인들의 전류들에 더해진다. 통틀어서, 어레이 당 MN/α LRS PRAM들이 있고, 그리고 비트라인 당 M/β LRS 소자들이 있고, 그리고 더하는(가산) 전류는 수학식 9와 같다:
Figure pat00014
Figure pat00015
Figure pat00016
더하는 전류는 비트라인의 모든 PRAM들이 HRS이면(β→∞에 해당) 0이다. 랜덤 데이터 분포들에서, 비트라인 당 LRS 소자들의 개수는 평균적으로 M/β이다. z LRS 소자들을 갖는 특정한 비트라인의 경우 수학식 10 및 수학식 11과 같다:
Figure pat00017
Figure pat00018
어레이의 나머지는 WL/BL 평균적으로 N/α 및 M/β LRS PRAM들을 갖는 것으로 가정된다. 특정 비트라인에서 더해지는 영향은 수학식 12와 같다:
Figure pat00019
실시 예에 따라, PRAM 및 총 어레이의 스니크 전류 표현들 및 도식적인 등가 회로는 4개의 분명한 관찰들을 가능하게 한다:
1. WL들의 개수는 BL들보다 안정성에 더 큰 영향을 미침
실시 예들에 따라, 워드라인들의 개수(M)를 증가시키는 것은 스니크 전류를 1/(1+1/M)만큼 증폭한다. 그러나, 비트라인들의 개수(N)를 증가시키는 것은 특정 PRAM 전류를 1/(1+N/(N+α))만큼 변경한다. N이 크면, 즉, N>>α이면, 감지된 신호에 대한 N의 영향은 무시할 수 있다.
2. WL 위치에 따른 스니크 전류 노이즈 크기.
실시 예들에 따라, I sneak -RR 에서 y1 성분에 의해 보여질 수 있는 바와 같이, 감지 증폭기에 가까운 워드라인은 스니크 전류를 비례적으로 감소시킬 것이다. 이것은 충분히 낮은 감지 증폭기의 입력 임피던스에 의해 결정되어 비트라인의 단위 길이 저항, 이 경우, WL 위치는 감지된 전류에 의미있는 영향을 미치지 않을 것이다.
3. 총 어레이 스니크 전류는 작은 사이즈의 어레이에서 WL들 대 BL들의 개수에 의해 상이하게 영향을 받고 그리고 큰 사이즈의 어레이에서 WL들 대 BL들의 개수에 의해 상대적으로 동일하게 영향을 받는다.
실시 예에 따라, 어레이의 관점으로부터, 워드라인들은 1/(1+1/M)만큼 스니크 전류에 영향을 미치고 반면에 비트라인들(N)은 작은 어레이들에서 N만큼 전류를 증폭 시킨다. M과 N이 크면, 예를 들어, >100이면, M을 증가시키거나 N을 증가시키는 것 간의 차이는 무시할 수 있다.
4. 특정 비트라인에 더해지는 스니크 전류는 그것에 배치된 LRS PRAM들의 개수에 비례함.
실시 예에 따라, 스니크 경로의 부분-4에 따라, 전류는 각 워드라인에서 LRS 소자의 비트라인들로 분할된다. 랜덤 데이터 분포를 갖는 큰 어레이들에서, 전류는 각 비트라인으로 동등하게 평균되고, 반면에 작은 어레이들에서는 더해지는 스니크 전류 노이즈 간에 상당히 큰 차이가 있을 수 있다.
상술한 이해에 기반하여, 본 발명의 실시 예들에 따른 적절한 신호 처리 방식들이 다음 섹션에서 유도된다.
C. 스니크 전류의 디노이징(잡음제거; Denoising)
실시 예들에 따라, 상술한 관찰들(2, 4)은 소프트 정보 추출 및 스니크 전류의 잡음 제거를 위한 알고리즘들을 개발하는데 사용된다. 알고리즘들이 PRAM 그 자체에 온-칩으로 구현될 수도 있지만, 이들 알고리즘들은 PRAM 칩과 관련된 메모리 컨트롤러에 의해 실행될 것이다.
실시 예에 따라, 읽기 전류 신호를 고려한다. RH를 통한 전류가 무시할 수 있는 것으로 가정할 수 있음에 따라, 위에서 계산된 바와 같이, 감지된 PRAM을 통해 흐르는 전류는 IRR, 약 VWL/RL이다. 감지된 전류는 IRR과 같을 것이다. 그러나, 스니크 경로 분석에서 보여진 바와 같이, 전류의 일부는 Isneak -RR로 언급된 다른 경로들로 전환(divert)된다. 스니크 비율은 원래의 IRR 신호로부터의 빠지는 노이즈이다. 이 노이즈는 정적인 어레이 변수들(예를 들어, M, N, RL, RBL) 그리고 또한 동적인 값들(예를 들어, 데이터의 α, β 그리고 감지 증폭기로부터의 거리(y1))에 의해 결정된다. 큰 어레이에서, α, β는 거의 일정하고, 그러므로 노이즈는 y1에 의해 주로 결정된다. 스니크 RR 전류들은 동일한 워드라인의 모든 LRS PRAM들로부터 모이고 그리고 어레이 데이터 분포들에 따라 HRS를 갖는 PRAM들을 포함하는 모든 비트라인들로 재분배된다. 더해진 전류는 Iadditive -RR로 표시된 더해지는 노이즈이며 동작은 거리(y1) 및 비트라인에 배치된 LRS PRAM의 개수(z)에 의해 결정된다. LRS 셀의 감지된 읽기 신호는 수학식 13과 같다:
Figure pat00020
Figure pat00021
저항성이 없거나 회피 전류들을 갖는 HRS 셀들에서, 수신된 신호는 더해지는 노이즈이다(수학식 14 참조):
Figure pat00022
감지된 전류들 간의 마진(margin)은 워드라인이 감지 증폭기로부터 멀어지고 더 많은 LRS 저항들이 동일한 비트라인에 배치됨에 따라 가깝게 된다(수학식 15 참조):
Figure pat00023
실시 예에 따라, 도 5는 감지 증폭기들로부터의 다양한 워드라인 거리들(y=1 내지 1024)에 대해, 감지된 HRS 및 LRS PRAM 전류 대 z로 표현되는 비트라인의 LRS 셀들의 개수의 그래프이다. 선(CLRS)은 도면에서 도시된 워드라인 거리들의 값들에 대한 LRS 읽기 전류를 나타내고, 그리고 선(CHRS)은 HRS 읽기 전류를 나타낸다. LRS에 대한 저항 RL=1KΩ이고, 그리고 (PRAM 분기점들 사이의) 단위 길이 비트라인 저항 RBL=0.01Ω이다. LRS PRAM 전류는 IRR=1로 정규화되고(대신 대략 VWL/RL) 그리고 베르누이-(1/2) 랜덤 데이터 분포는 α=β를 갖는다. 블록 사이즈는 1024x1024 WLxBL이다. 분석은 감지 증폭기로부터의 워드라인의 거리가 증가하고 비트라인에 더 많은 LRS 소자들이 배치됨에 따라 증가하는 노이즈 및 감소하는 읽기 마진을 보여준다. HRS 및 LRS 간의 차이(gap)는 LRS 측으로부터 축소(shrink)되고 상쇄(offset)됨을 알 수 있다. 절대 전류 감소가 LRS 신호에서 주요한 반면에, 대수 눈금으로 도 5와 동일한 데이터를 보여주는 도 6에서 도시된 바와 같이, HRS 읽기 전류는 더 크게 변한다. HRS 전류는 워드라인에서 감지 증폭기까지의 거리(y)의 증가에 따라 몇몇 크기들로(104 까지) 영향을 받는다. 그러나, 전류는 IRR 전류의 10-8부터 10-3까지 변하며 반면에 LRS 셀들은 크기에 덜 영향을 받지만 1부터 0.1 IRR까지 실제로 감소하며 그리고 BER에 주요 영향을 결정한다. 전류는 1로 정규화된다(대신 VWL/RL).
실시 예에 따라, 수신된 데이터를 디노이징하기 위해, 워드라인 위치 및 비트라인 데이터가 고려된다. 비트라인 데이터는 항상 (이용) 가능하지 않기 때문에, 첫 번째 단계는 그것의 어드레스에 따라 읽기 데이터를 평가하는 것이고, 그리고 두 번째 단계는 비트라인 데이터가 존재하면 이를 고려하는 것이다.
실시 예에 따른 알고리즘은 워드라인 어드레스에 따라 읽기 동안 최적의 감지 증폭기 전류 비교를 제공한다. 세부 사항은 아래 알고리즘 1에서 설명된다. 단계(1)는 감지 증폭기로부터의 워드라인 거리에 따라 전류 비교들의 오프라인 표를 생성하고, 이것은 단계(2)에서 워드라인 위치에 기반하는 입력 읽기 어드레스에 인가된다. 전류(I HRS-SENSE +I LRS-SENSE )/2는 수학식 16과 같다.
Figure pat00024
대체 실시 예에서, 수학식 16은 실험적 측정에 기초하는 기계 학습(머신 러닝(machine learning)) 기법들을 이용하여 공식화될 수 있다. 예로서, 제한되지 않는 기계 학습 기법들은 회귀 및 신경망들을 포함한다.
다른 실시 예에 있어서, 수신된 입력 읽기 어드레스와 가장 가까운 거리에 대한 평가된 최적 기준 전류는 기계 학습 기법을 동적으로 변경시킴으로써 선택된다. 예시적인 동적 변경 기계 학습 기법은 actor-critic 알고리즘이다.
도 7은 도 5의 어레이 변수들을 이용하여 워드라인에서 감지 증폭기까지의 거리에 따라 도출된 전류 비교를 도시한다. 도 7a는 선(L71)으로 도시되고 도 7b의 표에서 샘플링된 알고리즘 1에 따른 전체 계산의 그래프이며, 반면에 선(L72)은 최적 전류이다. 로그 기반의 회귀는 (y로 표시된) 워드라인에서 감지 증폭기까지의 거리의 함수로서 감지 증폭기 전류 비교에 대한 간단한 분석적(해석적) 표현을 도출하도록 수행된다.
로그 회귀 기법을 이용하여, 표는 97.5% 정확도를 갖는 다음의 표현(수학식 17 참조)으로 표현될 수 있다:
Figure pat00025
실시 예들에 따라, 감지 증폭기 구현은 전류들 대신에 빌드업(build-up) 전압들을 비교할 수 있다. 이 경우, I compare는 적절한 저항성 소자를 곱함으로써 V compare 로 변환된다.
알고리즘 1: 어드레스 위치에 의한 읽기 신호 디노이징
입력: 어레이 차원 MxN, RL, RBL, 어드레스
(1) y1 : (IHRS -SENSE+ILRS -SENSE)/2에 따라 감지 증폭기로부터의 워드라인 거리(y1 위치) 및 최적 전류 비교의 오프라인(offline) 표를 생성. (대표적인 또는 최악의 경우의 z 값에 대한, 수학식 13 및 수학식 14). 표는 수학식 17의 간단한 표현으로 설명될 수 있다.
(2) 입력 읽기 어드레스에 맞는 감지 증폭기에 대한 전류 비교를 선택
실시 예에 따른 다른 알고리즘은 해당 비트라인에 배치되는 LRS PRAM들의 개수에 따라 감지된 비트들에 대한 우도 값들(likelihood values)을 할당함으로써 신뢰성을 더 향상한다. 세부 사항은 아래 알고리즘 2에서 설명된다. 이러한 데이터는 순차적인 읽기 또는 동적 수집(collection)에 의해 얻을 수 있다. 비트를 디코딩 또는 뒤집는(flipping) 마지막 단계는 LDPC와 같은, 임의의 알려진 에러 정정 코드를 이용하여 수행될 수 있다.
알고리즘 2: 비트라인 데이터에 따라 비트 우도 할당
입력: 비트라인 i 당 LRS PRAM들의 개수 Zi, MN/α, 어레이의 LRS 요소들의 총 개수
(1) i=1부터 페이지 사이즈까지
Zi=0 이면, MN+1의 정확한(적절한) 우도 값을 인덱스 i에 배치된 비트에 할당
그렇지 않으면, MN/Ziα의 정확한(적절한) 우도 값을 인덱스 i에서의 비트에 할당
종료
(2) 얻어진 값들에 따라 비트들을 디코딩 또는 뒤집기
실시 예들에 따라, 알고리즘 1 및 알고리즘 2는 메모리 셀들을 읽을 때 데이터가 '0' 또는 '1'인지 여부를 판별(결정)하는데 사용되는 기준 전류를 결정한다. 메모리 읽기를 수행할 때, '0' 또는 '1' 사이를 결정하기 위해 메모리 셀 전류는 기준 전류와 비교된다. 스니크 경로들과 기생 영향들은 읽기 전류를 왜곡하기 때문에, 본 발명의 실시 예에 따른 알고리즘들은 노이즈 영향을 완화하기 위해 기준 전류 값을 변경한다.
알고리즘 실행의 예시가 도 8에서 도시된다. 실시 예에 따라, LRS/HRS 요소들에 대해 L/H 표기의 4x4 크로스포인트 블록이 조사된다. 도면의 좌측은 좌측에서부터 첫 번째 셀로부터의 스니크 전류들(L811, L812 참조) 그리고 두 번째 셀로부터의 스니크 전류(L82 참조)를 도시하고, 반면에 도면의 우측은 가장 오른쪽의 셀로부터의 스니크 전류들(L841, L842, L843 참조)을 도시한다. 좌측에서부터의 세 번째 셀은 그것의 비트라인 상의 모든 셀들이 HRS이므로 스니크 경로들을 갖지 않는다.
단지 1차 경로들이 고려되므로, 가장 왼쪽의 셀은 가장 오른쪽 셀로의 2개 스니크 경로들 L811, L812를 갖는다. 왼쪽에서부터 두 번째 셀은 네 번째 셀로의 단일 전류 경로 L82를 갖고, 네 번째 셀은 더해지는 전류 노이즈의 총 3개 경로들을 갖는다.
유사하게, 첫 번째 그리고 두 번째 셀들은 가장 오른쪽의 셀로부터 2개 스니크 경로들 L841, L842 그리고 1개 스니크 경로 L843를 갖는다. LRS의 총 개수는 MN/α=4x3/2=6이고 여기서 감지된 워드라인 데이터는 알려져 있지 않다. 할당된 우도 비율들은 6/2=3, 6/1=6, 7, 6/3=2이다. 값들은 노이즈 문턱값(threshold)에 따라, 소프트 디코딩 또는 비트 뒤집기에 사용된다. 큰 어레이들에서, 비트라인 당 LRS 셀들의 변동은 작고 거의 기대되는 M/β 값이므로 알고리즘 2는 알고리즘 1보다 덜 효과적일 것으로 예상된다.
D. 구현 및 MLC 일반화
실시 예들에 따라, 다양한 전류 비교를 위한 하드웨어 지원은 전압 조정(tuning)을 갖는 칩의 전원 전압을 요구한다. 어드레스 로직에 따라 감지 증폭기 기준의 제어는 내부 온 칩 마이크로-컨트롤러 소프트웨어에 의해 수행된다. 그러므로, 구현의 오버헤드는 실현 가능하고 저비용으로 될 것으로 기대된다.
실시 예에 따라 HRS/LRS를 갖는 SLC의 경우가 논의되었다. 그러나, 실시 예들에 따른 알고리즘들은 HRS/LRS로서의 각 2개의 인접한 레벨들을 취하고, 분석을 수행하고, 그리고 각 기준 점 당 별도로 그것을 최적화함으로써 셀 당 다수 비트들(multiple-bits per cell (MLC))로 일반화될 수 있다.
실시 예들에 따른 이득을 입증하기 위해, 가우시안 노이즈가 HRS 및 LRS 셀들 모두에 관해 μ=0 그리고 σ=0.1 내지 1까지의 표준 편차를 갖는 PRAM 셀들 저항에 대해 모의실험되었다. 1024x1024 어레이가 최적 전류 비교 계산에 사용된 동일한 변수들로 고려된다. 도 9는 비트 오류율(BER) 대 노이즈 시그마(sigma)의 그래프이다. PRAM 어레이 변수들은 도 5의 그것들과 유사하다. 선(C92)으로 표시된 최적(가장 낮은 BER)의 일정한 기준은 각 σ당 계산되었고 알고리즘 1에서 설명된 것으로서, 선(C91)으로 표시되는, 실시 예에 따른 워드라인 의존 디노이징 알고리즘의 결과와 비교되었다. 실시 예에 따른 디노이징 알고리즘은 각 워드라인 당 최적의 일정한 전류 비교와 비교하여, BER에서 몇몇의 크기들의(x1000 그리고 그 이상) 향상을 달성할 수 있다. 알고리즘의 정상(top)에서 알고리즘 2의 추가 전개는 BER을 심지어 더 향상시킬 것이다.
E. 시스템 구현
본 발명의 실시 예들은 하드웨어, 소프트웨어, 펌웨어, 특수 목적의 프로세스들, 또는 그것들의 조합의 다양한 형태들로서 구현될 수 있음이 이해될 것이다. 일부 실시 예들에서, 본 발명은 ASIC(application-specific integrated circuit), 또는 FPGA(field programmable gate array)로서 하드웨어 방식으로 구현될 수 있다. 다른 실시 예들에서, 본 발명은 컴퓨터 판독 가능한 프로그램 저장 장치 상에 실재로 구현된(포함된) 응용 프로그램으로서 소프트웨어 방식으로 구현될 수 있다. 응용 프로그램은 임의의 적합한 아키텍처를 포함하는 기계(machine)로 업로드될 수 있고, 그리고 기계에 의해 실행될 수 있다.
도 10은 본 발명의 실시 예에 따른 PRAM(phase change random access memory)의 읽기 동작들의 신뢰성을 향상시키기 위한 방법을 구현하는 시스템의 블록도이다. 도 10을 참조하면, 본 발명을 구현하기 위한 컴퓨터 시스템(101)은, 그 중에서도, CPU(central processing unit; 102), 메모리(103), 및 입출력(I/O) 인터페이스(104)를 포함할 수 있다. 컴퓨터 시스템(101)은 입출력 인터페이스(104)를 통해 디스플레이(105)와 마우스 및 키보드와 같은 다양한 입력 장치들(106)에 일반적으로 연결된다. 지원 회로들은 캐시, 전원들, 클럭 회로들, 및 통신 버스와 같은 회로들을 포함할 수 있다. 메모리(103)는 RAM(random access memory), ROM(read only memory), 디스크(disk) 드라이브(drive), 테이프(tape) 드라이브, 또는 그것들의 조합들 등을 포함할 수 있다. 본 발명은 메모리(103)에 저장되고 CPU에 의해 실행되는 루틴(107)으로서 구현될 수 있다. 이와 같이, 컴퓨터 시스템(101)은 본 발명의 루틴(107)을 실행할 때 전용 컴퓨터 시스템이 되는 범용 컴퓨터 시스템이다. 그렇지 않으면, 전술한 바와 같이, 본 발명의 실시 예들은, CPU(102)와 신호 통신하는 ASIC 또는 FPGA(107)로서 구현될 수 있다.
컴퓨터 시스템(101)은 또한 운영 체제 및 마이크로 명령어 코드를 포함한다. 본문에서 설명된 다양한 프로세스들 및 기능들은 운영 체제를 통해 실행되는 마이크로 명령어 코드의 일부 또는 응용 프로그램의 일부 (또는 그것들의 조합)일 수 있다. 또한, 다양한 다른 주변 장치들이 부가적인 데이터 저장 장치 및 프린팅 장치와 같은 컴퓨터 플랫폼에 연결될 수 있다.
첨부 도면들에서 도시된 구성하는 시스템 구성 요소들 및 방법 단계들 중 일부는 소프트웨어 방식으로 구현될 수 있기 때문에, 시스템들 구성 요소들(또는 프로세스 단계들) 간의 실제 연결들은 본 발명이 프로그램된 방식에 따라 다를 수 있음이 더 이해될 것이다. 본문에서 제시된 본 발명의 교시들이 주어지면, 당업자는 본 발명의 이들 및 유사한 구현들 또는 구성들을 고려할 수 있을 것이다.
예시적인 실시 예들을 참조하여 본 발명이 상세하게 설명되었으나, 당업자는 첨부된 청구항들에서 제시된 본 발명의 사상 및 범위로부터 벗어나지 않고 그것들에 대한 다양한 수정들과 대체들이 가능한 것이 이해될 것이다.

Claims (10)

  1. M 워드라인들과 N 비트라인들의 PRAM 메모리 어레이에서 고유 스니크 전류들을 디노이징하는 방법은:
    상기 PRAM 메모리 어레이에 의해, 입력 읽기 어드레스를 수신하는 단계; 및
    상기 수신된 입력 읽기 어드레스에 가장 가까운 거리에 대해 평가된 최적의 기준 전류를 선택하는 단계를 포함하되,
    상기 기준 전류는 읽기 전류가 '0' 또는 '1'인지 여부를 결정하고 그리고 상기 읽기 전류를 왜곡하는 스니크 경로들 및 기생 요소들의 영향들로 인한 비트 오류율을 최소화하는 방법.
  2. 제 1 항에 있어서,
    상기 수신된 입력 읽기 어드레스에 가장 가까운 거리에 대해 상기 평가된 최적의 기준 전류는 감지 증폭기로부터의 워드라인 거리들 대 이들 워드라인 거리들에 대해 평가된 최적의 전류들의 표로부터 선택되는 방법.
  3. 제 2 항에 있어서,
    감지 증폭기로부터 복수의 워드라인 거리들(y1)에 대해, 전류(I(y 1 ))를 계산함으로써, 감지 증폭기로부터의 워드라인 거리들 대 평가된 최적의 전류들의 상기 표를 생성하는 단계를 더 포함하되,
    Figure pat00026
    ,
    RBL은 비트라인의 단위 공간 당 저항이고, RL은 상기 PRAM의 저저항 셀 상태의 저항이고, 1/α는 워드라인의 저저항 상태 셀들의 일정 비율이고, β는 비트라인의 저저항 상태 셀들의 일정한 비율이고, 그리고 IRR은 상기 PRAM의 감지된 저저항 셀을 통한 전류인 방법.
  4. 제 3 항에 있어서,
    상기 전류 I(y 1 ) 및 거리들(y1)을 로그-회귀하여 I(y) = A - B ln(y)의 형태로 ln(y 1 )의 선형 함수로서 I(y 1 )를 결정하는 단계를 더 포함하되, A 및 B는 상기 로그-회귀로부터 도출되는 방법.
  5. 제 3 항에 있어서,
    상기 수학식
    Figure pat00027

    은 기계학습을 이용하여 실험적 데이터로부터 도출되는 방법.
  6. 제 1 항에 있어서,
    상기 수신된 입력 읽기 어드레스에 가장 가까운 거리에 대해 상기 평가된 최적의 기준 전류는 동적으로 변하는 기계학습 기법에 의해 선택되는 방법.
  7. M 워드라인들과 N 비트라인들의 PRAM 메모리 어레이에서 고유 스니크 전류들을 디노이징하는 방법은:
    상기 PRAM 메모리 어레이에 의해, 비트라인(i) 당 저저항 상태 PRAM들의 개수(Z i )를 수신하는 단계;
    Z i = 0이면 MN+1의 우도 값을 또는 Z i ≠0이면 MN/Z i α 의 우도 값을 인덱스(i)에서의 비트에 할당하되, 1/α는 워드라인의 저저항 상태 셀들의 일정 비율인 단계; 및
    상기 할당된 우도 값에 기초하여 인덱스(i)에서의 상기 비트를 디코딩하는 단계를 포함하되,
    디노이징된 정정 비트 값이 얻어지는 방법.
  8. 제 7 항에 있어서,
    인덱스(i)에서의 비트에 우도 값을 할당하는 상기 단계는 페이지의 모든 비트들에 대해 수행되는 방법.
  9. 제 7 항에 있어서,
    그것의 우도 값에 기초하여 인덱스(i)에서의 상기 비트를 디코딩하는 상기 단계는 에러 정정 코드를 이용하여 수행되는 방법.
  10. M 워드라인들과 N 비트라인들의 PRAM 메모리 어레이에서 고유 스니크 전류들을 디노이징하는 방법은:
    감지 증폭기로부터의 복수의 워드라인 거리들(y1)에 대해, 전류 I(y 1 )를 계산함으로써, 워드라인-감지증폭기 간의 거리들 대 평가된 최적의 기준 전류들의 표를 생성하는 단계를 포함하되, 여기서
    Figure pat00028
    ,
    RBL은 비트라인의 단위 공간 당 저항이고, RL은 상기 PRAM의 저저항 셀 상태의 저항이고, 1/α는 워드라인의 저저항 상태 셀들의 일정 비율이고, β는 비트라인의 저저항 상태 셀들의 일정한 비율이고, 그리고 IRR은 상기 PRAM의 감지된 저저항 셀을 통한 전류이고, 상기 최적의 기준 전류들은 읽기 전류가 '0' 또는 '1'인지 여부를 결정하는 방법.
KR1020190129309A 2019-04-17 2019-10-17 Pram에서 셀 위치에 의해 고유한 스니크 전류를 디노이징하기 위한 방법 KR20200122969A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/386,667 2019-04-17
US16/386,667 US11120871B2 (en) 2019-04-17 2019-04-17 Denoising of intrinsic sneak current by cell location in PRAM

Publications (1)

Publication Number Publication Date
KR20200122969A true KR20200122969A (ko) 2020-10-28

Family

ID=72832826

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190129309A KR20200122969A (ko) 2019-04-17 2019-10-17 Pram에서 셀 위치에 의해 고유한 스니크 전류를 디노이징하기 위한 방법

Country Status (3)

Country Link
US (1) US11120871B2 (ko)
KR (1) KR20200122969A (ko)
CN (1) CN111833942B (ko)

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6678189B2 (en) * 2002-02-25 2004-01-13 Hewlett-Packard Development Company, L.P. Method and system for performing equipotential sensing across a memory array to eliminate leakage currents
US7573775B2 (en) * 2006-02-09 2009-08-11 Fujitsu Limited Setting threshold voltages of cells in a memory block to reduce leakage in the memory block
US7602631B2 (en) * 2007-09-18 2009-10-13 International Business Machines Corporation Multi-level memory cell utilizing measurement time delay as the characteristic parameter for level definition
US20090154215A1 (en) * 2007-12-14 2009-06-18 Spansion Llc Reducing noise and disturbance between memory storage elements using angled wordlines
US7505334B1 (en) * 2008-05-28 2009-03-17 International Business Machines Corporation Measurement method for reading multi-level memory cell utilizing measurement time delay as the characteristic parameter for level definition
US8116126B2 (en) * 2009-08-17 2012-02-14 International Business Machines Corporation Measurement method for reading multi-level memory cell utilizing measurement time delay as the characteristic parameter for level definition
US8953363B2 (en) * 2011-07-21 2015-02-10 Panasonic Intellectural Property Management Co., Ltd. Nonvolatile semiconductor memory device and read method for the same
US8982647B2 (en) * 2012-11-14 2015-03-17 Crossbar, Inc. Resistive random access memory equalization and sensing
WO2017023245A1 (en) * 2015-07-31 2017-02-09 Hewlett Packard Enterprise Development Lp Data sensing in crosspoint memory structures
WO2017074358A1 (en) * 2015-10-28 2017-05-04 Hewlett Packard Enterprise Development Lp Reference column sensing for resistive memory

Also Published As

Publication number Publication date
CN111833942B (zh) 2024-05-28
CN111833942A (zh) 2020-10-27
US20200335160A1 (en) 2020-10-22
US11120871B2 (en) 2021-09-14

Similar Documents

Publication Publication Date Title
US10388394B2 (en) Syndrome weight based evaluation of memory cells performance using multiple sense operations
KR102135293B1 (ko) 메모리에서 수행된 에러 정정 동작을 모니터링하는 방법
US8159858B2 (en) Signal margin improvement for read operations in a cross-point memory array
US9583183B2 (en) Reading resistive random access memory based on leakage current
Yeo et al. Stuck-at-fault tolerant schemes for memristor crossbar array-based neural networks
CN104272396B (zh) 包含错误校正码组织的设备和方法
CN108140407A (zh) 用于读取数据存储设备的软比特技术
CN102132350A (zh) 用于闪存存储器中的软解映射和单元间干扰减轻的方法和设备
JP2013503410A (ja) メモリ装置におけるしきい値電圧の変化に対応するための方法、装置、およびシステム
US11436482B2 (en) Storing neural net works and weights for neural networks
CN102203877A (zh) 使用解码器性能反馈的用于存储器器件的软数据生成的方法和装置
KR20130128458A (ko) 저항 메모리 센싱 방법 및 디바이스
US9401216B1 (en) Adaptive operation of 3D NAND memory
US10366752B2 (en) Programming for electronic memories
Ramadan et al. Adaptive programming in multi-level cell ReRAM
US20170213590A1 (en) Determining a resistance state of a cell in a crossbar memory array
US10249360B1 (en) Method and circuit for generating a reference voltage in neuromorphic system
CN109545261A (zh) 在读取操作后选择用于刷新的闪速存储块的方法
US20190347151A1 (en) Memory die remapping
CN111144058B (zh) 缓解忆阻器交叉阵列中潜通路影响的方法及相关设备
KR20200122969A (ko) Pram에서 셀 위치에 의해 고유한 스니크 전류를 디노이징하기 위한 방법
KR102028476B1 (ko) 비 휘발성 메모리
Youn et al. Investigation on the worst read scenario of a ReRAM crossbar array
Peng et al. Dynamic LLR scheme based on EM algorithm for LDPC decoding in NAND flash memory
Wang et al. Design and analysis of address-adaptive read reference settings for multilevel cell cross-point memory arrays

Legal Events

Date Code Title Description
E902 Notification of reason for refusal