KR101282884B1 - 상보성 멤리스터 구동 회로 및 상보성 멤리스터의 제어 방법 - Google Patents

상보성 멤리스터 구동 회로 및 상보성 멤리스터의 제어 방법 Download PDF

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Abstract

본 발명은, 입력 데이터를 수신하는 단계, 상기 수신된 입력 데이터에 대하여 1차 쓰기 동작을 수행하는 단계, 1차 쓰기 동작 수행 후, 상기 수신된 입력 데이터에 대하여 2차 쓰기 동작을 수행하는 단계, 기준 전압이 센스 노드의 전압보다 작은 경우, 상기 2차 쓰기 동작을 종료하는 단계를 포함하되, 상기 2차 쓰기 동작에서 인가되는 전압은 상기 1차 쓰기 동작에서 인가되는 전압보다 더 큰 것을 특징으로 하는 상보성 멤리스터의 제어 방법에 관한 것이다.

Description

상보성 멤리스터 구동 회로 및 상보성 멤리스터의 제어 방법{COMPLEMENTARY MEMRISTOR DRIVING CIRCUITS AND CONTROL METHOD OF THE COMPLEMENTARY MEMRISTOR}
본 발명은 2 단계 쓰기 방식이 적용되는 상보성 멤리스터 구동 회로 및 상보성 멤리스터의 제어 방법에 관한 것이다.
전자제품이 발달한 이래, 저항기, 인덕터, 그리고 커패시터와 같은 세가지 유형의 회로부품만이 존재해왔다. 그러나, 1972년 UC 버클리대 연구원인 레온 추아(Leon Chua)는 4번째 유형의 부품이 존재할 수 있음을 이론화했다. 바로 전류의 흐름을 측정할 수 있는 멤리스터가 그것이다.
멤리스터(memristor)는 메모리(memory)와 레지스터(registor)의 합성어로써, 얼마나 많은 양의 전류가 멤리스터를 통과했는지를 "기억"할 수 있다. 또한 통과한 전류의 양을 교류시킴으로써 멤리스터는 독특한 특성을 가지는 단일소자 회로부품이 될 수 있다. 멤리스터의 가장 두드러진 특징으로는 전류가 오프된 상태에서도 전자상태를 저장할 수 있는 점이고, 이것이 오늘날의 플래시 메모리를 대체할 수 있는 차세대 소자로 주목받는 이유이다.
멤리스터는 플래시 메모리에 비해 이론적으로 값이 더 싸고 훨씬 더 빠르며, 보다 높은 메모리 밀도를 가능케한다. 또한 램(RAM)칩을 대체할 수 있기 때문에 컴퓨터를 오프한 후 다시 온시켰을때, 전에 작업하던 것을 정확하게 기억해 내어 즉시 하던 작업으로 돌아갈 수 있다.
도 1
도 1은 멤리스터의 쓰기 회로도를 나타낸 도면이다.
도 1(a)는 싱글 멤리스터의 쓰기 회로도를 나타낸 도면이다. 여기서, Rn은 멤리스터 셀 배열에서의 n번째 행을 의미하고, Cn은 멤리스터 셀 배열에서의 n번째 열을 의미한다.
도 1(a)를 참조하면, n번째 행과 n번째 열의 셀이 쓰기로 선택된 경우, 쓰기 동작이 선택된 셀은 원 형안에 들어 있는 셀이다. 그리고 상기 선택된 셀에는 VDD의 전압이 인가될 수 있다. 또, 상기 선택된 셀과 같은 열 또는 행에 위치하는 삼각형 안에 들어 있는 셀은 반-선택된(Half-selected) 셀이다. 상기 반-선택된(Half-selected) 셀에는 VDD/2의 전압이 인가될 수 있다.
이 때, 읽기 동작시에, 반-선택된(Half-selected) 셀에는 스니크 경로(sneak-path) 누설 전류가 흐를 수 있다. 예컨대, 싱글 멤리스터가 데이터 1을 가지고 있는 낮은 저항 값을 나타내는 Low Resistance State(LRS) 인 경우, 누설 전류가 증가하게 된다. 멤리스터의 어레이 크기를 증가시키려고 할 때, 상기 누설 전류가 멤리스터 어레이 크기의 증가에 제한을 가져올 수 있다.
상기와 같은 문제점을 해결하기 위하여, 상보성 멤리스터가 도입되었다. 상기 상보성 멤리스터는 데이터가 1 또는 0일 때 모두 높은 저항값을 가질 수 있다.
도 1(b)는 상보성 멤리스터의 쓰기 회로도를 나타낸 도면이다. 여기서, Rn은 멤리스터 셀 배열에서의 n번째 행을 의미하고, Cn은 멤리스터 셀 배열에서의 n번째 열을 의미한다.
도 1(b)를 참조하면, n번째 행과 n번째 열의 셀이 쓰기로 선택된 경우, 쓰기 동작이 선택된 셀은 원 형안에 들어 있는 셀이다. 그리고 상기 선택된 셀에는 2VDD의 전압이 인가될 수 있다. 또, 상기 선택된 셀과 같은 열 또는 행에 위치하는 삼각형 안에 들어 있는 셀은 반-선택된(Half-selected) 셀이다. 상기 반-선택된(Half-selected) 셀에는 VDD의 전압이 인가될 수 있다.
상기 상보성 멤리스터는 싱글 멤리스터에서 발생하는 누설 전류에 관한 문제점을 해결할 수 있다. 그러나, 쓰기 동작 시, 상기 상보성 멤리스터는 반-선택된(Half-selected) 셀의 저항 변화가 크다는 단점이 있다. 상기 큰 저항 변화는 데이터가 손상됨을 의미한다. 또 상기 큰 저항 변화는, 읽기 동작 시에, 스니크 경로(sneak-path) 누설 전류가 증가함을 의미한다.
한편, 상보성 멤리스터의 쓰기 동작 시, 선택된 셀들을 제외한 셀들의 저항이 변하지 않게 하기 위한 방법으로 1/3VDD 방법이 제안되었다. 그러나, 상기 1/3VDD 방법은 쓰기 동작 시 모든 비트 라인과 워드 라인의 전압이 바뀌어야 하기 때문에 전력 소모가 크다는 단점이 있다.
따라서, 본 명세서는 전술한 문제점들을 해결하는 방안들을 제공하는 것을 목적으로 한다.
구체적으로, 본 명세서는 쓰기 동작 시에 반-선택된(Half-selected) 셀들의 저항 변화가 최소화되는 상보성 멤리스터의 제어 방법을 제공하는 것을 목적으로 한다.
또한, 본 명세서는 읽기 동작 시에 스니크 패스(sneak-path) 누설 전류를 최소화하여 어레이 크기를 증가시킬 수 있는 멤리스터의 제어 방법을 제공하는 것을 목적으로 한다.
또한, 본 명세서는 전력 소모를 최소화할 수 있는 상보성 멤리스터의 제어 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 양상에 따른 상보성 멤리스터 구동 회로는, 상보성 멤리스터 구동 회로에 있어서, 외부 쓰기 제어 신호에 근거하여 제 1 쓰기 기간에 대한 제 1 쓰기 펄스를 생성하는 제 1 쓰기 펄스 생성부, 상기 제 1 쓰기 펄스에 근거하여 제 2 쓰기 기간에 대한 제 2 쓰기 펄스를 생성하는 제 2 쓰기 펄스 생성부, 상기 제 1 쓰기 기간 및 상기 제 2 쓰기 기간 동안 상기 상보성 멤리스터의 셀에 전압을 인가하는 구동 전압 인가부, 상기 셀의 저항 변화에 근거하여 제 2 쓰기를 종료시키는 비교기를 포함하되, 상기 구동 전압 인가부는 상기 제 1 쓰기 기간 보다 상기 제 2 쓰기 기간에 더 큰 전압을 인가하는 것을 특징으로 한다.
본 발명의 다른 양상에 따른 상보성 멤리스터 구동 회로는, 상기 제 2 쓰기 펄스 생성부가, 상기 제 1 쓰기 펄스의 변화에 근거하여 제 2 쓰기 펄스를 생성하는 것을 특징으로 한다.
본 발명의 또 다른 양상에 따른 상보성 멤리스터 구동 회로는, 상기 구동 전압 인가부가, 상기 제 2 쓰기 기간에 상기 제 1 쓰기 기간에 인가하는 전압의 2배의 전압을 인가하는 것을 특징으로 한다.
본 발명의 또 다른 양상에 따른 상보성 멤리스터 구동 회로는, 상기 구동 전압 인가부가, 상기 상보성 멤리스터의 선택된 셀에 소정의 전압을 인가하고, 상기 상보성 멤리스터의 반-선택된 셀에 상기 소정의 전압보다 낮은 전압을 인가하는 것을 특징으로 한다.
본 발명의 또 다른 양상에 따른 상보성 멤리스터 구동 회로는, 상기 비교기가, 센스 노드 전압이 기준 전압보다 큰 경우 상기 제 2 쓰기를 종료시키는 것을 특징으로 한다.
본 발명의 또 다른 양상에 따른 상보성 멤리스터 구동 회로는, 상보성 멤리스터 어레이의 컬럼 선택 신호를 수신하는 컬럼 선택 수신부, 상보성 멤리스터 어레이의 로우 선택 신호를 수신하는 로우 선택 수신부를 더 포함하는 것을 특징으로 한다.
본 발명의 일 양상에 따른 상보성 멤리스터의 제어 방법은, 상보성 멤리스터의 데이터 쓰기 제어 방법에 있어서, 상보성 멤리스터의 셀 중 소정의 셀을 선택하는 단계, 상기 선택된 셀에 상기 선택된 셀의 상태를 변화시키는 제 1 전압을 인가하는 1차 전압 인가 단계, 상기 1차 전압 인가 단계의 종료 후, 상기 선택된 셀에 상기 선택된 셀의 상태를 변화시키는 제 2 전압을 인가하는 2차 전압 인가 단계를 포함하되, 상기 제 2 전압이 상기 제 1 전압보다 고전압인 것을 특징으로 한다.
본 발명의 다른 양상에 따른 상보성 멤리스터의 제어 방법은, 상기 1차 전압 인가 단계는, 상기 선택된 셀의 저항 상태가 변화될 때까지 상기 제 1 전압을 인가하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 또 다른 양상에 따른 상보성 멤리스터의 제어 방법은, 상기 2차 전압 인가 단계는, 상기 선택된 셀의 저항 상태가 변화될 때까지 상기 제 2 전압을 인가하는 단계를 포함하는 것을 특징으로 한다.
본발명의 일 양상에 따른 상보성 멤리스터의 제어 방법은, 상보성 멤리스터의 제어 방법에 있어서, 입력 데이터를 수신하는 단계, 상기 수신된 입력 데이터에 대하여 소정의 셀에 1차 쓰기 동작을 수행하는 단계, 1차 쓰기 동작 수행 후 상기 수신된 입력 데이터에 대하여 상기 소정의 셀에 2차 쓰기 동작을 수행하는 단계, 상기 소정의 셀의 저항 변화에 근거하여 상기 2차 쓰기 동작을 종료하는 단계를 포함하되, 상기 2차 쓰기 동작에서 인가되는 전압은 상기 1차 쓰기 동작에서 인가되는 전압보다 더 큰 것을 특징으로 한다.
본 발명의 다른 양상에 따른 상보성 멤리스터의 제어 방법은, 상기 2 차 쓰기 동작은, 상기 1차 쓰기 동작의 종료에 근거하여 시작되는 것을 특징으로 한다.
본 발명의 또 다른 양상에 따른 상보성 멤리스터의 제어 방법은, 상기 2차 쓰기 동작에서 인가되는 전압은, 상기 1차 쓰기 동작에서 인가되는 전압의 2배인 것을 특징으로 한다.
본 명세서의 개시에 의하여, 전술한 종래 기술의 문제점들이 해결된다.
구체적으로, 본 명세서의 개시에 의해, 쓰기 동작 시에 반-선택된(Half-selected) 셀들의 저항 변화가 최소화되는 상보성 멤리스터의 제어 방법을 사용자에게 제공할 수 있다.
또한, 본 명세서의 개시에 의하여, 읽기 동작 시에 스니크 패스(sneak-path) 누설 전류를 최소화하여 어레이 크기를 증가시킬 수 있는 멤리스터의 제어 방법을 사용자에게 제공할 수 있다.
또한, 본 명세서의 개시에 의하여, 전력 소모를 최소화할 수 있는 상보성 멤리스터의 제어 방법을 사용자에게 제공할 수 있다.
도 1은 멤리스터의 쓰기 회로도를 나타낸 도면이다.
도 2는 상보성 멤리스터의 쓰기 방법을 나타낸 도면이다.
도 3은 본 발명의 일실시예에 의한 2 단계 쓰기 방법을 나타낸 도면이다.
도 4는 본 발명의 일실시예에 의한 2 단계 쓰기 방법을 나타낸 순서도이다.
본 명세서에서 사용되는 기술적 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아님을 유의해야 한다. 또한, 본 명세서에서 사용되는 기술적 용어는 본 명세서에서 특별히 다른 의미로 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 의미로 해석되어야 하며, 과도하게 포괄적인 의미로 해석되거나, 과도하게 축소된 의미로 해석되지 않아야 한다. 또한, 본 명세서에서 사용되는 기술적인 용어가 본 발명의 사상을 정확하게 표현하지 못하는 잘못된 기술적 용어일 때에는, 당업자가 올바르게 이해할 수 있는 기술적 용어로 대체되어 이해되어야 할 것이다. 또한, 본 발명에서 사용되는 일반적인 용어는 사전에 정의되어 있는 바에 따라, 또는 전후 문맥상에 따라 해석되어야 하며, 과도하게 축소된 의미로 해석되지 않아야 한다.
또한, 본 명세서에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "구성된다" 또는 "포함한다" 등의 용어는 명세서 상에 기재된 여러 구성 요소들, 또는 여러 단계들을 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다.
또한, 본 명세서에서 사용되는 구성요소에 대한 접미사 "모듈", "유닛" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다.
또한, 본 명세서에서 사용되는 제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
또한, 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 발명의 사상을 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 발명의 사상이 제한되는 것으로 해석되어서는 아니 됨을 유의해야 한다.
도 2
도 2는 상보성 멤리스터의 쓰기 방법을 나타낸 도면이다.
도 2(a)를 참조하면, 쓰기 동작이 선택된 셀은 원 형안에 들어 있는 셀이다. 그리고, 삼각형 안에 들어 있는 셀은 반-선택된(Half-selected) 셀이다. 또, 상기 셀들은 모두 LRS(Low Resistance State)/HRS(High Resistance State) 상태일 수 있다.
상기 쓰기 기간(T0)동안, 상기 선택된 셀에는 2VDD의 전압이 인가될 수 있다. 또, 상기 쓰기 기간(T0)동안, 반-선택된(Half-selected) 셀에는 VDD의 전압이 인가될 수 있다. 이 때, LRS/HRS 상태인 반-선택된 셀은, VDD 전압의 인가에 의하여, LRS/LRS 상태로 저항값이 변할 수 있다.
따라서, 이와 같이 반-선택된(Half-selected) 셀의 큰 저항 변화를 방지할 필요가 있다.
도 2(b)는 2 단계 쓰기 방식(1/2VDD방법)이 적용된 회로를 나타낸 도면이다.
도 2(b)를 참조하면, 쓰기 동작이 선택된 셀은 원 형안에 들어 있는 셀이다. 그리고, 삼각형 안에 들어 있는 셀은 반-선택된(Half-selected) 셀이다. 또, 상기 셀들은 모두 LRS(Low Resistance State)/HRS(High Resistance State) 상태일 수 있다.
본 발명의 일실시예에 의하면, 상기 셀들에 인가되는 전압이 변할 수 있다. 예컨대, 상기 셀들에 전압을 인가하는 기간을 제 1 쓰기 기간(T1), 제 2 쓰기 기간(T2)으로 구분할 수 있다. 그리고, 상기 제 1 쓰기 기간(T1)과 제 2 쓰기 기간(T2)에 상기 셀에 인가되는 전압은 각각 상이할 수 있다.
제 1 쓰기 기간(T1)동안, 상기 선택된 셀에는 VDD의 전압이 인가될 수 있다. 또, 상기 쓰기 기간(T1)동안, 반-선택된(Half-selected) 셀에는 VDD/2의 전압이 인가될 수 있다. 이 때, 선택된 셀은 LRS/HRS 상태에서 LRS/LRS 상태로 변할 수 있다. 그리고, 상기 반-선택된(Half-selected) 셀은 저항 값이 변하지 않을 수 있다. 왜냐하면, 상기 반-선택된(Half-selected) 셀에는 스위칭에 필요한 전압보다 낮은 전압이 인가되었기 때문이다. 예컨대, VDD의 전압은 스위칭에 필요한 전압보다 높은 전압이고, VDD/2의 전압은 스위칭에 필요한 전압보다 낮은 전압일 수 있다.
상기 제 1 쓰기 기간(T1)은 상기 선택된 셀의 저항 상태가 변화될 때까지 지속되는 것이 바람직하다.
제 2 쓰기 기간(T2)동안, 상기 선택된 셀에는 2VDD의 전압이 인가될 수 있다. 또, 상기 쓰기 기간(T2)동안, 반-선택된(Half-selected) 셀에는 VDD의 전압이 인가될 수 있다. 이 때, 선택된 셀은 제 1 쓰기 기간(T1) 동안 낮은 저항 값으로 변한 상태이다. 따라서, 상기 선택된 셀에는, 상기 제 2 쓰기 기간(T2) 동안, 큰 전압이 인가되어 큰 전류가 흐를 수 있다. 따라서, 상기 선택된 셀은 LRS/LRS 상태에서 HRS/LRS 상태로 빠르게 변할 수 있다.
상기 제 2 쓰기 기간(T2)은 상기 선택된 셀의 저항 상태가 변화될 때까지 지속되는 것이 바람직하다.
한편, 반-선택된(Half-selected) 셀은 제 1 쓰기 기간(T1) 동안 저항 값이 변하지 않은 상태이다. 또, 상기 반-선택된(Half-selected) 셀은 상기 선택된 셀보다 낮은 전압이 인가된다. 즉, 상기 반-선택된(Half-selected) 셀은 선택된 셀보다 저항 값이 큰 상태에서 낮은 전압이 인가된다.
따라서, 상기 반-선택된 셀은 낮은 전류가 흐르게 된다. 그리고, 상기 반-선택된 셀에는 낮은 전류가 흐름으로써, 상기 반-선택된 셀의 저항 값의 변화는 매우 작을 수 있다.
이와 같은 2 단계 쓰기 방법에 의하여, 쓰기 동작 시에 반-선택된(half-selected) 셀의 저항 변화가 최소화되는 상보성 멤리스터가 제공될 수 있다.
상기 2 단계 쓰기는 멤리스터가 내부에 지니고 있는 전하량에 따라 저항 값이 변화한다는 점에 기인하여 도입되었다.
이는 다음 수학식 1과 같이 표현될 수 있다.
[ 수학식 1]
Figure 112012022647514-pat00001

도 3
도 3은 본 발명의 일실시예에 의한 2 단계 쓰기 방법을 나타낸 도면이다.
도 3(a)는 본 발명의 일실시예에 의한 2 단계 쓰기 방법이 적용된 회로도이다.
상기 회로는 컬럼 선택 수신부(310), 로우 선택 수신부(320)를 포함할 수 있다. 상기 컬럼 선택 수신부(310)는 컬럼 선택 신호(BHn)를 수신하기 위한 구성이다. 상기 컬럼 선택 신호(BHn)는 멤리스터 어레이 중 선택된 셀을 결정하기 위한 신호이다. 상기 로우 선택 수신부(320)는 로우 선택 신호(WHn)를 수신하기 위한 구성이다. 상기 로우 선택 신호(WHn)는 멤리스터 어레이 중 선택된 셀을 결정하기 위한 신호이다. 상기 컬럼 선택 신호(BHn) 및 상기 로우 선택 신호(WHn)에 의하여 데이터가 쓰여질 셀이 결정될 수 있다.
또, 상기 회로는 제 1 쓰기 펄스 생성부(330), 제 2 쓰기 펄스 생성부(340), 구동 전압 인가부(350)를 포함할 수 있다. 상기 구동 전압 인가부(350)는 상기 멤리스터 어레이의 셀에 구동 전압을 인가할 수 있다. 예컨대, 상기 구동 전압 인가부(350-1, 350-3)는 상기 멤리스터 어레이 배열의 세로 방향의 양측에 위치할 수 있다. 또, 상기 구동 전압 인가부(350-2)는 상기 멤리스터 어레이 배열의 가로 방향의 일측에 위치할 수 있다.
상기 구동 전압 인가부(350)는 멤리스터 어레이에 포함된 임의의 셀에 소정의 전압을 인가하기 위한 구성이다. 따라서, 다양한 방식에 의하여 상기 구동 전압 인가부(350)가 구성될 수 있다.
상기 제 1 쓰기 펄스 생성부(330)는 제 1 쓰기 기간 동안 사용되는 제 1 펄스를 생성할 수 있다. 예컨대, 상기 제 1 펄스는 소정의 크기를 가지고 소정의 시간 동안 지속될 수 있다. 또, 상기 제 1 쓰기 펄스 생성부(330)는 외부 쓰기 제어 신호(Ext_wr)의 입력에 의하여 동작할 수 있다.
상기 제 2 쓰기 펄스 생성부(340)는 제 2 쓰기 기간 동안 사용되는 제 2 펄스를 생성할 수 있다. 예컨대, 상기 제 2 펄스는 소정의 크기를 가지고 소정의 시간 동안 지속될 수 있다.
본 발명의 일 실시예에 의하면, 상기 제 1 쓰기 펄스 생성부(330)는 외부 쓰기 제어 신호(Ext-wr)의 입력에 의하여 제 1 펄스를 생성할 수 있다.
상기 제 1 펄스가 '1'(high) 상태에서, 선택된 셀에는 VDD의 전압이 인가될 수 있다. 또, 상기 제 1 펄스가 '1'(high) 상태에서, 반-선택된 셀에는 VDD/2의 전압이 인가될 수 있다. 이 때, 상기 제 1 펄스가 '1'(high)인 시간 동안, 선택된 셀의 저항은 LRS/HRS 상태에서 LRS/LRS 상태로 변할 수 있다. 그러나, 상기 시간 동안, 반-선택된 셀에는 VDD/2의 전압만 인가되므로, 상기 반-선택된 셀의 HRS 상태의 저항은 거의 영향을 받지 않는다.
한편, 상기 제 1 펄스가 '1'(high)에서 '0'(low)로 변할 때, 매우 작은 펄스가 노드 A에서 생성될 수 있다. 상기 노드 A에서 생성된 펄스는 제 2 펄스 신호의 생성을 유발시킬 수 있다. 이 때, 상기 제 2 쓰기 펄스 생성부(340)는 제 2 펄스를 생성할 수 있다.
상기 제 2 펄스가 '1'(high) 상태에서, 선택된 셀에는 2VDD의 전압이 인가될 수 있다. 또, 상기 제 2 펄스가 '1'(high) 상태에서, 반-선택된 셀에는 VDD의 전압이 인가될 수 있다. 이 때, 상기 제 2 펄스가 '1'(high)인 시간 동안, 선택된 셀의 저항은 LRS/LRS 상태에서 HRS/LRS 상태로 변할 수 있다. 한편, 상기 시간 동안, 반-선택된 셀에는 VDD의 전압이 인가된다. 이 때, 상기 반-선택된 셀은 선택된 셀보다 저항 값이 큰 상태이고, 선택된 셀보다 낮은 전압이 인가된 상태이므로, 선택된 셀보다 상대적으로 전류가 적게 흐른다. 따라서, 상기 반-선택된 셀의 저항값 변화는 최소화될 수 있다.
한편, 상기 회로는 비교기(360, C1)를 포함할 수 있다. 상기 비교기(360)는 센스 노드의 전압 값과 기준 전압(VREF)을 비교할 수 있다. 상기 제 2 펄스가 '1'(high) 상태로 지속되는 동안, 선택된 셀의 저항값이 LRS/LRS 에서 HRS/LRS로 변하게 되면 센스 노드의 전압이 커질 수 있다. 상기 비교기(360)는 센스 노드의 전압 값과 기준 전압(VREF)을 비교하여, 상기 센스 노드 전압이 상기 기준 전압(VREF)보다 크게 되는 경우, 제 2 펄스를 '0'(low)로 상태 변화시킬 수 있다. 즉, 상기 비교기(360)는 2 단계 쓰기 과정을 종료시킬 수 있다.
상기 비교기(360)가 2 단계 쓰기 과정을 종료시키는 과정에 의하여, 제 2 펄스의 폭은 최소화될 수 있다. 따라서, 상기 제 2 펄스의 폭이 최소화됨에 따라, 반-선택된 셀에 악 영향을 끼칠 수 있는 전압이 최소로 인가될 수 있다.
한편, 여기서 Din은 입력 데이터를 의미한다.
도 3(b)는, 선택된 셀에 데이터 1이 쓰여지는 경우, 각 신호의 파형을 나타내 도면이다.
도 3(b)를 참조하면, 리셋 투 셋('0'->'1') 과정과 셋 투 셋('1'->'1') 과정이 도시되어 있다.
리셋 투 셋('0'->'1') 과정에서, 제 1 펄스가 인가되는 동안, 선택된 셀은 LRS/LRS 상태가 될 수 있다. 그리고, 제 2 펄스가 인가되는 시점에서 제 2 쓰기 과정이 시작된다. 상기 비교기(360)는 상기 선택된 셀의 저항이 LRS/HRS 상태가 되면 상기 제 2 펄스 인가를 중지시킬 수 있다.
셋 투 셋('1'->'1') 과정에서, 선택된 셀은 1(LRS/HRS)의 데이터 값을 가지고 있다. 그리고, 상기 선택된 셀은 1의 데이터 값이 쓰여져야 한다. 이 경우, 제 1 펄스가 인가되는 동안, 선택된 셀의 저항 상태는 변화되지 않는다. 따라서, 상기 비교기는 제 2 펄스가 인가되는 즉시 제 2 쓰기 과정을 중단할 수 있다.
이와 같이, 본 발명의 일 실시예에 의하면, 특히, 셋 투 셋('1'->'1') 과정에서 반-선택된 셀에 인가되는 전압의 인가 시간이 더 줄어들 수 있다.
도 4
도 4는 본 발명의 일실시예에 의한 2 단계 쓰기 방법을 나타낸 순서도이다.
본 발명의 일 실시예에 의하면, 상기 상보성 멤리스터는 입력 데이터(Din)가 '1'인지 식별할 수 있다(S20).
설명의 편의를 위하여, 상기 상보성 멤리스터가 입력 데이터를 '1'로 식별한 경우를 우선적으로 설명하기로 한다.
상기 상보성 멤리스터가 입력 데이터를 '1'로 식별한 경우, 상기 상보성 멤리스터는 상기 데이터 '1'에 대하여 1단계 쓰기를 수행할 수 있다(S32).
이 때, 상기 제 1 쓰기 펄스 생성부(330)에서 생성된 펄스에 의하여, 상기 상보성 멤리스터의 각 메모리 셀에 소정의 전압이 인가될 수 있다. 상기 소정의 전압은 선택된 셀의 스위칭에 필요한 전압보다 높은 전압이고, 반-선택된 셀의 스위칭에 필요한 전압보다 낮은 전압일 수 있다.
상기 소정의 전압의 인가에 의하여, 선택된 셀의 저항 상태가 변화할 수 있다. 한편, 반-선택된 셀의 저항 상태는 상기 소정의 전압에 대한 영향을 받지 않을 수 있다.
한편, 본 발명의 일실시예에 의하면, 상기 상보성 멤리스터는 상기 데이터 '1'에 대하여 2단계 쓰기를 수행할 수 있다(S42).
이 때, 상기 제 2 쓰기 펄스 생성부(340)에서 생성된 펄스에 의하여, 상기 상보성 멤리스터의 각 메모리 셀에 소정의 전압이 인가될 수 있다. 바람직하게, 상기 전압은 1 단계 쓰기에서 인가되었던 전압의 2배일 수 있다.
상기 소정의 전압의 인가에 의하여, 선택된 셀, 반-선택된 셀의 저항 상태가 변화할 수 있다. 그러나 선택된 셀이 상대적으로 낮은 저항 상태이므로, 선택된 셀에 큰 전류가 흐르게 되고, 선택된 셀의 저항 변화가 반-선택된 셀의 저항 변화보다 크게 된다.
한편, 본 발명의 일실시예에 의하면, 상기 상보성 멤리스터는 2단계 쓰기 동작 중 기준 전압과 센스 노드의 전압을 비교할 수 있다(S62). 이 때, 기준 전압이 센스 노드의 전압보다 작지 않으면, 쓰기 동작이 계속된다. 또, 기준 전압이 센스 노드의 전압보다 작아지는 경우 2단계 쓰기 동작이 종료될 수 있다(S70).
즉, 상기 선택된 셀의 저항이 충분히 커지는 경우, 상기 멤리스터는 상기 비교기(360)의 측정 값에 의하여 쓰기 동작을 종료시킴으로써 선택되지 않은 셀들의 저항 변화를 최소화시킬 수 있다.
이하, 상기 상보성 멤리스터가 입력 데이터를 '0'으로 식별한 경우를 설명하기로 한다.
상기 상보성 멤리스터가 입력 데이터를 '0'으로 식별한 경우, 상기 상보성 멤리스터는 상기 데이터 '0'에 대하여 1단계 쓰기를 수행할 수 있다(S34).
이 때, 상기 제 1 쓰기 펄스 생성부(330)에서 생성된 펄스에 의하여, 상기 상보성 멤리스터의 각 메모리 셀에 소정의 전압이 인가될 수 있다. 상기 소정의 전압은 선택된 셀의 스위칭에 필요한 전압보다 높은 전압이고, 반-선택된 셀의 스위칭에 필요한 전압보다 낮은 전압일 수 있다.
상기 소정의 전압의 인가에 의하여, 선택된 셀의 저항 상태가 변화할 수 있다. 한편, 반-선택된 셀의 저항 상태는 상기 소정의 전압에 대한 영향을 받지 않을 수 있다.
한편, 본 발명의 일실시예에 의하면, 상기 상보성 멤리스터는 상기 데이터 '0'에 대하여 2단계 쓰기를 수행할 수 있다(S44).
이 때, 상기 제 2 쓰기 펄스 생성부(340)에서 생성된 펄스에 의하여, 상기 상보성 멤리스터의 각 메모리 셀에 소정의 전압이 인가될 수 있다. 바람직하게, 상기 전압은 1 단계 쓰기에서 인가되었던 전압의 2배일 수 있다.
상기 소정의 전압의 인가에 의하여, 선택된 셀, 반-선택된 셀의 저항 상태가 변화할 수 있다. 그러나 선택된 셀이 상대적으로 낮은 저항 상태이므로, 선택된 셀에 큰 전류가 흐르게 되고, 선택된 셀의 저항 변화가 반-선택된 셀의 저항 변화보다 크게 된다.
한편, 본 발명의 일실시예에 의하면, 상기 상보성 멤리스터는 2단계 쓰기 동작 중 기준 전압과 센스 노드의 전압을 비교할 수 있다(S64). 이 때, 기준 전압이 센스 노드의 전압보다 작지 않으면, 쓰기 동작이 계속된다. 또, 기준 전압이 센스 노드의 전압보다 작아지는 경우 2단계 쓰기 동작이 종료될 수 있다(S70).
즉, 상기 선택된 셀의 저항이 충분히 커지는 경우, 상기 멤리스터는 상기 비교기(360)의 측정 값에 의하여 쓰기 동작을 종료시킴으로써 선택되지 않은 셀들의 저항 변화를 최소화시킬 수 있다.
상술한 본 발명의 실시예에 따른 방법은, 서로 개별적으로 또는 조합되어 이용할 수 있다. 또, 각 실시예를 구성하는 단계들은 다른 실시예를 구성하는 단계들과 개별적으로 또는 조합되어 이용될 수 있다.
또, 이상에서 설명한 방법은 예를 들어, 소프트웨어, 하드웨어 또는 이들의 조합된 것을 이용하여 컴퓨터 또는 이와 유사한 장치로 읽을 수 있는 기록매체 내에서 구현될 수 있다.
하드웨어적인 구현에 의하면, 지금까지 설명한 방법들은 ASICs (application specific integrated circuits), DSPs (digital signal processors), DSPDs (digital signal processing devices), PLDs (programmable logic devices), FPGAs (field programmable gate arrays, 프로세서(processors), 제어기(controllers), 마이크로 컨트롤러(micro-controllers), 마이크로 프로세서(microprocessors), 기타 기능 수행을 위한 전기적인 유닛 중 적어도 하나를 이용하여 구현될 수 있다.
소프트웨어적인 구현에 의하면, 본 명세서에서 설명되는 절차 및 기능들은 별도의 소프트웨어 모듈들로 구현될 수 있다. 상기 소프트웨어 모듈들 적절한 프로그램 언어로 쓰여진 소프트웨어 코드로 구현될 수 있다. 상기 소프트웨어 코드는 저장부에 저장될 수 있고, 프로세서에 의해 실행될 수 있다.
또한, 이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속한다.
310 : 컬럼 선택 수신부 320 : 로우 선택 수신부
330 : 제 1 쓰기 펄스 생성부 340 : 제 2 쓰기 펄스 생성부
350 : 구동 전압 인가부

Claims (12)

  1. 상보성 멤리스터를 위한 구동 회로에 있어서,
    외부 쓰기 제어 신호에 근거하여, 제 1 쓰기 기간에 대한 제 1 쓰기 펄스를 생성하는 제 1 쓰기 펄스 생성부;
    상기 제 1 쓰기 펄스에 근거하여, 제 2 쓰기 기간에 대한 제 2 쓰기 펄스를 생성하는 제 2 쓰기 펄스 생성부;
    상기 제 1 쓰기 기간 및 상기 제 2 쓰기 기간 동안 상보성 멤리스터의 셀에 전압을 인가하는 구동 전압 인가부; 및
    상기 셀의 저항 변화에 근거하여 제 2 쓰기를 종료시키는 비교기를 포함하되,
    상기 구동 전압 인가부는 상기 제 1 쓰기 기간 보다 상기 제 2 쓰기 기간에 더 큰 전압을 인가하는 것을 특징으로 하는 상보성 멤리스터 구동 회로.
  2. 제 1 항에 있어서, 상기 제 2 쓰기 펄스 생성부는,
    상기 제 1 쓰기 펄스의 변화에 근거하여 제 2 쓰기 펄스를 생성하는 것을 특징으로 하는 상보성 멤리스터 구동 회로.
  3. 제 1 항에 있어서, 상기 구동 전압 인가부는,
    상기 제 2 쓰기 기간에, 상기 제 1 쓰기 기간에 인가하는 전압의 2배의 전압을 인가하는 것을 특징으로 하는 상보성 멤리스터 구동 회로.
  4. 제 1 항에 있어서, 상기 구동 전압 인가부는,
    상기 상보성 멤리스터의 선택된 셀에 소정의 전압을 인가하고,
    상기 상보성 멤리스터의 반-선택된 셀에 상기 소정의 전압보다 낮은 전압을 인가하는 것을 특징으로 하는 상보성 멤리스터 구동 회로.
  5. 제 1 항에 있어서, 상기 비교기는,
    센스 노드 전압이 기준 전압보다 큰 경우, 상기 제 2 쓰기를 종료시키는 것을 특징으로 하는 상보성 멤리스터 구동 회로.
  6. 제 1 항에 있어서,
    상보성 멤리스터 어레이의 컬럼 선택 신호를 수신하는 컬럼 선택 수신부; 및
    상보성 멤리스터 어레이의 로우 선택 신호를 수신하는 로우 선택 수신부를 더 포함하는 것을 특징으로 하는 상보성 멤리스터 구동 회로.
  7. 상보성 멤리스터의 데이터 쓰기 제어 방법에 있어서,
    상보성 멤리스터의 셀 중 소정의 셀을 선택하는 단계;
    상기 선택된 셀에 상기 선택된 셀의 상태를 변화시키는 제 1 전압을 인가하는 1차 전압 인가 단계; 및
    상기 1차 전압 인가 단계의 종료 후, 상기 선택된 셀에 상기 선택된 셀의 상태를 변화시키는 제 2 전압을 인가하는 2차 전압 인가 단계를 포함하되,
    상기 제 2 전압이 상기 제 1 전압보다 고전압인 것을 특징으로 하는 상보성 멤리스터의 제어 방법.
  8. 제 7 항에 있어서, 상기 1차 전압 인가 단계는,
    상기 선택된 셀의 저항 상태가 변화될 때까지 상기 제 1 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 상보성 멤리스터의 제어 방법.
  9. 제 7 항에 있어서, 상기 2차 전압 인가 단계는,
    상기 선택된 셀의 저항 상태가 변화될 때까지 상기 제 2 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 상보성 멤리스터의 제어 방법.
  10. 상보성 멤리스터의 제어 방법에 있어서,
    입력 데이터를 수신하는 단계;
    상기 수신된 입력 데이터에 대하여 소정의 셀에 1차 쓰기 동작을 수행하는 단계;
    1차 쓰기 동작 수행 후, 상기 수신된 입력 데이터에 대하여 상기 소정의 셀에 2차 쓰기 동작을 수행하는 단계; 및
    상기 소정의 셀의 저항 변화에 근거하여, 상기 2차 쓰기 동작을 종료하는 단계를 포함하되,
    상기 2차 쓰기 동작에서 인가되는 전압은 상기 1차 쓰기 동작에서 인가되는 전압보다 더 큰 것을 특징으로 하는 상보성 멤리스터의 제어 방법.
  11. 제 10 항에 있어서, 상기 2 차 쓰기 동작은,
    상기 1차 쓰기 동작의 종료에 근거하여 시작되는 것을 특징으로 하는 상보성 멤리스터의 제어 방법.
  12. 제 10 항에 있어서, 상기 2차 쓰기 동작에서 인가되는 전압은,
    상기 1차 쓰기 동작에서 인가되는 전압의 2배인 것을 특징으로 하는 상보성 멤리스터의 제어 방법.
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