JP6171222B2 - 抵抗性メモリセルをリフォーミングするための装置および方法 - Google Patents

Description

［関連出願への相互参照］ 本願は、２０１３年１０月２２日に出願された米国実用特許出願第１４／０５９,７９０号に対する優先権、および２０１２年１０月２４日に出願された米国特許仮出願第６１／７１７,８９４号の利益を主張する。上記において参照される出願の開示全体が、参照により本明細書に組み込まれる。

本開示は、不揮発性メモリに関し、より詳細には、抵抗性メモリの形成に関する。

本明細書において提供される背景説明は、本開示の文脈を一般的に提示する目的のためのものである。作品がこの背景のセクションにおいて説明される限りにおいて、本発明者の作品、ならびに出願時に従来技術とみなし得ない本明細書の複数の態様は、本開示に対する従来技術として明示的または黙示的に示唆されるものではない。

不揮発性メモリは、複数のメモリセルのアレイを含み得る。複数のメモリセルの各々は、複数の抵抗状態を有し得る。相変化ランダムアクセスメモリ（ＰＲＡＭ）、抵抗変化型メモリ（ＲＲＡＭ（登録商標））、および磁気ランダムアクセスメモリ（ＭＲＡＭ）等の一定の複数の不揮発性メモリ（本明細書において「抵抗性メモリ」と呼ばれる）は、それぞれの抵抗を有する複数のメモリセルを含む。複数の抵抗の各々は、対応するメモリセルの状態に基づいて変化する。例えば、メモリセルは、「０」を格納する場合には第１の（または低い）抵抗状態を、また、「１」を格納する場合には第２の（または高い）抵抗状態を有し得る。

第１の例として、メモリセルの抵抗状態を判断するべく、電圧は、メモリセルの抵抗全体に印加され得る。次いで、抵抗を通る電流が検出され得、抵抗状態を示す。検出された電流に基づいて、メモリセルの抵抗状態は決定される。別の例として、電流は、メモリセルの抵抗に供給され得る。次に、抵抗全体の電圧が検出され得、抵抗状態を示す。メモリセルの抵抗状態は、検出された電圧に基づいて判断され得る。

通常、抵抗性メモリは、一回限りの「形成」が可能である。「形成」という用語は、抵抗性メモリにおけるメモリセルの起動を指す。抵抗性メモリの製造後、複数のメモリセルを起動するべく、例えば、抵抗性メモリのビットラインに複数の電圧が印加される。印加される複数の電圧は、抵抗性メモリの読み取りおよび書き込みオペレーション中に複数のビットラインに印加される電圧よりも大きい可能性がある。複数の電圧は、一回のみ、任意の読み取りおよび書き込みオペレーションを実行する前に印加される。

メモリが提供され、メモリセル、第１のモジュール、および第２のモジュールのアレイを含む。第１のモジュールは、メモリセルの第１の状態を基準と比較するように構成される。メモリセルは、複数のメモリセルのアレイ内に存在する。第２のモジュールは、メモリセルの読み取りサイクルまたは書き込みサイクル後に、比較に基づいて、メモリセルの第１の状態と第２の状態との間の差を調節するべくメモリセルをリフォーミングするように構成される。

他の複数の特徴において、基準は、第２の状態であり、第１のモジュールは、第１の状態と第２の状態との間の差を判断するように構成される。なおも他の複数の特徴において、基準は、所定閾値である。

他の複数の特徴において、第１のモジュールは、第１の状態と第２の状態との間の差を判断するように構成される。第２のモジュールは、差に基づいて、第１の状態および第２の状態を調節するべくメモリセルをリフォーミングするように構成される。メモリセルのリフォーミング後に、第１の状態と第２の状態との間の第２の差は、所定の差よりも大きい。

他の複数の特徴において、第１のモジュールは、所定閾値と第１の状態との間の第２の差を判断し、第２の所定閾値と第２の状態との間の第３の差を判断するように構成される。第２のモジュールは、第２の差または第３の差に基づいて、第１の状態および第２の状態を調節するべくメモリセルをリフォーミングするように構成される。

他の複数の特徴において、第１のモジュールは、第１の状態が第１の所定閾値よりも小さいか否か、または第２の状態が第２の所定閾値よりも大きいか否かを判断するように構成される。第２のモジュールは、第１の状態が第１の所定閾値よりも小さいか、または第２の状態が第２の所定閾値よりも大きい場合に、メモリセルをリフォーミングするように構成される。

他の複数の特徴において、第１の状態は、メモリセルの第１の抵抗を示す。第２の状態は、メモリセルの第２の抵抗を示す。第２のモジュールは、差または比較に基づいて、第１の状態を増大させ、または第２の状態を減少させるように構成される。

他の複数の特徴において、メモリは、第３のモジュールを含む。第２のモジュールは、第３のモジュールを介して、電圧または電流レベルをメモリセルに印加しつつ、メモリセルをリフォーミングするように構成される。

他の複数の特徴において、ネットワークデバイスが提供され、抵抗性メモリ、第１のモジュール、および第２のモジュールを含む。抵抗性メモリは、複数のメモリセルのアレイを含む。第１のモジュールは、メモリセルの第１の状態を基準と比較するように構成される。メモリセルは、複数のメモリセルのアレイ内に存在する。第２のモジュールは、メモリセルの読み取りサイクルまたは書き込みサイクル後に、比較に基づいて、メモリセルの第１の状態と第２の状態との間の差を調節するべくメモリセルをリフォーミングするように構成される。

他の複数の特徴において、第１のモジュールおよび第２のモジュールのうち少なくとも１つは、抵抗性メモリに実装される。

他の複数の特徴において、抵抗性メモリは、第１の抵抗性メモリである。ネットワークデバイスは、複数のメモリセルの第２のアレイを含む第２の抵抗性メモリを更に含む。第１のモジュールは、複数のメモリセルの第２のアレイにおける第２のメモリセルの第３の状態と第４の状態との間の第３の差を判断するように構成される。第２のモジュールは、第２のメモリセルのリフォーミング後に、第３の状態と第４の状態との間の第４の差が所定の差よりも大きくなるように第３の状態および第４の状態をリセットするべく、第３の差に基づいて第２のメモリセルをリフォーミングするように構成される。

他の複数の特徴において、方法が提供され、メモリセルの第１の状態を基準と比較する段階を備える。メモリセルは、複数のメモリセルのアレイ内に存在する。第１の状態は、メモリセルの第１の抵抗を示す。メモリセルの読み取りサイクルまたは書き込みサイクル後に、比較に基づいて、メモリセルの第１の状態と第２の状態との間の差を調節するべくメモリセルをリフォーミングする。第２の状態は、メモリセルの第２の抵抗を示す。

本開示の適用可能な更なる分野は、詳細な説明、特許請求の範囲、および図面から明らかとなるであろう。詳細な説明および具体的な複数の例は、例示の目的のみを意図しており、本開示の範囲を限定することを意図しない。

本開示による、試験モジュールを有する抵抗性メモリを組み込むネットワークデバイスの機能ブロック図である。 本開示による、抵抗性メモリおよび試験モジュールを組み込むネットワークデバイスの機能ブロック図である。 本開示による、電圧変換器および試験モジュールを有する抵抗性メモリを組み込むネットワークデバイスの機能ブロック図である。 本開示による、複数のメモリセルおよび試験モジュールの複数のアレイを有する抵抗性メモリを組み込むネットワークデバイスの機能ブロック図である。 本開示による、複数の抵抗性メモリおよびリフォーミングモジュールを組み込むネットワークデバイスの機能ブロック図である。 本開示によるネットワークデバイスを動作させる方法を図示する。 本開示による、ネットワークデバイスを動作させる方法を図示する。

複数の図面において、複数の符号は、類似および／または同一の複数の要素を識別するべく再利用され得る。

抵抗性メモリは、複数のメモリセルのアレイを含む。複数のメモリセルの各々は、対応するメモリセルの状態を示す抵抗を含む。抵抗は、メモリセルが「１」を格納していることを示す高い抵抗状態にあり、またはメモリセルが「０」を格納していることを示す低い抵抗状態にあり得る。高い抵抗状態と低い抵抗状態との間の複数の抵抗における差は、時間およびメモリセルの周期的使用を経ると減少し得る。抵抗性メモリのメモリセルの所定回数（例えば、１０，０００）の読み取りおよび／または書き込みサイクル後に、メモリセルの高い抵抗状態と低い抵抗状態との間の対応する差は、所定の差未満に減少し得る。

高い抵抗状態と低い抵抗状態との間の差が所定の差より小さい場合、抵抗性メモリのセンス増幅器または他の検出回路は、メモリセルの高い抵抗状態と低い抵抗状態とを区別することができない場合がある。これにより、読み取りおよび／または書き込みの不正確さおよび／または誤差が生じ得る。 所定の差より小さい高い抵抗状態と低い抵抗状態との間の差を有するメモリセルは、不良メモリセルと呼び得る。不良メモリセルの出力は、不良と呼び得る。

以下に開示される複数の例は、複数のメモリセルの各々の抵抗状態（例えば、高い抵抗状態と低い抵抗状態）の間の複数の差をリセットするべく、メモリセルリフォーミングすることを可能にする。リフォーミングする段階は、下記のように複数の電圧および／または電流レベルを印加し、複数の第１の抵抗状態を増大させ、複数の第２の抵抗状態を減少させる段階を有し得る。複数の第１の抵抗状態を増大させる段階は、複数の第１の抵抗状態を読み取る間に検出された複数の電圧および／または電流レベルを増大させるべく、複数のメモリセルの抵抗を増大させる段階を有し得る。複数の第２の抵抗状態を減少させる段階は、複数の第２の抵抗状態を読み取る間に検出された複数の電圧および／または電流レベルを減少させるべく、複数のメモリセルの抵抗を減少させる段階を有し得る。リセットされた後、複数のメモリセルの各々の複数の抵抗状態間の複数の差は、複数の所定の差よりも大きく、初期フォーミングの結果として提供される複数の抵抗状態間の複数差と同じ大きさであり得る。初期フォーミングは、製造後、ならびに複数のメモリセルに任意の読み取りおよび／または書き込みサイクルを実行する前に実行される。リフォーミングは、メモリセルの複数の抵抗状態を検出回路により区別可能な複数のレベルにリセットし、検出回路は、複数のメモリセルの耐久性および耐用年数を拡張する。

図１は、ネットワークデバイス１０を示す。ネットワークデバイス１０は、電源１２、高電圧発生器（または電力変換器）１４、および抵抗性メモリ１６を含む。ネットワークデバイス１０は、例えば、コンピュータ、モバイルデバイス、携帯電話、ストレージデバイス、ネットワークデバイス、抵抗性メモリを含む他のデバイスであり得る。電源１２は、例えば、バッテリ、バッテリパック、および／または他の電源を含み得る。電源１２は、電力を高電圧発生器１４に提供する。高電圧発生器１４は、所定電圧を生成するべく、電源１２の出力電圧を変換および／または規制し得る。所定電圧は、電源１２の出力電圧より大きく、抵抗性メモリ１６の動作に好適であり得る。

抵抗性メモリ１６は、ストレージドライブ、フラッシュドライブ、メモリカード、メモリスティック、集積回路、または複数の抵抗性メモリセルを含む他のデバイスもしくは回路素子であり得る。抵抗性メモリ１６は、ネットワークデバイス１０と抵抗性メモリ１６との間のインターフェースを介してネットワークデバイス１０にプラグ接続されてもよく、または示されるようにネットワークデバイス１０内に実装されてもよい。抵抗性メモリ１６は、抵抗性メモリ１６上のパッド１８を介して高電圧発生器１４から電力を受け取る。

抵抗性メモリ１６は、複数のメモリセル２２のアレイ２０を有するメモリ回路１９、電圧モジュール２４、試験モジュール２６を有する制御モジュール２５、ドライバモジュール２７、および選択モジュール２９を含む。アレイ２０は、それぞれのワードラインＷＬ_１−ｊおよびビットラインＢＬ_１−Ｎにより選択された複数のメモリセル２２の複数の行および列を含み得、ＪおよびＮは、１より大きい整数である。複数のメモリセル２２は、それぞれの抵抗２８を含み得、これに電圧および／または電流がドライバモジュール２７を介して印加され得る。電圧および／または電流は、複数のビットラインＢＬ１−Ｎのうち１または複数を選択し、および／もしくはイネーブルし、および／または複数のメモリセル２２のうち１または複数を読み取るべく、印加され得る。複数の抵抗２８の各々全体における複数の電圧、および／またはこれを通る複数の電流は、複数の抵抗２８の各々の抵抗状態を判断するべく検出され得る。選択モジュール２９は、複数のワードラインＷＬ_１−ｊを選択するべく用いられ得る。

複数のメモリセル２２は、それぞれの抵抗２８および対応する複数の抵抗状態を有する抵抗性メモリセルである。本明細書において開示される複数のメモリセルは、主として、２つの抵抗状態（例えば、高い抵抗状態および低い抵抗状態）を有するものとして説明されるが、複数のメモリセル２２の各々の抵抗状態は、２つより多い抵抗状態を含み得る。読み取りオペレーション、書き込みオペレーション、およびリフォーミングオペレーションを実行するとき、複数の電圧および／または電流レベルは、アレイ２０の複数のビットライン（例えば、ビットラインＢＬ_１−Ｎ）および／または複数のワードライン（例えば、ビットラインＷＬ_１＿ｊ）に印加され得る。複数の電圧および／または電流レベルは、ドライバモジュール２７および／または選択モジュール２９を介して印加され得る。リフォーミングする間に印加される複数の電圧および／または電流レベルは、読み取りオペレーションおよび書き込みオペレーション中に印加される複数の電圧および／または電流レベルよりも大きいことがある。

電圧モジュール２４は、パッド１８に供給される所定電圧を受ける。所定電圧に基づいて、電圧モジュール２４は、１もしくは複数の電圧、および／または１もしくは複数の電流レベルを規制し、調節し、ならびに／または複数のメモリセル２２のアレイ２０の各々、試験モジュール２６、および／もしくは他の複数のモジュール、ならびに／または抵抗性メモリ１６の複数の素子に供給し得る。

制御モジュール２５は、読み取りオペレーションおよび書き込みオペレーションを制御し、および／または複数のメモリセル２２のアレイ２０にアクセスし得る。試験モジュール２６は、ギャップモジュール３０およびリフォーミングモジュール３２を含む。ギャップモジュール３０は、所定回数で、所定回数の読み取りおよび／もしくは書き込みサイクル後に、ランダムな回数で、および／または他の好適な回数で、複数のメモリセル２２のアレイ２０に１または複数の試験を周期的に実行する。各試験は、複数のメモリセル２２の複数の抵抗２８のうち１または複数の全体における複数の電圧、および／またはこれを通る電流レベルを検出し、複数のメモリセル２２の抵抗状態間の差を判断することを含み得る。試験中に、メモリセルの第１の抵抗状態が検出され得る。試験モジュール２６および／またはギャップモジュール３０は、第１の抵抗状態がいつ第２の抵抗状態に変化するかをモニタリングし、および／またはメモリセルの第１の抵抗状態を第２の抵抗状態に変化させるべく、メモリセルに書き込み得る。第２の抵抗状態は、第１の抵抗状態とは異なる。ギャップモジュール３０は、第１の抵抗状態と第２の抵抗状態との間の差を判断する。

リフォーミングモジュール３２は、ギャップモジュール３０により判断された１または複数の差をモニタリングする。リフォーミングモジュール３２は、１または複数の差に基づいて複数のメモリセル２２のうち１または複数をリフォーミングし得る。これは、対応する複数のメモリセルの複数の抵抗状態をリセットするべく、対応する複数のメモリセルの複数の抵抗２８のうち１または複数に、１または複数の電圧および／または電流レベルを印加することを含み得る。１または複数の電圧および／または電流のレベルは、もたらされる複数の差が各々、所定の差よりも大きくなるように印加される。１または複数のメモリセルに印加される複数の電圧および／または電流レベルは、読み取りおよび／または書き込みサイクル中に複数のメモリセルに供給される複数の電圧および／または電流レベルよりも大きい。

第１の例として、メモリセルに対応する差が所定の差よりも小さい場合に、リフォーミングモジュール３２は、メモリセルをリフォーミングし得る。別の例として、２またはそれより多いメモリセルは、１または複数のメモリセルの複数の抵抗状態における１または複数の差に基づいてリフォーミングされ得る。なおも別の例として、複数のメモリセルの１または複数のグループは、複数のメモリセルの１または複数のグループ内部および／または外部の１または複数のメモリセルに対応する複数の差に基づいて、リフォーミングされ得る。

試験を実行し、および／または複数のメモリセル２２のうち１または複数をリフォーミングする場合に、試験モジュール２６は、高電圧発生器１４、電圧モジュール２４、ドライバモジュール２７、および／または選択モジュール２９を制御し得る。試験モジュール２６は、複数のモジュール１４、２４、２７、２９に読み取りオペレーション、書き込みオペレーション、および／またはリフォーミングオペレーションを実行する複数の電圧および／または電流レベルを生成するように命令する複数の制御信号を、複数のモジュール１４、２４、２７、２９のうち１または複数に送信し得る。

抵抗性メモリ１６は、出力モジュール３４を更に含む。出力モジュール３４は、例えば、複数のメモリセル２２の抵抗２８の複数の電圧および／またはこれを通る電流レベルを検出する複数のセンス増幅器３６およびラッチ３８を含み得る。検出された複数の電圧および／もしくは電流レベル、ならびに／または複数のセンス増幅器３６および／またはラッチ３８の対応する複数の電圧および／もしくは電流レベルは、出力モジュール３４、複数のセンス増幅器３６、および／または複数のラッチ３８からギャップモジュール３０へと提供され得る。次に、ギャップモジュール３０は、ギャップモジュール３０により受けられた複数の電圧および／または電流レベルに基づいて、複数のメモリセル２２の複数の抵抗２８の抵抗状態間の複数の差を判断する。ギャップモジュール３０は、試験モジュール２６内に示されているが、ギャップモジュール３０は、出力モジュール３４に組み込まれてもよい。

別の実装において、ギャップモジュール３０および／または複数のセンス増幅器３６は、１または複数の閾値モジュールを含み得る。（１つの閾値モジュール３９は、複数のセンス増幅器３６に含まれるものとして示される）。ギャップモジュール３０は、複数の所定閾値を設定し、複数の所定閾値を閾値モジュール３９に提供し得る。複数のセンス増幅器３６、閾値モジュール３９、および／またはギャップモジュール３０は、複数の抵抗２８のうち１または複数の全体における複数の電圧および／またはこれを通る電流レベルを、対応する複数の所定閾値と比較し得る。第１の所定閾値は、第１の抵抗状態（または高い状態）が低過ぎるか否かを判断するべく用いられ得る。第２の所定閾値は、第２の抵抗状態（または低い状態）が高過ぎるか否かを判断するべく使用され得る。例えば、第１の抵抗状態のメモリセルについて検出された第１の電圧または電流レベルが第１の所定閾値よりも小さい場合、対応するセンス増幅器および／またはギャップモジュール３０は、メモリセルがリフォーミングされるべきであることを示し得る。別の例において、第２の抵抗状態のメモリセルについて検出された第２の電圧または電流レベルが第２の所定閾値よりも大きい場合、センス増幅器および／またはギャップモジュール３０は、メモリセルがリフォーミングされるべきであることを示し得る。

追加メモリ４０は、示されるように、ネットワークデバイス１０および／または抵抗性メモリ１６内に含まれてもよい。メモリ４０は、ギャップモジュール３０により受けられた複数の電圧および／もしくは電流レベル、ならびに／またはギャップモジュール３０により判断された複数の抵抗状態値を格納するべく、用いられ得る。また、メモリ４０は、ギャップモジュール３０により判断された複数の抵抗状態における複数の差、および（ｉ）複数の電圧、電流レベル、および／もしくは抵抗状態間、ならびに（ｉｉ）対応する複数の所定閾値間の複数の差を格納するべく、用いられ得る。メモリ４０は、リフォーミングされる複数のメモリセルの複数のアドレスも格納し得る。メモリセルの複数の抵抗状態に対応する複数の差は、複数の電圧間の差、複数の電流レベル間の差、および／またはメモリセルの複数の抵抗値間の差を指し得る。リフォーミングされる複数のメモリセルの上記の複数の電圧、電流レベル、抵抗状態値、記載される差、および／またはアドレスのうちいくつかまたは全ては、メモリ４０ではなくアレイ２０内に格納され得る。

図２は、ネットワークデバイス５０を示す。ネットワークデバイス５０は、図１のネットワークデバイス１０と同様に動作する。図２は、抵抗性メモリの外部の試験モジュールを用いる実装を図示する。ネットワークデバイス５０は、電源１２、高電圧発生器１４、抵抗性メモリ５２、および試験モジュール５３を含む。ネットワークデバイス５０は、例えば、コンピュータ、モバイルデバイス、携帯電話、ストレージデバイス、ネットワークデバイス、抵抗性メモリを含む他のデバイスであり得る。高電圧発生器１４は、所定電圧を生成し得る。所定電圧は、電源１２の出力電圧よりも大きく、抵抗性メモリ５２の動作に好適であり得る。また、高電圧発生器１４は、試験モジュール５３に電力を供給し得る。

抵抗性メモリ５２は、ストレージドライブ、フラッシュドライブ、メモリカード、メモリスティック、集積回路、もしくは他のデバイス、または複数の抵抗性メモリセルを含む回路素子であってもよい。示されるように、抵抗性メモリ５２は、ネットワークデバイス５０と抵抗性メモリ５２との間のインターフェースを介してネットワークデバイス５０にプラグ接続され、またはネットワークデバイス５０内に実装され得る抵抗性メモリ５２は、抵抗性メモリ５２上のパッド５４を介して高電圧発生器１４からの電力を受ける。

抵抗性メモリ５２は、複数のメモリセル５７のアレイ５６を有するメモリ回路５５、電圧モジュール５８、制御モジュール５９、ドライバモジュール６０、選択モジュール６１、および出力モジュール６２を含む。複数のメモリセル５７は、抵抗６４を含み得る。アレイ５６は、それぞれのワードラインＷＬ_１＿ｊおよびビットラインＢＬ_１−Ｎを介して選択された複数のメモリセル５７の複数の行および列を含み得る。メモリ回路５５は、図１のメモリ回路１９と同様に動作し得る。従って、図２の複数のメモリセル５７およびモジュール５８、５９、６０、６１、および６２のアレイ５６は、図１の複数のメモリセル２２およびモジュール２４、２５、２７、２９、３４のアレイ２０と同様に動作する。

再び図２を参照すると、試験モジュール５３は、ギャップモジュール６６およびリフォーミングモジュール６８を含む。ギャップモジュール６６は、試験モジュール２６内に示されているが、ギャップモジュール６６は、出力モジュール６２に組み込まれてもよい。ギャップモジュール６６は、所定回数で、所定回数の読み取りおよび／もしくは書き込みサイクル後に、ランダムな回数で、および／または他の好適な回数で、複数のメモリセル５７のアレイ５６に１または複数の試験を周期的に実行する。各試験は、対応する複数のメモリセルの複数の抵抗６４のうち１または複数の全体における複数の電圧、および／またはこれを通る電流レベルを検出し、対応する複数のメモリセルの抵抗状態間の差を判断することを含み得る。試験中に、メモリセルの第１の抵抗状態が検出され得る。試験モジュール５３および／またはギャップモジュール６６は、第１の抵抗状態がいつ第２の抵抗状態に変化するかをモニタリングし、および／またはメモリセルの第１の抵抗状態を第２の抵抗状態に変化させるべく、メモリセルに書き込み得る。第２の抵抗状態は、第１の抵抗状態とは異なる。ギャップモジュール６６は、第１の抵抗状態と第２の抵抗状態との間の差を判断する。

リフォーミングモジュール６８は、ギャップモジュール６６により判断された１または複数の差をモニタリングする。リフォーミングモジュール６８は、１または複数の差に基づいて複数のメモリセル５７のうち１または複数をリフォーミングし得る。これは、複数のメモリセル５７の複数の抵抗状態をリセットするべく、複数のメモリセル５７の複数の抵抗６４のうち１または複数に、１または複数の電圧および／または電流レベルを印加する制御モジュール５９に、複数の制御信号を送信する試験モジュール５３を含み得る。１または複数の電圧および／または電流のレベルは、複数の抵抗６４のうち１または複数の抵抗状態においてもたらされる各々の差が所定の差よりも大きくなるように印加される。１または複数のメモリセルに印加される複数の電圧および／または電流レベルは、読み取りおよび／または書き込みサイクル中に複数のメモリセルに供給される複数の電圧および／または電流レベルよりも大きい。リフォーミングモジュール６８は、図１のリフォーミングモジュール３２に関して上記されたように、１または複数のメモリセルをリフォーミングし得る。

試験を実行し、および／または複数のメモリセル５７のうち１または複数をリフォーミングする場合に、試験モジュール５３は、制御モジュール５９に、高電圧発生器１４、電圧モジュール５８、ドライバモジュール６０、および／または選択モジュール６１を制御する複数の制御信号を送信し得る。試験モジュール５３からの複数の制御信号に基づいて、制御モジュール５９は、モジュール１４、５８、５９、６０に読み取りオペレーション、書き込みオペレーション、および／またはリフォーミングオペレーションを実行する複数の電圧および／または電流レベルを生成するように命令する複数の制御信号を、モジュール１４、５８、５９、６０のうち１または複数に送信し得る。

出力モジュール６２は、例えば、複数のメモリセル５７の抵抗６４の複数の電圧および／またはこれを通る電流レベルを検出する複数のセンス増幅器７０およびラッチ７２を含み得る。検出された複数の電圧および／もしくは電流レベル、ならびに／または複数のセンス増幅器７０および／またはラッチ７２の対応する複数の電圧および／もしくは電流レベルは、出力モジュール６２、複数のセンス増幅器７０、および／または複数のラッチ７２からギャップモジュール６６へと提供され得る。次に、ギャップモジュール６６は、ギャップモジュール６６により受けられた複数の電圧および／または電流レベルに基づいて、複数のメモリセル５７の複数の抵抗６４の抵抗状態間の複数の差を判断する。

別の実装において、ギャップモジュール６６および／または複数のセンス増幅器７０は、１または複数の閾値モジュールを含み得る。（１つの閾値モジュール７１は、複数のセンス増幅器７０に含まれるものとして示される）。ギャップモジュール６６は、複数の所定閾値を設定し、複数の所定閾値を閾値モジュール７１に提供し得る。複数のセンス増幅器７０、閾値モジュール７１、および／またはギャップモジュール６６は、複数の抵抗６４のうち１または複数の全体における複数の電圧および／またはこれを通る電流レベルを、対応する複数の所定閾値と比較し得る。第１の所定閾値は、第１の抵抗状態（または高い状態）が低過ぎるか否かを判断するべく用いられ得る。第２の所定閾値は、第２の抵抗状態（または低い状態）が高過ぎるかを判断するべく使用され得る。例えば、第１の抵抗状態のメモリセルについて検出された第１の電圧または電流レベルが第１の所定閾値よりも小さい場合、対応するセンス増幅器および／またはギャップモジュール６６は、メモリセルがリフォーミングされるべきであることを示し得る。別の例において、第２の抵抗状態のメモリセルについて検出された第２の電圧または電流レベルが第２の所定閾値よりも大きい場合、センス増幅器および／またはギャップモジュール６６は、メモリセルがリフォーミングされるべきであることを示し得る。

追加メモリ７４は、示されるように、抵抗性メモリ５２および／またはネットワークデバイス５０内に含まれてもよい。メモリ７４は、ギャップモジュール６６により受けられた複数の電圧および／もしくは電流レベル、ならびに／またはギャップモジュール６６により判断された複数の抵抗状態値を格納するべく、用いられ得る。また、メモリ７４は、ギャップモジュール６６により判断された複数の抵抗状態における複数の差、および（ｉ）複数の電圧、電流レベル、および／もしくは抵抗状態間、ならびに（ｉｉ）対応する複数の所定閾値間の複数の差を格納するべく、用いられ得る。メモリ７４は、リフォーミングされる複数のメモリセルの複数のアドレスも格納し得る。メモリセルの複数の抵抗状態に対応する複数の差は、複数の電圧間の差、複数の電流レベル間の差、および／またはメモリセルの複数の抵抗値間の差を指し得る。リフォーミングされる複数のメモリセルの上記の複数の電圧、電流レベル、抵抗状態値、記載される差、および／またはアドレスのうちいくつかまたは全ては、メモリ７４ではなくアレイ５６内に格納され得る。

図３は、ネットワークデバイス１００を示す。ネットワークデバイス１００は、図１のネットワークデバイス１０と同様に動作する。図２は、電源と抵抗性メモリとの間に高電圧変換器を用いない実装を図示する。ネットワークデバイス１００は、電源１２および抵抗性メモリ１０２を含む。ネットワークデバイス１００は、例えば、コンピュータ、モバイルデバイス、携帯電話、ストレージデバイス、ネットワークデバイス、抵抗性メモリを含む他のデバイスであり得る。電源１２は、抵抗性メモリ１０２上のパッド１０４を介して抵抗性メモリ１０２に電力を供給し得る。

抵抗性メモリ１０２は、ストレージドライブ、フラッシュドライブ、メモリカード、メモリスティック、集積回路、または複数の抵抗性メモリセルを含む他のデバイスもしくは回路素子であり得る。抵抗性メモリ１０２は、ネットワークデバイス１００と抵抗性メモリ１０２との間のインターフェースを介してネットワークデバイス１００にプラグ接続されてもよく、または示されるようにネットワークデバイス１００内に実装されてもよい。

抵抗性メモリ１０２は、複数のメモリセル１１０のアレイ１０８を有するメモリ回路１０６、電圧モジュール１１２、制御モジュール１１３、ドライバモジュール１１４、選択モジュール１１６、出力モジュール１１８、および試験モジュール１１９を含む。複数のメモリセル１１０は、抵抗１２０を含み得る。アレイ１０８は、それぞれのワードラインＷＬ_１−ｊおよびビットラインＢＬ_１−Ｎにより選択された複数のメモリセル１１０の複数の行および列を含み得る。メモリ回路１０６は、図１のメモリ回路１９と同様に動作し得る。従って、図３の複数のメモリセル１１０および複数のモジュール１１２、１１３、１１４、１１６、１１８、１１９のアレイ１０８は、図１の複数のメモリセル２２および複数のモジュール２４、２５、２７、２９、３４、２６のアレイ２０と同様に動作する。

再び図３を参照すると、電圧モジュール１１２は、パッド１０４から受けた電圧を１または複数の所定電圧に変換するための電圧変換器１２１を含み得る。１または複数の所定電圧は、電圧変換器１２１からドライバモジュール１１４および選択モジュール１１６へと提供され得る。

制御モジュール１１３は、試験モジュール１１９を含む。試験モジュール１１９は、ギャップモジュール１２２およびリフォーミングモジュール１２３を含む。ギャップモジュール１２２は、試験モジュール１１９内に示されているが、ギャップモジュール１２２は、出力モジュール１１８に組み込まれてもよい。ギャップモジュール１２２は、所定回数で、所定回数の読み取りおよび／もしくは書き込みサイクル後に、ランダムな回数で、および／または他の好適な回数で、複数のメモリセル１１０のアレイ１０８に１または複数の試験を周期的に実行する。各試験は、対応する複数のメモリセルの複数の抵抗１２０のうち１または複数の全体における複数の電圧、および／またはこれを通る電流レベルを検出し、対応する複数のメモリセルの抵抗状態間の差を判断することを含み得る。試験中に、メモリセルの第１の抵抗状態が検出され得る。試験モジュール１１９および／またはギャップモジュール１２２は、第１の抵抗状態がいつ第２の抵抗状態に変化するかをモニタリングし、および／またはメモリセルの第１の抵抗状態を第２の抵抗状態に変化させるべく、メモリセルに書き込み得る。第２の抵抗状態は、第１の抵抗状態とは異なる。ギャップモジュール１２２は、第１の抵抗状態と第２の抵抗状態との間の差を判断する。

リフォーミングモジュール１２３は、ギャップモジュール１２２により判断された１または複数の差をモニタリングする。リフォーミングモジュール１２３は、１または複数の差に基づいて複数のメモリセル１１０のうち１または複数をリフォーミングし得る。これは、複数のメモリセル１１０の複数の抵抗状態をリセットするべく、複数のメモリセル１１０の複数の抵抗１２０の１または複数に、１または複数の電圧および／または電流レベルを印加することを含み得る。１または複数の電圧および／または電流レベルは、１または複数の抵抗１２０の各々の抵抗状態においてもたらされる各々の差が所定の差よりも大きくなるように印加される。１または複数のメモリセルに印加される複数の電圧および／または電流レベルは、読み取りおよび／または書き込みサイクル中に複数のメモリセルに供給される複数の電圧および／または電流レベルよりも大きい。

試験を実行し、および／または複数のメモリセル１１０のうち１または複数をリフォーミングする場合に、試験モジュール１１９は、電圧モジュール１１２、ドライバモジュール１１４、選択モジュール１１６、および／または電圧変換器１２１を制御し得る。試験モジュール１１９は、複数のモジュール１１２、１１４、１１６および電圧変換器１２１に読み取りオペレーション、書き込みオペレーション、および／またはリフォーミングオペレーションを実行する複数の電圧および／または電流レベルを生成するように命令する複数の制御信号を、複数のモジュール１１２、１１４、１１６および電圧変換器１２１のうち１または複数に送信し得る。

出力モジュール１１８は、例えば、複数のメモリセル１１０の抵抗１２０の複数の電圧および／またはこれを通る電流レベルを検出する複数のセンス増幅器１２４およびラッチ１２５を含み得る。検出された複数の電圧および／もしくは電流レベル、ならびに／または複数のセンス増幅器１２４および／またはラッチ１２５の対応する複数の電圧および／もしくは電流レベルは、出力モジュール１１８、複数のセンス増幅器１２４、および／または複数のラッチ１２５からギャップモジュール１２２へと提供され得る。センス増幅器１２４は、図１の閾値モジュール３９と同様に動作し得る閾値モジュール１２６を含み得る。次に、ギャップモジュール１２２は、ギャップモジュール１２２により受けられた複数の電圧および／または電流レベルに基づいて、複数のメモリセル１１０の複数の抵抗１２０の抵抗状態間の複数の差を判断する。

追加メモリ１２８は、示されるように、抵抗性メモリ１０２および／またはネットワークデバイス１００内に含まれてもよい。メモリ１２８は、ギャップモジュール１２２により受けられた複数の電圧および／もしくは電流レベル、ならびに／またはギャップモジュール１２２により判断された複数の抵抗状態値を格納するべく、用いられ得る。また、メモリ１２８は、ギャップモジュール１２２により判断された複数の抵抗状態における複数の差、および（ｉ）複数の電圧、電流レベル、および／もしくは抵抗状態間、ならびに（ｉｉ）対応する複数の所定閾値間の複数の差を格納するべく、用いられ得る。メモリ１２８は、リフォーミングされる複数のメモリセルの複数のアドレスも格納し得る。メモリセルの複数の抵抗状態に対応する複数の差は、複数の電圧間の差、複数の電流レベル間の差、および／またはメモリセルの複数の抵抗値間の差を指し得る。リフォーミングされる複数のメモリセルの上記の複数の電圧、電流レベル、抵抗状態値、記載される差、および／またはアドレスのうちいくつかまたは全ては、メモリ１２８ではなくアレイ１０８内に格納され得る。

図４は、ネットワークデバイス１５０を示す。ネットワークデバイス１５０は、図１のネットワークデバイス１０と同様に動作する。図４は、複数のメモリセルの複数のアレイを有する抵抗性メモリを用いる実装を図示する。ネットワークデバイス１５０は、電源１２、高電圧発生器１４、および抵抗性メモリ１５２を含む。ネットワークデバイス１５０は、例えば、コンピュータ、モバイルデバイス、携帯電話、ストレージデバイス、ネットワークデバイス、抵抗性メモリを含む他のデバイスであり得る。高電圧発生器は、電源１２から受けられた電力に基づいて、抵抗性メモリのパッド１５４に所定電圧を供給し得る。

抵抗性メモリ１５２は、ストレージドライブ、フラッシュドライブ、メモリカード、メモリスティック、集積回路、または複数の抵抗性メモリセルを含む他のデバイスもしくは回路素子であり得る。抵抗性メモリ１５２は、ネットワークデバイス１５０と抵抗性メモリ１５２との間のインターフェースを介してネットワークデバイス１５０にプラグ接続され、または示されるように、ネットワークデバイス１５０内に実装され得る。

抵抗性メモリ１５２は、複数のメモリセル_１−ｉの複数のアレイを有するメモリ回路１５６、電圧モジュール１５８、制御モジュール１５９、それぞれのドライバモジュール_１−ｉ、各々の選択モジュール_１−ｉ、各々の出力モジュール_１−ｉ、および試験モジュール１７０を含み、ｉは、１より大きい整数である。複数のメモリセル_１−ｉの複数のアレイの各々は、図１〜図３に示される複数のメモリセルの複数のアレイに類似する抵抗性メモリセル、および対応する抵抗を含み得る。複数のメモリセル_１−ｉの複数のアレイは、それぞれのワードラインおよびビットラインを介して選択された各々の行および列を含み得る。複数のメモリセル_１−ｉの複数のアレイの各々は、図１の複数のメモリセル２２の複数のアレイ２０と同様に動作し得る。

電圧モジュール１５８は、１または複数の電圧を生成し、複数の電圧を、複数のドライバモジュール_１＿ｉおよび複数の選択モジュール_１＿ｉに提供し得る。一実装において、複数のドライバモジュール_１＿ｉおよび複数の選択モジュール_１＿ｉは、電圧モジュール１５８から同一の電圧を受け得る。別の実装において、複数のドライバモジュール_１＿ｉおよび複数の選択モジュール_１＿ｉは、電圧モジュール１５８からそれぞれの電圧を受けるそれぞれの電圧のうち２またはそれより多くのものは、同一であるか、または異なることがある。

制御モジュール１５９は、試験モジュール１７０を含む。試験モジュール１７０は、ギャップモジュール１７２およびリフォーミングモジュール１７４を含む。ギャップモジュール１７２は、所定回数で、所定回数の読み取りおよび／もしくは書き込みサイクル後に、ランダムな回数で、および／または他の好適な回数で、複数のメモリセル_１−ｉの複数のアレイに１または複数の試験を周期的に実行する。各試験は、複数のメモリセル_１−ｉの複数のアレイ内の対応する複数のメモリセルの複数の抵抗のうち１または複数の全体における複数の電圧、および／またはこれを通る電流レベルを検出し、対応する複数のメモリセルの抵抗状態間の差を判断することを含み得る。試験中に、メモリセルの第１の抵抗状態が検出され得る。試験モジュール１７０および／またはギャップモジュール１７２は、第１の抵抗状態がいつ第２の抵抗状態に変化するかをモニタリングし、および／またはメモリセルの第１の抵抗状態を第２の抵抗状態に変化させるべく、メモリセルに書き込み得る。第２の抵抗状態は、第１の抵抗状態とは異なる。ギャップモジュール１７２は、第１の抵抗状態と第２の抵抗状態との間の差を判断する。

リフォーミングモジュール１７４は、ギャップモジュール１７２により判断された１または複数の差をモニタリングする。リフォーミングモジュール１７４は、１または複数の差に基づいて、複数のメモリセル_１−ｉの複数のアレイにうち１または複数における複数のメモリセルのうち、１または複数をリフォーミングし得る。これは、複数のメモリセルの複数の抵抗状態をリセットするべく、リフォーミングされた複数のメモリセルの複数の抵抗の１または複数に、１または複数の電圧および／または電流レベルを印加することを含み得る。１または複数の電圧および／もしくは電流レベルは、複数のメモリセルの複数の抵抗状態においてもたらされる各差が所定の差よりも大きくなるように印加される。１または複数のメモリセルに印加される複数の電圧および／または電流レベルは、読み取りおよび／または書き込みサイクル中に複数のメモリセルに供給される複数の電圧および／または電流レベルよりも大きい。

試験を実行し、および／または複数のメモリセル_１＿ｉの複数のアレイにおいて１または複数のメモリセルをリフォーミングする場合に、試験モジュール１７０は、高電圧発生器１４、電圧モジュール１５８、複数のドライバモジュール_１＿ｉ、および複数の選択モジュール_１＿ｉを制御し得る。試験モジュール１７０は、電圧モジュール１５８、複数のドライバモジュール_１＿ｉ、および複数の選択モジュール_１＿ｉに、読み取りオペレーション、書き込みオペレーション、および／またはリフォーミングオペレーションを実行する複数の電圧および／または電流レベルを生成するように命令する複数の制御信号を、電圧モジュール１５８、複数のドライバモジュール_１＿ｉ、および複数の選択モジュール_１＿ｉのうち１または複数に送信し得る

複数の出力モジュール_１−ｉは各々、例えば、図１〜３において示される複数のセンス増幅器およびラッチに類似する、複数のセンス増幅器およびラッチを含み得る。複数のセンス増幅器およびラッチは、複数のメモリセルの抵抗の電圧、および／またはこれを通る電流レベルを検出するべく用いられる。検出された複数の電圧および／もしくは電流レベル、ならびに／または複数のセンス増幅器および／もしくはラッチの対応する複数の電圧および／もしくは電流レベルは、複数の出力モジュール_１−ｉ、センス増幅器、および／またはラッチからギャップモジュール１７２へと提供され得る。次に、ギャップモジュール１７２は、ギャップモジュール１７２により受けられた複数の電圧および／または電流レベルに基づいて、複数のメモリセルの複数の抵抗の抵抗状態間の複数の差を判断する。

追加メモリ１８０は、示されるように、ネットワークデバイス１５０および／または抵抗性メモリ１５２内に含まれてもよい。メモリ１８０は、ギャップモジュール１７２により受けられた複数の電圧および／もしくは電流レベル、ならびに／またはギャップモジュール１７２により判断された複数の抵抗状態値を格納するべく、用いられ得る。また、メモリ１８０は、ギャップモジュール１７２により判断された複数の抵抗状態における複数の差、および（ｉ）複数の電圧、電流レベル、および／もしくは抵抗状態間、ならびに（ｉｉ）対応する複数の所定閾値間の複数の差を格納するべく、用いられ得る。メモリ１８０は、リフォーミングされる複数のメモリセルの複数のアドレスも格納し得る。メモリセルの複数の抵抗状態に対応する複数の差は、複数の電圧間の差、複数の電流レベル間の差、および／またはメモリセルの複数の抵抗値間の差を指し得る。リフォーミングされる複数のメモリセルの上記の複数の電圧、電流レベル、抵抗状態値、記載される差、および／またはアドレスのうちいくつかまたは全ては、メモリ１８０ではなく複数のメモリセル_１−ｉにおける複数のアレイのうち１または複数内に格納され得る。

図５は、ネットワークデバイス２００を示す。ネットワークデバイス２００は、図１のネットワークデバイス１０と同様に動作し得る。図５は、複数のメモリセルの複数のそれぞれのアレイを有する複数の抵抗性メモリを用いる実装を図示する。ネットワークデバイス２００は、例えば、コンピュータ、モバイルデバイス、携帯電話、ストレージデバイス、ネットワークデバイス、抵抗性メモリを含む他のデバイスであり得る。ネットワークデバイス２００は、電源１２、高電圧発生器２０２、抵抗性メモリ_{１_Ｍ}、および試験モジュール２２０を含み、Ｍは、１よりも大きい整数である。高電圧発生器２０２は、電源１２から受けられた電力に基づいて、１または複数の所定電圧を複数の抵抗性メモリ_１＿Ｍの複数のパッド_１＿Ｍに供給し得る。

複数の抵抗性メモリ_１＿Ｍは各々、ストレージドライブ、フラッシュドライブ、メモリカード、メモリスティック、集積回路、または複数の抵抗性メモリセルを含む他のデバイスもしくは回路素子であり得る。複数の抵抗性メモリ_１＿Ｍは、ネットワークデバイス２００と複数の抵抗性メモリ_１＿Ｍとの間のインターフェースを介してネットワークデバイス２００にプラグ接続されてもよく、または示されるようにネットワークデバイス２００内に実装されてもよい。

複数の抵抗性メモリ_１＿Ｍは、複数のメモリセル_１＿Ｍのそれぞれのアレイ、複数の電圧モジュール_１＿Ｍ、複数の制御モジュール_１＿Ｍ、複数のドライバモジュール_１＿Ｍ、複数の選択モジュール_１＿Ｍ、および複数の出力モジュール_１＿Ｍを含む。複数のメモリセル_１＿Ｍの複数のアレイの各々は、図１〜図３において示される複数の抵抗性メモリセル、および複数のメモリセルの複数のアレイに類似した対応する複数の抵抗を含み得る。複数のメモリセル_１＿Ｍの複数アレイは、それぞれのワードラインおよびビットラインを介して選択されたそれぞれの行および列を含み得る。複数のメモリセル_１＿Ｍの複数のアレイの各々は、図１における複数のメモリセル２２のアレイ２０と同様に動作し得る。

複数の電圧モジュール_１＿Ｍは、１または複数の電圧を生成し、複数の電圧を、対応する複数のドライバモジュール_１＿Ｍおよび複数の選択モジュール_１＿Ｍに提供し得る。一実装において、複数の抵抗性メモリ_１＿Ｍの各々における複数のドライバモジュールおよび複数の選択モジュールは、対応する電圧モジュールから同一の電圧を受け得る。別の実装において、複数の抵抗性メモリ_１＿Ｍの各々における複数のドライバモジュールおよび複数の選択モジュールは、対応する電圧モジュールからそれぞれの電圧を受けるそれぞれの電圧のうち２またはそれより多くのものは、同一であるか、または異なることがある。

試験モジュール２２０は、ギャップモジュール２２２およびリフォーミングモジュール２２４を含む。ギャップモジュール２２２は、所定回数で、所定回数の読み取りおよび／もしくは書き込みサイクル後に、ランダムな回数で、および／または他の好適な回数で、複数のメモリセル_１＿Ｍの複数のアレイに１または複数の試験を周期的に実行する。各試験は、複数のメモリセル_１＿Ｍのアレイにおける複数の対応するメモリセルの抵抗のうち１または複数の全体における複数の電圧、および／またはこれを通る電流レベルを検出し、対応する複数のメモリセルの抵抗状態間の差を判断することを含み得る。試験中に、メモリセルの第１の抵抗状態が検出され得る。試験モジュール２２０および／またはギャップモジュール２２２は、第１の抵抗状態がいつ第２の抵抗状態に変化するかをモニタリングし、および／またはメモリセルの第１の抵抗状態を第２の抵抗状態に変化させるべく、メモリセルに書き込み得る。第２の抵抗状態は、第１の抵抗状態とは異なる。ギャップモジュール２２２は、第１の抵抗状態と第２の抵抗状態との間の差を判断する。

リフォーミングモジュール２２４は、ギャップモジュール２２２により判断された１または複数の差をモニタリングする。リフォーミングモジュール２２４は、１または複数の差に基づいて、複数の抵抗性メモリ_１＿Ｍの１または複数における複数のメモリセルのうち１または複数をリフォーミングし得る。これは、複数のメモリセルの複数の抵抗状態をリセットするべく、リフォーミングされる複数のメモリセルの複数の抵抗のうち１または複数に、１または複数の電圧および／または電流レベルを印加する制御モジュール_１＿Ｍに複数の制御信号を送信することを含み得る。１または複数の電圧および／または電流のレベルは、複数の抵抗状態においてもたらされる各々の差が所定の差よりも大きくなるように印加される。１または複数のメモリセルに印加される複数の電圧および／または電流レベルは、読み取りおよび／または書き込みサイクル中に複数のメモリセルに供給される複数の電圧および／または電流レベルよりも大きい。

試験を実行し、および／または複数のメモリセル_１＿Ｍの複数のアレイにおいて１または複数のメモリセルをリフォーミングする場合に、試験モジュール２２０は、複数の制御モジュール_１＿Ｍに複数の信号を送信し、高電圧発生器２０２、複数の電圧モジュール_１＿Ｍ、ドライバモジュール_１＿Ｍ、および複数の選択モジュール_１＿Ｍを制御する。試験モジュール２２０は、複数の電圧モジュール_１＿Ｍ、複数のドライバモジュール_１＿Ｍ、および複数の選択モジュール_１＿Ｍに読み取りオペレーション、書き込みオペレーション、および／またはリフォーミングオペレーションを実行する複数の電圧および／または電流レベルを生成するように命令する複数の制御信号を、複数の電圧モジュール_１＿Ｍ、複数のドライバモジュール_１＿Ｍ、および複数の選択モジュール_１＿Ｍのうち１または複数に送信し得る。

複数の出力モジュール_１＿Ｍは各々、例えば、図１〜３において示される複数のセンス増幅器およびラッチに類似する、複数のセンス増幅器およびラッチを含み得る。複数のセンス増幅器およびラッチは、複数のメモリセルの抵抗の電圧、および／またはこれを通る電流レベルを検出するべく用いられる。検出された複数の電圧および／もしくは電流レベル、ならびに／または複数のセンス増幅器および／もしくはラッチの対応する複数の電圧および／もしくは電流レベルは、複数の出力モジュール_１−Ｍ、センス増幅器、および／またはラッチからギャップモジュール２２２へと提供され得る。次に、ギャップモジュール２２２は、ギャップモジュール２２２により受けられた複数の電圧および／または電流レベルに基づいて、複数のメモリセルの複数の抵抗の抵抗状態間の複数の差を判断する。

追加メモリ２３０は、示されるように、複数の抵抗性メモリ_{１_Ｍ}のうち１または複数および／またはネットワークデバイス２００内に含まれてもよい。メモリ２３０は、ギャップモジュール２２２により受けられた複数の電圧および／もしくは電流レベル、ならびに／またはギャップモジュール２２２により判断された複数の抵抗状態値を格納するべく、用いられ得る。また、メモリ２３０は、ギャップモジュール２２２により判断された複数の抵抗状態における複数の差、および（ｉ）複数の電圧、電流レベル、および／もしくは抵抗状態間、ならびに（ｉｉ）対応する複数の所定閾値間の複数の差を格納するべく、用いられ得る。メモリ２３０は、リフォーミングされる複数のメモリセルの複数のアドレスも格納し得る。メモリセルの複数の抵抗状態に対応する複数の差は、複数の電圧間の差、複数の電流レベル間の差、および／またはメモリセルの複数の抵抗値間の差を指し得る。リフォーミングされる複数のメモリセルの上記の複数の電圧、電流レベル、抵抗状態値、記載される差、および／またはアドレスのうちいくつかまたは全ては、メモリ２３０ではなく複数のメモリセル_１＿Ｍにおける複数のアレイのうち１または複数内に格納され得る。

図６は、本開示によるネットワークデバイスを動作させる方法を図示する。 本明細書において開示されるネットワークデバイス（例えば、図２〜図５のネットワークデバイス１０、５０、１００、１５０、および２００）は、様々な方法を用いて動作し得、１つの例示的な方法が図６において図示される。以下の複数のタスクは、主として、図１〜図５の複数の実装に関して説明されるが、本開示の他の複数の実装に適用するべく、複数のタスクは容易に変更され得る。複数のタスクは、反復して実行され得る。

本方法は、２００で開始し得る。２０２において、電源（例えば、電源１２）は、出力電圧を生成する。２０４において、高電圧発生器（例えば、複数の高電圧発生器２０２のうちの１つ）は、電源の出力電圧に基づいて１または複数の所定電圧を生成し得る。これは、出力電圧を１または複数の所定電圧に変換する段階を有し得る。

２０６において、１または複数の抵抗性メモリ（例えば、複数の抵抗性メモリ１６、５２、１０２、１５２、および図５の１―Ｍ）は、それぞれのパッド（例えば、複数のパッド１８、５４、１０４、１５４、および図５の１−Ｍ）において１または複数の所定電圧を受ける。

２０８において、試験モジュール（例えば、複数の試験モジュール２６、５３、１１９、１７０、および２２０のうちの１つ）は、上記のように、１または複数の抵抗性メモリの１または複数のメモリセルに対する試験を実行するか否かを判断する。試験を実行すべき場合に、タスク２１０が実行され、そうでなければ、本方法は、２１１において終了してもよい。

２１０において、制御モジュール（例えば、制御モジュール２５、５９、１１３、１５９、および図５の１―Ｍのうちの１つ）および／または試験モジュールは、１もしくは複数の電圧モジュール（例えば、２４、５８、１１２、１５８、および図５の１―Ｍのうちの１つ）、１もしくは複数のドライバモジュール（例えば、２７、５９、１１４、図４の１―ｉ、および図５の１―Ｍのうちの１つ）、ならびに／または１もしくは複数の選択モジュール（例えば、２９、６０、１１６、図４の１―ｉ、および図５の１―Ｍのうちの１つ）に、１または複数のメモリセルの１または複数の抵抗全体における第１の電圧、および／もしくは第１の電流レベルを印加するよう命令するべく、１または複数の第１の制御信号を生成し得る。これは、複数の第１の抵抗状態において１または複数の抵抗を設定するべく行われる。第１の抵抗状態は、複数の高い抵抗状態であり得る。

２１２において、１または複数の抵抗性メモリの１または複数の出力モジュール（例えば、３４、６２、１１８、図４の１―ｉ、および図５の１―Ｍ）は、１または複数の抵抗全体における第１の電圧、および／またはこれを通る第１の電流レベルを検出し得る。２１４において、ギャップモジュール（例えば、複数のギャップモジュール３０、６６、１２０、１７２、および２２２のうちの１つ）は、１または複数の出力モジュールの第１の電圧および／または第１の電流レベルを受ける。

２１６において、ギャップモジュールは、１または複数の出力モジュールから受けられた第１の電圧および／または第１の電流レベルに基づいて、１または複数のメモリセルの１または複数の第１の抵抗状態を判断し得る。１または複数の第１の抵抗状態は、不揮発性メモリ、および／または１もしくは複数の抵抗性メモリのうち１つに格納され得る。

２１８において、制御モジュールおよび／または試験モジュールは、１もしくは複数の電圧モジュール、１もしくは複数のドライバモジュール、ならびに／または１もしくは複数の選択モジュールに、１または複数のメモリセルの１または複数の抵抗全体における第２の電圧、および／もしくはこれを通る第２の電流レベルを印加するように命令する、１または複数の第２の制御信号を生成し得る。これは、複数の第２の抵抗状態において１または複数の抵抗を設定するべく行われる。第２の抵抗状態は、複数の低い抵抗状態であり得る。

２２０において、１または複数の抵抗性メモリの１または複数の出力モジュールは、１または複数の抵抗全体における第２の電圧、および／またはこれを通る第２の電流レベルを検出し得る。２２２において、ギャップモジュールは、１または複数の出力モジュールの第２の電圧および／または第２の電流レベルを受ける。

２２４において、ギャップモジュールは、１または複数の出力モジュールから受けられた第２の電圧および／または第２の電流レベルに基づいて、１または複数のメモリセルの１または複数の第２の抵抗状態を判断し得る。１または複数の第２の抵抗状態は、不揮発性メモリ、および／または１または複数の抵抗性メモリのうち１つに格納され得る。

２２６において、ギャップモジュールは、１または複数のメモリセルの各々について、対応する第１の抵抗状態と対応する第２の抵抗状態との間の差を判断し得る。

２２７において、リフォーミングモジュール（例えば、複数のリフォーミングモジュール３２、６８、１２２、１７４、および２２４のうちの１つ）は、２２６において判断される複数の差のうち１または複数に基づいて、１または複数の抵抗性メモリにおいて１または複数のメモリセルをリフォーミングするか否かを判断する。複数の差のうち１または複数が所定閾値よりも小さい場合、タスク２２８が実行され、そうでなければ、本方法は２３０において終了してもよい。メモリセルに対する差が所定の差よりも小さい場合、１または複数のメモリセルは、リフォーミングされ得る。リフォーミングされる複数のメモリセルは、所定の差よりも小さい差を有するメモリセル、同一のアレイにおける１もしくは複数のメモリセル、複数の異なるアレイにおける１もしくは複数のメモリセル、同一の抵抗性メモリにおける１もしくは複数のメモリセル、および／または複数の異なる抵抗性メモリにおける１または複数のメモリセルを含み得る。複数のメモリセルの１もしくは複数のアレイ全体、および／または１もしくは複数のメモリ全体が、リフォーミングされ得る。リフォーミングされる複数のメモリセルの複数のアドレスは、複数のメモリセルのアレイ、および／または他のメモリ（例えば、複数のメモリ４０、７４、１２６、１８０、２３０のうちの１つ）に格納され得る。

２２８において、リフォーミングモジュールは、１または複数の抵抗性メモリにおいて１または複数のメモリセルをリフォーミングし得る。これは、第３の電圧および／または第３の電流レベルがリフォーミングされる複数のメモリセルの複数の抵抗に印加されるように、１もしくは複数の制御モジュール、複数の電圧モジュール、１もしくは複数のドライバモジュール、および／または１もしくは複数の選択モジュールに命令するべく、複数の第３の制御信号を生成するモジュールをリフォーミングする段階を有し得る。第３の電圧は、第１の電圧および第２の電圧よりも大きくなり得る。第３の電流レベルは、第１の電流レベルおよび第２の電流レベルよりも大きくなり得る。第３の電圧および／または第３の電流レベルは、複数の高い電界を提供し、複数の高い電界は、初期フォーミング中に提供される複数の状態に類似する状態に、複数の酸素イオン空孔を再度割り当てる。リフォーミングする段階は、第１の抵抗状態を増大させる段階、および／または第２の抵抗状態を減少させる段階を含み得る。タスク２０２は、タスク２２８の後に実行されてもよく、または本方法は、示されるように２３０において終了してもよい。

図７は、本開示によるネットワークデバイスを動作させる別の方法を図示する。図７の方法は、様々なネットワークデバイス（例えば、図２〜図５の複数のネットワークデバイス１０、５０、１００、１５０、および２００）に適用され得る。以下の複数のタスクは、主として、図１〜図５の複数の実装に関して説明されるが、本開示の他の複数の実装に適用するべく、複数のタスクは容易に変更され得る。複数のタスクは、反復して実行され得る。

本方法は、３００で開始し得る。３０２において、電源（例えば、電源１２）は、出力電圧を生成する。３０４において、高電圧発生器（例えば、複数の高電圧発生器２０２のうちの１つ）は、電源の出力電圧に基づいて１または複数の所定電圧を生成し得る。これは、出力電圧を１または複数の所定電圧に変換する段階を有し得る。

３０６において、１または複数の抵抗性メモリ（例えば、複数の抵抗性メモリ１６、５２、１０２、１５２、および図５の１―Ｍ）は、それぞれのパッド（例えば、複数のパッド１８、５４、１０４、１５４、および図５の１−Ｍ）において１または複数の所定電圧を受ける。

３０８において、試験モジュール（例えば、複数の試験モジュール２６、５３、１１９、１７０、および２２０のうちの１つ）は、上記のように、１または複数の抵抗性メモリの１または複数のメモリセルに対する試験を実行するか否かを判断する。試験を実行すべき場合に、タスク３１０が実行され、そうでなければ、本方法は、３１１において終了してもよい。

３１０において、制御モジュール（例えば、制御モジュール２５、５９、１１３、１５９、および図５の１―Ｍのうちの１つ）および／または試験モジュールは、１もしくは複数の電圧モジュール（例えば、２４、５８、１１２、１５８、および図５の１―Ｍのうちの１つ）、１もしくは複数のドライバモジュール（例えば、２７、５９、１１４、図４の１―ｉ、および図５の１―Ｍのうちの１つ）、ならびに／または１もしくは複数の選択モジュール（例えば、２９、６０、１１６、図４の１―ｉ、および図５の１―Ｍのうちの１つ）に、１または複数のメモリセルの１または複数の抵抗全体における第１の電圧、および／もしくは第１の電流レベルを印加するよう命令するべく、１または複数の第１の制御信号を生成し得る。これは、複数の第１の抵抗状態において１または複数の抵抗を設定するべく行われる。第１の抵抗状態は、複数の高い抵抗状態であり得る。

３１２において、１または複数の抵抗性メモリの１または複数の出力モジュール（例えば、３４、６２、１１８、図４の１―ｉ、および図５の１―Ｍ）は、１または複数の抵抗全体における第１の電圧、および／またはこれを通る第１の電流レベルを検出し得る。

３１４において、複数の出力モジュール、複数のセンス増幅器（例えば、センス増幅器３６、７０、および１２４）、１もしくは複数の閾値モジュール（例えば、閾値モジュール３９、７１、１２６）、および／またはギャップモジュール（例えば、複数のギャップモジュール３０、６６、１２０、１７２、および２２２のうちの１つ）は、第１の電圧、および／または第１の電流レベルを１または複数の第１の所定閾値と比較する。複数の第２の所定閾値よりも大きい複数の電圧および／または電流レベルは、複数の第１の抵抗状態（または高い状態）を示し得る。複数の第２の所定閾値は、複数の第１の所定閾値よりも小さくなり得る。また、複数の出力モジュール、複数のセンス増幅器、複数の閾値モジュール、および／またはギャップモジュールは、（ｉ）複数の第１の電圧および／または電流レベルと、（ｉｉ）１または複数の第３の所定閾値との間の１または複数の第１の差を判断し得る。

複数の第１の電圧および／または第１の電流レベルのうち１または複数が１または複数の第１の所定閾値（第１の条件と呼ばれる）よりも小さく、または複数の第１の差のうち１または複数が複数の第３の所定閾値（第２の条件と呼ばれる）よりも小さい場合、タスク３２６が実行され得、そうでなければタスク３１８が実行される。タスク３２６が実行される場合、タスク３１４の結果は、ＴＲＵＥであり、対応する複数の試験済みメモリセルは、試験プロセスで不合格であった。

タスク３１４が出力モジュール、センス増幅器、または閾値モジュールにより実行されると、出力モジュール、センス増幅器、または閾値モジュールは、第１の条件および／または第２の条件が満たされる、対応する制御モジュール、試験モジュール、および／またはリフォーミングモジュールにシグナリングし得る。また、出力モジュール、センス増幅器、または閾値モジュールは、第１の条件または第２の条件を満たした対応する複数のメモリセルの１または複数のアドレスを提供し得る。上記のように、複数のアドレスは、メモリに格納され得る。リフォーミングモジュールは、後でこれらのメモリセルをリフォーミングし得る。

３１８において、制御モジュールおよび／または試験モジュールは、１もしくは複数の電圧モジュール、１もしくは複数のドライバモジュール、ならびに／または１もしくは複数の選択モジュールに、１または複数のメモリセルの１または複数の抵抗全体における第２の電圧、および／もしくはこれを通る第２の電流レベルを印加するように命令する、１または複数の第２の制御信号を生成し得る。これは、複数の第２の抵抗状態において１または複数の抵抗を設定するべく行われる。第２の抵抗状態は、複数の低い抵抗状態であり得る。

３２０において、１または複数の抵抗性メモリの１または複数の出力モジュールは、１または複数の抵抗全体における第２の電圧、および／またはこれを通る第２の電流レベルを検出し得る。

３２２において、複数の出力モジュール、複数のセンス増幅器（例えば、センス増幅器３６、７０、および１２４）、１もしくは複数の閾値モジュール（例えば、閾値モジュール３９、７１、１２６）、および／またはギャップモジュール（例えば、複数のギャップモジュール３０、６６、１２０、１７２、および２２２のうちの１つ）は、第２の電圧、および／または第２の電流レベルを１または複数の第４の所定閾値と比較する。複数の第５の所定閾値よりも小さい複数の電圧および／または電流レベルは、複数の第２の抵抗状態（または低い状態）を示し得る。複数の第５の所定閾値は、複数の第４の所定閾値よりも大きくなり得る。複数の第５の所定閾値は、複数の第２の所定閾値の所定範囲に等しいか、または所定範囲内である。また、複数の出力モジュール、複数のセンス増幅器、複数の閾値モジュール、および／またはギャップモジュールは、（ｉ）複数の第２の電圧および／または電流レベルと、（ｉｉ）１または複数の第４の所定閾値との間の１または複数の第２の差を判断し得る。

複数の第２の電圧および／または第２の電流レベルのうち１または複数が１または複数の第４の所定閾値（第３の条件と呼ばれる）よりも小さく、または複数の第２の差のうち１または複数が複数の第６の所定閾値（第４の条件と呼ばれる）よりも小さい場合、タスク３２６が実行され得、そうでなければタスク３２８が実行される。タスク３２６が実行される場合、タスク３２２の結果は、ＴＲＵＥであり、対応する複数の試験済みメモリセルは、試験プロセスで不合格であった。

タスク３２２が出力モジュール、センス増幅器、または閾値モジュールにより実行されると、出力モジュール、センス増幅器、または閾値モジュールは、第３の条件および／または第４の条件が満たされる、対応する制御モジュール、試験モジュール、および／またはリフォーミングモジュールにシグナリングし得る。また、出力モジュール、センス増幅器、または閾値モジュールは、第３の条件または第４の条件を満たした対応する複数のメモリセルの１または複数のアドレスを提供し得る。上記のように、複数のアドレスは、メモリに格納され得る。リフォーミングモジュールは、後でこれらのメモリセルをリフォーミングし得る。

３２６において、リフォーミングモジュールは、１または複数のメモリセルをリフォーミングし得る。リフォーミングされる複数のメモリセルは、同一のアレイにおける１もしくは複数のメモリセル、複数の異なるアレイにおける１もしくは複数のメモリセル、同一の抵抗性メモリにおける１もしくは複数のメモリセル、および／または複数の異なる抵抗性メモリにおける１または複数のメモリセルを含み得る。試験されなかった１または複数のメモリセルは、試験され、試験プロセスで不合格であった１または複数のメモリセルの結果に基づいてリフォーミングされ得る。複数のメモリセルの１もしくは複数のアレイ全体、および／または１もしくは複数のメモリ全体が、リフォーミングされ得る。リフォーミングされる複数のメモリセルの複数のアドレスは、複数のメモリセルのアレイ、および／または他のメモリ（例えば、複数のメモリ４０、７４、１２６、１８０、２３０のうちの１つ）に格納され得る。これは、第３の電圧および／または第３の電流レベルがリフォーミングされる複数のメモリセルの複数の抵抗に印加されるように、１もしくは複数の制御モジュール、複数の電圧モジュール、１もしくは複数のドライバモジュール、および／または１もしくは複数の選択モジュールに命令するべく、複数の第３の制御信号を生成するモジュールをリフォーミングする段階を有し得る。

複数の第３の電圧は、複数の第１の電圧および第２の電圧、ならびに／または読み取りサイクルおよび／もしくは書き込みサイクル中に用いられる複数の電圧よりも大きいか、またはこれらに等しくなり得る。また、複数の第３の電圧は、（ｉ）対応する複数の第７の所定閾値よりも大きい複数の第１の抵抗状態について読み取られた複数の電圧を増大させ、（ｉｉ）対応する複数の第８の所定閾値よりも小さい複数の第２の抵抗状態について読み取られた複数の電圧を減少させることを試みる、対応する複数の第１の所定閾値よりも大きいか、またはこれらに等しくなり得る。複数の第７の所定閾値は、複数の第１の所定閾値よりも大きいか、またはこれらに等しい。複数の第８の所定閾値は、複数の第４の所定閾値よりも小さいか、またはこれらに等しい。

同様に、複数の第３の電流レベルは、複数の第１の電流レベルおよび第２の電流レベル、ならびに／または読み取りサイクルおよび／もしくは書き込みサイクル中に用いられる複数の電流レベルよりも大きいか、またはこれらに等しくなり得る。また、複数の第３の電流レベルは、（ｉ）対応する複数の第７の所定閾値よりも大きい複数の第１の抵抗状態について読み取られた複数の電流レベルを増大させ、（ｉｉ）対応する複数の第８の所定閾値よりも小さい複数の第２の抵抗状態について読み取られた複数の電流レベルを減少させることを試みる、対応する複数の第１の所定閾値よりも大きいか、またはこれらに等しくなり得る。

第３の電圧および／または第３の電流レベルは、複数の高い電界を提供し、複数の高い電界は、初期フォーミング中に提供される複数の状態に類似する状態に、複数の酸素イオン空孔を再度割り当てる。リフォーミングする段階は、複数の第１の抵抗状態を増大させ、および／または複数の第２の抵抗状態を減少させる段階を有し得る。

１または複数の抵抗全体における複数の第３の電圧、および／またはこれを通る第３の電流レベルは、複数の所定持続時間に対して印加され得る。複数の所定の持続時間は、読み取りサイクルおよび／もしくは書き込みサイクル中に複数の電圧および／または電流レベルを印可するときに用いられる持続時間よりも長くなり得る。段階３２６は、複数の第１の抵抗状態および第２の抵抗状態をリセットするべく、同一のメモリセルについて１または複数回数、実行され得る。

タスク３０２は、タスク３２６の後に実行されてもよく、または本方法は、示されるように３２８において終了してもよい。一実装において、タスク３２６は、タスク３１６および３２２の双方の結果がＴＲＵＥでない限り実行されない。

リフォーミングに加えて、またはこの代替として、複数の不良メモリセルは、冗長メモリセルと置き換えられてもよい。例えば、リフォーミング後に、複数の第１の抵抗状態を読み取る場合に検出された複数の電圧および／もしくは電流レベルが対応する複数の第１の所定閾値よりも小さく、ならびに／または複数の第２の抵抗状態を読み取る場合に検出された複数の電圧および／もしくは電流レベルが対応する複数の第２の所定閾値よりも大きいとき、対応する複数の不良メモリセルは、冗長メモリセルと置き換えられ得る。冗長メモリセルは、複数の不良メモリセルと同一のメモリセルのアレイ内に存在する。複数のメモリセルの置き換えは、複数の不良メモリセルを用いることに代えて、複数の冗長メモリセルを用いることを指す。

図６および図７における上記の複数のタスクは、複数の実例であることを意図する。複数のタスクは、用途に応じて連続して、同期的に、同時に、継続的に、重なる時期中に、または異なる順序で実行され得る。また、複数のタスクのいずれも、実装および／または複数のイベントのシーケンスに応じて実行されず、またはスキップされてもよい。

「第１の」、「第２の」、「第３の」等の用語は、様々なマルチプレクサ、センス増幅器、ラッチ、出力、状態、要素、および／またはコンポーネントを説明するべく、本明細書において用いられ得るが、これらの品目は、これらの用語により限定されるべきではない。これらの用語は、ある品目を別の品目と区別するためにのみ用いられ得る。文脈により明示的に示されない限り、本明細書において用いられるとき、「第１の」、「第２の」等の用語、および他の数値的用語は、シーケンスまたは順序を暗示しない。従って、以下に論じられる第１の品目は、複数の例示的な実装の教示を逸脱することなく、第２の品目と呼ばれ得る。

様々な用語は、本明細書において、複数の要素間の物理的関係を説明するべく用いられる。第１の要素が第２の要素の「上」にあり、これと「係合され」、「接続され」、または「結合される」ものとして言及される場合に、第１の要素は、第２の要素の直ぐ上にあり、これと係合され、接続され、配置され、適用され、または結合され得、または複数の介在要素が存在し得る。対照的に、要素が別の要素に「直に上に」あり、「直接に係合され」、「直接に接続され」、または「直接に結合される」ものとして言及される場合、介在要素は存在し得ない。複数の要素間の関係を説明するべく用いられる他の複数の語彙は、同様に解釈されるべきである（例えば、「直ぐ間」に対する「間」、「直接に隣接する」に対する「隣接する」等）。

本開示において説明される複数の無線通信は、ＩＥＥＥ規格８０２．１１―２０１２、ＩＥＥＥ規格８０２．１６―２００９、ＩＥＥＥ規格８０２．２０―２００８、および／またはＢｌｕｅｔｏｏｔｈ（登録商標）Ｃｏｒｅ仕様書ｖ４．０に完全または部分的に準拠して実行され得る。様々な実装において、Ｂｌｕｅｔｏｏｔｈ（登録商標）Ｃｏｒｅ仕様書ｖ４．０は、Ｂｌｕｅｔｏｏｔｈ（登録商標）Ｃｏｒｅ仕様書補遺２、３、または４のうち１または複数により修正されることがある。様々な実装において、ＩＥＥＥ８０２．１１―２０１２は、ドラフトＩＥＥＥ規格８０２．１１ａｃ、ドラフトＩＥＥＥ規格８０２ａｄ、および／またはドラフトＩＥＥＥ規格８０２ａｈにより補足され得る。

上記の説明は、性質において専ら例示的であり、本開示、その用途、または使用を限定することを意図しない。本開示の広い教示が様々な形態で実装され得る。従って、図面、明細書、および以下の特許請求の範囲を検討すれば他の複数の変更形態が明らかとなるので、本開示は複数の具体的な例を含むが、本開示の実際の範囲はそのように限定されるべきではない。本明細書において用いられるように、「Ａ、Ｂ、およびＣのうち少なくとも１つ」という文言は、非排他的論理和を用いる論理（ＡまたはＢまたはＣ）を意味するものと解釈されるべきである。方法における１または複数の段階は、本開示の複数の原理を変更することなく、異なる順序で（または同時に）実行され得ることを理解されたい。

本願において、以下の定義を含みつつ、モジュールという用語は、回路という用語と置き換えられ得る。モジュールという用語は、特定用途向け集積回路（ＡＳＩＣ）、デジタル、アナログ、もしくはアナログ／デジタル混在離散回路、デジタル、アナログ、もしくはアナログ／デジタル混在集積回路、組み合わせ論理回路、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、コードを実行するプロセッサ（共有、専用、もしくはグループ）、プロセッサにより実行されるコードを格納するメモリ（共有、専用、もしくはグループ）、説明された機能を提供する他の好適なハードウェアコンポーネント、またはシステムオンチップ等、上記のいくつかもしくは全ての組み合わせを指すか、これらの一部であり、またはこれらを含み得る。

上記で使用されたコードという用語は、ソフトウェア、ファームウェア、および／またはマイクロコードを含み、プログラム、ルーチン、関数、クラス、および／またはオブジェクトを指し得る。共有プロセッサという用語は、複数のモジュールのいくつか、または全てのコードを実行するシングルプロセッサを包含する。グループプロセッサという用語は、複数の追加プロセッサと組み合わせて、１または複数のモジュールのいくつか、または全てのコードを実行するプロセッサを包含する。共有メモリという用語は、複数のモジュールのいくつか、または全てのコードを格納するシングルメモリを包含する。グループメモリという用語は、複数の追加メモリと組み合わせて、１または複数のモジュールのいくつか、または全てのコードを格納するメモリを包含する。メモリという用語は、コンピュータ可読媒体という用語のサブセットであり得る。コンピュータ可読媒体という用語は、媒体を介して伝播する一時的電気および電磁信号を包含せず、従って、有形で非一時的とみなされ得る。非一時的有形コンピュータ可読媒体の非限定的な例としては、不揮発性メモリ、揮発性メモリ、磁気ストレージ、および光ストレージが挙げられる。

本願において説明される装置および複数の方法は、１もしくは複数のプロセッサにより実行される１もしくは複数のコンピュータプログラムにより、部分的に、もしくは完全に実装され得る。コンピュータプログラムとしては、少なくとも１つの非一時的有形コンピュータ可読媒体上に格納される複数のプロセッサ実行可能命令が挙げられる。また、コンピュータプログラムは、格納済みデータを含み、および／またはこれに依存することがある。
（項目１）
複数のメモリセルのアレイと、
複数のメモリセルの上記アレイ内に存在するメモリセルの第１の状態を基準と比較する第１のモジュールと、
上記メモリセルの読み取りサイクルまたは書き込みサイクルの後に、上記比較に基づいて、上記メモリセルの上記第１の状態と第２の状態との間の抵抗における差を調節するべく、上記メモリセルをリフォーミングする第２のモジュールとを備える、メモリ。
（項目２）
上記基準は、上記第２の状態であり、
上記第１のモジュールは、上記第１の状態と上記第２の状態との間の差を判断し、または
上記基準は、予め定められた閾値である、項目１に記載のメモリ。
（項目３）
上記第１のモジュールは、上記第１の状態と上記第２の状態との間の上記差を判断し、
上記第２のモジュールは、上記差に基づいて、上記第１の状態および上記第２の状態を調節するべく、上記メモリセルをリフォーミングし、
上記メモリセルのリフォーミング後、上記第１の状態と上記第２の状態との間の第２の差は、予め定められた差よりも大きい、項目１に記載のメモリ。
（項目４）
上記第１のモジュールは、
予め定められた閾値と上記第１の状態との間の第２の差を判断し、
第２の予め定められた閾値と上記第２の状態との間の第３の差を判断し、
上記第２のモジュールは、上記第２の差または上記第３の差に基づいて、上記第１の状態および上記第２の状態を調節するべく、上記メモリセルをリフォーミングする、項目１に記載のメモリ。
（項目５）
上記第１のモジュールは、上記第１の状態が第１の予め定められた閾値よりも小さいか否か、または上記第２の状態が第２の予め定められた閾値よりも大きいか否かを判断し、
上記第２のモジュールは、上記第１の状態が上記第１の予め定められた閾値よりも小さいか、または上記第２の状態が上記第２の予め定められた閾値よりも大きい場合に、上記メモリセルをリフォーミングする、項目１に記載のメモリ。
（項目６）
上記第１の状態は、上記メモリセルの第１の抵抗を示し、
上記第２の状態は、上記メモリセルの第２の抵抗を示し、
上記第２のモジュールは、上記差または上記比較に基づいて、上記第１の状態を増大させ、または上記第２の状態を減少させる、項目１に記載のメモリ。
（項目７）
第３のモジュールを更に備え、上記第２のモジュールは、上記第３のモジュールを介して電圧または電流レベルを上記メモリセルに印加しつつ、上記メモリセルをリフォーミングする、項目１に記載のメモリ。
（項目８）
上記第２のモジュールは、上記第３のモジュールを介して上記電圧または上記電流レベルを上記メモリセルの抵抗に印加し、
上記電圧は、上記メモリセルから読み取り、または上記メモリセルに書き込むべく用いられる電圧よりも大きく、
上記電流レベルは、上記メモリセルから読み取り、または上記メモリセルに書き込むべく用いられる電流レベルよりも大きい、項目７に記載のメモリ。
（項目９）
上記第２のモジュールは、上記差または上記比較に基づいて、複数のメモリセルの上記アレイにおいて２またはそれより多いメモリセルをリフォーミングする、項目１に記載のメモリ。
（項目１０）
上記第２のモジュールは、上記差または上記比較に基づいて、複数のメモリセルの上記アレイにおいて複数のメモリセルのグループをリフォーミングし、
上記メモリセルは、複数のメモリセルの上記グループ内に存在する、項目１に記載のメモリ。
（項目１１）
上記第２のモジュールは、上記差または上記比較に基づいて複数のメモリセルの上記アレイにおいて複数のメモリセルのグループをリフォーミングし、
上記メモリセルは、複数のメモリセルの上記グループ内に存在しない、項目１に記載のメモリ。
（項目１２）
出力信号を生成する第３のモジュールを更に備え、
上記出力信号は、上記メモリセルの状態を示し、
上記第１のモジュールは、上記出力信号を受信し、上記出力信号に基づいて、上記差を判断する、項目１に記載のメモリ。
（項目１３）
複数のメモリセルのアレイを有する抵抗性メモリと、
複数のメモリセルの上記アレイ内に存在するメモリセルの第１の状態を基準と比較する第１のモジュールと、
上記メモリセルの読み取りサイクルまたは書き込みサイクルの後に、上記比較に基づいて、上記メモリセルの上記第１の状態と第２の状態との間の抵抗における差を調節するべく、上記メモリセルをリフォーミングする第２のモジュールとを備える、ネットワークデバイス。
（項目１４）
上記第１のモジュールおよび上記第２のモジュールのうち少なくとも１つは、上記抵抗性メモリ内に実装される、項目１３に記載のネットワークデバイス。
（項目１５）
電源と、
上記電源から受けられた第１の電圧を第２の電圧に変換し、
上記第２の電圧を上記抵抗性メモリに供給する電圧生成器と、
上記第２の電圧および制御信号に基づいて、第３の電圧を上記メモリセルに供給し、上記メモリセルのリフォーミングを実行する第３のモジュールとを更に備え、
上記第２のモジュールは、上記第２の電圧に基づいて上記制御信号を生成する、項目１３に記載のネットワークデバイス。
（項目１６）
電源と、
上記抵抗性メモリ内に実装された第３のモジュールおよび第４のモジュールとを更に備え、
上記第３のモジュールは、上記電源から受けられた第１の電圧を、第２の電圧に変換し、上記第２の電圧を上記第４のモジュールに供給し、
上記第２のモジュールは、上記メモリセルのリフォーミング中に、上記第２の電圧を上記メモリセルに印加するように上記第４のモジュールに命令する、項目１３に記載のネットワークデバイス。
（項目１７）
電源と、
上記電源の出力電圧に基づいて、第１の電圧を第２の電圧に変換する第３のモジュールと、
複数のメモリセルの第１のアレイに対応する第４のモジュールと、
複数のメモリセルの第２のアレイに対応する第５のモジュールとを更に備え、
複数のメモリセルの上記アレイは、複数のメモリセルの上記第１のアレイであり、
上記抵抗性メモリは、複数のメモリセルの上記第２のアレイを含み、
上記第２のモジュールは、上記メモリセルのリフォーミング中に、上記第２の電圧を上記メモリセルに印加するように上記第４のモジュールに命令し、
上記第２のモジュールは、第２のメモリセルのリフォーミング中に、上記第２の電圧を上記第２のメモリセルに印加するように上記第５のモジュールに命令する、項目１３に記載のネットワークデバイス。
（項目１８）
上記第２のモジュールは、差に基づいて、上記第２の電圧を上記第２のメモリセルの抵抗に印加するように上記第５のモジュールに命令する、項目１７に記載のネットワークデバイス。
（項目１９）
上記抵抗性メモリは、第１の抵抗性メモリであり、
上記ネットワークデバイスは、複数のメモリセルの第２のアレイを含む第２の抵抗性メモリを更に備え、
上記第１のモジュールは、複数のメモリセルの上記第２のアレイにおける第２のメモリセルの第３の状態と第４の状態との間の第３の差を判断し、
上記第２のメモリセルのリフォーミング後に、上記第３の状態と上記第４の状態との間の第４の差が予め定められた差よりも大きくなるように、上記第２のモジュールは、上記第３の状態および上記第４の状態をリセットするべく、上記第３の差に基づいて上記第２のメモリセルをリフォーミングする、項目１３に記載のネットワークデバイス。
（項目２０）
電源と、
上記電源から受けられた第１の電圧を第２の電圧に変換し、
上記第２の電圧を上記第１の抵抗性メモリおよび上記第２の抵抗性メモリに供給する電圧生成器と、
上記第２の電圧および制御信号に基づいて、第３の電圧を上記メモリセルに供給し、上記メモリセルのリフォーミングを実行する第３のモジュールとを更に備え、
上記第２のモジュールは、上記第２の電圧に基づいて上記制御信号を生成する、項目１９に記載のネットワークデバイス。
（項目２１）
メモリセルの第１の状態を基準と比較する段階と、
上記メモリセルの読み取りサイクルまたは書き込みサイクルの後に、上記比較に基づいて、上記メモリセルの上記第１の状態と第２の状態との間の抵抗における差を調節するべく、上記メモリセルをリフォーミングする段階とを備え、
上記メモリセルは、複数のメモリセルのアレイ内に存在し、
上記第１の状態は、上記メモリセルの第１の抵抗を示し、
上記第２の状態は、上記メモリセルの第２の抵抗を示す、方法。

Claims (20)

1. 複数のメモリセルのアレイと、
   複数のメモリセルの前記アレイ内に存在するメモリセルの第１の抵抗状態を示す第１の抵抗を前記メモリセルの第２の抵抗状態を示す第２の抵抗と比較する第１のモジュールと、
   前記メモリセルの第１の読み取りサイクルまたは第１の書き込みサイクルの後に、前記比較に基づいて、前記第１の抵抗と前記第２の抵抗との差が予め定められた閾値より小さい場合、前記メモリセルの前記第１の抵抗と前記第２の抵抗との間の抵抗における電流差をリセットして増大させるべく、前記メモリセルをリフォーミングする第２のモジュールとを備え、
   前記リフォーミングによって、前記電流差は、（ｉ）予め定められた差よりも大きいか、または等しく、あるいは（ｉｉ）前記メモリセルの初期フォーミング中に得られた初期差に等しくなるように増大し、
   前記メモリセルの前記初期フォーミングは、前記メモリセルの製造後、および前記メモリセルの前記第１の読み取りサイクルまたは前記第１の書き込みサイクルの前に実行され、
   前記第２のモジュールは、リフォーミング中に、第１の電圧が前記メモリセルに印加されるように動作し、
   前記第１の電圧は、前記第１の読み取りサイクルまたは前記第１の書き込みサイクル中に前記メモリセルに印加される電圧よりも大きい、メモリ。
2. 前記第１のモジュールは、前記メモリセルの予め定められた回数の読み取りまたは書き込みサイクルに達すると、前記第１の抵抗を前記第２の抵抗と比較することを含む試験を実行し、
   前記第２のモジュールは、前記第１の抵抗と前記第２の抵抗との間の前記比較に基づいて前記メモリセルのリフォーミングを実行するか否かを判断する、請求項１に記載のメモリ。
3. 前記第１のモジュールは、前記第１の抵抗と前記第２の抵抗との間の前記電流差を判断することで前記比較を実行し、
   前記第２のモジュールは、前記電流差に基づいて、前記第１の抵抗および前記第２の抵抗を調節するべく、前記メモリセルの前記リフォーミングを実行し、
   前記メモリセルの前記リフォーミングの後、前記電流差は、前記予め定められた差よりも大きい、請求項１または２に記載のメモリ。
4. 前記第２のモジュールは、前記比較に基づいて、前記第１の抵抗を増大させ、または前記第２の抵抗を減少させる、請求項１から３のいずれか１項に記載のメモリ。
5. 電圧モジュールを更に備え、前記第２のモジュールは、前記電圧モジュールが前記第１の電圧を生成するように動作し、前記メモリセルをリフォーミングする、請求項１から４のいずれか１項に記載のメモリ。
6. 前記第１の電圧は、前記メモリセルから読み取り、または前記メモリセルに書き込むべく用いられる電圧よりも大きい、
   請求項５に記載のメモリ。
7. 前記第２のモジュールは、前記比較に基づいて、複数のメモリセルの前記アレイにおいて２またはそれより多いメモリセルをリフォーミングする、請求項１から６のいずれか１項に記載のメモリ。
8. 前記第２のモジュールは、前記比較に基づいて、複数のメモリセルの前記アレイにおいて複数のメモリセルのグループをリフォーミングし、
   前記第１のモジュールにより比較される前記メモリセルは、複数のメモリセルの前記グループ内に存在する、請求項１から７のいずれか１項に記載のメモリ。
9. 前記第２のモジュールは、前記比較に基づいて複数のメモリセルの前記アレイにおいて複数のメモリセルのグループをリフォーミングし、
   前記第１のモジュールにより比較される前記メモリセルは、複数のメモリセルの前記グループ内に存在しない、請求項１から７のいずれか１項に記載のメモリ。
10. 出力信号を生成する出力モジュールを更に備え、
    前記出力信号は、前記メモリセルの抵抗状態を示し、
    前記第１のモジュールは、前記出力信号を受信し、前記出力信号に基づいて、前記電流差を判断する、請求項１から９のいずれか１項に記載のメモリ。
11. 請求項１に記載のメモリを備え、
    前記メモリは、抵抗性メモリを有し、
    前記抵抗性メモリは、複数のメモリセルの前記アレイを含む、ネットワークデバイス。
12. 前記第１のモジュールおよび前記第２のモジュールのうち少なくとも１つは、前記抵抗性メモリ内に実装される、請求項１１に記載のネットワークデバイス。
13. 電源と、
    前記電源から受けられた第２の電圧を第３の電圧に変換し、前記第３の電圧を前記抵抗性メモリに供給する電圧発生器と、
    前記第３の電圧および制御信号に基づいて、前記第１の電圧を生成する電圧モジュールと
    を更に備え、
    前記第２のモジュールは、前記メモリセルのリフォーミング中に前記電圧モジュールが前記第１の電圧を生成するように、前記第３の電圧に基づいて前記制御信号を生成する、請求項１１または１２に記載のネットワークデバイス。
14. 電源と、
    前記抵抗性メモリ内に実装された電圧モジュールおよびドライバモジュールとを更に備え、
    前記電圧モジュールは、前記電源から受けられた第２の電圧を、前記第１の電圧に変換し、前記第１の電圧を前記ドライバモジュールに供給し、
    前記第２のモジュールは、前記メモリセルのリフォーミング中に、前記第１の電圧を前記メモリセルに印加するように前記ドライバモジュールに命令する、請求項１１または１２に記載のネットワークデバイス。
15. 電源と、
    前記電源から受けられた第２の電圧を前記第１の電圧に変換する電圧モジュールと、
    複数のメモリセルの第１のアレイに対応する第１のドライバモジュールと、
    複数のメモリセルの第２のアレイに対応する第２のドライバモジュールとを更に備え、
    複数のメモリセルの前記アレイは、複数のメモリセルの前記第１のアレイであり、
    前記抵抗性メモリは、複数のメモリセルの前記第２のアレイを含み、
    前記第２のモジュールは、前記第１のアレイの前記メモリセルのリフォーミング中に、前記第１の電圧を前記メモリセルに印加するように前記第１のドライバモジュールに命令し、
    前記第２のモジュールは、前記第２のアレイの第２のメモリセルのリフォーミング中に、前記第１の電圧を前記第２のメモリセルに印加するように前記第２のドライバモジュールに命令する、請求項１１または１２に記載のネットワークデバイス。
16. 前記第２のモジュールは、前記比較に基づいて、前記第１の電圧を前記第２のメモリセルに印加するように前記第２のドライバモジュールに命令する、請求項１５に記載のネットワークデバイス。
17. 前記抵抗性メモリは、第１の抵抗性メモリであり、
    前記ネットワークデバイスは、複数のメモリセルの第２のアレイを含む第２の抵抗性メモリを更に備え、
    前記第１のモジュールは、複数のメモリセルの前記第２のアレイにおける第２のメモリセルの第１の抵抗状態を示す第３の抵抗と第２の抵抗状態を示す第４の抵抗とを比較し、
    前記第２のモジュールは、前記第３の抵抗と前記第４の抵抗との差が予め定められた閾値より小さい場合、前記第３の抵抗および前記第４の抵抗をリセットするべく、前記第２のメモリセルをリフォーミングし、
    前記第２のメモリセルのリフォーミング後に、前記第３の抵抗と前記第４の抵抗との間の差が第２の予め定められた差よりも大きくなる、請求項１１または１２に記載のネットワークデバイス。
18. 電源と、
    前記電源から受けられた第２の電圧を第３の電圧に変換し、前記第３の電圧を前記第１の抵抗性メモリおよび前記第２の抵抗性メモリに供給する電圧発生器と、
    前記第３の電圧および制御信号に基づいて、前記第１の電圧を生成する電圧モジュールと
    を更に備え、
    前記第２のモジュールは、前記メモリセルのリフォーミング中に前記電圧モジュールが前記第１の電圧を生成するように前記第３の電圧に基づいて前記制御信号を生成する、請求項１７に記載のネットワークデバイス。
19. 第１のモジュールが、メモリセルの第１の抵抗状態を示す第１の抵抗をメモリセルの第２の抵抗状態を示す第２の抵抗と比較する段階と、
    第２のモジュールが、前記メモリセルの第１の読み取りサイクルまたは第１の書き込みサイクルの後に、前記比較に基づいて、前記第１の抵抗と前記第２の抵抗との差が予め定められた閾値より小さい場合、前記メモリセルの前記第１の抵抗と前記第２の抵抗との間の抵抗における電流差をリセットして増大させるべく、第１の電圧が前記メモリセルに印加されるように動作することによって、前記メモリセルをリフォーミングする段階と
    を備え、
    前記メモリセルは、複数のメモリセルのアレイ内に存在し、
    前記リフォーミングによって、前記電流差は、（ｉ）予め定められた差よりも大きいか、またはこれに等しく、あるいは（ｉｉ）前記メモリセルの初期フォーミング中に得られた初期差に等しくなるように増加し、
    前記メモリセルの前記初期フォーミングは、前記メモリセルの製造後、および前記メモリセルの前記第１の読み取りサイクルまたは前記第１の書き込みサイクルの前に実行され、
    前記第１の電圧は、前記第１の読み取りサイクルまたは前記第１の書き込みサイクル中に前記メモリセルに印加される電圧よりも大きい、方法。
20. 前記比較する段階は、前記メモリセルの予め定められた回数の読み取りまたは書き込みサイクルに達すると、前記第１の抵抗を前記第２の抵抗と比較することを含む試験を実行する段階を含む、請求項１９に記載の方法。

Images