JP2016152060A - 書き込みおよびベリファイ回路、ならびにその抵抗性メモリの書き込みおよびベリファイ方法 - Google Patents

Abstract

【課題】抵抗性メモリセルを効率よく設定および／リセットすることのできる抵抗性メモリの書き込みおよびベリファイ方法、ならびに書き込みおよびベリファイ回路を提供する。
【解決手段】この方法のステップは、書き込みおよびベリファイ期間の間、抵抗性メモリの少なくとも１つの選択された抵抗性メモリセルに対応する少なくとも１つのワード線信号をイネーブルにすることと、書き込みおよびベリファイ期間の間に第１電圧レベルから第２電圧レベルに連続的に増加または減少するビット線電圧を選択された抵抗性メモリセルに提供することと、ビット線を通る検出電流を測定し、検出電流および基準電流に基づいて、書き込みおよびベリファイ期間の終了時間点を決定することとを含む。
【選択図】図２

Description

本発明は、抵抗性メモリのベリファイ方法および抵抗性メモリのベリファイ回路に関するものであり、特に、書き込みおよびベリファイ期間の間に連続的に増加または減少するビット線電圧を使用する抵抗性メモリの書き込みおよびベリファイ方法に関するものである。

次世代の不揮発性メモリへの要求に応じて、一種の抵抗性ランダムアクセスメモリ（resistive random access memory, RRAM）が開発された。より優れた均一性を有するＲＲＡＭを得るためには、ＲＲＡＭに対して高性能のベリファイ操作を行う必要がある。

図１を参照すると、図１は、先行技術のＲＲＡＭを設定するための波形図（waveform plot）を示したものである。書き込みおよびベリファイ期間ＴＶの間にワード線信号ＷＬをイネーブル（enable）にし（高電圧レベルにし）、ＲＲＡＭの選択された抵抗性メモリセルのビット線にビット線電圧ＶＶＥＲを印加する。ビット線電圧ＶＶＥＲの電圧レベルは、書き込みおよびベリファイ期間ＴＶの間、一定の電圧レベルに保持される。先行技術では、書き込みおよびベリファイ期間ＴＶの間にビット線電流ＣＢＬを検出する。ビット線電流ＣＢＬと目標ビット線電流を比較することによって、ＲＲＡＭの書き込み操作を終了するかどうかを決定することができる。ビット線電流ＣＢＬが目標ビット線電流に達していない場合、選択した抵抗性メモリセルをもう一度設定しなければならない。ビット線電流ＣＢＬが目標ビット線電流に達した場合、選択した抵抗性メモリセルの書き込み操作（設定操作）が完了する。

つまり、ビット線電圧ＶＶＥＲが十分に定義されていない時、書き込みおよびベリファイ期間ＴＶのサイクルを制御するのは難しい。さらに、ビット線電圧ＶＶＥＲのバイアス電圧は一定であり、書き込み操作中は抵抗が変化するため、書き込み操作の時間が大きくなりすぎる可能性があり、ＲＲＡＭの書き込み操作の性能が低下する。

本発明は、抵抗性メモリセルを効率よく設定および／リセットすることのできる抵抗性メモリの書き込みおよびベリファイ方法、ならびに書き込みおよびベリファイ回路を提供する。

本発明は、抵抗性メモリのベリファイ方法を提供する。この方法は、書き込みおよびベリファイ期間の間、抵抗性メモリの少なくとも１つの選択された抵抗性メモリセルに対応する少なくとも１つのワード線信号をイネーブルにすることと、書き込みおよびベリファイ期間の間、第１電圧レベルから第２電圧レベルに連続的に増加または減少するビット線電圧を選択された抵抗性メモリセルに提供することと、ビット線を通る検出電流を測定し、検出電流および基準電流に基づいて、書き込みおよびベリファイ期間の終了時間点を決定することとを含む。

本発明は、抵抗性メモリの書き込みおよびベリファイ回路を提供する。書き込みおよびベリファイ回路は、電流発生器と、少なくとも１つの電流検出器とを含む。電流発生器は、ビット線電圧に基づいて基準電流を生成し、基準電流に基づいてバイアス電圧を生成する。ビット線電圧は、書き込みおよびベリファイ期間の間に第１電圧レベルから第２電圧レベルに連続的に増加または減少する。電流検出器は、基準電流発生器および抵抗性メモリの選択された抵抗性メモリセルのビット線に結合される。電流検出器は、選択された抵抗性メモリセルにビット線電圧を提供し、ビット線の検出電流に基づいて検出電圧を生成する。

以上のように、本発明は、抵抗性メモリセルをベリファイする時、書き込みおよびベリファイ期間の間に第１電圧レベルから第２電圧レベルに連続的に増加または減少するビット線電圧を選択された抵抗性メモリセルに提供する。さらに、書き込みおよびベリファイ期間の間にビット線を通る検出電流を測定することにより、書き込みおよびベリファイ期間の終了時間点を決定して、書き込みおよびベリファイ操作をより正確に、且つ効率よく終了させることができる。

本発明の上記および他の目的、特徴、および利点をより分かり易くするため、図面と併せた幾つかの実施形態を以下に説明する。

先行技術のＲＲＡＭを設定するための波形図を示したものである。 本発明の１つの実施形態に係るＲＲＡＭの書き込みおよびベリファイ方法のフローチャートである。 図３（ａ）は、本発明の１つの実施形態に係るＲＲＡＭの設定操作の波形図を示したものである。図３（ｂ）は、本発明の１つの実施形態に係るＲＲＡＭのリセット操作の波形図を示したものである。 本発明の１つの実施形態に係る書き込みおよびベリファイ回路の概略図を示したものである。 本発明の別の実施形態に係る書き込みおよびベリファイ回路の概略図を示したものである。 本発明の別の実施形態に係る書き込みおよびベリファイ回路の概略図を示したものである。 本発明の別の実施形態に係る書き込みおよびベリファイ回路の概略図を示したものである。

図２は、本発明の１つの実施形態に係るＲＲＡＭの書き込みおよびベリファイ方法のフローチャートである。ＲＲＡＭの書き込みおよびベリファイ方法は、ＲＲＡＭの１つまたはそれ以上の選択された抵抗性メモリセルの設定、リセット、または形成に使用することができる。ステップＳ２１０において、書き込みおよびベリファイ期間の間、少なくとも１つのワード線信号をイネーブルにし、少なくとも１つのワード線信号は、ＲＲＡＭの少なくとも１つの選択された抵抗性メモリセルに対応する。ステップＳ２２０において、書き込みおよびベリファイ期間の間、選択された抵抗性メモリセルのビット線にビット線電圧を提供し、同時に書き込みおよびベリファイ操作を行う。言及すべきこととして、書き込みおよびベリファイ操作は、ＲＲＡＭの設定操作、リセット操作、または形成操作であってもよい。さらに、ビット線電圧の電圧レベルは、書き込みおよびベリファイ期間の間、第１電圧レベルから第２電圧レベルに連続的に増加または減少する。

例えば、選択された抵抗性メモリセルに対して設定操作を行う時、ビット線電圧の電圧レベルは、書き込みおよびベリファイ期間の間、第１電圧レベルから第２電圧レベルに連続的に増加し、第１電圧レベルは、第２電圧レベルよりも小さい。一方、選択された抵抗性メモリセルに対してリセット操作を行う時、ビット線電圧の電圧レベルは、書き込みおよびベリファイ期間の間、第１電圧レベルから第２電圧レベルに連続的に減少し、第１電圧レベルは、第２電圧レベルよりも大きい。

ステップＳ２３０において、書き込みおよびベリファイ期間の間、選択された抵抗性メモリセルのビット線を通る検出電流を測定する。検出電流を用いて基準電流と比較し、書き込みおよびベリファイ期間の終了時間点を決定する。詳しく説明すると、ビット線電圧に基づいて基準電流を生成し、検出電流を用いて基準電流と比較する。検出電流の電流レベルが基準電流の電流レベルに達した時、書き込みおよびベリファイ期間の終了時間点を決定することができ、書き込みおよびベリファイ操作を終了することができる。

例えば、選択された抵抗性メモリセルに対して設定操作を行う時、選択された抵抗性メモリのソース線にソース線電圧を印加して、ソース線電圧の電圧レベルと第１電圧レベルを等しく（第２電圧レベルよりも低く）することができる。書き込みおよびベリファイ期間の間、ビット線電圧は、第１電圧レベルから第２電圧レベルに増加し、基準電流は、ビット線電圧の増加に応じて増加する。また、ビット線に印加されたビット線電圧は増加し続けるため、選択された抵抗性メモリセルのビット線の電流（検出電流）もそれに応じて増加する。検出電流の電流レベルが基準電流の電流レベルよりも小さくない時は、書き込みおよびベリファイ操作を終了することを意味し、書き込みおよびベリファイ期間の終了時間点を決定することができる。

別の例として、選択された抵抗性メモリセルに対してリセット操作を行う時、選択された抵抗性メモリのソース線にソース線電圧を印加して、ソース線電圧の電圧レベルと第１電圧レベルを等しく（第２電圧レベルよりも高く）する。書き込みおよびベリファイ期間の間、ビット線電圧は、第１電圧レベルから第２電圧レベルに減少し、基準電流は、ビット線電圧の増加に応じて減少する。また、ビット線に印加されたビット線電圧は減少し続けるため、選択された抵抗性メモリセルのビット線の電流（検出電流）の絶対値もそれに応じて増加する。ビット線の電流値は、負の値である。検出電流の電流レベルが基準電流の電流レベルよりも小さい時は、書き込みおよびベリファイ操作を終了することを意味し、書き込みおよびベリファイ期間の終了時間点を決定することができる。

図３（ａ）を参照すると、図３（ａ）は、本発明の１つの実施形態に係るＲＲＡＭの設定操作の波形図を示したものである。図３（ａ）において、書き込みおよびベリファイ期間ＴＳの間、ワード線信号ＷＬをイネーブルにする（高電圧レベルにする）。ビット線電圧ＶＶＥＲ１の電圧レベルは、書き込みおよびベリファイ期間ＴＳの間、連続的に増加する。さらに、基準電流ＣＲＥＦ１は、書き込みおよびベリファイ期間ＴＳの間、ビット線電圧ＶＶＥＲ１の変化に応じて増加する。検出電流ＣＢＬ１は、ビット線電圧ＶＶＥＲ１の増加に応じて増加し、検出電流ＣＢＬ１の上昇勾配は、基準電流ＣＲＥＦ１の上昇勾配よりも大きい。時間点ＴＦ１において、検出電流ＣＢＬ１の電流レベルは、基準電流ＣＲＥＦ１の電流レベルに達しているため、時間点ＴＦ１は、書き込みおよびベリファイ期間ＴＳの終了時間点である。

図３（ｂ）を参照すると、図３（ｂ）は、本発明の１つの実施形態に係るＲＲＡＭのリセット操作の波形図を示したものである。図３（ｂ）において、書き込みおよびベリファイ期間ＴＲの間、ワード線信号ＷＬをイネーブルにする（高電圧レベルにする）。ビット線電圧ＶＶＥＲ２の電圧レベルは、書き込みおよびベリファイ期間ＴＲの間、連続的に減少する。さらに、基準電流ＣＲＥＦ２は、書き込みおよびベリファイ期間ＴＲの間、ビット線電圧ＶＶＥＲ２の変化に応じて減少する。時間点ＴＦ２において、検出電流ＣＢＬ２の電流レベルは、基準電流ＣＲＥＦ２の電流レベルに達しているため、時間点ＴＦ２は、書き込みおよびベリファイ期間ＴＳの終了時間点である。

言及すべきこととして、図３（ａ）において、設定操作に用いる基準電流ＣＲＥＦ１は、書き込みおよびベリファイ期間ＴＳの間、直線的に増加する。一方、図３（ｂ）において、リセット操作に用いる基準電流ＣＲＥＦ２の絶対値は、書き込みおよびベリファイ期間ＴＲの間、非直線的に増加する。

図４を参照すると、図４は、本発明の１つの実施形態に係る書き込みおよびベリファイ回路の概略図を示したものである。書き込みおよびベリファイ回路４００は、抵抗性メモリ（ＲＲＡＭ）に適し、ＲＲＡＭの設定およびベリファイに使用される。書き込みおよびベリファイ回路４００は、電流発生器４１０と、電流検出器４２０とを含む。電流発生器４１０は、ビット線電圧ＶＶＥＲに基づいて基準電流ＣＲＥＦを生成し、基準電流ＣＲＥＦに基づいてバイアス電圧ＶＢを生成する。ビット線電圧ＶＶＥＲは、ベリファイ期間の間、第１電圧レベルから第２電圧レベルに連続的に増加する。電流検出器４２０は、電流発生器４１０および選択された抵抗性メモリセル４０２のビット線に結合され、電流検出器４２０は、選択された抵抗性メモリセル４０２にビット線電圧ＶＶＥＲを提供し、ビット線の検出電流ＣＢＬに基づいて検出電圧ＶＤＥＴを生成する。

詳しく説明すると、電流発生器４１０は、トランジスタＰＭ１と、ダミーＹ経路回路４１１と、基準抵抗ＲＥＦＲと、トランジスタＮＭ１およびＮＭ２により形成されたスイッチとを含む。トランジスタＰＭ１の第１端は、ビット線電圧ＶＶＥＲを受信し、トランジスタＰＭ１の第２端は、トランジスタＰＭ１の制御端に結合される。ダミーＹ経路回路４１１は、トランジスタＰＭ１の第２端と基準抵抗ＲＥＦＲの間に結合される。基準抵抗ＲＥＦＲ、トランジスタＮＭ１およびＮＭ２は、ダミーＹ経路回路４１１とソース線電圧ＶＳＬの間に直列に結合される。トランジスタＮＭ１およびＮＭ２は、それぞれワード線信号ＷＬおよびイネーブル信号ＥＮにより制御される。

書き込みおよびベリファイ期間の間、トランジスタＰＭ１は、トランジスタＮＭ１およびＮＭ２がオンになった時にビット線電圧ＶＶＥＲを受信し、トランジスタＰＭ１は、ビット線電圧ＶＶＥＲに基づいて基準電流ＣＲＥＦを生成する。それに応じて、トランジスタＰＭ１は、基準電流ＣＲＥＦに基づいてバイアス電圧ＶＢを生成する。基準電流ＣＲＥＦの電流レベルは、ビット線電圧ＶＶＥＲの電圧レベルおよび基準抵抗ＲＥＦＲの抵抗に基づいて決定される。本実施形態において、基準電流ＣＲＥＦの電流レベル＝（ＶＶＥＲ−Ｖｔｈ）／ＲＥＦＲであり、Ｖｔｈは、トランジスタＰＭ１の閾値電圧である。ダミーＹ経路回路４１１の回路構造は、選択された抵抗性メモリセル４０２に対応するＹ経路回路４０１と同じであってもよい。さらに、書き込みおよびベリファイ期間の間、イネーブル信号ＥＮをイネーブルにする（高レベルにする）。

電流検出器４２０は、トランジスタＰＭ３と、コンパレータＣＭＰと、トランジスタＰＭ２およびＮＭ３により形成されたスイッチとを含む。トランジスタＰＭ２、ＰＭ３およびＮＭ３は、ビット線電圧ＶＶＥＲとＹ経路回路４０１の間に直列に結合される。トランジスタＰＭ２およびＮＭ３は、検出出力信号ＤＥＴＯによって制御され、電源をオンまたはオフにする。トランジスタＰＭ２およびＮＭ３のオンまたはオフ状態は、相補的である。トランジスタＰＭ３は、バイアス電圧ＶＢによって制御され、トランジスタＰＭ２およびＰＭ３は、書き込みおよびベリファイ期間の間に経路を形成し、トランジスタＰＭ２がオンになった時に抵抗性メモリセル４０２に対応するＹ経路回路４０１にビット線電圧ＶＶＥＲを伝送する。書き込みおよびベリファイ期間の間、抵抗性メモリセル４０２のビット線の検出電流ＣＢＬを検出することができ、トランジスタＰＭ３およびＮＭ３が１つに結合された端部の検出電圧ＶＤＥＴを取得することができる。コンパレータＣＭＰは、バイアス電圧ＶＢおよび検出電圧ＶＤＥＴを受信し、バイアス電圧ＶＢと検出電圧ＶＤＥＴを比較して、検出出力信号ＤＥＴＯを生成する。検出電流ＣＢＬが基準電流ＣＲＥＦに達した時、検出電圧ＶＤＥＴの電圧レベルがバイアス電圧ＶＢの電圧レベルに達するため、書き込みおよびベリファイ期間の終了時間点を取得することができ、検出出力信号ＤＥＴＯが変化してトランジスタＰＭ２を遮断し、書き込みおよびベリファイ操作を終了する。

いくつかの実施形態において、イネーブル信号ＥＮは、検出出力信号ＤＥＴＯに連結されてもよい。

一方、抵抗性メモリセル４０２は、トランジスタＲ１と、トランジスタＴ１とを含む。１つの参考例として、抵抗性メモリセル４０２は、１Ｔ１Ｒ抵抗性メモリセルであるが、いくつかの実施形態において、抵抗性メモリセル４０２は、任意の他の構造により形成されてもよい。

図５を参照すると、図５は、本発明の別の実施形態に係る書き込みおよびベリファイ回路の概略図を示したものである。書き込みおよびベリファイ回路５００は、複数の抵抗性メモリセル５０１〜５０３に適用される。図５において、書き込みおよびベリファイ回路５００は、１つの電流発生器４１０と、複数の電流検出器４２０とを含む。電流検出器４２０は、それぞれ抵抗性メモリセル５０１〜５０３に結合され、同時に複数の抵抗性メモリセル５０１〜５０３の書き込みおよびベリファイを行う。抵抗性メモリセル５０１〜５０３は、同じワード線信号ＷＬを共有してもよい。

図６を参照すると、図６は、本発明の別の実施形態に係る書き込みおよびベリファイ回路の概略図を示したものである。書き込みおよびベリファイ回路６００は、ＲＲＡＭに適し、ＲＲＡＭのリセットに使用される。書き込みおよびベリファイ回路６００は、電流発生器６１０と、電流検出器６２０とを含む。電流発生器６１０は、ビット線電圧ＶＶＥＲに基づいて基準電流ＣＲＥＦを生成し、基準電流ＣＲＥＦに基づいてバイアス電圧ＶＢを生成する。ビット線電圧ＶＶＥＲは、ベリファイ期間の間、第１電圧レベルから第２電圧レベルに連続的に減少する。電流検出器６２０は、電流発生器６１０および選択された抵抗性メモリセル６０２のビット線に結合され、電流検出器６２０は、選択された抵抗性メモリセル２０２にビット線電圧ＶＶＥＲを提供し、ビット線の検出電流ＣＢＬに基づいて検出電圧ＶＤＥＴを生成する。

詳しく説明すると、電流発生器６１０は、トランジスタＮＭ１と、ダミーＹ経路回路６１１と、ダイオードＤ１と、トランジスタＮＭ２およびＰＭ３により形成されたスイッチとを含む。トランジスタＮＭ１の第１端は、ビット線電圧ＶＶＥＲを受信し、トランジスタＮＭ１の第２端は、コンパレータＣＭＰに結合される。ダミーＹ経路回路６１１は、トランジスタＮＭ１の第２端とダイオードＤ１の間に結合される。ダイオードＤ１、トランジスタＮＭ２およびＰＭ１は、ダミーＹ経路回路６１１とソース線電圧ＶＳＬの間に直列に結合される。トランジスタＮＭ２およびＰＭ１は、それぞれワード線信号ＷＬおよびイネーブル信号ＥＮｂにより制御される。ここで、ソース線電圧ＶＳＬは、書き込みおよびベリファイ期間の初期にある。ダイオードＤ１は、ダミーＹ経路回路６１１とトランジスタＮＭ２の間で逆バイアスになる。つまり、ダイオードＤ１のアノードは、トランジスタＮＭ２に結合され、ダイオードＤ１のカソードは、ダミーＹ経路回路６１１に結合される。

書き込みおよびベリファイ期間の間、トランジスタＮＭ１は、トランジスタＮＭ２およびＰＭ１がオンになった時にビット線電圧ＶＶＥＲを受信し、基準電流ＣＲＥＦは、ビット線電圧ＶＶＥＲおよびソース線電圧ＶＳＬに基づいて生成される。それに応じて、トランジスタＮＭ１は、基準電流ＣＲＥＦに基づいてバイアス電圧ＶＢを生成する。基準電流ＣＲＥＦの電流レベルは、ダイオードＤ１の電気特性に基づいて決定される。本実施形態において、基準電流ＣＲＥＦの電流レベル＝ＩＳ×ｅｘｐ（ＶＶＥＲ／Ｖｔｈ）であり、Ｖｔｈは、ダイオードＤ１の閾値電圧であり、ＩＳは、ダイオードＤ１の飽和電流であり、ｅｘｐは、指数の演算子である。ダミーＹ経路回路６１１の回路構造は、選択された抵抗性メモリセル６０２に対応するＹ経路回路６０１と同じであってもよい。さらに、書き込みおよびベリファイ期間の間、イネーブル信号ＥＮｂをイネーブルにする（低レベルにする）。

電流検出器６２０は、トランジスタＮＭ４と、コンパレータＣＭＰ１と、トランジスタＮＭ３およびＮＭ５により形成されたスイッチとを含む。トランジスタＮＭ３、ＮＭ４およびＮＭ５は、ビット線電圧ＶＶＥＲとＹ経路回路６０１の間に直列に結合される。トランジスタＮＭ３およびＮＭ５は、検出出力信号ＤＥＴＯによって制御され、電源をオンまたはオフにする。トランジスタＮＭ３およびＮＭ５のオンまたはオフ状態は、相補的である。トランジスタＮＭ３は、バイアス電圧ＶＢによって制御され、トランジスタＮＭ３およびＮＭ４は、書き込みおよびベリファイ期間の間に経路を形成し、トランジスタＮＭ３がオンになった時に抵抗性メモリセル６０２に対応するＹ経路回路６０１にビット線電圧ＶＶＥＲを伝送する。書き込みおよびベリファイ期間の間、抵抗性メモリセル６０２のビット線の検出電流ＣＢＬを検出することができ、トランジスタＮＭ３およびＮＭ５が１つに結合された端部の検出電圧ＶＤＥＴを取得することができる。コンパレータＣＭＰ１は、バイアス電圧ＶＢおよび検出電圧ＶＤＥＴを受信し、バイアス電圧ＶＢと検出電圧ＶＤＥＴを比較して、検出出力信号ＤＥＴＯを生成する。検出電流ＣＢＬが基準電流ＣＲＥＦに達した時、検出電圧ＶＤＥＴの電圧レベルがバイアス電圧ＶＢの電圧レベルに達するため、書き込みおよびベリファイ期間の終了時間点を取得することができ、検出出力信号ＤＥＴＯが変化してトランジスタＮＭ３を遮断し、書き込みおよびベリファイ操作を終了する。

一方、抵抗性メモリセル６０２は、トランジスタＲ２と、トランジスタＴ２とを含む。１つの参考例として、抵抗性メモリセル６０２は、１Ｔ１Ｒ抵抗性メモリセルであるが、いくつかの実施形態において、抵抗性メモリセル６０２は、任意の他の構造により形成されてもよい。

図７を参照すると、図７は、本発明の別の実施形態に係る書き込みおよびベリファイ回路の概略図を示したものである。図７において、各抵抗性メモリセル７０１〜７０３は、１つの電流発生器６１０および１つの電流検出器６２０に対応する。電流検出器６２０は、それぞれ抵抗性メモリセル７０１〜７０３に結合され、同時に複数の抵抗性メモリセル５０１〜５０３の書き込みおよびベリファイを行い、各電流検出器６２０は、対応する電流発生器７１０に結合される。抵抗性メモリセル７０１〜７０３は、同じワード線信号ＷＬを共有してもよい。

以上のように、選択された抵抗性メモリセルのビット線に印加されたビット線電圧は、書き込みおよびベリファイ期間の間、連続的に変化する。ビット線の検出電流を検出することによって、書き込みおよびベリファイ期間の終了時間点を効率よく取得することができ、ＲＲＡＭの書き込みおよびベリファイ操作の性能を向上させることができる。

以上のごとく、この発明を実施形態により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。

本発明は、ＲＲＡＭの書き込みおよびベリファイ操作を行うための方法および回路を提供する。本発明の実施形態により、書き込みおよびベリファイ操作を時間内に終了することができ、ＲＲＡＭの効率を改善することもできる。

Ｓ２１０〜Ｓ２３０ 書き込みおよびベリファイ方法のステップ
４００、５００、６００ 書き込みおよびベリファイ回路
４０１ Ｙ経路回路
４０２ 選択された抵抗性メモリセル
４１０ 電流発生器
４１１ ダミーＹ経路回路
４２０ 電流検出器
５０１〜５０３ 抵抗性メモリセル
６０１ Ｙ経路回路
６０２ 選択された抵抗性メモリセル
６１０ 電流発生器
６１１ ダミーＹ経路回路
６２０ 電流検出器
７０１〜７０３ 抵抗性メモリセル
ＣＢＬ ビット線電流
ＣＢＬ１、ＣＢＬ２ 検出電流
ＣＭＰ、ＣＭＰ１ コンパレータ
ＣＲＥＦ、ＣＲＥＦ１、ＣＲＥＦ２ 基準電流
Ｄ１ ダイオード
ＤＥＴＯ 検出出力信号
ＥＮ、ＥＮｂ イネーブル信号
ＮＭ１〜ＮＷ５、ＰＭ１〜ＰＭ３、Ｔ１、Ｔ２ トランジスタ
Ｒ１〜Ｒ２ 抵抗
ＲＥＦＲ 基準抵抗
ＴＦ１〜ＴＦ２ 終了時間点
ＴＲ、ＴＳ、ＴＶ 書き込みおよびベリファイ期間
ＶＢ バイアス電圧
ＶＤＥＴ 検出電圧
ＶＳＬ ソース線電圧
ＶＶＥＲ、ＶＶＥＲ１、ＶＶＥＲ２ ビット線電圧
ＷＬ ワード線信号

Claims (17)

1. 抵抗性メモリの書き込みおよびベリファイ方法であって、
   書き込みおよびベリファイ期間の間、前記抵抗性メモリの少なくとも１つの選択された抵抗性メモリセルに対応する少なくとも１つのワード線信号をイネーブルにすることと、
   前記選択された抵抗性メモリセルにビット線電圧を提供し、前記ビット線電圧が、前記書き込みおよびベリファイ期間の間、第１電圧レベルから第２電圧レベルに連続的に増加または減少することと、
   前記選択された抵抗性メモリセルのビット線を通る検出電流を測定し、前記検出電流および基準電流に基づいて、前記書き込みおよびベリファイ期間の終了時間点を決定することと、
   を含む抵抗性メモリの書き込みおよびベリファイ方法。
2. 前記選択された抵抗性メモリセルに前記ビット線電圧を提供する前記ステップが、
   前記第１電圧レベルが前記第２電圧レベルよりも大きい場合、前記ビット線電圧が、前記書き込みおよびベリファイ期間の間、前記第１電圧レベルから前記第２電圧レベルに連続的に減少する請求項１に記載の抵抗性メモリの書き込みおよびベリファイ方法。
3. 前記基準電流が、非直線的に減少して、前記選択された抵抗性メモリセルをリセットする請求項２に記載の抵抗性メモリの書き込みおよびベリファイ方法。
4. 前記選択された抵抗性メモリセルに前記ビット線電圧を提供する前記ステップが、
   前記第１電圧レベルが前記第２電圧レベルよりも小さい場合、前記ビット線電圧が、前記書き込みおよびベリファイ期間の間、前記第１電圧レベルから前記第２電圧レベルに連続的に増加する請求項１に記載の抵抗性メモリの書き込みおよびベリファイ方法。
5. 前記基準電流が、直線的に増加して、前記選択された抵抗性メモリセルを設定する請求項４に記載の抵抗性メモリの書き込みおよびベリファイ方法。
6. 前記検出電流および前記基準電流に基づいて、前記書き込みおよびベリファイ期間の前記終了時間点を決定する前記ステップが、
   前記検出電流および前記基準電流の電流レベルを比較して、前記書き込みおよびベリファイ期間の前記終了時間点を決定する請求項１〜５のいずれか１項に記載の抵抗性メモリの書き込みおよびベリファイ方法。
7. 前記基準電流が、前記ビット線電圧の変化に応じて変化する請求項６に記載の抵抗性メモリの書き込みおよびベリファイ方法。
8. 抵抗性メモリの書き込みおよびベリファイ回路であって、
   ビット線電圧に基づいて基準電流を生成するとともに、前記基準電流に基づいてバイアス電圧を生成し、前記ビット線電圧が、書き込みおよびベリファイ期間の間、第１電圧レベルから第２電圧レベルに連続的に増加または減少する電流発生器と、
   前記電流発生器および前記抵抗性メモリの選択された抵抗性メモリセルのビット線に結合され、前記選択された抵抗性メモリセルに前記ビット線電圧を提供し、前記ビット線の検出電流に基づいて検出電圧を生成する少なくとも１つの電流検出器と、
   を含み、前記電流検出器が、前記検出電圧と前記バイアス電圧を比較して、前記書き込みおよびベリファイ期間の終了時間点を決定する抵抗性メモリの書き込みおよびベリファイ回路。
9. 前記電流発生器が、
   第１端、第２端、および制御端を有し、前記第１端が、前記ビット線電圧を受信し、前記第２端が、前記制御端に結合され、前記制御端に前記バイアス電圧が生成される第１トランジスタと、
   前記第１トランジスタの前記第２端に結合されたダミーＹ経路回路と、
   前記ダミーＹ経路回路に結合された第１端を有する基準抵抗と、
   前記基準抵抗の第２端に結合されるとともに、ワード線信号によって制御され、電源をオンまたはオフにする第１スイッチと、
   前記第１スイッチとソース線電圧の間に結合されるとともに、イネーブル信号によって制御され、電源をオンまたはオフにする第２スイッチと、
   を含む請求項８に記載の抵抗性メモリの書き込みおよびベリファイ回路。
10. 前記電流検出器が、
    前記ビット線電圧を受信する第１端を有するとともに、検出出力信号によって制御され、電源をオンまたはオフにする第３スイッチと、
    第１端、第２端、および制御端を有し、前記第１端が、前記第３スイッチの第２端に結合され、前記制御端が、前記第１トランジスタの前記制御端に結合され、前記第２端が、前記選択された抵抗性メモリセルに対応するＹ経路回路に結合された第２トランジスタと、
    前記第２トランジスタの前記第２端と前記ソース線電圧の間に結合され、前記検出出力信号によって制御される第４スイッチと、
    前記バイアス電圧および前記第２トランジスタの前記第２端の電圧をそれぞれ受信する第１入力端および第２入力端を有し、前記検出出力信号を生成するコンパレータと、
    を含む請求項９に記載の抵抗性メモリの書き込みおよびベリファイ回路。
11. 前記基準電流が、前記ビット線電圧および前記基準抵抗の抵抗に基づいて生成される請求項９に記載の抵抗性メモリの書き込みおよびベリファイ回路。
12. 前記電流発生器が、
    第１端、第２端、および制御端を有し、前記第１端が、前記ビット線電圧を受信し、前記制御端が、前記電流検出器に結合され、前記第２端に前記バイアス電圧が生成される第１トランジスタと、
    前記第１トランジスタの前記第２端に結合されたダミーＹ経路回路と、
    前記ダミーＹ経路回路に結合されたカソードを有するダイオードと、
    前記ダイオードのアノードに結合されるとともに、ワード線信号によって制御され、電源をオンまたはオフにする第１スイッチと、
    前記第１スイッチとソース線電圧の間に結合されるとともに、イネーブル信号によって制御され、電源をオンまたはオフにする第２スイッチと、
    を含む請求項８に記載の抵抗性メモリの書き込みおよびベリファイ回路。
13. 前記電流検出器が、
    前記ビット線電圧を受信する第１端を有するとともに、検出出力信号によって制御され、電源をオンまたはオフにする第３スイッチと、
    第１端、第２端、および制御端を有し、前記第１端が、前記第３スイッチの第２端に結合され、前記制御端が、前記第１トランジスタの前記制御端に結合され、前記第２端が、前記選択された抵抗性メモリセルおよび前記第２トランジスタの前記制御端に対応するＹ経路回路に結合された第２トランジスタと、
    前記第２トランジスタの前記第２端と前記ソース線電圧の間に結合され、前記検出出力信号によって制御される第４スイッチと、
    前記バイアス電圧および前記第２トランジスタの前記第２端の電圧をそれぞれ受信する第１入力端および第２入力端を有し、前記検出出力信号を生成するコンパレータと、
    を含む請求項１２に記載の抵抗性メモリの書き込みおよびベリファイ回路。
14. 前記第１電圧レベルが前記第２電圧レベルよりも大きい場合、前記ビット線電圧が、前記書き込みおよびベリファイ期間の間、前記第１電圧レベルから前記第２電圧レベルに連続的に減少する請求項８〜１１のいずれか１項に記載の抵抗性メモリの書き込みおよびベリファイ回路。
15. 前記基準電流が、非直線的に減少して、前記選択された抵抗性メモリセルをリセットする請求項１４に記載の抵抗性メモリの書き込みおよびベリファイ回路。
16. 前記第１電圧レベルが前記第２電圧レベルよりも小さい場合、前記ビット線電圧が、前記書き込みおよびベリファイ期間の間、前記第１電圧レベルから前記第２電圧レベルに連続的に増加する請求項８、１２、および１３のいずれか１項に記載の抵抗性メモリの書き込みおよびベリファイ回路。
17. 前記基準電流が、直線的に増加して、前記選択された抵抗性メモリセルを設定する請求項１６に記載の抵抗性メモリの書き込みおよびベリファイ回路。