KR101728121B1 - 기입 및 검증 회로와, 저항성 메모리를 기입 및 검증하는 방법 - Google Patents

기입 및 검증 회로와, 저항성 메모리를 기입 및 검증하는 방법 Download PDF

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Abstract

기입 및 검증 회로와, 그것의 저항성 메모리를 기입 및 검증하는 방법이 제공된다. 본 방법의 단계들은, 기입 및 검증 구간 동안 저항성 메모리의 적어도 하나의 선택된 메모리 셀에 대응하는 적어도 하나의 워드 라인 신호를 활성화하는 단계, 기입 및 검증 구간 동안 제1 전압 레벨로부터 제2 전압 레벨로 연속적으로 상승하거나 하강하는 비트 라인 전압을 선택된 저항성 메모리 셀들에 제공하는 단계, 및 비트 라인을 통하는 검출된 전류를 측정하고 검출된 전류 및 기준 전류에 따라 기입 및 검증 구간의 종료 시점을 결정하는 단계를 포함한다.

Description

기입 및 검증 회로와, 저항성 메모리를 기입 및 검증하는 방법{Writing and verifying circuit and method for writing and verifying resistive memory thereof}
본 발명은 저항성 메모리(resistive memory)를 검증(verifying)하는 방법 및 저항성 메모리를 위한 검증 회로에 관한 것이다. 특히, 본 발명은 비트 라인 전압을 사용함으로써 저항성 메모리를 기입(writing) 및 검증하는 방법에 관한 것이고, 비트 라인 전압은 기입 및 검증 구간 동안 연속적으로 상승하거나 하강한다.
다음 세대 비휘발성(non-volatile) 메모리에 대한 요구에 기반하여, 몇몇의 저항성 랜덤 엑세스 메모리(resistive random access memory; RRAM)가 개발되었다. 보다 나은 균일성(uniformity)을 가지는 RRAM을 얻기 위하여, RRAM에서 양호한 성능을 갖는 검증 동작이 필요하다.
도 1을 참조하면, 도 1은 종래 기술에서 RRAM을 셋팅(setting)하기 위한 파형도를 도해한다. 기입 구간(TV) 동안, 워드 라인 신호(WL)는 활성화되고(enabled)(고전압 레벨로 당겨지고), 비트 라인 전압(VVER)이 RRAM의 선택된 저항성 메모리 셀의 비트 라인에 인가되고, 비트 라인 전압(VVER)의 전압 레벨은 기입 및 검증 구간(TV) 동안 일정한 전압 레벨로 유지된다. 종래 기술에서, 비트 라인 전류(CBL)는 기입 및 검증 구간(TV) 동안 검출된다. 비트 라인 전류(CBL)를 목적(target) 비트 라인 전류와 비교함으로써, RRAM의 기입 동작이 종료되었는지 여부가 결정될 수 있다. 비트 라인 전류(CBL)가 목적 비트 라인 전류에 도달하지 아니하는 경우, 선택된 저항성 메모리 셀은 한번 더 셋팅 되어야 한다. 비트 라인 전류(CBL)가 목적 비트 라인 전류에 도달하는 경우, 선택된 저항성 메모리 셀에 대한 기입 동작(셋팅 동작)이 완료된다.
즉, 비트 라인 전압(VVER)이 양호하게 정의되지 아니한 경우, 기입 구간(TV)의 사이클들은 제어되기가 어렵다. 더욱이, 비트 라인 전압(VVER)을 위한 바이어스(bias) 전압은 일정하고 저항치는 기입 동작 동안 변하기 때문에, 기입 동작의 시간은 매우 길 수 있다. RRAM을 위한 기입 동작의 성능은 감소된다.
본 발명은 저항성 메모리를 기입 및 검증하는 방법 및 저항성 메모리 셀들을 효과적으로 셋팅(setting) 및/또는 리셋팅(resetting)할 수 있는 기입 및 검증 회로에 관한 것이다.
본 발명은 저항성 메모리를 검증하는 방법을 제공하고, 본 방법은, 기입 및 검증 구간 동안 저항성 메모리의 적어도 하나의 선택된 저항성 메모리 셀에 대응하는 적어도 하나의 워드 라인 신호를 활성화하는 단계, 기입 및 검증 구간 동안 제1 전압 레벨로부터 제2 전압 레벨으로 연속적으로 상승하거나 하강하는 제1 비트 라인 전압을 선택된 메모리 셀들에 제공하는 단계, 및 비트 라인을 통하는 검출된 전류를 측정하고 검출된 전류 및 기준 전류에 따라 기입 및 검증 구간의 종료 시점을 결정하는 단계를 포함한다.
본 발명은 저항성 메모리를 위한 기입 및 검증 회로를 제공한다. 기입 및 검증 회로는 전류 생성기 및 적어도 하나의 전류 검출기를 포함한다. 전류 생성기는 비트 라인 전압에 따라 기준 전류를 생성하고, 기준 전류에 따라 바이어스 전압을 생성하고, 이 때 비트 라인 전압은 기입 및 검증 구간 동안 제1 전압 레벨로부터 제2 전압 레벨로 연속적으로 상승하거나 감소한다. 전류 검출기는 기준 전류 생성기 및 저항성 메모리의 선택된 저항성 메모리 셀의 비트 라인에 연결된다. 전류 검출기는 선택된 저항성 메모리에 비트 라인 전압을 제공하고 비트 라인에서 검출된 전류에 따라 검출 전압을 생성한다.
전술된 바에 따라, 본 발명에서 저항성 메모리 셀들이 검증되는 경우, 기입 및 검증 구간 동안 제1 전압 레벨로부터 제2 전압레벨로 연속적으로 상승하거나 하강하는 비트 라인 전압이 선택된 저항성 메모리 셀들에 제공된다. 더욱이, 기입 및 검증 구간 동안 비트 라인을 통하는 검출된 전류를 측정함으로써, 기입 및 검증 구간의 종료 시점이 결정될 수 있고, 기입 및 검증 동작은 더욱 정확하게 그리고 효율적으로 종료될 수 있다.
전술된 내용 및 본 발명의 다른 특징들 및 장점들의 이해를 위하여, 도면들이 동반된 몇몇의 예시적인 실시예들이 이하에서 상세하게 설명된다.
동반한 도면들은 본 발명의 추가적인 이해를 제공하기 위하여 포함되고, 본 명세서의 일부로 포함되고, 본 명세서의 일부를 구성한다. 도면들은 본 발명의 실시예들을 설명과 함께 도해하고, 본 발명의 원리들을 설명하는 역할을 한다.
도 1은 종래 기술에서 RRAM을 셋팅하기 위한 파형을 도해한다.
도 2는 본 출원의 실시예에 따라 RRAM을 기입 및 검증하는 방법에 대한 순서도이다.
도 3a는 본 출원의 실시예에 따라 RRAM에서 셋팅 동작의 파형도를 도해한다.
도 3b는 본 출원의 실시예에 따라 RRAM에서 리셋팅 동작의 파형도를 도해한다.
도 4 내지 도 7은 본 출원의 실시예들에 따라 복수의 기입 및 검증 회로들의 개략도들을 도해한다.
도 2를 참조하면, 도 2는 본 출원의 실시예에 따라 RRAM을 기입 및 검증하는 방법에 대한 순서도이다. RRAM을 기입 및 검증하는 방법은 RRAM의 하나 이상의 선택된 저항성 메모리 셀(들)을 셋팅, 리셋팅 또는 형성(form)하는데 사용될 수 있고, 선택된 저항성 메모리 셀(들)은 동시에 검증될 수 있다. 단계 S210에서, 적어도 하나의 워드 라인 신호가 기입 및 검증 구간 동안 활성화되고, 적어도 하나의 워드 라인 신호는 RRAM의 적어도 하나의 선택된 저항성 메모리 셀에 대응한다. 단계 S220에서, 기입 및 검증 구간 동안, 비트 라인 전압이 동시에 기입 및 검증 동작을 위하여 선택된 저항성 메모리 셀의 비트 라인에 제공된다. 본 명세서에서, 기입 및 검증 동작은 RRAM에서 셋팅 동작, 리셋팅 동작 또는 형성 동작일 수 있음을 유의해야 한다. 더욱이, 비트 라인 전압의 전압 레벨은 기입 및 검증 구간 동안 제1 전압 레벨로부터 제2 전압 레벨로 연속적으로 상승하거나 하강한다.
예를 들면, 셋팅 동작이 선택된 저항성 메모리 셀에서 동작되는 경우, 기입 및 검증 구간 동안 비트 라인 전압의 전압 레벨은 제1 전압 레벨로부터 제2 전압 레벨로 연속적으로 상승하고, 제1 전압 레벨은 제2 전압 레벨보다 작다. 다른 한편으로, 선택된 저항성 메모리 셀에서 리셋팅 동작이 동작되는 경우, 비트 라인 전압의 전압 레벨은 기입 및 검증 구간 동안 제1 전압 레벨로부터 제2 전압 레벨로 연속적으로 하강하고, 제1 전압 레벨은 제2 전압 레벨보다 크다.
단계 S230에서, 기입 및 검증 구간 동안, 선택된 저항성 메모리 셀의 비트 라인을 통하는 검출된 전류가 측정된다. 검출된 전류는 기입 및 검증 구간의 종료 시점을 결정하기 위하여 기준 전류와 비교되는데 사용될 수 있다. 자세하게는, 기준 전류는 비트 라인 전압에 따라 생성되고, 검출된 전류는 기준 전류와 비교되는데 사용된다. 검출된 전류의 전류 레벨이 기준 전류의 전류 레벨에 도달하는 경우, 기입 및 검증 구간의 종료 시점이 결정될 수 있고, 기입 및 검증 동작은 종료될 수 있다.
예를 들면, 셋팅 동작이 선택된 저항성 메모리 셀에서 동작되는 경우, 소스 라인 전압이 선택된 저항성 메모리 셀의 소스 라인에 인가되고, 소스 라인 전압의 전압 레벨은 (제2 전압 레벨보다 낮은) 제1 전압 레벨과 일치할 수 있다. 기입 및 검증 구간 동안, 비트 라인 전압은 제1 전압 레벨로부터 제2 전압 레벨로 상승하고, 기준 전류는 비트 라인 전압의 상승에 따라 상승한다. 또한, 비트 라인에 인가된 비트 라인 전압이 상승하고 있기 때문에, 선택된 저항성 메모리 셀의 비트 라인에서의 전류(검출된 전류)는 그에 따라 상승한다. 검출된 전류의 전류 레벨이 기준 전류의 전류 레벨보다 작지 아니할 때, 이는 기입 및 검증 동작이 종료되는 것을 의미하고, 기입 및 검증 구간의 종료 시점이 결정될 수 있다.
다른 예시로서, 리셋팅 동작이 선택된 저항성 메모리 셀에서 동작되는 경우, 소스 라인 전압이 선택된 메모리 셀의 소스 라인에 인가되고, 소스 라인 전압의 전압 레벨이 (제2 전압 레벨 보다 높은) 제1 전압 레벨과 일치할 수 있다. 기입 및 검증 구간 동안, 비트 라인 전압은 제1 전압 레벨로부터 제2 전압 레벨로 하강하고, 기준 전류는 비트 라인 전압의 상승에 따라 하강한다. 또한, 비트 라인에 인가된 비트 라인 전압이 하강하고 있기 때문에, 선택된 저항성 메모리 셀의 비트 라인에서의 전류(검출된 전류)의 절대값이 그에 따라 상승하고, 이 때 비트 라인에서의 전류의 값은 음의 값이다. 검출된 전류의 전류 레벨은 기준 전류의 전류 레벨보다 작을 때, 이는 기입 및 검증 동작이 종료되는 것을 의미하고, 기입 및 검증 구간의 종료 시점이 결정될 수 있다.
도 3a를 참조하면, 도 3a는 본 출원의 실시예에 따라 RRAM에서 셋팅 동작의 파형도를 도해한다. 도 3a에서, 워드 라인 신호(WL)는 기입 및 검증 구간(TS) 동안 활성화된다(고전압 레벨로 당겨진다). 비트 라인 전압(VVER1)의 전압 레벨은 기입 및 검증 구간(TS) 동안 연속적으로 상승한다. 더욱이, 기준 전류(CREF)는 비트 라인 전압(VVER1)의 변화에 따라 기입 및 검증 구간(TS) 동안 상승한다. 검출된 전류(CBL1)는 비트 라인 전압(VVER1)의 상승에 따라 상승하고, 검출된 전류(CBL1)의 상승 기울기는 기준 전류(CREF1)의 상승 기울기보다 크다. 시점 TF1에서, 검출된 전류(CBL1)의 전류 레벨은 기준 전류(CREF1)의 전류 레벨에 도달하고, 시점 TF1은 기입 및 검증 구간(TS)의 종료 시점일 수 있다.
도 3b를 참조하면, 도 3b는 본 출원의 실시예에 따라 RRAM에서 리셋팅 동작의 파형도를 도해한다. 도 3b에서, 워드 라인 신호(WL)는 기입 및 검증 구간(TR) 동안 활성화된다(고전압 레벨로 당겨진다). 비트 라인 전압(VVER2)의 전압 레벨은 기입 및 검증 구간(TR) 동안 연속적으로 하강한다. 더욱이, 기준 전류(CREF2)는 비트 라인 전압(VVER2)의 변화에 따라 기입 및 검증 구간(TR) 동안 하강한다. 시점 TF2에서, 검출된 전류(CBL2)의 전류 레벨은 기준 전류(CREF2)의 전류 레벨에 도달하고, 시점 TF2는 기입 및 검증 구간(TR)의 종료 시점일 수 있다.
본 명세서에서, 도 3a에서 셋팅 동작을 위한 기준 전류(CREF1)가 기입 및 검증 구간(TS) 동안 선형적으로 상승할 수 있는 점을 유의해야 한다. 다른 한편으로, 도 3b에서 리셋팅 동작을 위한 기준 전류(CREF2)의 절대값이 기입 및 검증 구간(TR) 동안 비선형적으로 상승될 수 있다.
도 4를 참조하면, 도 4는 본 출원의 실시예에 따라 기입 및 검증 회로의 개략도를 도해한다. 기입 및 검증 회로(400)는 저항성 메모리(RRAM) 용으로 개조되고 RRAM을 셋팅하고 검증하는데 사용된다. 기입 및 검증 회로(400)는 전류 생성기(410) 및 전류 검출기(420)를 포함한다. 전류 생성기(410)는 비트 라인 전압(VVER)에 따라 기준 전류(CREF)를 생성하고, 기준 전류(CREF)에 따라 바이어스 전압(VB)을 생성하고, 이 때 비트 라인 전압(VVER)은 기입 및 검증 구간 동안 제1 전압 레벨로부터 제2 전압 레벨로 연속적으로 상승한다. 전류 검출기(420)는 전류 생성기(410) 및 선택된 저항성 메모리 셀(402)의 비트 라인에 연결되고, 전류 검출기(420)는 선택된 저항성 메모리 셀(402)에 비트 라인 전압(VVER)을 제공하고 비트 라인에서 검출된 전류(CBL)에 따라 검출 전압(VDET)을 생성한다.
자세하게는, 전류 생성기(410)는 트랜지스터(PM1), 더미(dummy) Y-경로 회로(411), 기준 저항(REFR) 및 트랜지스터들(NM1, NM2)에 의해서 형성된 스위치들을 포함한다. 트랜지스터(PM1)의 제1 단은 비트 라인 전압(VVER)을 수신하고, 트랜지스터(PM1)의 제2 단은 트랜지스터(PM1)의 제어단(control end)에 연결된다. 더미 Y-경로 회로(411)는 트랜지스터(PM1)의 제2 단 및 기준 저항들(REFR) 사이에 연결된다. 기준 저항들(REFR), 트랜지스터들(NM1, NM2)은 더미 Y-경로 회로(411) 및 소스 라인 전압(VSL) 사이에서 직렬 연결된다. 트랜지스터들(NM1, NM2)은 워드 라인 신호(WL) 및 인에이블 신호(EN)에 의해서 각각 제어된다.
기입 및 검증 구간 동안, 트랜지스터(PM1)는 트랜지스터들(NM1, NM2)이 턴-온(turn on)될 때 비트 라인 전압(VVER)을 수신하고, 트랜지스터(PM1)는 비트 라인 전압(VVER)에 따라 기준 전류(CREF)를 생성한다. 상응하여, 트랜지스터(PM1)는 기준 전류(CREF)에 따라 바이어스 전압(VB)을 생성한다. 기준 전류(CREF)의 전류 레벨은 비트 라인 전압(VVER)의 전압 레벨 및 기준 저항(REFR)의 저항치에 따라 결정될 수 있다. 본 실시예에서, 기준 전류의 전류 레벨은 CREF = (VVER - Vth) / REFR이고, 이 때 Vth는 트랜지스터(PM1)의 문턱 전압이다. 더미 Y-경로 디코더(411)의 회로 구조는 선택된 저항성 메모리 셀(402)에 대응하는 Y-경로 회로(401)와 동일할 수 있다. 더욱이, 인에이블 신호(EN)는 기입 및 검증 구간 동안 활성화된다(높은 레벨로 당겨진다).
전류 검출기(420)는 트랜지스터(PM3), 비교기(CMP) 및 트랜지스터들(PM2, NM3)에 의해서 형성된 스위치들을 포함한다. 트랜지스터들(PM2, PM3, NM3)은 비트 라인 전압(VVER) 및 Y-경로 회로(401) 사이에서 직렬 연결된다. 트랜지스터들(PM2, NM3)은 턴-온 또는 컷-오프(cut off)되도록 검출된 출력 신호(DETO)에 의해서 제어되고, 트랜지스터들(PM2, NM3)의 온(on) 또는 오프(off) 상태들은 상보적(complementary)이다. 트랜지스터(PM3)는 바이어스 전압(VB)에 의해서 제어되고 트랜지스터들(PM2, NM3)은 기입 및 검증 구간 동안 트랜지스터(PM2)가 턴-온 될 때 비트 라인 전압(VVER)을 저항성 메모리 셀(402)에 대응하는 Y-경로 회로(401)로 전달하기 위한 경로를 형성한다. 기입 및 검증 구간 동안, 저항성 메모리 셀(402)의 비트 라인에서의 검출된 전류(CBL)가 검출될 수 있고, 트랜지스터들(PM3, NM3)이 함께 연결된 단에서 검출 전압(VDET)이 획득될 수 있다. 비교기(CMP1)는 바이어스 전압(VB) 및 검출 전압(VDET)을 수신하고, 검출된 출력 신호(DETO)를 생성하기 위해 바이어스 전압(VB) 및 전압(VDET)을 비교한다. 검출된 전류(CBL)가 기준 전류(CREF)에 도달하는 경우, 검출 전압(VDET)의 전압 레벨은 바이어스 전압(VB)의 전압 레벨에 도달하고, 기입 및 검증 구간의 종료 시점이 획득될 수 있고, 검출된 출력 신호(DETO)가 기입 및 검증 동작을 종료하기 위하여 트랜지스터(PM2)의 차단(cutting)을 위해 변경된다.
일부 실시예에서, 인에이블 신호(EN)는 검출된 출력 신호(DETO)에 연결될 수 있다.
다른 한편으로, 저항성 메모리 셀(402)은 저항(R1) 및 트랜지스터(T1)을 포함한다. 저항성 메모리 셀(402)은 1T1R 저항성 메모리 셀로서 참조를 위한 예시이며, 일부 실시예들에서 저항성 메모리 셀(402)은 다른 구조로 형성될 수 있다.도 5를 참조하면, 도 5는 본 출원의 다른 실시예에 따라 검증 회로의 개략도를 도해한다. 기입 및 검증 회로(500)는 복수의 저항성 메모리 셀들(501 내지 503)에 적용될 수 있다. 도 5에서, 기입 및 검증 회로(500)는 하나의 전류 생성기(410) 및 복수의 전류 검출기들(420)을 포함한다. 전류 검출기들(420)은, 복수의 저항성 메모리 셀들(501 내지 503)을 동시에 기입 및 검증하기 위하여 저항성 메모리 셀들(501 내지 503)에 각각 연결된다. 저항성 메모리 셀들(501 내지 503)은 동일한 워드 라인(WL)을 공유할 수 있다.
도 6을 참조하면, 도 6은 본 출원의 다른 실시예에 따라 검증 회로의 개략도를 도해한다. 기입 및 검증 회로(600)는 RRAM을 위해서 개조되고 RRAM을 리셋팅하는데 사용된다. 기입 및 검증 회로(600)는 전류 생성기(610) 및 전류 검출기(620)를 포함한다. 전류 생성기(610)는 비트 라인 전압(VVER)에 따라 기준 전류(CREF)를 생성하고, 기준 전류(CREF)에 따라 바이어스 전압(VB)을 생성하며, 이 때 비트 라인 전압(VVER)은 검증 구간 동안 제1 전압 레벨로부터 제2 전압 레벨로 연속적으로 하강한다. 전류 검출기(620)는 전류 생성기(610) 및 선택된 저항성 메모리 셀(602)의 비트 라인에 연결되고, 전류 검출기(620)는 선택된 저항성 메모리 셀(602)에 비트 라인 전압(VVER)을 제공하고 비트 라인에서 검출된 전류(CBL)에 따라 검출 전압(VDET)를 생성한다.
자세하게는, 전류 생성기(610)는 트랜지스터(NM1), 더미 Y-경로 회로(611), 다이오드(D1) 및 트랜지스터들(NM2, PM3)에 의해서 형성된 스위치들을 포함한다. 트랜지스터(NM1)이 제1 단은 비트 라인 전압(VVER)을 수신하고, 트랜지스터(NM1)의 제2 단은 비교기(CMP1)에 연결된다. 더미 Y-경로 회로(611)는 트랜지스터(NM1)의 제2 단 및 다이오드(D1) 사이에 연결된다. 다이오드(D1), 트랜지스터들(NM2, PM1)은 더미 Y-경로 회로(611) 및 소스 라인 전압(VSL) 사이에서 직렬 연결된다. 트랜지스터들(NM2, PM1)은 워드 라인 신호(WL) 및 인에이블 신호(ENb)에 의해서 각각 제어된다. 그 곳에 소스 라인 전압(VSL)이 기입 및 검증 구간의 초기에 인가된다. 다이오드(D1)는 더미 Y-경로 회로(611) 및 트랜지스터(NM2) 사이에서 리버스(reverse) 바이어싱(biasing)된다. 즉, 다이오드(D1)의 애노드(anode)는 트랜지스터(NM2)에 연결되고, 다이오드(D1)의 캐쏘드(cathode)는 더미 Y-경로 회로에 연결된다.
기입 및 검증 구간 동안, 트랜지스터(NM1)는 트랜지스터들(NM2, PM1)이 턴-온될 때 비트 라인 전압을 수신하고, 기준 전류(CREF)는 비트 라인 전압(VVER) 및 소스 라인 전압(VSL)에 따라 생성된다. 상응하여, 트랜지스터(NM1)는 기준 전류(CREF)에 따라 바이어스 전압(VB)을 생성한다. 기준 전류(CREF)의 전류 레벨은 다이오드(D1)의 전기적 특성에 따라 결정될 수 있다. 본 실시예에서, 기준 전류의 전류 레벨은 CREF = IS × exp (VVER/Vth)이고, 이 때 Vth는 다이오드 D1의 문턱 전압이고, IS는 다이오드(D1)의 포화(saturation) 전류이며, exp는 지수 함수의 연산자(operator of exponential)이다. 더미 Y-경로 디코더(611)의 회로 구조는 선택된 저항성 메모리 셀(602)에 대응하는 Y-경로 회로(601)와 동일할 수 있다. 더욱이, 인에이블 신호(ENb)는 기입 및 검증 구간 동안 활성화된다(낮은 레벨로 당겨진다).
전류 검출기(620)는 트랜지스터(NM4), 비교기(CMP) 및 트랜지스터들(NM3, NM5)에 의해서 형성된 스위치들을 포함한다. 트랜지스터들(NM3, NM4, NM5)은 비트 라인 전압(VVER) 및 Y-경로 회로(601) 사이에서 직렬 연결된다. 트랜지스터들(NM3, NM5)은 턴-온 또는 컷-오프 되도록 검출된 출력 신호(DETO)에 의해서 제어되고, 트랜지스터들(NM3, NM5)의 온 또는 오프 상태들은 상보적이다. 트랜지스터(PM3)는 바이어스 전압(VB)에 의해서 제어되고, 트랜지스터들(NM3, NM4)은 기입 및 검증 구간 동안 트랜지스터(NM3)가 턴-온될 때 비트 라인 전압(VVER)을 저항성 메모리 셀(602)에 대응하는 Y-경로 회로(601)에 전달하기 위한 경로를 형성한다. 기입 및 검증 구간 동안, 저항성 메모리 셀(602)의 비트 라인에서의 검출된 전류(CBL)가 검출되고, 트랜지스터들(NM4, NM5)이 함께 연결된 단에서 검출 전압(VDET)이 획득될 수 있다. 비교기(CMP1)는 바이어스 전압(VB) 및 검출 전압(VDET)을 수신하고, 바이어스 전압(VB) 및 검출 전압(VDET)검출된 출력 신호(DETO)를 생성하기 위하여 바이어스 전압(VB) 및 검출 전압(VDET)을 비교한다. 검출된 전류(CBL)가 기준 전류(CREF)에 도달하는 경우, 전압(VDET)의 전압 레벨은 바이어스 전압(VB)의 전압 레벨에 도달하고, 기입 및 검증 구간의 종료 시점이 획득될 수 있으며, 검출된 출력 신호(DETO)는 기입 및 검증 동작의 종료를 위하여 트랜지스터(NM3)의 차단을 위해 변경된다.
다른 한편으로, 저항성 메모리 셀(602)은 저항(R2) 및 트랜지스터(T2)를 포함한다. 저항성 메모리 셀(602)은 1T1R 저항성 메모리 셀로서, 참조를 위한 예시이며, 일부 실시예들에서 저항성 메모리 셀(602)은 임의의 다른 구조로 형성될 수 있다.
도 7을 참조하면, 도 7은 본 출원의 다른 실시예에 따라 검증 회로의 개략도를 도해한다. 도 7에서, 저항성 메모리 셀(701 내지 703) 중 각각은 하나의 전류 생성기(610) 및 하나의 전류 검출기(620)에 대응한다. 전류 검출기들(620)은 복수의 저항성 메모리 셀들(501 내지 503)을 동시에 기입 및 검증하기 위하여 저항성 메모리 셀들(701 내지 703)에 각각 연결되고, 각각의 전류 검출기들(620)은 대응하는 전류 생성기(710)에 연결된다. 저항성 메모리 셀들(701 내지 703)은 동일한 워드 라인(WL)을 공유할 수 있다.
요약하면, 선택된 저항성 메모리 셀의 비트 라인에 인가된 비트 라인 전압은 기입 및 검증 구간 동안 연속적으로 변한다. 비트 라인에서 검출된 전류를 검출함으로써, 기입 및 검증 구간의 종료 시점이 효율적으로 획득될 수 있고, RRAM에서 기입 및 검증 동작의 성능이 개선될 수 있다.
다양한 변형들 및 변경들이 본 발명의 범위나 사상으로부터 벗어나지 아니하고서 만들어질 수 있는 점은 당업자에게 분명할 것이다. 전술된 견지에서, 본 발명의 변형들 및 변경들이 이하의 청구항들 및 청구항들의 균등물들의 범위 내에 속한다면, 본 발명이 그러한 본 발명의 변형들 및 변경들을 커버하는 것으로 하고자 한다.

Claims (12)

  1. 기입 및 검증 구간 동안 저항성 메모리의 적어도 하나의 선택된 저항성 메모리 셀에 대응하는 적어도 하나의 워드 라인을 활성화하는 단계;
    상기 기입 및 검증 구간 동안 제1 전압 레벨로부터 제2 전압 레벨로 연속적으로 상승하거나 하강하는 비트 라인 전압을 상기 선택된 저항성 메모리 셀에 제공하는 단계; 및
    상기 선택된 저항성 메모리 셀의 비트 라인을 통하는 검출된 전류를 측정하고, 상기 검출된 전류 및 기준 전류에 따라 상기 기입 및 검증 구간의 종료 시점을 결정하는 단계를 포함하고,
    상기 비트 라인 전압을 상기 선택된 저항성 메모리 셀에 제공하는 단계는,
    상기 제1 전압 레벨이 상기 제2 전압 레벨보다 큰 경우 상기 비트 라인 전압이 상기 기입 및 검증 구간 동안 상기 제1 전압 레벨로부터 상기 제2 전압 레벨로 연속적으로 하강하고, 상기 제1 전압 레벨이 상기 제2 전압 레벨보다 작은 경우 상기 비트 라인 전압이 상기 기입 및 검증 구간 동안 상기 제1 전압 레벨로부터 상기 제2 전압 레벨로 연속적으로 상승하는 단계를 포함하고,
    상기 기준 전류는 상기 선택된 저항성 메모리 셀을 리셋팅(resetting)하기 위하여 비선형적으로 하강하는 것을 특징으로 하는 저항성 메모리를 기입 및 검증하는 방법.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 기준 전류는 상기 선택된 저항성 메모리 셀들을 셋팅(setting)하기 위하여 선형적으로 상승하는 것을 특징으로 하는 저항성 메모리를 기입 및 검증하는 방법.
  5. 제1항에 있어서,
    상기 검출된 전류 및 상기 기준 전류에 따라 상기 기입 및 검증 구간의 상기 종료 시점을 결정하는 단계는,
    상기 기입 및 검증 구간의 종료 시점을 결정하기 위하여 상기 검출된 전류 및 상기 기준 전류의 전류 레벨들을 비교하는 단계를 포함하는 것을 특징으로 하는 저항성 메모리를 기입 및 검증하는 방법.
  6. 비트 라인 전압에 따라 기준 전류를 생성하고 상기 기준 전류에 따라 바이어스 전압을 생성하는 전류 생성기로서, 상기 비트 라인 전압은 기입 및 검증 구간 동안 제1 전압 레벨로부터 제2 전압 레벨로 연속적으로 상승하거나 하강하는 것을 특징으로 하는 상기 전류 생성기; 및
    상기 전류 생성기 및 저항성 메모리의 선택된 저항성 메모리 셀의 비트 라인에 연결되고, 상기 선택된 저항성 메모리 셀에 상기 비트 라인 전압을 제공하고 상기 비트 라인에서 검출된 전류에 따라 검출 전압을 생성하는 적어도 하나의 전류 검출기를 포함하고,
    상기 전류 검출기는 상기 검출 전압 및 상기 바이어스 전압을 비교함으로써 상기 기입 및 검증 구간의 종료 시점을 결정하고,
    상기 제1 전압 레벨이 상기 제2 전압 레벨보다 큰 경우 상기 비트 라인 전압은 상기 기입 및 검증 구간 동안 상기 제1 전압 레벨로부터 상기 제2 전압 레벨로 연속적으로 하강하고, 상기 제1 전압 레벨이 상기 제2 전압 레벨보다 작은 경우 상기 비트 라인 전압은 상기 기입 및 검증 구간 동안 상기 제1 전압 레벨로부터 상기 제2 전압 레벨로 연속적으로 상승하고,
    상기 기준 전류는 상기 선택된 저항성 메모리 셀을 리셋팅(resetting)하기 위하여 비선형적으로 하강하는 것을 특징으로 하는 저항성 메모리를 위한 기입 및 검증 회로.
  7. 제6항에 있어서,
    상기 전류 생성기는,
    제1 단, 제2 단 및 제어단을 가지는 제1 트랜지스터로서, 상기 제1 트랜지스터의 상기 제1 단은 상기 비트 라인 전압을 수신하고, 상기 제1 트랜지스터의 상기 제2 단은 상기 제1 트랜지스터의 상기 제어단에 연결되고, 상기 바이어스 전압이 상기 제1 트랜지스터의 상기 제어단에서 생성되는 것을 특징으로 하는 상기 제1 트랜지스터;
    상기 제1 트랜지스터의 상기 제2 단에 연결된 더미(dummy) Y-경로 회로;
    상기 더미 Y-경로 회로에 연결된 제1 단을 가지는 기준 저항;
    상기 기준 저항의 제2 단에 연결되고 턴-온(turn on) 또는 컷-오프(cut off)되도록 워드 라인 신호에 의해서 제어되는 제1 스위치; 및
    상기 제1 스위치 및 소스 라인 전압 사이에 연결되고, 턴-온 또는 컷-오프 되도록 인에이블 신호에 의해서 제어되는 제2 스위치를 포함하는 것을 특징으로 하는 저항성 메모리를 위한 기입 및 검증 회로.
  8. 제7항에 있어서,
    상기 전류 검출기는,
    상기 비트 라인 전압을 수신하는 제1 단을 가지고, 턴-온 또는 컷-오프 되도록 검출된 출력 신호에 의해서 제어되는 제3 스위치;
    제1 단, 제2 단 및 제어 단을 가지는 제2 트랜지스터로서, 상기 제2 트랜지스터의 상기 제1 단은 상기 제3 스위치의 제2 단에 연결되고, 상기 제2 트랜지스터의 상기 제어 단은 상기 제1 트랜지스터의 상기 제어단에 연결되고, 상기 제2 트랜지스터의 상기 제2 단은 상기 선택된 저항성 메모리 셀에 대응하는 Y-경로 회로에 연결되는 것을 특징으로 하는, 상기 제2 트랜지스터;
    상기 제2 트랜지스터 및 상기 소스 라인 전압 사이에 연결되고, 상기 검출된 출력 신호에 의해서 제어되는 제4 스위치; 및
    상기 바이어스 전압 및 상기 제2 트랜지스터의 상기 제2 단에서의 전압을 각각 수신하는 제1 입력단 및 제2 입력단을 가지고, 상기 검출된 출력 신호를 생성하는 비교기를 포함하는 것을 특징으로 하는 저항성 메모리를 위한 기입 및 검증 회로.
  9. 제7항에 있어서,
    상기 기준 전류는 상기 비트 라인 전압 및 상기 기준 저항의 저항치에 따라 생성되는 것을 특징으로 하는 저항성 메모리를 위한 기입 및 검증 회로.
  10. 제6항에 있어서,
    상기 전류 생성기는,
    제1 단, 제2 단 및 제어단을 가지는 제1 트랜지스터로서, 상기 제1 트랜지스터의 상기 제1 단은 상기 비트 라인 전압을 수신하고, 상기 제1 트랜지스터의 상기 제어단은 상기 전류 검출기에 연결되고, 상기 바이어스 전압은 상기 제1 트랜지스터의 상기 제2 단에서 생성되는 것을 특징으로 하는, 상기 제1 트랜지스터;
    상기 제1 트랜지스터의 상기 제2 단에 연결된 더미(dummy) Y-경로 회로;
    상기 더미 Y-경로 회로에 연결된 캐쏘드(cathode)를 가지는 다이오드;
    상기 다이오드의 애노드(anode)에 연결되고 턴-온 또는 컷-오프 되도록 워드 라인 신호에 의해서 제어되는 제1 스위치; 및
    상기 제1 스위치 및 소스 라인 전압 사이에 연결되고, 턴-온 또는 컷-오프 되도록 인에이블 신호에 의해서 제어되는 제2 스위치를 포함하는 것을 특징으로 하는 저항성 메모리를 위한 기입 및 검증 회로.
  11. 제10항에 있어서,
    상기 전류 검출기는,
    상기 비트 라인 전압을 수신하는 제1 단, 턴-오프 또는 컷-오프 되도록 검출된 출력 신호에 의해서 제어되는 제3 스위치;
    제1 단, 제2 단 및 제어단을 가지는 제2 트랜지스터로서, 상기 제2 트랜지스터의 상기 제1 단은 상기 제3 스위치의 제2 단에 연결되고, 상기 제2 트랜지스터의 상기 제어단은 상기 제1 트랜지스터의 상기 제어단에 연결되고, 상기 제2 트랜지스터의 상기 제2 단은 상기 선택된 저항성 메모리 셀에 대응하는 Y-경로 회로 및 상기 제2 트랜지스터의 상기 제어 단에 연결되는 것을 특징으로 하는, 상기 제2 트랜지스터;
    상기 제2 트랜지스터의 상기 제2 단 및 상기 소스 라인 전압 사이에 연결되고, 상기 검출된 출력 신호에 의해서 제어되는 제4 스위치; 및
    상기 바이어스 전압 및 상기 제2 트랜지스터의 상기 제2 단에서의 전압을 각각 수신하는 제1 입력단 및 제2 입력단을 가지고 상기 검출된 출력 신호를 생성하는 비교기를 포함하는 것을 특징으로 하는 저항성 메모리를 위한 기입 및 검증 회로.
  12. 삭제
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