KR940008149B1 - Dram 어레이의 센스앰프회로 - Google Patents

Abstract

내용 없음.

Description

DRAM 어레이의 센스앰프회로

제1도는 종래의 DRAM센스회로도를 나타낸 도면.

제2도는 (a) 내지 (f)는 제1도에서의 설명을 위한 신호파형도.

제3도는 본 발명의 센스앰프회로도를 나타낸 도면.

제4도는 (a) 내지 (h)는 제3도에서의 설명을 위한 신호파형도.

* 도면의 주요부분에 대한 부호의 설명

100 : 제1센스 백업회로 200 : 제2센스 백업회로

300 : 제3센스 백업회로 30 : 주앰프

17,27,N7 : 지연소자 CNTL1,CNTL2 : 제어신호단자

BL1,, BL1, BL2,, BL2, BLn,: 비트라인단자

AL…Am : 어드레스입력단자 11∼16,101∼103 : 트랜지스터

21∼26,201∼203 : 트랜지스터 N1∼N6,NO1∼NO3 : 트랜지스터

본 발명은 DRAM(Dynamic Randon Access Memory)의 센스앰프회로에서의 센싱동작의 지연시간을 줄이기 위한 고속센스 앰프회로에 관한 것이다.

종래의 DRAM 센스앰프회로는 제1도에 도시되어 있다.

제1도에 도시한 센스앰프회로는 한쌍의 P채널형 MOS트랜지스터(101),(102)의 게이트 단자에 상기 트랜지스터(101),(102)의 드레인 단자를 각각 연결하고, 상기 트랜지스터(101),(102)의 소오스단자는 제1전원(VDD)에 연결하여 메모리어레이의 모든 비트라인쌍(BL1,)…(BLn,)의 두번째 센스앰프군의 공통부하 트랜지스터로 사용하고 있고, 또 점선으로 표시된 부분(S1, S2…Sn)은 메모리 어레이의 두번째 센스앰프군의 각 센스앰프로서 각각의 센스앰프(S1,S2…Sn)는 4개의 N채널형 MOS트랜지스터들로 구성된 센스앰프(S1)내의 트랜지스터(13)과 (14)는 비트 라인쌍 BL1과의 신호전압을 전류로 변환하는 역할을 하고 있다.

그리고 트랜지스터(11)과 (12)는 해당 비트라인(BL1),()이 선택되는 경우에 BL1,의 신호에 해당하는 전류를 출력쪽에 전달하고, 해당비트라인(BL1,이 선택되지 않을 경우에는 비트라인 신호가 전달되는 것을 차단하는 역할을 한다.

즉 다시말하면, BL1=high,=low 상태일 때는 출력단자 112를 high, 111을 low상태로 만들며, 반대로 BL1=low,=high 상태일 경우에는 출력단자 112를 low, 111을 high상태로 변화시킨다.

한편 P채널 MOS트랜지스터 100은 주앰프(30)가 동작하기전 단자 EQ=low, CNTL1=high, CNTL2=low일때 ON 상태로 되어 양출력단자(111,112)의 전압을 동일한 레벨로 잡아주는 역할을 한다. 이와같이 종래의 메모리 어레이 센스앰프는 각 비트라인쌍(BL1,…(BLn,을 위한 두 번째 센스앰프군(S1,S2…Sn)의 양출력 노드(111,112)에 기생 캐패시턴스(10,20)가 연결되어 있다.

이 기생캐피시턴스(10,20)는 센스앰프군(S1,S2…Sn)의 양출력노드(111,112)로 부터 주앰프(30)의 입력단자(A,에 이르는 메탈라인에 의한 기생 캐패시턴스이다.

예로서, 칼럼디코더(120)의 출력 YS1만이 high 상태로 될경우에 비트라인쌍 BL1,만이 선택되어 부하 부랜지스터(101,102)와 센스앰프 S1에 의한 센싱시간이 길어지게 되므로 주앰프(30)가 동작하기에 앞서 양출력 노드(111)의 전압과 출력노드(112)의 전압사이에 충분한 차가 발생될 때까지 기다리는 데 소요되는 시간이 길어지게 됨으로써 전체 센싱속도가 느려지게 된다.

제2도는 제1도의 회로동작은 설명하기 위한 파형도로서, (a)는 칼럼디코더(120)의 어드레스 입력단자 A1∼Am으로 입력되는 어드레스 입력파형이고, (b)는 어드레스 입력에 의한 칼럼 디코더(120)의 YS1출력단자에 나타나는 파형(비트라인 BL1,가 선택되는 경우임)이며, (c)는 메모리 어레이내의 첫 번째 센스앰프군의 동작에 의해 비트라인 BL1,신호가 전개되는 것을 나타내고 있다.

그리고 (d)는 EQ단자로 입력되는 파형이고, (e)는 제어신호단자(CNTL1, CNTL2)로 입력되는 파형을 나타내며, (f)는 센스앰프의 출력파형을 나타낸 것으로서 기생 캐패시턴스(10,20)로 인해 두 번째 군의 센스앰프의 센싱시간이 T1(제2도의 (f)과 같이 느려지는 것을 볼 수 있다.

본 발명의 목적은 센싱시간이 매우 짧은 DRAM의 고속센스 앰프회로를 제공하는 것이다.

이런 목적을 달성하기 위해 본 발명에서는 메모리 어레이내 두번째 센스앰프군의 각 센스앰프마다 부하 트랜지스터 쌍을 따로 두고 두번째 앰프군의 각 센스앰프의 출력노드와 주앰프를 분리하는 수위치트랜지스터를 둠으로써 제1도의 센스앰프 출력노드(111,112)에 생기는 기생 캐패시턴스(10,20)가 센스 앰프에 큰부하로서 작용하는 영향을 없애 두번째 센스 앰프군의 센싱속도가 빨라지게 하고, 이 스위치 트랜지스터를 두번째 센스앰프군의 출력노드쌍(111,112)의 신호레벨리 충분히 벌어진 후에 온(ON)시켜 그 출력노드쌍의 전압차를 주앰프에 가하게 함으로써 훨씬 개선된 센싱속도를 얻도록 한다.

본 발명의 제3도에서와 같이, 비트라인쌍 BL1,를 위해 두번째 센스앰프군의 첫번째 센스앰프회로(100)내 트랜지스터(101)과(102)의 게이트에 트랜지스터(101),(102)의 소오스는 제1전원(VDD1)에 연결하며, 비트라인쌍 BL2,를 위해서는 트랜지스터(201),(202)를 이용하여 같은 방법으로 연결한다.

이와같이 계속하여 비트라인쌍 BLn,를 위해서는 트랜지스터(NO1),(NO2)를 이용하여 같은 방법으로 연결함으로써 모든 비트라인의 두번째 군의 센스앰프마다 P채널 MOS부하 트랜지스터를 각각 따로 둔다.

두번째 센스앰프군은 제1도의 기존 센스앰프와 마찬가지로 제3도에서도 비트라인 BL1,를 위해 N채널 MOS트랜지스터 (11),(12)의 소오스에 트랜지스터(13),(14)의 드레인을 각각 연결하고, 트랜지스터(13),(14)의 소오스는 제2전원(VSS)에 연결하며, 트랜지스터(11),(12)의 드레인은 트랜지스터(101)과 (102)의 드레인에 연결하여 노드(111),(112)를 구성한다. 또 트랜지스터(13)의 게이트는 비트라인(BL1)에 그리고 트랜지스터(14)의 게이트는 비트라인에 연결하고 트랜지스터(11)과 (12)의 게이트는 칼럼 디코더(120)의 출력라인단자(YS1)에 연결하며, 또 두번째 군의 센스앰프가 동작하기 전에 양출력노드(111),(112)를 같은 전압레벨로 잡아주기위해 이퀼라이져 트랜지스터(103)의 드레인과 소오스를 양출력노드(111),(112)에 접속하고, 그리고 두번째 센스앰프군의 출력노드쌍(111),(112)의 신호를 주앰프의 입력노드(A),(A)에 전달하는 스위치역할을 하는 N채널 MOS 트랜지스터(15),(16)와 각 스위치의 ON, OFC를 제어하기 위해 칼럼 디코더(120)로 부터 신호를 받아 출력노드(111)과 (112)의 전압차가 적당히 날때까지 지연시켜 트랜지스터(15),(16)의 게이트로 전달하는 지연소자(17)를 제3도와 같이 연결한다.

비트라인 BL2,를 위한 두번째 센스앰프를 구성하기 위해서는 트랜지스터(201), (202), (203), (21), (22), (23), (24), (25), (26) 및 지연소자(27)를 이용하여 비트라인(BL2), ()을 전술한 바와같이 두번째 센스앰프와 같은 방법으로 연결하고, 또 트랜지스터(NO1), (NO2), (NO3), (N1), (N2), (N3),(N4),(N5),(N6) 및 연소자(N7)을 이용하여 비트라인(BLn,)을 위한 두번째 센스앰프를 구성한다.

상기와 같이 구성된 본 발명의 작용효과를 제3도와 제4도를 참조하여 상세히 설명하면 다음과 같다. 먼저 칼럼 디코더(120)의 어드레스입력단자(A1…Am)로 제4도의 (a)와 같은 어드레스 입력파형이 들어오지 않았을때는 트랜지스터(11),(12)가 부도통되고 트랜지스터(103)이 도통되므로 출력노드(111),(112)는 제4도(g)의 파형에서 보는 바와같이 VDD1-VT로 일정하게 유지된다. 여기서 VT는 트랜지스터(101),(102)의 문턱(threshold)전압을 나타낸다.

한편 비트라인(BL1),()을 선택하기 위한 제4도의 (a)와 같은 어드레스 입력파형이 칼럼 디코더(120)의 어드레스 입력단자(A1…Am)로 입력되면 일정의 디코딩 시간(Td)이 지난 후 제4도(b)와 같은 파형이 칼럼 디코더(120)의 출력단자(YS1)로 출력된다.

또 제4도의 (a)와 같은 어드레스 입력파형이 들어오게 되면 메모리 어레이내에 있는 첫번째 센스앰프군(도시되지않음)의 동작에 의해 제4도의 (c)와 같은 신호파형이 비트라인(BL1,)에 제공된다.

이와같이 제4도의 (b)와 같은 어드레스 입력파형이 두번째 센스앰프군의 첫번째 센스앰프 회로(100)내의 각 트랜지스터 (11),(12),(103)의 게이트로, 그리고 제4도의 (c)와 같은 신호파형이 비트라인(BL1,)에 제공된다.

이와같이 제4도의 (b)와 같은 어드레스 입력파형이 두번째 센스앰프군의 첫번째 센스앰프 회로(100)내의 각 트랜지스터 (11),(12),(103)의 게이트로, 그리고 제4도의 (c)와 같은 파형에서 보는 바와같이 VDD-VT로 일정하게 유지된다. 여기서 VT는 트랜지스터(101),(102)의 문턱(threshold) 전압을 나타낸다.

한편 비트라인(BL1),()을 선택하기 위한 제4도의 (a)와 같은 어드레스 입력파형이 칼럼 디코더(120)의 어드레스 입력단자(A1…Am)로 입력되면 일정의 디코딩 시간(Td)이 지난 후 제4도 (b)와 같은 파형이 칼럼 디코더(120)의 출력단자(YS1)로 출력된다.

또 제4도의 (a)와 같은 어드레스 입력파형이 들어오게 되면 메모리 어레이내에 이는 첫번째 센스앰프군(도시되지 않음)의 동작에 의해 제4도의 (c)와 같은 신호파형이 비트라인(BL1,에 제공된다.

이와같이 제4도의 (b)와 같은 어드레스 입력파형이 두번째 센스앰프군의 첫번째 센서앰프 회로(100)내의 각 트랜지스터(11),(12),(103)의 게이트로, 그리고 제4도의 (c)와 같은 비트라인(BL1,)의 신호파형이 트랜지스터(13),(14)의 게이트로 각각 입력되면, 트랜지스터(11)과 (12)는 도통되고 트랜지스터(103)는 부도통 된다.

여기서 제4도의 (c)신호파형을 보면 비트라인()의 전압이 비트라인()의 전압보다 조금 높기때문에 트랜지스터(11),(13)를 통하여 흐르는 전류가 트랜지스터(12),(14)를 통하여 흐르는 전류보다 많게 된다.

또 제1도에서 노드(111)과 (112)에 큰 부하로 작용하던 메탈라인에 의한 기생 캐패시턴스(10),(20)가 제3도의 노드(111)과 (112)에는 부하로 작용하지 않으므로 노드(111)과 (112)의 전압차는 순간적으로 벌어지게 되어 노드(111)의 전압이 노드(112)의 전압보다 낮게 되며, 트랜지스터(101)과 (102)의 각 게이트가 서로의 드레인에 연결되어 정궤환을 형성하고 있으므로 노드 111과 112의 전압차는 제4도의 (g)에서와 같이 점점 커지게 된다.

한편 제4도의 (e)와 같은 신호파형이 EQ단자에 입력되면서, 제4도의 (b)와 같은 칼럼 디코더(120)의 출력신호 파형이 지연소자(17)에 의해 출력노드쌍(111,112)의 신호가 소정의 기준 레벨에 이르는 데 필요한 시간만큼 지연된 제4도의 (a)와 같은 신호파형이 트랜지스터(15)와 (16)의 게이트에 가해지면, 트랜지스터(15)와 (16)은 도통상태로 된다.

이로인해 노드(111),(112)에는 메탈라인 기생 캐패시턴스(10),(20)가 연결되는 결과를 가져오게 되어 제4도의 (g)와 같이 노드(111)의 전압은 급격히 낮아지고, 노드(112)의 전압을 상대적으로 서서히 낮아지게 된다.

이때, 제4도의 (f)와 같은 신호파형이 제어신호단자(CNTL1),(CNTL2)로 입력되면 주앰프(30)가 동작하게 되는데, 주앰프(30)의 입력이 되는 노드(111),(112)의 적당한 전압차에 의해 노드(113),(114)의 전압은 순간적으로 벌어지게 되므로 노드(114)의 전압은 더욱 높아지고, 노드(113)의 전압은 더욱 낮아지게 된다(제4도의 (h)참조).

그 후 노드(111)과 노드(112)의 전압은 트랜지스터(15)와 (16)이 도통되어 있으므로 노드(113),(114)의 전압이전달되어 노드(113),(114)의 전압과 각각 거의 같은 렙벨(제4도의 )참조)로 된다.

그리고 두번째 센스앰프회로(200)와 세번째 센스앰프회로(300)의 동작과정이 앞서 상술한 제1센스 백업회로(100)의 동작과정과 동일하므로 생략하기로 한다.

이와같이 본 발명은 첫째, 센스앰프군의 부하 트랜지스트쌍을 각 센스앰프마다 따로 두고 두번째 앰프의 출력노드와 주앰프를 분리하는 수위치 트랜지스터를 둠으로써 센소앰프의 센싱속도가 빨라진다.

둘째, 스위치 트랜지스터를 센스앰프의 출력노드쌍의 신호레벨이 충분히 벌어진 후에 온시켜 그 출력노드쌍의 전압차를 주임프에 가해주므로써 훨씬 개선된 센싱속도를 얻게 되는 이점이 있는 것이다.

Claims (1)

1. 복수의 비트라인쌍(BL1,)…(BLn,)에 각각 접수된 복수의 센스앰프들로 센스앰프들도 구성된 두번째 센스앰프군을 포함하는 DRAM 어레이에 있어서, 상기 두번째 센스앰프군(100,200…,300)의 각 센스앰프는 상기 비트라인쌍(BLN,의 신호에 의해 온/오프되는 전류변화 트렌지스터들(N3,N4); 상기 전류변화 트랜지스터들(CM3,N4)에 접속되어 칼럼 디코더(120)의 출력신호에 의해 온/오프되는 전달 트랜지스터들(N1,N2); 상기 칼럼디코더(120)의 출력에 의해 주앰프(30)의 입력단(A,)에 접속된 출력노드(N11,N12)의 전압레벨을 동일하게 하는 이퀼라이저 트랜지스터(NO3); 상기 출력노드(N11,N12)에 접속되어 출력노드(N11,N12)와 상기 주앰프(30)를 전기적으로 접속하거나 차단하기 위한 스위치 트랜지스터들(N5,N6); 및 상기 스위치 트랜지스터들(N5,N6)에 일단이 접속되고 상기 칼럼디코더(120)에 타단이 접속되어 상기 칼럼디코더(120)의 출력신호들을 소정시간 동안 지연시키기 위한 지연수단(N7)으로 각각 구성되는 것을 특징으로 하는 센스앰프회로.