KR970063249A - 복수의 데이타를 동시에 출력하기 위한 다중 비트 라인 구조를 갖는 싱글-칩 메모리 시스템 - Google Patents

복수의 데이타를 동시에 출력하기 위한 다중 비트 라인 구조를 갖는 싱글-칩 메모리 시스템 Download PDF

Info

Publication number
KR970063249A
KR970063249A KR1019970006852A KR19970006852A KR970063249A KR 970063249 A KR970063249 A KR 970063249A KR 1019970006852 A KR1019970006852 A KR 1019970006852A KR 19970006852 A KR19970006852 A KR 19970006852A KR 970063249 A KR970063249 A KR 970063249A
Authority
KR
South Korea
Prior art keywords
reference voltage
level
active
mos transistor
memory system
Prior art date
Application number
KR1019970006852A
Other languages
English (en)
Other versions
KR100232272B1 (ko
Inventor
요시후미 오까무라
Original Assignee
가네꼬 히사시
닛본덴기 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛본덴기 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR970063249A publication Critical patent/KR970063249A/ko
Application granted granted Critical
Publication of KR100232272B1 publication Critical patent/KR100232272B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits

Landscapes

  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

메모리 시스템을 작게 만들기 위해서, 메모리 시스템은 복수의 비트 라인쌍을 갖는 복수의 메모리 셀 어레이, 대응하는 비트 라인쌍의 데이타를 증폭시키기 위한 복수의 제1데이타 증폭기, 기준 전압 레벨을 출력하기 위한 기준 전압 회로, 및 대응하는 제1데이타 증폭기의 출력 및 기준 전압 레벨을 수신하며, 대응하는 제1데이타 증폭기의 출력과 기준 전압 레벨 사이에서 어느 전압 레벨이 높은 지를 판단하며, 높은 전압 레벨을 증폭하기 위한 복수의 제2증폭기를 포함한다.

Description

복수의 데이타를 동시에 출력하기 위한 다중 비트 라인 구조를 갖는 싱글-칩 메모리 시스템
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 제1관련 메모리 디바이스를 도시하는 도면.

Claims (27)

  1. 메모리 시스템에 있어서, 복수의 비트 라인쌍을 갖는 복수의 메모리 셀 어레이; 상기 복수의 메모리 셀 어레이에 대응하는 복수의 제1버스 라인; 상기 대응하는 비트 라인쌍들의 데이타를 각각 증폭시키고, 증폭된 데이타를 상기 제1버스 라인들 중 대응하는 버스 라인들에 출력하기 위한 복수의 제1데이타 증폭기; 상기 제1버스 라인들 중 대응하는 버스 라인들에 각각 접속된 복수의 제2데이타 증폭기; 및 상기 복수의 제2데이타 증폭기에 결합되는 기준 버스 라인에 기준 전압 레벨을 출력하기 위한 기준 전압 회로를 포함하고, 상기 제2데이타 증폭기는 대응하는 제1데이타 증폭기의 출력 및 상기 기준 전압 레벨을 수신하며, 상기 대응하는 제1데이타 증폭기의 출력과 상기 기준 전압 레벨 사이에서 어느 전압 레벨이 더 높은 지를 판정하며, 더 높은 전압레벨을 증폭하는 것을 특징으로 하는 메모리 시스템.
  2. 제1항에 있어서, 상기 제1버스 라인들 각각 및 상기 기준 버스 라인은 동일 길이를 갖는 것을 특징으로 하는 메모리 시스템.
  3. 제2항에 있어서, 복수의 제1활성 신호들 중 하나의 신호를 어드레스 신호에 대응하는 비활성 레벨로부터활성 레벨로 변환하기 위한 신호 발생기; 및 상기 제1데이타 증폭기들에 대응하며 상기 신호 발생기에 결합되어, 활성 레벨을 갖는 대응하는 제1활성 신호에 응답하여 상기 제1데이타 증폭기들 중 대응하는 증폭기를 활성화시키며, 비활성 레벨을 갖는 상기 제1활성 신호에 응답하여 상기 제1데이타 증폭기들 중 상기 대응한는 증폭기를 비활성화시키기 위한 복수의 제1제어기를 포함하는 것을 특징으로 하는 메모리 시스템.
  4. 제3항에 있어서, 상기 신호 발생기는 제2활성 신호를 출력하고, 상기 제2활성 신호를 비활성 레벨로부터 활성 레벨로 변환시키므로써, 상기 어드레스 신호에 응답하여 상기 기준 전압 회로 및 상기 제2데이타 증폭기들을 활성화시키는 것을 특징으로 하는 메모리 시스템.
  5. 제4항에 있어서, 활성 레벨을 갖는 상기 제2활성 신호에 응답하여 상기 제2데이타 증폭기들 전부를 활성화시키고, 비활성 레벨을 갖는 상기 제2활성 신호에 응답하여 상기 제2데이타 증폭기들 전부를 비활성화시키기 위한 제2제어기; 및 활성 레벨을 갖는 상기 제2활성 신호에 응답하여 상기 기준 전압 회로를 활성화시키고, 비활성 레벨을 갖는 상기 제2활성 신호에 응답하여 상기 기준 전압 회로를 비활성화시키기 위한 기준 제어기를포함하는 것을 특징으로 하는 메모리 시스템.
  6. 제5항에 있어서, 상기 복수의 제1제어기는 제3활성 신호를 각각 출력하고, 상기 대응하는 제1활성 신호가 활성 레벨을 가질 때 상기 대응하는 제1데이타 증폭기를 활성화시키기 위해 제3활성 신호를 비활성 레벨로부터 활성 레벨로 변환시키는 것을 특징으로 하는 메모리 시스템.
  7. 제6항에 있어서, 상기 제1데이타 증폭기들 각각의 대응하는 비트 라인쌍에 접속되어, 상기 대응하는 제1활성 신호가 레벨을 가질 때 상기 비트 라인쌍의 데이타를 증폭시키기 위한 차동 증폭기; 상기 대응하는 제3활성 신호를 반전시키기 위한 인버터; 상기 비트 라인쌍 사이에 소스-드레인 경로를 갖는 제1금속 산화물 반도체(MOS) 트랜지스터; 상기 비트 라인쌍 중 한 비트 라인과 제1기준 전압 사이에 소스-드레인 경로를 갖는 제2MOS트래지스터; 상기 비트 라인쌍 중 다른 비트 라인과 상기 제1기준 전압 사이에 소스-드레인 경로를 갖는 제3MOS트랜지스터; 상기 대응하는 제2데이타 증폭기에 접속된 드레인을 갖는 제4MOS트랜지스터; 제2기준 전압에 접속된 소스, 및 상기 제4MOS트랜지스터의 소스에 접속된 드레인을 갖는 제5MOS트랜지스터; 및 상기 제2기준 전압에 접속된 소스 및 드레인을 갖는 제6MOS트랜지스터를 포함하고, 상기 제1, 제2 및 제3MOS트랜지스터들의 게이트들이 상기 인버터의 출력에 접속되며, 상기 제5MOS트랜지스터의 게이트가 상기 대응하는 제3활성 신호를 수신하며, 상기 제6MOS트랜지스터의 게이트가 상기 비트 라인쌍 중 상기 다른비트 라인에 접속되며, 제4MOS트랜지스터의 게이트가 상기 비트 라인쌍 중 상기 한 비트 라인에 접속되는 것을 특징으로 하는 메모리 시스템.
  8. 제7항에 있어서, 상기 기준 제어기는 제4활성 신호를 출력하고, 상기 제2활성 신호가 활성 레벨을 가질 때 상기 기준 전압 회로를 활성화시키기 위해 상기 제4활성 신호를 비활성 레벨로부터 활성 레벨로 변환시키는 것을 특징으로 하는 메모리 시스템.
  9. 제8항에 있어서, 상기 기준 전압 회로는 상기 제1기준 전압과 상기 기준 전압 레벨을 출력하기 위한 노드와의 사이에 있는 소스-드레인 경로, 및 상기 제2기준 전압에 접속된 게이트를 갖는 제7MOS트랜지스터; 상기 노드에 접속된 드레인을 갖는 제8MOS트랜지스터; 상기 제9MOS트랜지스터의 소스에 접속된 드레인, 상기 제2기준 전압에 접속된 소스, 및 상기 제4활성 신호를 수신하는 게이트를 갖는 제9MOS트랜지스터; 및 상기 제1기준 전압과 상기 제8MOS트랜지스터의 게이트와의 사이에 있는 소스-드레인 경로, 및 상기 제1기준 전압에 접속된 게이트를 갖는 제10MOS트랜지스터를 포함하는 것을 특징으로 하는 메모리 시스템.
  10. 제9항에 있어서, 상기 제1, 제2, 제3, 제4, 제5, 제6, 제8, 제9 및 제10MOS트랜지스터들은 제1도전형 트랜지스터들을 포함하고, 상기 제7MOS트랜지스터는 제2도전형 트랜지스터를 포함하는 것을 특징으로 하는 메모리 시스템.
  11. 제10항에 있어서, 상기 제1도전형 트랜지스터들은 N-형 MOS 트랜지스터들을 포함하고, 상기 제2도전형 트랜지스터는 P-형 MOS 트랜지스터를 포함하는 것을 특징으로 하는 메모리 시스템.
  12. 제11항에 있어서, 상기 메모리 시스템은 싱글 반도체 칩 상에 형성되는 것을 특징으로 하는 메모리 시스템.
  13. 제1항에 있어서, 상기 메모리 시스템은 싱글 반도체 칩 상에 형성되는 것을 특징으로 하는 메모리 시스템.
  14. 제12항에 있어서, 상기 메모리 시스템은 오프-칩 중앙처리 장치(CPU)에 의해 동작되는 것을 특징으로 하는 메모리 시스템.
  15. 제13에 있어서, 상기 메모리 시스템은 오프-칩 중앙처리 장치(CPU)에 의해 동작되는 것을 특징으로 하는 메모리 시스템.
  16. 제12항에 있어서, 상기 싱글 반도체 칩 상에 중앙처리 장치(CPU)를 더 포함하는 것을 특징으로 하는 메모리 시스템.
  17. 제13항에 있어서, 상기 싱글 반도체 칩 상에 중앙처리 장치(CPU)를 더 포함하는 것을 특징으로 하는 메모리 시스템.
  18. 메모리 시스템에 있어서, 복수의 비트 라인쌍을 갖는 메모리 셀 어레이; 상기 비트 라인쌍들 중 대응하는 비트 라인들의 데이타를 증폭시키기 위한 복수의 제1데이타 증폭기; 상기 제1데이타 증폭기들에 동작적으로 결합되어, 기준 전압 레벨을 출력하기 위한 기준 전압 회로; 및 대응하는 제1데이타 증폭기의 출력 및 상기 기준 전압 레벨을 수신하며, 상기 대응하는 제1데이타 증폭기의 출력과 상기 기준 전압 레벨 사이에서 어느 전압 레벨이 더 높은 지를 판정하며, 더 높은 전압 레벨을 증폭하기 위한 제2데이타 증폭기를 포함하는 것을 특징으로 하는 메모리 시스템.
  19. 제18항에 있어서, 복수의 제1활성 신호들 중 하나의 신호를 어드레스 신호에 대응하는 비활성 레벨로부터 활성 레벨로 변환하기 위한 신호 발생기; 및 상기 제1데이타 증폭기들에 대응하며 상기 신호 발생기에 결합되어, 활성 레벨을 갖는 상기 제1활성 신호에 응답하여 상기 제1데이타 증폭기들 중 대응하는 증폭기를 활성화 시키며, 비활성 레벨을 갖는 상기 제1활성 신호에 응답하여 상기 제1데이타 증폭기들 중 상기 대응하는 증폭기를 비활성화시키기 위한 복수의 제1제어기를 포함하는 것을 특징으로 하는 메모리 시스템.
  20. 제19항에 있어서, 상기 신호 발생기는 제2활성 신호를 출력하고, 상기 제2활성 신호를 비활성 레벨로부터 활성 레벨로 변환시키므로써, 상기 어드레스 신호에 응답하여 상기 기준 전압 회로 및 상기 제2데이타 증폭기들을 활성화시키는 것을 특징으로 하는 메모리 시스템.
  21. 제20항에 있어서, 활성 레벨을 갖는 상기 제2활성 신호에 응답하여 상기 제2데이타 증폭기들 전부를 활성화시키고, 비활성 레벨을 갖는 상기 제2활성 신호에 응답하여 상기 제2데이타 증폭기들 전부를 비활성화시키기 위한 제2제어기; 및 상기 제2활성 신호가 활성 레벨을 가질 때 상기 기준 전압 회로를 활성화시키고, 상기 제2활성 신호가 비활성 레벨을 가질 때 상기 기준 전압 회로를 비활성화시키기 위한 기준 제어기를 포함하는 것을 특징으로 하는 메모리 시스템.
  22. 제21항에 있어서, 상기 복수의 제1제어기는 제3활성 신호를 각각 출력하고, 상기 대응하는 제1활성 신호가 활성 레벨을 가질 때 상기 대응하는 제1데이타 증폭기를 활성화시키기 위해 상기 제3활성 신호를 비활성 레벨로부터 활성 레벨로 변환시키는 것을 특징으로 하는 메모리 시스템.
  23. 제22항에 있어서, 상기 제1데이타 증폭기들 각각은 대응하는 비트 라인쌍에 접속되어, 상기 대응하는 제1활성 신호가 활성 레벨을 가질 때 상기 비트 라인쌍의 데이타를 증폭시키기 위한 차동 증폭기; 상기 대응하는 제3활성 신호를 반전시키기 위한 인버터; 상기 비트 라인쌍 사이에 소스-드레인 경로를 갖는 제1금속 산화물 반도체(MOS)트랜지스터; 상기 비트 라인쌍 중 한 비트 라인과 제1기준 전압 사이에 소스-드레인 경로를 갖는 제2MOS트랜지스터; 상기 비트 라인쌍 중 다른 비트 라인과 상기 제1기준 전압 사이에 소스-드레인 경로를 갖는 제3MOS트랜지스터; 상기 대응하는 제2데이타 증폭기에 접속된 드레인을 갖는 제4MOS트랜지스터; 제2기준 전압에 접속된 소스, 및 상기 제4MOS트랜지스터의 소스에 접속된 드레인을 갖는 제5MOS트랜지스터; 및 상기 제2기준 전압에 접속된 소스 및 드레인을 갖는 제6MOS트랜지스터를 포함하고, 상기 제1, 제2 및 제3MOS트랜지스터들의 게이트들이 상기 인버터의 출력에 접속되며, 상기 제5MOS트랜지스터의 게이트가 상기 대응하는 제3활성 신호를 수신하며, 상기 제6MOS트랜지스터의 게이트가 상기 비트 라인쌍 중 상기 다른 비트 라인에 접속되며, 상기 제4MOS트랜지스터의 게이트가 상기 비트 라인쌍 중 상기 한 비트 라인에 접속되는 것을 특징으로 하는 메모리 시스템.
  24. 제23항에 있어서, 상기 기준 제어기는 제4활성 신호를 출력하고, 상기 제2활성 신호가 활성 레벨을 가질 때 상기 기준 전압 회로를 활성화시키기 위해 상기 제4활성 신호를 비활성 레벨로부터 활성 레벨롤 변환시키는 것을 특징으로 하는 메모리 시스템.
  25. 제24항에 있어서, 상기 기준 전압 회로는 상기 제1기준 전압과 상기 기준 전압 레벨을 출력하기 위한 노드와의 사이에 있는 소스-드레인 경로, 및 상기 제2기준 전압에 접속된 게이트를 갖는 제7MOS트랜지스터; 상기 노드에 접속된 드레인을 갖는 제8MOS트랜지스터; 상기 제8MOS트랜지스터의 소스에 접속된 드레인, 상기 제2기준 전압에 접속된 소스, 및 상기 제4활성 신호를 수신하는 게이트를 갖는 제9MOS트랜지스터; 및 상기 제1기준 전압과 상기 제8MOS트랜지스터의 게이트와의 사이에 있는 소스-드레인 경로, 및 상기 제1기준 전압에 접속된 게이트를 갖는 제10MOS트랜지스터를 포함하는 것을 특징으로 하는 메모리 시스템.
  26. 제25항에 있어서, 상기 제1, 제2, 제3, 제4, 제5, 제6, 제8, 제9 및 제10MOS트랜지스터들은 제1도전형 트랜지스터들을 포함하고, 상기 제7MOS트랜지스터는 제2도전형 트랜지스터를 포함하는 것을 특징으로 하는 메모리 시스템.
  27. 제26항에 있어서, 상기 제1도전형 트랜지스터들은 N-형 MOS 트랜지스터들을 포함하고, 상기 제2도전형 트랜지스터는 P-형 MOS 트랜지스터를 포함하는 것을 특징으로 하는 메모리 시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019970006852A 1996-02-28 1997-02-28 복수의 데이타를 동시에 출력하기 위한 다중 비트 라인 구조를 갖는 싱글-칩 메모리 시스템 KR100232272B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP8041393A JP3008843B2 (ja) 1996-02-28 1996-02-28 半導体記憶装置
JP96-041393 1996-02-28

Publications (2)

Publication Number Publication Date
KR970063249A true KR970063249A (ko) 1997-09-12
KR100232272B1 KR100232272B1 (ko) 1999-12-01

Family

ID=12607141

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970006852A KR100232272B1 (ko) 1996-02-28 1997-02-28 복수의 데이타를 동시에 출력하기 위한 다중 비트 라인 구조를 갖는 싱글-칩 메모리 시스템

Country Status (5)

Country Link
US (1) US5784324A (ko)
EP (1) EP0809251A3 (ko)
JP (1) JP3008843B2 (ko)
KR (1) KR100232272B1 (ko)
TW (1) TW374924B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7196931B2 (en) * 2002-09-24 2007-03-27 Sandisk Corporation Non-volatile memory and method with reduced source line bias errors
KR100956336B1 (ko) * 2002-11-27 2010-05-06 삼성전자주식회사 박막 트랜지스터 기판의 제조 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4680698A (en) * 1982-11-26 1987-07-14 Inmos Limited High density ROM in separate isolation well on single with chip
KR910001744A (ko) * 1988-06-14 1991-01-31 미다 가쓰시게 반도체 기억장치
US5377143A (en) * 1993-03-31 1994-12-27 Sgs-Thomson Microelectronics, Inc. Multiplexing sense amplifier having level shifter circuits
US5442748A (en) * 1993-10-29 1995-08-15 Sun Microsystems, Inc. Architecture of output switching circuitry for frame buffer
US5526314A (en) * 1994-12-09 1996-06-11 International Business Machines Corporation Two mode sense amplifier with latch

Also Published As

Publication number Publication date
US5784324A (en) 1998-07-21
EP0809251A2 (en) 1997-11-26
JPH09231759A (ja) 1997-09-05
EP0809251A3 (en) 1999-10-06
KR100232272B1 (ko) 1999-12-01
TW374924B (en) 1999-11-21
JP3008843B2 (ja) 2000-02-14

Similar Documents

Publication Publication Date Title
KR930001226A (ko) 고속 센싱 동작을 수행하는 센스 앰프
KR920001542A (ko) 감지 증폭기를 갖는 반도체 메모리
KR960042750A (ko) 직류증폭이득의 설계 자유도가 높은 상보차동증폭기 및 그것을 사용한 반도체메모리장치
KR960042742A (ko) 센스앰프회로
KR920008769A (ko) 비소멸성 반도체 기억 장치용 센스 증폭기
KR970069467A (ko) 페이지 액세스 모드를 갖는 단일-칩 메모리 시스템
KR870005390A (ko) 바이플러 트랜지스터를 포함한 앰프를 가진 반도체 메모리
KR940008227A (ko) 개량된 증폭기 회로와 그것을 사용하는 반도체 기억장치
KR850005171A (ko) 저소비 전력 구성의 반도체 집적회로 장치
KR970063249A (ko) 복수의 데이타를 동시에 출력하기 위한 다중 비트 라인 구조를 갖는 싱글-칩 메모리 시스템
KR970072329A (ko) 반도체 장치
KR870011619A (ko) 반도체 감지회로
KR890001095A (ko) 전류전압 변환회로를 갖는 센스회로 및 그 반도체 메모리
KR970063262A (ko) 펄스 워드 라인 방식을 위한 디코더를 구비한 단칩 메모리 시스템
KR970029783A (ko) 반도체 메모리의 출력 제어 회로
KR950001773A (ko) 반도체 메모리 장치
KR970008208A (ko) 번인 테스트 모드 구동 회로
KR920001540A (ko) 반도체 메모리 장치
KR910013278A (ko) 감도조정이 가능한 감지증폭기를 갖춘 반도체메모리 장치
KR0168159B1 (ko) 플래쉬 메모리 장치
KR970023402A (ko) 반도체 메모리 장치의 데이타 고속 전송회로
KR880003334A (ko) 스태틱형 반도체 기억장치
KR870009393A (ko) 다이나믹형 반도체기억장치
KR0164821B1 (ko) 반도체 메모리 장치
KR20010011844A (ko) 반도체 메모리소자의 감지증폭기회로

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120821

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20130822

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20140825

Year of fee payment: 16

LAPS Lapse due to unpaid annual fee