CN100570528C - 折叠式级联能隙参考电压电路 - Google Patents

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Abstract

一种能隙参考电压电路能有利地最大化其性能，即，提供一个以输入电压和/或温度为函数的稳定输出电压。能隙参考电压电路可以包括一个改进Brokaw单元和一个级联放大器。该改进Brokaw单元可以包括两个晶体管，各个晶体管又包括一个基极、一个射极和一个集电极。晶体管的集电极可以折叠在级联放大器的输入端中，从而提供了一种极其紧凑的电路实施方式。在一例实施例中，Brokaw单元可以包括两个横向PNP(LPNP)晶体管，从而允许采用标准CMOS技术制造能隙参考电压电路。更为重要的是，能隙参考电压电路的输出可以相级联放大器提供电源电压，从而确保相电路提供稳定的电压电源。

Description

折叠式级联能隙参考电压电路
技术领域
本发明主要涉及一种能隙参考电压电路，尤其是涉及一种具有折叠式级联运算放大器的改进Brokaw单元结构的能隙参考电压电路。这种电路有利于采用CMOS技术来实施，它能够提供最佳的电压调整。
背景技术
一般来说，参考电路可以向电子电路提供所需维持的基准电压电平。更重要的是，在电子电路中的其它电压、功率电平和/或信号都是基于该基准电压电平。因此，该参考电压就必须尽可能的稳定、尽可能的精确，即使其处于变化的条件(例如，温度)下。
一类参考电压电路为能隙参考电压电路。能隙参考电压电路一般优于其它参考电压电路，因为它具有相对简单并且不需要齐纳二极管的优点，齐纳二极管会产生不希望的噪声。更重要的是，能隙参考电压电路可产生一个与时常降低的系统电压相一致的参考电压。例如，能隙参考电压电路可以产生接近等于具有零温度系数(TC)的硅能隙电压1.206的电压。
图1说明了一种基本的能隙参考电压电路100，它可以在匹配的晶体管102和104之间产生不同的电流密度，从而在电阻器105两端产生一个电压差VBE。在一个实施例中，电阻器101、103和105分别具有600、6K和600的阻值。能隙参考电压电路100将晶体管106的VBE与晶体管102和104所放大的VBE相加，以产生VR。该分量具有与TC相反的极性，例如，VBE正比于校对温度(PTAT)，而VBE与校对温度互补(CTAT)。采用这种方式，当相加的输出电压VR等于1.205V(例如，硅能隙电压)时，就能够有效地减小TC。
不幸的是，能隙参考电压电路100可经受负载和电流驱动的灵敏性。此外，参考电压VR需要精确的精度，以提供有效的电压电平(例如，2.5V，5.0V，等等)。
图2说明了一类能隙参考电压电路200，该电路通常可称之为“BroKaw单元”。Brokaw单元200通过包括一个运算放大器207来改善能隙参考电压电路100的性能，它还提供了其它驱动能力以及常规电压的缩放比例。
在该实施例中，Brokaw单元200包括两个射极比例晶体管202和206(这是形成能隙的核心)，由于具有相同的负载电阻器201和205以及一个与运算放大器207有关的闭环，所以它们以相同的集电极电流工作。假定晶体管202具有较小的VBE(例如，晶体管202晶体管206的8倍的区域)，则与晶体管202相并联的电阻器203的电压降为VBE电压。依次，根据以下方程式，电阻器204的电压降为PTAT电压，其中R204和R203分别表示电阻器204和203的电阻值。
V1＝2×(R204/R203)×ΔVBE
与运算放大器207组合的电阻器208和209(例如，激光调整的电阻器)可以用于调整电压VOUT。于是，可以通过假定VBE和V1，在晶体管206的基极产生能隙参考电压VZ。
图3说明了一种并联模式的参考电压电路310，它所具有的功能类似于能隙参考电压电路100。在电路310，类似晶体管314和321可以5倍的电流比率工作，该比例可以由电阻器320和电阻器312的电阻比例来确定。运算放大器可以由差分对(即，晶体管)317和318、电流镜316、电阻器315和322以及驱动器(即，晶体管)323和324构成。在闭环平衡中，该运算放大器保持电阻器312和322的低端具有相同的电位。在电路300的结构中，电阻器313的两端产生VBE，电阻器314的两端产生VBE，以及在晶体管311和312的两端提供V1。标称能隙参考电压可以通过VBE和V1的累加来计算。
不幸的是，使用双极性技术来实施能隙参考电压电路100和310都会显著地减小在同一集成电路(IC)中所设置的数字电路的数量。很显然，双极性晶体管具有一个对基片的寄生集电极，该寄生集电极会影响CMOS器件的工作，因此，如果双极性和CMOS器件是置于同一IC(集成电路)中，则相互之间必须是绝缘的，以保证其功能。在另一实施例中，可以为双极性和CMOS器件提供分离的IC，但是也不必要地增加了晶片的生产成本。
在另一个实施例中，使用BiCMOS技术制造能隙参考电压电路100和310。不幸的是，使用该技术也会使晶片的生产成本翻倍。特别是，BiCMOS技术需要在IC中使用多层不同的层，这就又增加了生产成本以及也减小了成品率。
Brokaw单元200(图2)可以采用CMOS技术来实施。但不幸的是，运算放大器207以输入电压VIN驱动它的源电压。在该结构中，例如，具有耦合着VIN的控制端，输入电压的热合变化也都会影响放大器207，从而不利地影响着能隙参考电压VZ的稳定性。特别是，即使运算放大器207引入了几毫伏的偏置也都会使之难以精确地检测在它的正负输入端之间的电压差值。这一检测问题常称之为电源抑止率(PSR)，它会使得Brokaw单元200不能应用于任何输入电压变化的系统。不幸的是，无论是故意还是无意，大多数系统在输入电压上都会有所变化。
因此，就需要能够采用CMOS技术来制造能隙参考电压电路，且保持能隙参考电压与输入电压变化无关的精度。
发明内容
根据本发明的一个方面，一种能隙参考电压电路能够有利地最大化其性能，例如，提供一个以输入电源电压和/或温度为函数的稳定输出电压。该能隙参考电压电路包括一个改进Brokaw单元和一个级联放大器。该改进Brokaw单元包括两个晶体管，各个晶体管都包括一个基极、一个射极和一个集电极。晶体管的集电极可以折叠到级联放大器的输入端，从而提供了一种极其紧凑的电路实施方法。在一个实施例中，Brokaw单元可以包括两个横向PNP(LPNP)晶体管，从而可以允许采用标准CMOS技术来制造能隙参考电压电路。
更为重要的是，级联放大器的源电压可以有利地依赖于能隙参考电压电路的输出。也就是说，级联放大器可以使用能隙参考电压(即，1.2V)来工作。使用该源电压能够保证级联放大器稳定工作，它将保持其不受任何输入电压变化的影响。
能隙参考电压电路也包括一个稳定性器件，它用于对级联放大器提供环路的稳定性。在一个实施例中，稳定性器件可以包括一个晶体管，它是由它的源极、漏极，以及耦合一个输入电压源的衬底和耦合级联放大器的栅极所构成的。在另一实施例中，稳定性器件可以包括一个电容性器件，该器件的一端与一个输入电压源相耦合，而另一端与级联放大器相耦合。能隙参考电压电路还可以包括一个并联器件，该并联器件耦合接受级联放大器的输出。该并联器件可以产生能隙参考电压电路的可调整输出。
在一个实施例中，级联放大器可以包括第一、第二、第三和第四NMOS晶体管。第一NMOS晶体管的漏极可由与第三NMOS晶体管的源极和级联放大器的第一输入端相连接，第二NMOS晶体管的漏极可以与第四NMOS晶体管的源极和折叠式级联放大器的第二输入端相连接，以及第一和第二NMOS晶体管的元件可以连接着一个低电压源VSS。第一、第二、第三和第四NMOS晶体管的衬底可以连接着VSS。第一、第二、第三和第四NMOS晶体管的栅极和第三NMOS晶体管的漏极可以连接着一个共用端点，该端点连接着偏置电流源。第四NMOS晶体管的漏极可以连接着折叠式级联放大器的输出端。
级联放大器还可以包括一个偏置电流电路，它以调节电压源和Brokaw单元的工作关系相耦合。偏置电流电路可以包括第一、第二和第三PMOS晶体管和一个电阻器。在一个实施例中，第一、第二和第三PMOS晶体管的衬底和源极可以连接着可调节电源，而电阻器连接在VSS和第一、第二和第三PMOS晶体管的栅极之间。第一PMOS晶体管的漏极可以连接着该电阻器，第二PMOS晶体管的漏极可以连接着共用端点，以及第三PMOS晶体管的漏极可以连接着级联放大器的输出端。
根据本发明的一个方面，能隙参考电压电路是一个三端电路，常称之为一个并联调节器，例如，一个两端电路，可以通过一个电阻器和电流源中的一个器件来增加另一端点。
附图说明
图1图示了一种简单结构的能隙参考电压电路。
图2图示了另一种众所周知的称之为Brokaw单元的能隙参考电压电路。
图3图示了一种称之为并联类型的能隙参考电压电路。
图4图示了一例能隙参考电压电路的实施例，它可以采用CMOS技术来制造，同时又能保持着能隙参考电压的精确性。
图5图示了图4所示折叠式串联能隙参考电压电路的典型工作方式。
图6图示了另一例能隙参考电压电路的实施例，它可以采用CMOS技术来制造，同时又能保持着能隙参考电压的精确性。
图7A图示了使用标准CMOS处理工艺实施的典型LPNP的电路结构。
图7B图示了以硅实施的图7A所示LPNP晶体管的典型剖面结构。
图8图示了一种能隙参考电压电路，它包括图6所示能隙参考电压电路中的相似元件。在该实施例中，由电压源VIN提供级联放大器的电源。
图9图示了一种能隙参考电压电路，它包括了采用LNPN晶体管实施的Brokaw单元。
具体实施方式
图4图示了一种能隙参考电压电路400，它可以保持着与输入电压和温度变化无关的能隙参考电压的精确性。在能隙参考电压电路400中，一个LPNP(横向PNP)晶体管401、一个LPNP晶体管402、一个电阻器403和一个电阻器404一起构成了改进Brokaw单元420。在该实施例中，LPNP晶体管401的射极连接着电阻器404，LPNP可提供402的射极连接着端点405，该端点处于电阻器403和404之间的位置上，并且电阻器403还连接着能隙参考电压电路400的输出，即输出线417。
在该实施例中，LPNP晶体管401和402的基极都连接着NMOS晶体管408、409、411和412的衬底(在这种情况下，是低电压源VSS)，而LPNP晶体管409和402的集电极都分别连接着NMOS晶体管409和412的漏极。更重要的是，PNP晶体管401和402的集电极分别是“折叠”的，这样就形成了级联放大器430的负端(INN)和正端(INP)的输入端。正如参考图7A和7B所讨论的，LPNP晶体管401和402有利于采用CMOS技术来实施。
在该实施例中，级联放大器430可以包括四个NMOS晶体管408、409、411和412，三个PMOS晶体管405、407和410，以及一个电阻器406。在所示的结构中，PMOS晶体管407和410构成了匹配级联放大器430的电流员。在另一实施例中，PMOS晶体管407和410有可能采用匹配电阻器或者其它适用的器件来替代，以提供所需要的功能。PMOS晶体管405与电阻器406相组合可以提供由PMOS晶体管407和410所构成的电流源的偏置。
重要的是，提供给级联放大器430的电源电压(参考于PMOS晶体管407和410的衬底)可有利于依赖能隙参考电压电路400的输出，即输出线417。也就是说，级联放大器可以使用能隙参考电压VBG(即，1.2V)来工作。使用这样的电源电压，就能够确保其稳定性，级联放大器可以保证其不受输入电压VIN任何变化的影响。
在该实施例中，NMOS晶体管408、409、411和412的栅极都共同耦合着NMOS晶体管408的漏极。此外，NMOS晶体管409和412的源极连接着电压源VSSA(即，接地)。在这一结构中，NMOS晶体管409和412可以相级联放大器430提供有源下拉负载。于是，在一例实施例中，电阻器可以替代NMOS晶体管409和412。在另一实施例中，NMOS晶体管409和412的栅极可以依赖于一个DC偏置点。
值得注意的是，另一实施例的级联放大器能够使用改进Brokaw单元420的组合。例如，在由Phillip E.Allen和Douglas R.Holberg编著以及由Holt、Rinehart和Winson出版的《CMOS模拟电路涉及(CMOS Analog CircuitDesign)》一书第421-423页中讨论其它典型的折叠式级联放大器。然而，级联放大器420提供能够保持着最佳放大器性能的特别紧凑的实施例。
为了能够提供级联放大器的环路稳定性，采用了与电压VIN(通过一个电阻器418)相耦合的源极、漏极和衬底构成了一个NMOS晶体管413。在该结构中，NMOS晶体管413可以具有一个电容器的功能。值得注意的是，其它实施例可能包括其它元件和/或其它电路，以提供该稳定性功能。例如，在一实施例中，一个实际电容器可能替代NMOS晶体管413，其中该电容器的两个基板可能采用两层多晶硅层(或者另一层多晶硅和一层重搀杂扩散层)和一层中间介质层构成。
NMOS晶体管413作为一个电容器的结构有利于使用标准CMOS即使来制成。特别是，NMOS晶体管413可以包括一个N-阱(典型的是用于衬底)和一层多晶硅(典型的是用于栅极)。然而，并不具有两个P型搀杂区域(典型的是用于一个漏极和一个源极)，NMOS晶体管413可能包括两个N+的区域。在该结构中，N-阱和多晶硅构成了电容器的两个基板。因此，NMOS晶体管413可以标准电容器的成本来提供电容器的功能。
根据本发明的一个性能，大的电压增益是由端点415的电压除以端点416的电压(即，电压@415/电压@416)所定义的，它可通过优化NMOS晶体管408、409、411和412的器件尺寸来获得。例如，在一实施例中，NMOS晶体管409和412可以制成得强于NMOS晶体管408和411。在一个特殊的实施方式中，NMOS晶体管408和411的宽度为20微米，其长度为20微米，而NMOS晶体管409和412的宽度为20微米，其长度为10微米。该实施方式有利于使得INN和INP的电位相对接近于电压源VSSA，且还能提供1000倍的电压增益。
级联放大器430的输出，即在端点415的电压，可以驱动其源极连接着电压源VSSA以及衬底的NMOS晶体管414。在该结构中，NMOS晶体管414可以作为一个并联器件来防止线417的电压，即，能隙参考电压电路400的输出，超过能隙参考电压。
图5图示了包括各种曲线的图形500，它显示了能隙参考电压电路(即，图4所示的能隙参考电压电路400)的典型操作。例如，曲线501显示了提供给能隙参考电压电路的典型功率，它可以在大约0.3ms中从0V增加至3.0V。曲线502显示了能隙参考电压电路的输出电压。在该能隙参考电压电路的实施例中，在级联放大器的启动时间0.4ms之后，输出电压就变成恒定在1.25V上。
再参考图4，能隙参考电压电路400有利于以非常小的电流运行(例如，5μA或者小于5μA)，以及以非常低的电压(例如，小于1.5V)启动，这在电池应用地场合中特别有用。由于放电电流是很低的，因此在足够高的电压来导通NMOS晶体管314之前，端点415的电压要化接近0.4ms时间。于是，正如图5所示曲线501所示，在NMOS晶体管414的导通之前，在线417上的输出电压会不规则地增加和瞬时跳到1.45V。在NMOS晶体管314导通之后，在线417上的输出电压可下拉至所需的调节电压1.25V。
图5所示的曲线503显示了在端点416上的电压(图4)，这对应于级联放大器330的正端输入端的电压。在该实施例中，端点416的电压可以迅速地从0V上升至接近0.5V，并随后保持这一电压，直至NMOS晶体管414导通。这时，正如图5所示的曲线503所显示的，端点416的电压可下降至接近0.1V，这是它的可调节的电压。
在该实施例中，曲线502和503都是在27°的温度条件以及输入电压范围为3.0V下产生的。然而，根据本发明的一个性能，能隙参考电压电路有利于采用不同的温度和输入电压且同时基本保持曲线502和503所说明的可调节电压响应的条件下运行。
图6图示了另一种能隙参考电压电路600，它可以采用CMOS技术来制造且同时保持能隙参考电压的精确性。在该实施例中，NMOS晶体管414可以采用PMOS晶体管601来替代，且反转级联放大器430的正端和负端输入端。即，LNPN晶体管401的集电极现在连接着正端(INP)输入端以及LPNP晶体管402的集电极现在连接着负端(INN)输入端。
这一结构在能隙参考电压电路400的反馈环路中保持着相同的整个极性/相位。也就是说，如果能隙参考电压电路的输出电压是增加(或减小)，则并联器件和反馈环路(即，线417)应该确保改进Brokaw单元和级联放大器下降它的电压(或者上升它的电压)，以保持能隙电压。
值得注意的是，NMOS晶体管413可以采用一个NMOS晶体管602来替代，这也可以构成一个在能隙参考电压电路600中的电容器。然而，为了能够确保适当的极性和相位，NMOS晶体管602的栅极可以连接着PMOS晶体管407的漏极。
尽管为了清楚起见分别显示了Brokaw单元420和级联放大器430，但是这些电路也可以合并成一个包括级联放大器的结构。因此，能隙参考电压电路400/600的结构都可以视为一个Brokaw单元，它包括了一个折叠式级联放大器(替代了一个运算放大器)以及一个输出并联器件。重要的是，能隙参考电压电路400/600都可以采用CMOS技术来实施(参考图7A和7B讨论)。
LPNP晶体管：CMOS实施
根据本发明的一个方面，LPNP晶体管有利于采用CMOS技术来实施。图7A图示了一例采用标准CMOS工艺技术所实施的典型LPNP晶体管700的电路结构。一般来说，LPNP晶体管700包括一个基极B、一个射极E、一个垂直集电极CV、一个横向集电极CL和一个栅极G。特别是，LPNP晶体管700包括一个PNP晶体管701和一个寄生PMOS晶体管702。
在该实施例中，寄生PMOS晶体管702的衬底与PNP晶体管701的基极B相耦合。值得注意的是，射极E和PNP晶体管701横向集电极CL可有效地合并寄生PMOS晶体管702的源极S和漏极D。
在LPNP晶体管700中，横向集电极CL形成了折叠式级联放大器的输入端(例如，INN或者INP)，而垂直集电极CV连接着接地。值得注意的是，PNP晶体管701的基极，不仅连接着PMOS晶体管702的衬底，还连接着电压源VSSA(于是，也连接着在折叠式级联放大器中的NMOS晶体管的衬底，例如，图4和6所示的NMOS晶体管408、409、411和412)。图7B图示了在硅中实施的LPNP晶体管700的剖面部分。
根据本发明的一个方面，垂直PNP器件的性能应该不同于横向PNP器件的性能。为了产生这种性能上的差异，相对于垂直集电极CV(垂直宽度703)，减小与横向集电极CL有关的基极B宽度(横向宽度704)。重要的是，垂直宽度703是由制造芯片的制造装置所确定的。然而，横向可读704对应于栅极G的宽度，它可以根据设计指标来减小，从而获得适当的比例。在一实施例中，垂直宽度703接近于2μ，而横向(和栅极)宽度704可以减小至接近于0.6μ或更小(取决于击穿电压)。
此外，为了能减小寄生PMOS晶体管702的效应(尽管最佳消除，但是该寄生晶体管一定是存在的)，它的栅极可以与线417相耦合(图4和图6)，这时在能隙参考电压电路中的最高正电位(注意，该线417是通过晶体管418与VIN相耦合的)。这样就能够确保该寄生PMOS晶体管不会导通。
在一实施例中，LPNP晶体管401相对于LPNP 402的尺寸比例为8∶1。该尺寸比例可以产生一个VBE。该VBE可以是电阻器403和404阻值比例的倍数。例如，在电阻器403阻值是电阻器404阻值的5倍的实施例中，电阻器403将具有大约10倍的VBE(即，两倍的电流，正如图4所示端点450上的箭头所示，并因此点10倍的电压差)。
尽管已经参考附图详细讨论了本发明的实施例，但应该理解的是，本发明并不限制于这些特殊实施例。这些实施例并不是试图包括或者将本发明限制于所披露的特殊方式。正是如此，许多改进和更改都是显而易见的。
例如，任何能够采用等于能隙电压的电源电压的放大器都可以用于替代本文所披露的级联放大器。的确，与一个标准能隙参考电压电路相比较，即使能隙参考电压电路具有一个没有采用能隙电压提供电源的放大器也能提供优点。图8图示了一种能隙参考电压电路，它所包括的元件类似于能隙参考电压电路600中的元件。在该实施例中，级联放大器430接受一个功率源VIN。能隙参考电压电路800，尽管可以承受输入电压的变化，但是可以非常紧凑的方式实现，从而与标准Brokaw单元相比提供了尺寸上的优点。
在其它实施例中，能隙参考电压电路可以包括一个采用LNPN晶体管所实现的Brokaw单元。值得注意的是，该实施例可以包括一个N型衬底(与在能隙参考电压电路400/600中所使用的N-衬底相比)。在该实施例中，正如图9所示，可以采用N型晶体管来替代能隙参考电压电路400/600中的P型晶体管。同样，可以采用P型晶体管来替代能隙参考电压电路400/600中的N型晶体管。此外，在该实施例中，VSSA的栏杆将变成为VIN栏杆，反之亦然。值得注意的是，在该实施例中，LNPN晶体管的垂直集电极将与VIN相耦合。因此，随着VIN变化，寄生晶体管会影响横向(即，初级)晶体管，从而潜意识影响由使用晶体管401/402所减小的电压平衡。
值得注意的是，如果可以使用混合技术，例如，Bi-CMOS等等，或者，如果部分电路可以采用分离元件的方式来实施，则LPNP晶体管(或者LNPN晶体管)可以采用标准双极性PNP(或NPN)晶体管所替代。在该实施例中，相比于标准Brokaw单元，改进Brokaw单元和级联放大器的合并结构依旧能够提供一个减小的电路尺寸。在还有一个使用先进工艺技术的实施例中，上述的横向晶体管可采用垂直晶体管来替代，从而可以获得参考能隙参考电压电路400/600所讨论的性能。
更为重要的是，能隙参考电压电路400/600是一个三端电路，它也可以视为一个并联调节器，即，两端电路，通过电阻器418(或者另一个电流源，图中未显示)来增加另一端。
在另一实施例中，电阻器418(图4和6)可以采用电流源来替代，以改善其性能，尽管在成本上有所增加。因此，本发明的范围可以由后附权利要求和它们等效所定义。

Claims (12)

1.一种能隙参考电压电路，其特征在于，它包括：
一个改变的Brokaw单元，它包括第一晶体管和第二晶体管、第一电阻器和第二电阻器，各个晶体管都包括一个基极，一个射极和一个集电极，所述第一晶体管的射极连接至所述第一电阻器的第一端点，所述第二晶体管的射极连接至所述第一电阻器的第二端点及所述第二电阻器的第一端点，所述第一晶体管及所述第二晶体管的基极都连接至低电压源；以及，
一个级联放大器，其中，在改变的Brokaw单元中的第一和第二晶体管的集电极都连接至所述级联放大器的输入端，及所述第二电阻器的第二端点连接至所述级联放大器的输出端。
2.如权利要求1所述能隙参考电压电路，其特征在于，所述能隙参考电压电路的一个输出向所述级联放大器提供了一个源电压。
3.如权利要求2所述能隙参考电压电路，其特征在于，所述第一和第二晶体管包括横向PNP晶体管。
4.如权利要求1所述能隙参考电压电路，其特征在于，还包括一个稳定性器件，它适用于向所述级联放大器提供环路稳定性。
5.如权利要求4所述能隙参考电压电路，其特征在于，所述稳定性器件包括一个NMOS晶体管，该NMOS晶体管具有源极、漏极、与一个输入电压源相耦合的衬底，以及与所述级联放大器相耦合的栅极。
6.如权利要求4所述能隙参考电压电路，其特征在于，所述稳定性器件包括一个电容器件，该电容器件的一端与一个输入电压源相耦合，而另一端与所述级联放大器相耦合。
7.如权利要求1所述能隙参考电压电路，其特征在于，还包括一个输出并联器件，它耦合接受一个所述级联放大器的输出。
8.如权利要求1所述能隙参考电压电路，其特征在于，所述改变的Brokaw单元和所述级联放大器都是采用CMOS技术来实施的。
9.如权利要求1所述的能隙参考电压电路，其特征在于，所述第一和第二晶体管包括横向NPN晶体管。
10.如权利要求1所述能隙参考电压电路，其特征在于，还包括一个电阻器和一个电流源中之一耦合着所述能隙参考电压电路的输出。
11.如权利要求1所述能隙参考电压电路，其特征在于所述级联放大器包括：
一个偏置电流电路，连接着一个可调节的电压源；
一个第一NMOS晶体管；
一个第二NMOS晶体管；
一个第三NMOS晶体管；以及，
一个第四NMOS晶体管，
其中，所述第一NMOS晶体管的漏极连接着所述第三NMOS晶体管的源极和所述级联放大器的第一输入端，所述第二NMOS晶体管的漏极连接着第四NMOS晶体管的源极和所述级联放大器的第二输入端，和所述第一和第二NMOS晶体管的源极连接着一个低电压源VSS，
其中，所述第一、第二、第三和第四NMOS晶体管的衬底连接着VSS，
其中，所述第一、第二、第三和第四NMOS晶体管的栅极和所述第三NMOS晶体管的漏极连接着一个共同端点，该端点连接着一偏置电流源，以及，
其中，所述第四NMOS晶体管的漏极连接着所述级联放大器的一个输出端。
12.如权利要求11所述能隙参考电压电路，其特征在于，所述偏置电流电路包括：
一个第一PMOS晶体管；
一个第二PMOS晶体管；
一个第三PMOS晶体管；以及，
一个电阻器，
其中，所述第一、第二和第三PMOS晶体管的衬底和源极都连接着所述可调节电压源，
其中，所述电阻器耦合在VSS和所述第一、第二和第三PMOS晶体管的栅极，以及，
其中，所述第一PMOS晶体管的漏极连接着所述电阻器，所述第二PMOS晶体管的漏极连接着共用端点，以及所述第三PMOS晶体管的漏极连接着所述级联放大器的输出端。
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