JP4614261B2 - コントローラドライバ，及びその動作方法 - Google Patents

Description

本発明は，ディスプレイを駆動するコントローラドライバ，及びその動作方法に関し，特に，表示される画像を表す表示データを記憶する表示メモリを内蔵したコントローラドライバ，及びその動作方法に関する。

携帯電話，ＰＤＡ（personal data assistant）等の携帯機器の多くには，ユーザインターフェースとして液晶ディスプレイ（ＬＣＤ）が搭載され，更に，そのＬＣＤを駆動するコントローラドライバが搭載される。コントローラドライバは，表示すべき画像を表すビットマップデータを携帯機器に搭載されるＣＰＵから受け取り，受け取ったビットマップデータに応答して液晶ディスプレイを駆動する。

コントローラドライバには，しばしば，表示メモリが内蔵される。表示メモリを内蔵するコントローラドライバは，ビットマップデータを表示メモリに一時的に記憶し，表示メモリに記憶されたビットマップデータに応答して，液晶ディスプレイを駆動する。このようなコントローラドライバを搭載した携帯機器は，例えば，特許文献１に開示されている。
特開平９−２８１９５０号公報

近年のユーザは，携帯機器に搭載されている液晶ディスプレイに対して，多様な機能を要求するようになってきている。具体的には，ユーザは，精細であり，且つ，階調が多い画像を液晶ディスプレイに表示し，更には，動画を液晶ディスプレイ表示することを要求するようになってきている。このため，近年の携帯機器は，高精細な液晶ディスプレイと，階調が多い画像や動画の表示に対応したコントローラドライバを搭載している。

このようなユーザの要求に応える上で問題になるのは，コントローラドライバに送られる画像データの量の増大である。液晶ディスプレイの高精細化，画像の階調数の増加，及び動画の表示は，いずれも，コントローラドライバに送られる画像データの増大を必要とする。画像データのデータビットを受信する毎に，コントローラドライバはある程度の電力を消費するから，コントローラドライバに送られる画像データの量の増大は，コントローラドライバの消費電力の増大を招くため好ましくない。消費電力の増大は，特に，携帯機器において重大な問題である。更に，画像データのデータビットを受信する毎に，コントローラドライバはある程度の不所望な電磁波を放出するから，画像データの増大は，コントローラドライバが発生する不所望なＥＭＩ（ElectroMagnetic Interference）の増大を招く。

出願人は，画像データの量を小さくするために，コントローラドライバに送られる画像データの一部をビットマップ形式で，他の一部をビットマップ形式以外の形式，例えば，ベクター形式で送ることを検討している。携帯機器の液晶ディスプレイに表示される画像には，ビットマップ形式の使用に適した画像と，ビットマップ形式の使用に適さないデータとがある。例えば，写真の画像は，細かいグラデーションその他の豊かな画像表現を実現するために，多くの階調数を必要とする。かかる写真の画像には，多くの階調を用いて豊かな画像表現を実現することが可能なビットマップ形式が適用されることが好適である。一方，ゲームの画面及び地図の画面のように，コントラストがはっきりしていれば充分である画像には，ビットマップ形式の適用は画像データのデータサイズを無駄に大きくするため好適でない。更に，動画の表示をビットマップ形式の画像データで実現することは，大量のデータ転送が必要となり好適でない。出願人は，写真の画像のように，豊かな画像表現を要求する画像の転送にはビットマップ形式を使用し，ゲームの画面、地図の画面及び動画のように、データ転送量の抑制が重視される画像の転送には他の形式を使用する技術が好適であると考えている。かかる技術は，必要な画質を確保しつつ，コントローラドライバに送られる画像データの量を抑制するために有効である。上記の技術は，出願人が知る限りにおいて公知でないことに留意されたい。

上記の技術を実現する上で考慮されるべきことは，コントローラドライバに搭載される回路の規模をなるべく小さくすることである。コントローラドライバに搭載されているデータ線駆動回路は，ビットマップ形式の画像データにしか対応していない。ゆえに，ビットマップ形式以外の形式の使用は，当該形式の画像データを変換してビットマップ形式の画像データを生成する回路をコントローラドライバに搭載する必要性を生じさせる。しかし，画像データを変換する回路の搭載は，コントローラドライバのコストを増大させる。

ビットマップ形式の画像データと，それよりもデータサイズが小さい他の形式の画像データの両方を取り扱うことに対応した構成を有し，且つ，搭載する回路の規模が小さいコントローラドライバが提供されることが望まれる。

本発明の目的は，ビットマップ形式の画像データと，それよりもデータサイズが小さい他の形式の画像データの両方を取り扱うことに対応した構成を有し，且つ，搭載する回路の規模が小さいコントローラドライバを実現する技術を提供することにある。

上記の目的を達成するための手段が，以下に説明される。その手段に含まれる技術的事項には，［特許請求の範囲］の記載と［発明を実施するための最良の形態〕の記載との対応関係を明らかにするために，［発明を実施するための最良の形態〕の記載で使用される番号・符号が付加されている。但し，付加された番号・符号は，［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の一の観点において，コントローラドライバ（３）は，ｎ_１階調の画像を表すビットマップ形式の第１画像データ（６）を第１データ部分（２２）と第２データ部分（２３）とに分割する分割手段（１２，６３）と，第１メモリ部（１４）と，第２メモリ部（１５）と，メモリ制御手段（１２，６３）と，駆動部（１６，１７，１８，６１，６２）とを備えている（図１，図１４参照）。第１メモリ部（１４）は，ｎ_２階調（ｎ_１＞ｎ_２）の画像を表すビットマップ形式の第２画像データと，第１データ部分（２２）とのうちの一方を第１記憶データとして記憶する。メモリ制御手段（１２，６３）は，第１データ部分（２２）が第１記憶データとして第１メモリ部（１４）に記憶されている場合，第２データ部分（２３）を第２メモリ部（１５）に出力して第２記憶データとして第２メモリ部（１５）に保存し，第２画像データが第１記憶データとして第１メモリ部（１４）に記憶されている場合，第１記憶データを第２メモリ部（１５）に転送して第２記憶データとして第２メモリ部（１５）に保存する。駆動部（１６，１７，１８，６１，６２）は，第１メモリ部（１４）に記憶されている第１記憶データと，第２メモリ部（１５）に記憶されている第２記憶データとに応答して，ディスプレイ（１）のデータ線（１ａ）を駆動する。

このような構成のコントローラドライバ（３）は，ビットマップ形式の画像データと，それよりもデータサイズが小さい他の形式の画像データの両方を取り扱うために好適である。データサイズが小さく，且つ，ビットマップ形式以外の形式を有する第３画像データ（５）を外部から受け取り，第１メモリ部（１４）を作業領域として用いて第３画像データ（５）に対して画像処理を行って第２画像データを生成する画像処理回路（１１）をコントローラドライバ（３）に搭載することにより，コントローラドライバ（３）は，ビットマップ形式の画像データと，それよりもデータサイズが小さい他の形式の画像データの両方を取り扱うことが可能になる。このようなコントローラドライバ（３）は，第１メモリ部（１４）が第３画像データ（５）のデータ処理の作業領域と，ビットマップ形式の第１画像データ（６）の第１データ部分（２２）の保存領域とに兼用される。更に，第２メモリ部（１５）が，第３画像データ（５）のデータ処理によって生成されたビットマップ形式の第２画像データと，第１画像データ（５）の第２データ部分（２３）の保存とに兼用される。このため，かかる構成を有するコントローラドライバ（３）は，それに搭載されるメモリ容量を小さくしながら，ビットマップ形式の画像データと，それよりもデータサイズが小さい他の形式の画像データの両方を取り扱うことができる。

本発明の他の観点において，コントローラドライバ（３）は，ｎ_１階調の画像を表すビットマップ形式の第１画像データ（６）を第１データ部分（２２）と第２データ部分（２３）とに分割する分割手段（１２，６３）と，画像処理回路（１１）と，第１メモリ部（１４）と，第２メモリ部（１５）と，メモリ制御手段（１２，６３）と，駆動部（１６，１７，１８，６１，６２）とを備えている。画像処理回路（１１）は，第１メモリ部（１４）を作業領域として使用して，ｎ_２階調（ｎ_１＞ｎ_２）の画像を表すベクター形式のベクターデータ（５）を変換し，ビットマップ形式の第２画像データを生成する。第１メモリ部（１４）は，分割手段（１２，６３）によって生成された第１データ部分（２２）と，画像処理回路（１１）によって生成された第２画像データとのうちの一方を第１記憶データとして記憶する。メモリ制御手段（１２，６３）は，第１データ部分（２２）が第１記憶データとして第１メモリ部（１４）に記憶されている場合，第２データ部分（２３）を第２メモリ部（１５）に出力して第２記憶データとして第２メモリ部（１５）に保存し，第２画像データが第１記憶データとして第１メモリ部（１４）に記憶されている場合，第１記憶データを第２メモリ部（１５）に転送して第２記憶データとして第２メモリ部（１５）に保存する。駆動部（１６，１７，１８，６１，６２）は，第１メモリ部（１４）に記憶されている第１記憶データと，第２メモリ部（１５）に記憶されている第２記憶データとに応答して，ディスプレイ（１）のデータ線（１ａ）を駆動する。

このようなコントローラドライバ（３）では，第１メモリ部（１４）がベクターデータ（５）の変換の作業領域と，ビットマップ形式の第１画像データ（６）の第１データ部分（２２）の保存領域とに兼用される。更に，第２メモリ部（１５）が，ベクターデータ（５）の変換によって生成されたビットマップ形式の第２画像データと，第１画像データ（５）の第２データ部分（２３）の保存とに兼用される。このため，かかる構成を有するコントローラドライバ（３）は，それに搭載されるメモリ容量を小さくしながら，ビットマップ形式の画像データと，それよりもデータサイズが小さい他の形式の画像データの両方を取り扱うことができる。

駆動部（１６，１７，１８，６１，６２）は、第１データ部分が第１記憶データとして第１メモリ部（１４）に記憶され，第２データ部分が第２記憶データとして第２メモリ部（１５）に記憶されている場合，第１記憶データと第２記憶データとを受け取ってデータ線（１ａ）を駆動し、第１メモリ部（１４）に記憶されている第２画像データが第２メモリ部（１５）に転送されて第２記憶データとして第２メモリ部（１５）に記憶されている場合，第２記憶データのみを受け取ってデータ線（１ａ）を駆動するように構成されていることが好適である。

ｎ_１は，２^ｋ（ｋは，２以上の自然数）であり，ｎ_２は，２^ｋ／２であり，第１メモリ部（１４）と第２メモリ部（１５）との容量は同一であることが好適である。

また，第１メモリ部（１４）は，複数の第１ビット線（３２）を有し，第２メモリ部（１５）は，第１ビット線（３２）と同じ本数の第２ビット線（４２）を有し，第１ビット線（３２）は，第２ビット線（４２）にそれぞれに接続され，駆動部（１６，１７，１８）は，第１メモリ部（１４）に記憶されている第１記憶データを，第２ビット線（４２）を介して受け取ることが好適である。

当該コントローラドライバ（３）の駆動部（１６，１７，１８）が，第１メモリ部（１４）に記憶されている第１記憶データと，第２メモリ部（１５）に記憶されている第２記憶データとから，ディスプレイ（１）の画素の階調を表す階調データを生成する階調データ生成部（１６，１７）と，階調データに応答してディスプレイ（１）のデータ線（１ａ）を駆動するデータ線駆動回路（１８）とを含む場合，階調データ生成部（１６，１７）は，第１ラッチ回路（１６ａ）と第２ラッチ回路（１６ｂ）とを含み，且つ，
（ａ）第１データ部分（２２）が第１記憶データとして第１メモリ部（１４）に記憶され，第２データ部分（２３）が第２記憶データとして第２メモリ部（１５）に記憶されている場合，第１ラッチ回路（１６ａ）は，第１記憶データと第２記憶データとのうちの一方をラッチし，ラッチした一方を階調データの上位ビットとして出力し，且つ，第２ラッチ回路（１６ｂ）は，第１記憶データと第２記憶データとのうちの他方をラッチし，ラッチした他方を階調データの下位ビットとして出力し，
（ｂ）第１メモリ部（１４）に記憶されている第２画像データが第２メモリ部（１５）に転送されて第２記憶データとして第２メモリ部（１５）に記憶されている場合，第１ラッチ回路（１６ａ）と第２ラッチ回路（１６ｂ）の両方は第２記憶データをラッチし，且つ，第１ラッチ回路（１６ａ）は，ラッチした第２記憶データを階調データの上位ビットとして出力し，第２ラッチ回路（１６ｂ）は，ラッチした第２記憶データを階調データの下位ビットとして出力することが好適である。

第１メモリ部（１４）は，複数の第１ビット線（３２）を有し， 第２メモリ部（１５）は，複数の第１ビット線（３２）にそれぞれに接続された複数の第２ビット線（４２）を有し，第１記憶データは，第１メモリ部（１４）の第１ビット線（３２）から第２メモリ部（１５）の第２ビット線（４２）を介して駆動部（１６、１７、１８）に転送され、第１ラッチ回路（１６ａ）は，複数の第２ビット線（４２）にそれぞれに接続された複数の第１ラッチ（５１）で構成され，第２ラッチ回路（１６ｂ）は，複数の第２ビット線（４２）にそれぞれに接続された複数の第２ラッチ（５２）で構成され，第１ラッチ（５１）と第２ラッチ（５２）とは，第２ビット線（４２）が延設される方向に垂直な方向に交互に配置されていることが好適である。

この場合、駆動部（１６、１７、１８）は，更に，第１ラッチ回路（１６ａ）から階調データの上位ビットをラッチし，第２ラッチ回路（１６ｂ）から階調データの下位ビットをラッチする階調データラッチ回路（１７）を含み，階調データラッチ回路（１７）は，第１ラッチ回路（１６ａ）の第１ラッチ（５１）の出力にそれぞれに接続された第３ラッチと，第２ラッチ回路（１６ｂ）の第２ラッチ（５２）の出力にそれぞれに接続された第４ラッチとを備え，該第３ラッチと該第４ラッチとは，第２ビット線（４２）が延設される方向に垂直な方向に交互に配置されていることが好適である。

第１メモリ部（１４）と第２メモリ部（１５）とは，駆動部（６１，６２，１７，１８）は，ディスプレイ（１）のデータ線（１ａ）を駆動する電位を出力する出力端子が並べられる方向である水平方向に並べられることが好適である（図１４参照）。このような配置は，第１メモリ部（１４）から駆動部（６１，６２，１７，１８）への第１記憶データの読み出しと，第２メモリ部（１４）から駆動部（６１，６２，１７，１８）への第２記憶データの読み出しとを同時に行うために好適である。

この場合、当該コントローラドライバが水平コピー回路（６１）とメモリ選択回路（６２）と階調データラッチ回路（１７）とを備え、水平コピー回路（１６）は、第２画像データが第１記憶データとして第１メモリ部（１４）に記憶されている場合に第１記憶データを第１メモリ部（１４）から受け取り、受け取った第１記憶データを第２メモリ部（１５）に転送し、メモリ選択回路（６２）は、第１画像データ（６）の第１データ部分が第１記憶データとして第１メモリ部（１４）に記憶され，第２データ部分が第２記憶データとして第２メモリ部（１５）に記憶されている場合，第１記憶データと第２記憶データとの一方を階調データの上位ビットとして、他方を下位ビットとして出力し、且つ、第１メモリ部（１４）に記憶されている第２画像データが第２メモリ部（１５）に転送されて第２記憶データとして第２メモリ部（１５）に記憶されている場合，第２記憶データを階調データの上位ビット及び下位ビットとして出力し、階調データラッチ回路（１７）は、メモリ選択回路（６２）から階調データをラッチし、階調データに応答してＬＣＤ（１）のデータ線（１ａ）を駆動することが好適である。

特に，第１メモリ部（１４）と第２メモリ部（１５）とが，モノリシックに集積化される場合には，第１メモリ部（１４）を構成する第１メモリセル列と，第２メモリ部（１５）を構成する第２メモリセル列とは，水平方向に交互に並べられることが好適である。

この場合、メモリ選択回路（６２）は、第１入力が第１メモリセル列にそれぞれに接続され、第２入力が第２メモリセル列にそれぞれに接続された複数のセレクタ（９３）を含み、階調データラッチ回路（１７）は、第１メモリセル列にそれぞれに接続された複数の第５ラッチと、セレクタ（９３）の出力にそれぞれに接続された複数の第６ラッチとを含み、第５ラッチと前記第６ラッチとは、前記水平方向に交互に並べられることが好適である。

本発明の更に他の観点において，第１メモリ部（１４）と第２メモリ部（１５）と駆動部（１６，１７，１８，６１，６２）とを備えたコントローラドライバの動作方法は，
ｎ_１階調の画像を表す第１画像データ（６）を第１データ部分（２２）と第２データ部分（２３）とに分割するステップと，
第１データ部分（２２）を第１メモリ部（１４）に保存し，第２データ部分（２３）を第２メモリ部（１５）に保存するステップと，
第１データ部分（２２）及び第２データ部分（２３）を、それぞれ前記第１メモリ部及び前記第２メモリ部から駆動部（１６，１７，１８，６１，６２）に転送するステップと，
転送された第１データ部分（２２）と第２データ部分（２３）とに応答して，駆動部（１６，１７，１８，６１，６２）がディスプレイ（１）のデータ線（１ａ）を駆動するステップと，
階調（ｎ_１＞ｎ_２）の画像を表す第２画像データを第１メモリ部（１４）に保存するステップと，
第２画像データを第１メモリ部（１４）から第２メモリ部（１５）に転送して保存するステップと，
第２メモリ部（１５）に保存されている第２画像データを駆動部（１６，１７，１８，６１，６２）に転送するステップと，
転送された第２画像データに応答して，駆動部（１６，１７，１８，６１，６２）がディスプレイ（１）のデータ線（１ａ）を駆動するステップ
とを備えている。

本発明の更に他の観点において，画像処理回路（１１）と第１メモリ部（１４）と第２メモリ部（１５）と駆動部（１６，１７，１８，６１，６２）とを備えたコントローラドライバの動作方法は，
ｎ_１階調の画像を表すビットマップ形式の第１画像データ（６）を第１データ部分（２２）と第２データ部分（２３）とに分割するステップと，
前記第１データ部分を前記第１メモリ部に保存し，前記第２データ部分を前記第２メモリ部に保存するステップと，
第１データ部分（２２）及び第２データ部分（２３）を、それぞれ前記第１メモリ部及び前記第２メモリ部から駆動部（１６，１７，１８，６１，６２）に転送するステップと，
転送された第１データ部分（２２）と第２データ部分（２３）とに応答して，駆動部（１６，１７，１８，６１，６２）がディスプレイ（１）のデータ線（１ａ）を駆動するステップと，
第１メモリ部（１４）を作業領域として使用して，画像処理回路により，ｎ_２階調（ｎ_１＞ｎ_２）の画像を表すベクター形式のベクターデータ（５）をビットマップ形式の第２画像データに変換し，第２画像データを第１メモリ部（１４）に展開するステップと，
第１データ部分（２２）から第２メモリ部（１５）に第２画像データを転送するステップと，
第２メモリ部（１５）に保存されている第２画像データを駆動部（１６，１７，１８，６１，６２）に転送するステップと，
転送された第２画像データに応答して，駆動部（１６，１７，１８，６１，６２）がディスプレイ（１）のデータ線（１ａ）を駆動するステップ
とを備えている。

このようなコントローラドライバ（３）の動作方法では，第１メモリ部（１４）がベクターデータ（５）の変換の作業領域と，ビットマップ形式の第１画像データ（６）の第１データ部分（２２）の保存領域とに兼用される。更に，第２メモリ部（１５）が，ベクターデータ（５）の変換によって生成されたビットマップ形式の第２画像データと，第１画像データ（５）の第２データ部分（２３）の保存とに兼用される。このため，かかる動作方法を採用することにより，コントローラドライバ（３）は，それに搭載されるメモリ容量を小さくしながら，ビットマップ形式の画像データと，それよりもデータサイズが小さい他の形式の画像データの両方を取り扱うことができる。

本発明により，ビットマップ形式の画像データと，それよりもデータサイズが小さい他の形式の画像データの両方を取り扱うことに対応した構成を有し，且つ，搭載する回路の規模が小さいコントローラドライバを実現する技術が提供される。

（実施の第１形態）
図１は，本発明の実施の第１形態における表示装置１０を示す。表示装置１０は，ＬＣＤ１とＣＰＵ２とコントローラドライバ３とゲート線駆動回路４とを備えている。
ＬＣＤ１は，ｙ軸方向（垂直方向）に延設されるＨ本のデータ線（ソース線）１ａと，ｘ軸方向（水平方向）に延設されるＶ本のゲート線１ｂとを備えている。データ線１ａとゲート線１ｂとが交差する位置のそれぞれには，画素が設けられている。即ち，ＬＣＤ１は，横にＨ行，縦にＶ列に並べられた画素を備えている。１本のゲート線１ｂに接続される画素は，「１ラインの画素」と呼ばれる。

ＣＰＵ２は，ＬＣＤ１に表示されるべき画像に対応する画像データを生成してコントローラドライバ３に供給する。ＣＰＵ２からコントローラドライバ３に送られる画像データは，ＬＣＤ１に表示されるべき画像に応じて，ベクター形式とビットマップ形式とのいずれかで生成される。

生成された画像が，ベクター形式に適したデータである場合，例えば，階調の数が少ない画像である場合，ＣＰＵ２は，該画像を表すベクターデータ５を生成して出力する。ベクターデータ５は，画像に含まれる図形要素を記述するベクターグラフィックコマンド（以下，単に「コマンド」という。）で構成されている。一フレームの画像は，一又は複数のコマンドによって表現される。典型的には，ベクターデータ５は，SVG^TM(Scalable Vector Graphic)及びMacromediaFlash^TMで記述され得る。ある画像を表現するために必要なベクターデータ５のデータ量は，それに等価なビットマップデータのデータ量よりも小さい。したがって，ベクターデータ５を用いてＣＰＵ２からコントローラドライバ３に画像データを転送することにより，コントローラドライバ３へのデータの転送量を抑制することができる。

一方，ＣＰＵ２によって生成された画像が，ビットマップ形式で表現されるのに適している場合，例えば，該画像が写真のように階調数が多い画像である場合，ＣＰＵ２は，該画像に対応したビットマップデータ６を生成して出力する。ビットマップデータ６は，各画素の階調をｋビットで表現する，２^ｋ階調を表現可能な画像データであるのに対し，既述のベクターデータ５は，ビットマップデータ６よりも少ない２^ｋ／２階調を表現可能な画像データである。

更にＣＰＵ２は，出力されるデータがビットマップデータであるかベクターデータであるかを示すデータモード信号を含むメモリ制御信号７をコントローラドライバ３に出力してコントローラドライバ３を制御する。

コントローラドライバ３は，ＣＰＵ２から送られるベクターデータ５，ビットマップデータ６，及びメモリ制御信号７に応答してＬＣＤ１のデータ線１ａを駆動する。コントローラドライバ３は，ベクターデータ５とビットマップデータ６との両方に対応可能な構成を有している。コントローラドライバ３は，ベクターデータ５を受信した場合には，そのベクターデータ５を変換してビットマップデータを生成し，生成したビットマップデータに応答してＬＣＤ１を駆動する。一方，ビットマップデータ６をＣＰＵ２から受信した場合には，コントローラドライバ３は，そのビットマップデータ６に応答してＬＣＤ１を駆動する。

更に，コントローラドライバ３は，ゲート線駆動回路４を制御する制御信号８を出力する。

ゲート線駆動回路４は，コントローラドライバ３から送られる制御信号８に応答して，ＬＣＤ１のゲート線１ｂを走査して駆動する。

コントローラドライバ３の構成が，以下，詳細に説明される。
コントローラドライバ３は，画像処理回路１１と，メモリ制御回路１２と，セレクタ１３と，第１表示用メモリ１４と，第２表示用メモリ１５と，データ選択ラッチ回路１６と，階調データラッチ回路１７と，データ線駆動回路１８と，階調電位発生回路１９と，タイミング制御回路２０とを備えている。

画像処理回路１１は，ベクターデータ５をビットマップデータに変換して第１表示用メモリ１４上に展開する処理を行う。画像処理回路１１は，ビットマップデータを展開する処理において，第１表示用メモリ１４を作業領域として用いる。詳細には，画像処理回路１１は，ベクターデータ５に記述されているコマンドを順次に翻訳し，該コマンドが示す図形要素に対応した中間処理データ２１を順次に第１表示用メモリ１４に書き込む。中間処理データ２１は，ビットマップ形式を有している。新たに入力された中間処理データ２１に記述された図形要素が，第１表示用メモリ１４に既に記憶されている図形要素と位置的に重なる場合，画像処理回路１１は，重なる部分に対応するデータを書き換える。１フレームの画像を表現するコマンド全ての翻訳が完了すると，第１表示用メモリ１４上には，その１フレームの画像を表すビットマップデータが生成される。

メモリ制御回路１２は，ビットマップデータ６を受け取って第１表示用メモリ１４と第２表示用メモリ１５とに保存し，更に，セレクタ１３と第１表示用メモリ１４と第２表示用メモリ１５とデータ選択ラッチ回路１６とを制御する機能を有する。詳細には，メモリ制御回路１２は，以下の４つの機能：
（１）ビットマップデータ６を，該ビットマップデータ６の下位のｋ／２ビットで構成される下位ビットデータ２２と，上位のｋ／２ビットで構成される上位ビットデータ２３とに分離する機能，
（２）セレクタ１３に，データ選択信号２４を供給する機能，
（３）第１表示用メモリ１４と第２表示用メモリ１５とに，それぞれ，第１メモリ制御信号２５と第２メモリ制御信号２６とを供給し，第１表示用メモリ１４と第２表示用メモリ１５とを制御する機能，及び
（４）データ選択ラッチ回路１６に，第１ラッチ信号２７及び第２ラッチ信号２８を供給する機能
を有している。

セレクタ１３は，メモリ制御回路１２から送られるデータ選択信号２４に応答して中間処理データ２１と下位ビットデータ２２とのうちの一方を選択し，選択したデータを第１表示用メモリ１４に供給する。

第１表示用メモリ１４は，セレクタ１３から供給されたデータを記憶する。第１表示用メモリ１４は，Ｈ×Ｖ×ｋ／２（ｂｉｔ）の容量を有している。第１表示用メモリ１４は，ＬＣＤ１に表示される１フレームの画像の２^ｋ／２階調表示に必要なデータを保存する容量を有している。言い換えれば，第１表示用メモリ１４は，１フレームの画像の２^ｋ階調表示に必要なデータの半分を保存することができる容量を有していることになる。第１表示用メモリ１４は，メモリ制御回路１２から送られる第１メモリ制御信号２５に応答して，それが記憶しているデータを第２表示用メモリ１５に転送する。第１表示用メモリ１４は，Ｈ×（ｋ／２）ｂｉｔのデータをパラレルに出力可能である。

第２表示用メモリ１５は，メモリ制御回路１２から送られる第２メモリ制御信号２６に応答して，第１表示用メモリ１４から転送されたデータを保存し，又は，メモリ制御回路１２から送られる上位ビットデータ２３を保存する。第２表示用メモリ１５は，第１表示用メモリ１４と同様に，Ｈ×Ｖ×ｋ／２（ｂｉｔ）の容量を有している。第１表示用メモリ１５は，メモリ制御回路１２から送られる第２メモリ制御信号２６に応答して，記憶しているデータをデータ選択ラッチ回路１６に転送する。第２表示用メモリ１５は，Ｈ×（ｋ／２）ｂｉｔのデータをパラレルに出力可能である。加えて，第２表示用メモリ１５は，後述されるように，第１表示用メモリ１４に記憶されているデータを，第２表示用メモリ１５に保存されているデータを破壊せずにデータ選択ラッチ回路１６に転送することができるような構成を有している。このような構成は，第１表示用メモリ１４とデータ選択ラッチ回路１６とを接続する専用配線を不要化し，コントローラドライバ３のチップ面積の縮小に有効である。

データ選択ラッチ回路１６，階調データラッチ回路１７，データ線駆動回路１８，及び階調電位発生回路１９は，第１表示用メモリ１４と第２表示用メモリ１５とに記憶されている記憶データに応答してＬＣＤ１を駆動する駆動部として機能する。以下，これらの回路のそれぞれが詳細に説明される。

データ選択ラッチ回路１６は，第１ラッチ信号２７及び第２ラッチ信号２８に応答して，第２表示用メモリ１５から送られてくるデータをラッチする。図２に示されているように，データ選択ラッチ回路１６は，Ｈ個の第１ラッチ回路１６ａとＨ個の第２ラッチ回路１６ｂとを含む。第１ラッチ回路１６ａと第２ラッチ回路１６ｂとのそれぞれは，ｋ／２（ｂｉｔ）のデータをパラレルにラッチ可能である。ただし，図２には，第１ラッチ回路１６ａと第２ラッチ回路１６ｂとは，それぞれのうちの一つしか図示されていない。第１ラッチ回路１６ａと第２ラッチ回路１６ｂとは，いずれも第２表示用メモリ１５に接続され，一の第１ラッチ回路１６ａと，一の第２ラッチ回路１６ｂとは，その入力を共有している。その一方で，第１ラッチ回路１６ａと第２ラッチ回路１６ｂとは，独立してデータをラッチ可能である。第１ラッチ信号２７が活性化されると（即ち，Ｈｉｇｈレベルにされると），第１ラッチ回路１６ａは，第２表示用メモリ１５から送られてくるデータをラッチする。同様に，第２ラッチ信号２８が活性化されると（即ち，Ｈｉｇｈレベルにされると），第２ラッチ回路１６ｂは，第２表示用メモリ１５から送られてくるデータをラッチする。

第２表示用メモリ１５から送られてくるデータには，第２表示用メモリ１５を介して第１表示用メモリ１４から送られるデータを含むことに留意されたい。後述されるように，第１ラッチ回路１６ａは，第２表示用メモリ１５に記憶されているデータをラッチするためのみに使用されるのに対し，第２ラッチ回路１６ｂは，第１表示用メモリ１４に記憶されているデータと，第２表示用メモリ１５に記憶されているデータとの両方のラッチに使用される。

一の第１ラッチ回路１６ａと，それに対応する一の第２ラッチ回路１６ｂとが出力する一対のデータは，ゲート線駆動回路４によって駆動される画素の階調を示す階調データとなる。第１ラッチ回路１６ａが出力するデータは，該階調データの上位ｋ／２ｂｉｔとなり，第２ラッチ回路１６ｂが出力するデータは，該階調データの下位ｋ／２ｂｉｔとなる。

階調データラッチ回路１７は，タイミング制御回路２０から送られるラッチ信号２９に応答してデータ選択ラッチ回路１６から階調データをラッチし，更にラッチした階調データをデータ線駆動回路１８に転送する。

データ線駆動回路１８と階調電位発生回路１９とは，階調データに応答してＬＣＤ１のデータ線１ａを駆動するために使用されている。階調電位発生回路１９は，データ線駆動回路１８に，ＬＣＤ１が表現可能な２^ｋ階調にそれぞれに対応した２^ｋ個の電位を供給する。データ線駆動回路１８は，その２^ｋ個の電位のうちから階調データに対応した電位を選択し，選択した電位をＬＣＤ１のデータ線１ａに出力する。データ線駆動回路１８が電位をデータ線１ａに出力する出力端子は，ｘ軸方向に並べられている。

タイミング制御回路２０は，コントローラドライバ３に含まれる回路及びゲート線駆動回路４の動作タイミングを制御する。タイミング制御回路２０は，タイミング制御信号３０をメモリ制御回路１２に出力し，これにより，第１表示用メモリ１４，第２表示用メモリ１５のデータの書込みタイミング，及び読み出しタイミング，データ選択ラッチ回路１６がデータをラッチするタイミングを制御する。更に，タイミング制御回路２０は，ラッチ信号２９を階調データラッチ回路１７に供給し，階調データラッチ回路１７がデータをラッチするタイミングを制御する。加えて，タイミング制御回路２０は，制御信号８をゲート線駆動回路４に出力し，ゲート線駆動回路４がＬＣＤ１のゲート線１ｂを駆動するタイミングを制御する。

図３は，第１表示用メモリ１４，第２表示用メモリ１５，データ選択ラッチ回路１６，階調データラッチ回路１７の詳細を示す。
第１表示用メモリ１４は，Ｖ本のワード線３１と，Ｈ×（ｋ／２）本のビット線３２と，Ｈ×（ｋ／２）本の相補ビット線３３と，Ｈ×Ｖ×（ｋ／２）個のメモリセル３４と，ワード線デコーダ３５と，ビット線デコーダ３６とを備えている。ワード線３１は，ｘ軸方向に延設され，ビット線３２は，ｙ軸方向に延設される。相補ビット線３３は，ビット線３２のそれぞれに対応して設けられ，対応するビット線３２と相補の電位を有している。一のビット線３２とそれに対応する相補ビット線３３とは，一のビット線対を構成する。メモリセル３４は，ワード線３１とビット線３２とが交差する位置のそれぞれに設けられる。メモリセル３４のそれぞれは，一のワード線３１，一のビット線３２及び一の相補ビット線３３に接続される。ワード線デコーダ３５は，第１表示用メモリ制御信号２５に応答してワード線３１のうちの一を選択ワード線として選択する。ビット線デコーダ３６は，セレクタ１３から送られるデータ（即ち，中間処理データ２１又は下位ビットデータ２２）を受け取り，そのデータが書き込まれるべきメモリセル３４が接続されているビット線３２，相補ビット線３３を，そのデータに対応する電位にプルアップ又はプルダウンする。

第１表示用メモリ１４から第２表示用メモリ１５へのデータ転送は、ビット線３２及び相補ビット線３３が直接に第２表示用メモリ１５に接続されることによって行われる。ただし、後述の第２表示用メモリ１４と同様に、ビット線３２、相補ビット線３３にセンスアンプが接続され、そのセンスアンプを介して第１表示用メモリ１４から第２表示用メモリ１５へのデータ転送が行われることが可能である。

第２表示用メモリ１５は，センスアンプを備えている点以外，第１表示用メモリ１４と同様の構成を有している。第２表示用メモリ１５は，Ｖ本のワード線４１と，Ｈ×（ｋ／２）本のビット線４２と，Ｈ×（ｋ／２）本の相補ビット線４３と，Ｈ×Ｖ×（ｋ／２）個のメモリセル４４と，ワード線デコーダ４５と，ビット線デコーダ４６と，Ｈ×（ｋ／２）個のセンスアンプ４７とを備えている。相補ビット線４３は，ビット線４２のそれぞれに対応して設けられ，対応するビット線４２と相補の電位を有している。一のビット線４２とそれに対応する相補ビット線４３とは，一のビット線対を構成する。メモリセル４４は，ワード線４１とビット線４２とが交差する位置のそれぞれに設けられる。メモリセル４４のそれぞれは，一のワード線４１，一のビット線４２及び一の相補ビット線４３に接続される。ワード線デコーダ４５は，第２表示用メモリ制御信号２６に応答してワード線４１のうちの一を選択ワード線として選択する。ビット線デコーダ４６は，第１表示用メモリ１４のビット線３２及び相補ビット線３３に接続されている。ビット線デコーダ４６は，第２表示用メモリ制御信号２６に応答して，第１表示用メモリ１４のビット線３２及び相補ビット線３３を，それぞれ，第２表示用メモリ１５のビット線４２及び相補ビット線４３に電気的に接続する。更に，ビット線デコーダ４６は，第２表示用メモリ制御信号２６に応答して，上位ビットデータ２３を受け取り，そのデータが書き込まれるべきメモリセル４４が接続されているビット線４２及び相補ビット線４３を，そのデータに対応する電位にプルアップ又はプルダウンする。センスアンプ４７は，ビット線４２と相補ビット線４３との電位を比較してビット線４２に現れているデータを判別し，判別したデータをその出力から出力する。一対のビット線４２と相補ビット線４３に対して一つのセンスアンプ４７が設けられている。Ｈ×（ｋ／２）個のセンスアンプ４７は，（ｋ／２）個ずつまとめられ，Ｈ個のセンスアンプ組４８を構成する。一のセンスアンプ組４８に含まれる（ｋ／２）個のセンスアンプ４７は，必要がある場合，添字１〜（ｋ／２）により区別される。

第１表示用メモリ１４のビット線３２と第２表示用メモリ１５のビット線４２との本数が同一であることは，第１表示用メモリ１４から第２表示用メモリ１５へのデータの転送を容易にする点で有効である。このような構成は，第１表示用メモリ１４のビット線３２と第２表示用メモリ１５のビット線４２とを一対一に接続し，相補ビット線３３と相補ビット線４３とを一対一に接続することを可能にする。これは，データを転送する回路の簡素化に有効である。更に，第１表示用メモリ１４と第２表示用メモリ１５とが，同一の本数のワード線及びビット線を含むことは，メモリ制御回路１２から第１表示用メモリ１４及び第２表示用メモリ１５に与えられるアドレスを共通にすることを可能にする。これは，アドレスの生成を容易にする。

データ選択ラッチ回路１６の第１ラッチ回路１６ａと第２ラッチ回路１６ｂとは，一のセンスアンプ組４８に対応して一つずつ設けられる。第１ラッチ回路１６ａは，ｋ／２個のラッチ５１_１〜５１_ｋ／２で構成され，第２ラッチ回路１６ｂは，ｋ／２個のラッチ５２_１〜５２_ｋ／２で構成される。ラッチ５１_１とラッチ５２_１とは，それが属する第１ラッチ回路１６ａ及び第２ラッチ回路１６ｂに対応して設けられたセンスアンプ組４８のセンスアンプ４７_１の出力に接続され，ラッチ５１_２とラッチ５２_２とは，センスアンプ４７_２の出力に接続される。同様に，ラッチ５１_３とラッチ５２_３とは，センスアンプ４７_３の出力に接続され，ラッチ５１_４とラッチ５２_４とは，センスアンプ４７_４の出力に接続される。第１ラッチ回路１６ａのラッチ５１_１〜５１_ｋ／２には，一の画素の階調を示す該階調データの上位ｋ／２ｂｉｔがそれぞれ１ビットずつ記憶され，第１ラッチ回路１６ａのラッチ５２_１〜５２_ｋ／２には，一の画素の階調を示す該階調データの下位ｋ／２ｂｉｔがそれぞれ１ビットずつ記憶される。

階調データラッチ回路１７は、一列に並べられたラッチから構成される。階調データの上位ｋ／２ｂｉｔを保存するラッチは、第１ラッチ回路１６ａのラッチ５１にそれぞれに接続され、階調データの下位ｋ／２ｂｉｔを保存するラッチは、第２ラッチ回路１６ｂのラッチ５２にそれぞれに接続される。

続いて，本実施の形態におけるコントローラドライバ３の動作が説明される。以下の説明において，ｋは８とされ，更に，駆動されるべきゲート線に対応する一ラインの画素は，選択ラインの画素と呼ばれることに留意されたい。

（１）ビットマップデータ６がコントローラドライバ３に与えられる場合
ビットマップデータ６がコントローラドライバ３に与えられると，コントローラドライバ３は，ビットマップデータ６に応答してＬＣＤ１を駆動する。画像処理回路１１は非活性化され使用されない。この場合のＬＣＤ１の駆動方法は，下記のステップＳ０１，Ｓ０２で構成される。

ステップＳ０１：ビットマップデータ６の書込み
まず，ビットマップデータ６が第１表示用メモリ１４及び第２表示用メモリ１５に分割して保存される。図４を参照して，ＣＰＵ２は，ビットマップデータ６がコントローラドライバ３に供給される旨をメモリ制御信号７によってメモリ制御回路１２に通知する。メモリ制御回路１２は，ビットマップデータ６を，下位ビットデータ２２と上位ビットデータ２３とに分離し，下位ビットデータ２２をセレクタ１３に，上位ビットデータ２３を第２表示用メモリ１５に供給する。更に，メモリ制御回路１２は，メモリ制御信号７に応答して，データ選択信号２４を非活性化する。記号”ＯＮ”は，活性化を示し，記号”ＯＦＦ”は，非活性化を示している。データ選択信号２４の非活性化に応答して，セレクタ１３は，下位ビットデータ２２を選択して第１表示用メモリ１４に供給する。第１表示用メモリ１４は，下位ビットデータ２２を記憶し，第２表示用メモリ１５は，上位ビットデータ２３を記憶する。例えば，ビットマップデータ６において，一の画素の階調が，８ビットの”１１００１１１１”で表現される場合，第１表示用メモリには”１１１１”が保存され，第２表示用メモリには”１１００”が保存される。

ステップＳ０２：ビットマップデータ６の読み出しとＬＣＤ１の駆動
次に，第１表示用メモリ１４及び第２表示用メモリ１５に分割して保存されているビットマップデータ６が順次にデータ選択ラッチ回路１６と階調データラッチ回路１７によって読み出され，読み出されたビットマップデータ６に応答してＬＣＤ１が駆動される。

まず，選択ラインの画素の階調を示す階調データが第１表示用メモリ１４及び第２表示用メモリ１５から読み出されて，データ選択ラッチ回路１６を介して階調データラッチ回路１７に伝送されてラッチされる。詳細には，第１ラッチ信号２７が活性化され，第２ラッチ信号２８が非活性化され，第２表示用メモリ１５に記憶された上位ビットデータ２３のうち選択ラインの画素に対応する部分が第１ラッチ回路１６ａに読み出される。続いて，図５に示されているように，第１ラッチ信号２７が非活性化され，第２ラッチ信号２８が活性化され，第１表示用メモリ１４に記憶された下位ビットデータ２２のうち選択ラインの画素に対応する部分が第２ラッチ回路１６ｂに読み出される。詳細には，第１表示用メモリ１４に保存されている下位ビットデータ２２は，第２表示用メモリ１５のビット線４２（及び相補ビット線４３）を介してセンスアンプ４７に伝送され，センスアンプ４７により第２ラッチ回路１６ｂに出力される。続いて，図６に示されているように，ラッチ信号２９が活性化され，第１ラッチ回路１６ａ及び第２ラッチ回路１６ｂに記憶されているデータが，選択ラインの画素の階調を示す階調データとして階調データラッチ回路１７に転送されてラッチされる。階調データの上位４ｂｉｔは，第１ラッチ回路１６ａに記憶されているデータであり，下位４ｂｉｔは，第２ラッチ回路１６ｂに記憶されているデータである。

続いて，データ線駆動回路１８は，階調データラッチ回路１７にラッチされた階調データを読み出し，ＬＣＤ１のデータ線１ａのそれぞれを，読み出した階調データに対応した電位に駆動する。データ線駆動回路１８は，選択ラインの画素のそれぞれについて，階調データに示されている階調に対応した電位を，階調電位発生回路１９が発生する２^ｋ個の電位から選択する。更に，データ線駆動回路１８は，データ線１ａを選択した電位に駆動する。

この時，選択されたゲート線１ｂがゲート線駆動回路４によって活性化される。これにより，選択ラインの画素が，所望の階調で発光する。

以下同様に，選択されるゲート線１ｂがゲート線駆動回路４によって順次に切り替えられ，選択されたゲート線１ｂに対応したデータが第１表示用メモリ１４及び第２表示用メモリ１５から読み出され，そのデータに応答してデータ線１ａが駆動される。全てのゲート線１ｂの駆動が完了することにより，一フレームの画像の表示が完了する。

（２）ベクターデータ５がコントローラドライバ３に与えられる場合
ベクターデータ５がコントローラドライバ３に与えられると，コントローラドライバ３は，ベクターデータ５に応答してＬＣＤ１を駆動する。画像処理回路１１を用いてベクターデータ５がビットマップデータに変換され，変換されたビットマップデータに応答して，ＬＣＤ１が駆動される。この場合のＬＣＤ１の駆動方法は，下記のステップＳ０３〜Ｓ０５から構成される。

ステップＳ０３：ベクターデータ５の変換
まず，ベクターデータ５がビットマップデータに変換され，該ビットマップデータが第１表示用メモリ１４上に展開される。ＣＰＵ２は，ベクターデータ５がコントローラドライバ３に供給される旨をメモリ制御信号７によってメモリ制御回路１２に通知する。図７に示されているように，メモリ制御回路１２は，メモリ制御信号７に応答して，データ選択信号２４を活性化する。データ選択信号２４の活性化に応答して，セレクタ１３は，中間処理データ２１を選択して第１表示用メモリ１４に供給するように設定される。画像処理回路１１は，ベクターデータ５に含まれるコマンドを順次に解釈して表示画像に含まれる図形要素を認識し，その図形要素に対応する中間処理データ２１を順次に生成する。画像処理回路１１は，生成した中間処理データ２１を第１表示用メモリ１４に書き込む。新たに入力された中間処理データ２１に記述された図形要素が，第１表示用メモリ１４に既に記憶されている図形要素と位置的に重なる場合，画像処理回路１１は，重なる部分に対応するデータを書き換える。１フレームの画像を表現するコマンド全ての翻訳が完了すると，第１表示用メモリ１４上には，その１フレームの画像を表すビットマップデータが生成される。第１表示用メモリ１４上に生成されたビットマップデータは，ｋ／２階調の画像を表現するデータである。

ステップＳ０４：ビットマップデータの転送
続いて，第１表示用メモリ１４上に生成されたビットマップデータが第２表示用メモリ１５に転送される（図７参照）。第２表示用メモリ１５に転送されたビットマップデータに基づいてＬＣＤ１は駆動される。転送が完了した後は，第２表示用メモリ１５に転送されたビットマップデータに基づくＬＣＤ１の駆動と，次のフレームのベクターデータ５に含まれるコマンドの処理とが並行して行われる。これにより，ベクターデータ５のレイテンシーが有効に向上される。

第１表示用メモリ１４に記憶されているビットマップデータは，ＬＣＤ１の駆動には直接には使用されない。これは，第１表示用メモリ１４上に展開されているビットマップデータが不完全である間に，そのビットマップデータがＬＣＤ１への画像の表示に使用されることを防ぐためである。一フレームの画像を表現する一群のコマンドの処理が完了して初めて，第１表示用メモリ１４上には「完全な」ビットマップデータが展開される。しかし，第１表示用メモリ１４上への「完全な」ビットマップデータの展開が完了するタイミングと，ＬＣＤ１の画像の更新やリフレッシュが開始されるタイミングは同期しない。従って，作業領域として使用される第１表示用メモリ１４に記憶されているビットマップデータがＬＣＤ１の駆動に直接に使用されると，不所望な画像がＬＣＤ１に表示されることになる。このため，「完全な」ビットマップデータが生成された後，その「完全な」ビットマップデータが，第１表示用メモリ１４から第２表示用メモリ１５に転送される。更に，第２表示用メモリ１５に記憶された「完全な」ビットマップデータが周期的に読み出され、読み出されたビットマップデータがＬＣＤ１の画像の更新及びリフレッシュに使用される。

ステップＳ０５：ＬＣＤ１の駆動
続いて，図８及び図９に示されているように，第２表示用メモリ１５に転送されたビットマップデータが，順次にデータ選択ラッチ回路１６を介して階調データラッチ回路１７に読み出され，読み出されたビットマップデータに応答してＬＣＤ１が駆動される。第１表示用メモリ１４に記憶されているデータは，ＬＣＤ１の駆動には直接に使用されないことに留意されたい。

図８に示されているように，第２表示用メモリ１５に転送されたビットマップデータのうちから選択ラインの画素に対応する部分が第２表示用メモリ１５から読み出されて，データ選択ラッチ回路１６にラッチされる。詳細には，第１ラッチ信号２７と第２ラッチ信号２８との両方が活性化され，第２表示用メモリ１５に記憶されたビットマップデータのうち選択ラインの画素に対応する部分が第１ラッチ回路１６ａと第２ラッチ回路１６ｂの両方によってラッチされる。第１ラッチ回路１６ａと第２ラッチ回路１６ｂとにラッチされるデータは同一である。

続いて，図９に示されているように，ラッチ信号２９が活性化され，第１ラッチ回路１６ａ及び第２ラッチ回路１６ｂに記憶されているデータが，選択ラインの画素の階調を示す階調データとして階調データラッチ回路１７に転送される。階調データは８ｂｉｔのデータであり，その上位４ｂｉｔは，第１ラッチ回路１６ａに記憶されているデータ，下位４ｂｉｔは，第２ラッチ回路１６ｂに記憶されているデータである。このようなデータ選択ラッチ回路１６と階調データラッチ回路１７との動作により，第２表示用メモリ１５に記憶されている，４ビットで一の画素の階調を表現するビットマップデータが，８ビットで一の画素の階調を表現する階調データに変換される。

続いて，階調データラッチ回路１７にラッチされた階調データに応答して，ＬＣＤ１のデータ線１ａが，データ線駆動回路１８によって駆動され，更に，ゲート線１ｂがゲート線駆動回路４によって駆動される。ＬＣＤ１の駆動の詳細は，上述された，ビットマップデータ６がコントローラドライバ３に与えられる場合と同様の過程であるため繰り返されない。

以上に説明されているように，本実施の形態のコントローラドライバ３は，第１表示用メモリ１４と第２表示用メモリ１５とに，２つの機能を持たせることにより，データ処理用のメモリを必要とするベクタデータと，ビットマップデータとの両方を取り扱うことが可能でありながら，ベクタデータの階調数をビットマップデータの階調数よりも小さくすることによって，メモリの規模を縮小することが可能である。ベクターデータ５がコントローラドライバ３に与えられた場合，第１表示用メモリ１４は，画像処理回路１１がベクターデータ５をビットマップデータに変換する作業領域として機能し，第２表示用メモリ１５は，第１表示用メモリ１４上に展開されたビットマップデータを受け取って保存する。ＬＣＤ１は，第２表示用メモリ１５に転送されたビットマップデータに応答して駆動される。これにより，直接にはＬＣＤ１の駆動に使用できないベクターデータ５を，ＬＣＤ１の駆動に使用可能なビットマップデータに変換するデータ処理を行い，そのビットマップデータに応答してＬＣＤ１の駆動を行うことが可能である。一方，ビットマップデータ６にコントローラドライバ３に与えられた場合，そのビットマップデータ６の下位ｋ／２ｂｉｔが第１表示用メモリ１４に，上位ｋ／２ｂｉｔが第２表示用メモリ１５に保存される。ＬＣＤ１は，第１表示用メモリ１４と第２表示用メモリ１５とに保存されたデータに応答して駆動される。これにより，ｋｂｉｔで階調が表現される高画質の画像をより少ないメモリ容量でＬＣＤ１に表示可能である。

本実施の形態において，図１０に示されているように，階調データの上位ｋ／２ｂｉｔをラッチする第１ラッチ回路１６ａのラッチ５１_１〜５１_４と，下位ｋ／２ｂｉｔをラッチする第２ラッチ回路１６ｂのラッチ５２_１〜５２_４とは，ｘ軸方向（即ち，データ駆動回路１８の出力端子が並べられる方向）に交互に配置されていることが好適である。この場合、階調データラッチ回路１７を構成するラッチのうち、第１ラッチ回路１６ａを構成するラッチ５１_１〜５１_４に接続されるラッチ（即ち、上位ｋ／２ｂｉｔをラッチするラッチ）と、第２ラッチ回路１６ｂを構成するを構成するラッチ５２_１〜５２_４に接続されるラッチ（即ち、下位ｋ／２ｂｉｔをラッチするラッチ）とは、交互に配置される。このようなラッチ５１_１〜５１_４及び５２_１〜５２_４の配置は，センスアンプ４７からラッチ５１_１〜５１_４，５２_１〜５２_４に接続される配線が相互に交差する位置の数を減少させる。交差する位置の数が少ないことは，配線の配置に必要な領域の面積を縮小し，更に，コントローラドライバ３の消費電力を減少させるため好適である。

ラッチ５１_１〜５１_４とラッチ５２_１〜５２_４との交互的な配置は，第１ラッチ１６ａから階調データラッチ回路１７に階調データの上位ｋ／２ｂｉｔを伝送する配線と，第２ラッチ回路１６ｂから階調データラッチ回路１７に階調データの下位ｋ／２ビットを伝送する配線が，ｘ軸方向に交互に配置されることを意味する。これは，同時に，階調データラッチ回路１７からデータ線駆動回路１８に階調データの上位ｋ／２ｂｉｔを伝送する配線と，下位ｋ／２ビットを伝送する配線が，ｘ軸方向に交互に配置されることを意味する。

しかし，ラッチ５１_１〜５１_４とラッチ５２_１〜５２_４との交互的な配置は，データ線駆動回路１８の配線の複雑性を増加させるものではないことに留意されるべきである。その理由が，以下に詳細に説明される。
図１１は，典型的なデータ線駆動回路１８の構成を示す回路図である。典型的なデータ線駆動回路１８は，ＬＣＤ１のデータ線１ａにそれぞれに対応して設けられた選択出力回路５３で構成される。選択出力回路５３は，デコーダ５４と，階調電位線５５_０〜５５_ｎ−１（ｎ＝２^ｋ）と，出力アンプ５６と，スイッチ５７_０〜５７_ｎ−１とを備えている。階調電位線５５_０〜５５_ｎ−１は，階調電位発生回路１９からの階調電位Ｖ_０〜Ｖ_ｎ−１をそれぞれに受ける。スイッチ５７_０〜５７_ｎ−１は，それぞれ，階調電位線５５_０〜５５_ｎ−１と出力アンプ５６の出力との間に介設される。デコーダ５４は，階調データラッチ回路１７に記憶されている階調データに応答して，スイッチ５７_０〜５７_ｎ−１に，それぞれスイッチ信号Ｓ_０〜Ｓ_ｎ−１を供給する。デコーダ５４は，階調データが供給されると，その階調データに応答して，スイッチ信号Ｓ_０〜Ｓ_ｎ−１のうちの一のスイッチ信号を活性化する。スイッチ５７_０〜５７_ｎ−１は，それぞれに供給されるスイッチ信号Ｓ_０〜Ｓ_ｎ−１が活性化されると導通状態になる。

図１１に示されているように，階調電位線５５_０〜５５_ｎ−１（ｎ＝２^ｋ）と，出力アンプ５６と，スイッチ５７_０〜５７_ｎ−１の配置は，階調データの上位ｋ／２ｂｉｔを伝送する配線と，下位ｋ／２ビットを伝送する配線が，ｘ軸方向に交互に配置されることによって影響を受けない。

一方，階調データラッチ回路１７から階調データを受けるデコーダ５４は，階調データの上位ｋ／２ｂｉｔを伝送する配線と下位ｋ／２ビットを伝送する配線とが，ｘ軸方向に交互に配置されることによって影響を受け得る。しかし，かかる交互的な配置は，デコーダ５４の配線の複雑性を増加させない。

図１２は，階調データの上位ｋ／２ｂｉｔを伝送する配線と，下位ｋ／２ビットを伝送する配線が，ｘ軸方向に交互に配置される場合のデコーダ５４の構成の典型例であり，図１３は，階調データの上位ｋ／２ｂｉｔを伝送する配線の右側に，下位ｋ／２ビットを伝送する配線に配置される場合のデコーダ５４の構成の典型例である。ただし，ｋは４とされている。いずれの場合でも，デコーダ５４は，２^ｋ個のＡＮＤゲート５８_０〜５８_１５と，ｋ個のインバータ５９_１〜５９_４と，階調データのビットをそれぞれに受ける４本の階調データ線６０ａ_１〜６０ａ_４と，相補データ線６０ｂ_１〜６０ｂ_４とで構成される。インバータ５９_１〜５９_４の入力には，階調データ線６０ａ_１〜６０ａ_４が接続され，インバータ５９_１〜５９_４の出力には，相補データ線６０ｂ_１〜６０ｂ_４が接続される。図１２，図１３から明らかであるように，階調データの上位ｋ／２ｂｉｔを伝送する配線と，下位ｋ／２ビットを伝送する配線とが配置される順序，即ち，階調データ線６０ａ_１〜６０ａ_４が階調データのいずれのビットを受け取るかは，ＡＮＤゲート５８_０〜５８_１５の入力が，階調データ線６０ａ_１〜６０ａ_４及び相補データ線６０ｂ_１〜６０ｂ_４のいずれに接続されるかにしか影響しない。したがって，階調データの上位ｋ／２ｂｉｔを伝送する配線と，下位ｋ／２ビットを伝送する配線とが配置される順序は，デコーダ５４の配線の複雑性を増加させない。

ゆえに，ラッチ５１_１〜５１_４とラッチ５２_１〜５２_４との交互的な配置は，データ線駆動回路１８の配線の複雑性を増加させるものではなく，コントローラドライバ３の全体としても，配線が相互に交差する位置の数を有効に減少させる。

なお，本実施の形態において，ビットマップデータ６の上位ｋ／２ｂｉｔ（即ち，上位ビットデータ２３）が第１表示用メモリ１４に転送され，ビットマップデータ６の下位ｋ／２ｂｉｔ（即ち，下位ビットデータ２２）が，第２表示用メモリ１５に転送されることが可能である。この場合，第１表示用メモリ１４から第１ラッチ１６ａにビットマップデータ６の上位ｋ／２ｂｉｔが転送され，第２表示用メモリ１５から第２ラッチ１６ｂに，ビットマップデータ６の下位ｋ／２ｂｉｔが転送される。

また，本実施の形態において，第１表示用メモリ１４と第２表示用メモリ１５との容量が，同一でないことも可能である。特に，第１表示用メモリ１４が第２表示用メモリ１５よりも容量が大きい場合，第１表示用メモリ１４の容量が多いメモリ部分は，表示には使用されない，様々なデータを保存するためのメモリ領域として使用され得る。

ただし，第１表示用メモリ１４と第２表示用メモリ１５との容量は，同一であることが好適である。第２表示用メモリ１５の容量が第１表示用メモリ１４よりも大きい場合には，第１表示用メモリ１４から第２表示用メモリ１５にデータが転送されて保存されたときに，第２表示用メモリ１５の一部が使用されず無駄になる。この無駄を無くすためには，第１表示用メモリ１４と第２表示用メモリ１５との容量が，同一であることが好適である。

（実施の第２形態）
図１４は，本発明によるコントローラドライバの実施の第２形態を示す。実施の第２形態では，第１表示用メモリ１４と第２表示用メモリ１５がｘ軸方向（即ち，データ線駆動回路１８の出力端子が並べられる方向）に配置される。第１表示用メモリ１４と第２表示用メモリ１５とは，水平コピー回路６１及びメモリ選択回路６２を介して階調データラッチ回路１７に接続される。実施の第１形態と異なり，第１表示用メモリ１４は，第２表示用メモリ１５を介さずに階調データラッチ回路１７にデータを転送可能であることに留意されたい。

このような第１表示用メモリ１４と第２表示用メモリ１５との配置は，以下の２つの点において有利である。第１に，第１表示用メモリ１４と第２表示用メモリ１５とは，並行して画像データを階調データラッチ回路１７に出力可能である。これは，第１表示用メモリ１４及び第２表示用メモリ１５に記憶されているデータを階調データラッチ回路１７に転送するために必要な時間を短くし，コントローラドライバ３の動作速度を有効に向上する。第２に，第１表示用メモリ１４と第２表示用メモリ１５とがｘ軸方向に並ぶことにより，コントローラドライバ３のｙ軸方向（即ち，第１表示用メモリ１４と第２表示用メモリ１５のビット線と同一の方向）の長さの短縮が可能である。これは，特に，コントローラドライバ３がＬＣＤ１と同一のガラス基板上に形成されるとき，即ち，ＣＯＧ（chip on glass）技術が採用される場合に特に有効である。ＣＯＧ技術が採用される場合，コントローラドライバ３の垂直方向の増大は，ガラス基板の面積の増大に直結する。ガラス基板の面積の増大は，コストの増大を招くため好ましくない。ゆえに，第１表示用メモリ１４と第２表示用メモリ１５とがｘ軸方向に並んで配置されることは，コントローラドライバ３がＬＣＤ１と同一のガラス基板上に形成されるときに特に有効である。

以下では，実施の第２形態のコントローラドライバ３が詳細に説明される。
実施の第２形態では，実施の第１形態のコントローラドライバ３のメモリ制御回路１２がメモリ制御回路６３に置換され，データ選択ラッチ回路１６が，水平コピー回路６１及びメモリ選択回路６２に置換される。メモリ制御回路６３は，データ選択ラッチ回路１６に第１ラッチ信号２７及び第２ラッチ信号２８を供給する機能の代わりに，水平コピー回路６１に第１ラッチ信号６４，第２ラッチ信号６５，及びコピー制御信号６６を供給する機能と，メモリ選択回路６２にメモリ選択信号６７を供給する機能とを有している。メモリ制御回路６３の他の機能は，実施の第１形態のメモリ制御回路１２と同一のである。水平コピー回路６１は，コピー制御信号６６に応答して第１表示用メモリ１４に記憶されている画像データを第２表示用メモリ１５にコピーする。更に，水平コピー回路６１は，第１ラッチ信号６４及び第２ラッチ信号６５に応答して第１表示用メモリ１４と第２表示用メモリ１５とに記憶されている画像データをメモリ選択回路６２に転送する。メモリ選択回路６２は，メモリ選択信号６７に応答して，第１表示用メモリ１４と第２表示用メモリ１５とから読み出された画像データの両方をデータ線駆動回路１８に転送し，又は第２表示用メモリ１５から読み出された画像データのみをデータ線駆動回路１８に転送する。

図１５は，水平コピー回路６１とメモリ選択回路６２との構成を示すブロック図である。水平コピー回路６１は，Ｈ個の第１ラッチ回路７１ａと，Ｈ個の第２ラッチ回路７１ｂと，Ｈ個のコピー回路７２とを備えている。ただし，図１５には，第１ラッチ回路７１ａと第２ラッチ回路７１ｂとコピー回路７２のそれぞれのうちの一つしか図示されていない。第１ラッチ回路７１ａと第２ラッチ回路７１ｂとのそれぞれは，ｋ／２（ｂｉｔ）のデータをパラレルにラッチする機能を有している。第１ラッチ回路７１ａは，第１ラッチ信号６４に応答して，第２表示用メモリ１５に記憶されている画像データをラッチする。同様に，第２ラッチ回路７２ａは，第２ラッチ信号６５に応答して，第１表示用メモリ１４に記憶されている画像データをラッチする。コピー回路７２は，コピー制御信号６６に応答して，第２ラッチ回路７２ａにラッチされたデータを第２表示用メモリ１５に転送する。コピー回路７２は，第１表示用メモリ１４に記憶されている画像データを第２表示用メモリ１５にコピーするために使用される。

メモリ選択回路６２は，セレクタ回路７３を備えている。セレクタ回路７３は，メモリ選択信号６７に応答して，第１ラッチ回路７１ａにラッチされたデータと第２ラッチ回路７１ｂにラッチされたデータとのうちの一方を，階調データラッチ回路１７に出力する。階調データラッチ回路１７は，第１ラッチ回路７１ａにラッチされたデータを階調データの上位ｋ／２ｂｉｔとして受け取り，メモリ選択回路６２から出力されたデータを，階調データの下位ｋ／２ｂｉｔとして受け取る。階調データラッチ回路１７は，受け取った階調データをデータ線駆動回路１８に出力する。

続いて，本実施の形態におけるコントローラドライバ３の動作が説明される。以下の説明において，ｋは８とされる。

（１）ビットマップデータ６がコントローラドライバ３に与えられる場合
ビットマップデータ６がコントローラドライバ３に与えられると，コントローラドライバ３は，ビットマップデータ６に応答してＬＣＤ１を駆動する。画像処理回路１１は非活性化され使用されない。この場合のＬＣＤ１の駆動方法は，以下のステップＳ１１，Ｓ１２から構成される。

ステップＳ１１：ビットマップデータ６の書込み
図１６を参照して，まず，ビットマップデータ６が第１表示用メモリ１４及び第２表示用メモリ１５に分割して保存される。メモリ制御回路６３は，ビットマップデータ６を，下位ビットデータ２２と上位ビットデータ２３とに分離し，下位ビットデータ２２をセレクタ１３に，上位ビットデータ２３を第２表示用メモリ１５に供給する。データ選択信号２４がメモリ制御回路６３によって非活性化されることに応答して，セレクタ１３は，下位ビットデータ２２を選択して第１表示用メモリ１４に供給する。下位ビットデータ２２は，第１表示用メモリ１４に記憶され，上位ビットデータ２３は，第２表示用メモリ１５に記憶される。例えば，ビットマップデータ６において，一の画素の階調が８ビットのデータ”１１００１１１１”で表現される場合，第１表示用メモリ１４には”１１１１”が保存され，第２表示用メモリ１５には”１１００”が保存される。

ステップＳ１２：ビットマップデータ６の読み出しとＬＣＤ１の駆動
続いて，第１表示用メモリ１４及び第２表示用メモリ１５に分割して保存されているビットマップデータ６が，水平コピー回路６１，メモリ選択回路６２，及び階調データラッチ回路１７によって順次に読み出され，読み出されたビットマップデータ６に応答してＬＣＤ１が駆動される。

まず，選択ラインの画素の階調を示す階調データが第１表示用メモリ１４及び第２表示用メモリ１５から読み出されて，階調データラッチ回路１７に転送されてラッチされる。詳細には，図１６に示されているように，第１ラッチ信号６４が活性化され，第２表示用メモリ１５に記憶された上位ビットデータ２３のうち選択ラインの画素に対応する部分が第１ラッチ回路７１ａに読み出される。同時に，第２ラッチ信号６５が活性化され，第１表示用メモリ１５に記憶された下位ビットデータ２２のうち選択ラインの画素に対応する部分が第２ラッチ回路７１ｂに読み出される。

続いて，図１７に示されているように，メモリ選択信号６７が非活性化され，セレクタ７３によって第２ラッチ回路７１ｂが選択される。更に，ラッチ信号２９が活性化される。ラッチ信号２９の活性化に応答して，第１ラッチ回路７１ａと第２ラッチ回路７１ｂとに記憶されたデータが，選択ラインの画素の階調を示す階調データとして階調データラッチ回路１７に伝送される。階調データラッチ回路１７が受け取る階調データの上位４ｂｉｔは，第１ラッチ回路７１ａに記憶されているデータであり，下位４ｂｉｔは，第２ラッチ回路７１ｂに記憶されているデータである。

続いて，階調データラッチ回路１７にラッチされた階調データに応答して，ＬＣＤ１のデータ線１ａが，データ線駆動回路１８によって駆動され，更に，ゲート線１ｂがゲート線駆動回路４によって駆動される。ＬＣＤ１の駆動の詳細は，実施の第１形態と同様の過程であるため繰り返されない。全てのゲート線１ｂの駆動が完了することにより，一フレームの画像の表示が完了する。

（２）ベクターデータ５がコントローラドライバ３に与えられる場合
ベクターデータ５がコントローラドライバ３に与えられると，コントローラドライバ３は，ベクターデータ５に応答してＬＣＤ１を駆動する。画像処理回路１１を用いてベクターデータ５がビットマップデータに変換され，変換されたビットマップデータに応答して，ＬＣＤ１が駆動される。この場合のＬＣＤ１の駆動方法は，下記のステップＳ１３〜Ｓ０５から構成される。

ステップＳ１３：ベクターデータ５の変換
まず，ベクターデータ５に対応したビットマップデータが第１表示用メモリ１４上に展開される。即ち，ベクターデータ５がビットマップデータに変換され，そのビットマップデータが第１表示用メモリ１４上に保存される。その詳細は，実施の第１形態のステップＳ０３と同一であり，繰り返されない。

ステップＳ１４：ビットマップデータの転送
続いて，図１８に示されているように，第１表示用メモリ１４上に生成されたビットマップデータが第２表示用メモリ１５に転送される。詳細には，第１表示用メモリ１４のワード線のうちの一が選択ワード線として選択され，選択ワード線に接続されたメモリセルから一ラインの画素に対応するビットマップデータが読み出される。続いて，第２ラッチ信号６５が活性化され，読み出されたデータが第２ラッチ回路７１ｂにラッチされる。更に，コピー制御信号６６が活性化され，第２ラッチ回路７１ｂにラッチされたデータが，コピー回路７２を介して第２表示用メモリ１５に転送される。第２表示用メモリ１５は，転送されたデータを保存する。選択ワード線が順次に切り替えられて上記の過程が繰り返され，ビットマップデータの全体が第２表示用メモリ１５に転送される。

ステップＳ１５：ＬＣＤ１の駆動
続いて，第２表示用メモリ１５に転送されたビットマップデータが順次に階調データラッチ回路１７に読み出され，読み出されたビットマップデータに応答してＬＣＤ１が駆動される。第１表示用メモリ１４に記憶されているデータは，ＬＣＤ１の駆動には直接に使用されない。

まず，図１９に示されているように，第１ラッチ信号６４が活性化され，第２表示用メモリ１５に転送されたビットマップデータのうちの選択ラインの画素に対応する部分が第２表示用メモリ１５から読み出されて，水平コピー回路６１の第１ラッチ回路７１ａにラッチされる。第２ラッチ信号６５は非活性化され，第２ラッチ回路７１ｂは動作しない。

続いて，図２０に示されているように，メモリ選択信号６７が活性化され，セレクタ７３により，第１ラッチ回路７１ａが選択される。更に，ラッチ信号２９が活性化され，第１ラッチ回路７１ａに記憶されているデータが，選択ラインの画素の階調を示す階調データとして階調データラッチ回路１７に転送される。第１ラッチ回路７１ａから階調データラッチ回路１７に直接に送られるデータが，階調データの上位４ｂｉｔになり，セレクタ７３を介して送られるデータが，階調データの下位４ｂｉｔになる。即ち，階調データの上位４ｂｉｔと下位４ｂｉｔとはいずれも，第１ラッチ回路７１ａにラッチされたデータと同一でである。このようなメモリ選択回路６２と階調データラッチ回路１７との動作により，第２表示用メモリ１５に記憶されている，４ビットで一の画素の階調を表現するビットマップデータが，８ビットで一の画素の階調を表現する階調データに変換される。

続いて，階調データラッチ回路１７にラッチされた階調データに応答して，ＬＣＤ１のデータ線１ａが，データ線駆動回路１８によって駆動され，更に，ゲート線１ｂがゲート線駆動回路４によって駆動される。ＬＣＤ１の駆動の詳細は，上述された，ビットマップデータ６がコントローラドライバ３に与えられる場合と同様の過程であるため繰り返されない。

以上に説明されているように，本実施の形態のコントローラドライバ３は，実施の第１形態と同様に，第１表示用メモリ１４と第２表示用メモリ１５とに，２つの機能を持たせることにより，表現可能な階調が少ないベクターデータ５と表現可能な階調が多いビットマップデータ６との両方を取り扱うことが可能でありながら，それが搭載するメモリの規模の縮小化が可能である。

更に，本実施の形態のコントローラドライバ３は，第１表示用メモリ１４と第２表示用メモリ１５とがｘ軸方向に並んで配置され，コントローラドライバ３の動作速度の向上及びコントローラドライバ３のｙ軸方向の長さの短縮化のために好適である。

本実施の形態において，第１表示用メモリ１４，第２表示用メモリ１５，水平コピー回路６１，メモリ選択回路６２，及び階調データラッチ回路１７とは，物理的に分離されている，即ち，別のチップに形成されている必要はないことに留意されるべきである。特に，第１表示用メモリ１４と第２表示用メモリ１５とは，論理的に分離されていれば充分であり，モノリシックに集積化されていることが可能である。

図２１Ａ，図２１Ｂは，第１表示用メモリ１４，第２表示用メモリ１５，水平コピー回路６１，メモリ選択回路６２，及び階調データラッチ回路１７がモノリシックに集積化された集積回路７４の好適な回路図を示す。集積回路７４は，メモリ部７５と，水平コピー回路６１，メモリ選択回路６２，及び階調データラッチ回路１７とを備えている。

図２１Ａに示されているように，メモリ部７５は，ワード線８１_１〜８１_Ｖと，ビット線８２_１〜８２_{（Ｈ×ｋ）}と，相補ビット線８３_１〜８３_{（Ｈ×ｋ）}と，Ｖ行（Ｈ×ｋ）列に並べられたメモリセル８４と，ワード線デコーダ８５と，ビット線デコーダ８６と，センスアンプ８７とを備えている。相補ビット線８３は，ビット線８２のそれぞれに対応して設けられ，対応するビット線８２と相補の電位を有している。一のビット線とそれに対応する相補ビット線とは，一のビット線対を構成する。メモリセル８４は，ワード線８１とビット線８１とが交差する位置のそれぞれに設けられる。メモリセル８４のそれぞれは，一のワード線８１，一のビット線８２及び一の相補ビット線８３に接続される。ワード線デコーダ８５は，メモリ制御回路６３から送られるメモリ制御信号８８に応答してワード線８１のうちの一を活性化する。ここでメモリ制御信号８８とは，図１４の第１表示用メモリ制御信号２５及び第２表示用メモリ制御信号２６と等価な信号である。ビット線デコーダ８６は，メモリ制御信号８８に応答して，セレクタ１３から送られるデータ（即ち，中間処理データ２１又は下位ビットデータ２２）と，上位ビットデータ２３とを受け取り，受け取ったデータが書き込まれるべきメモリセル８４が接続されているビット線８２，相補ビット線８３を，そのデータに対応する電位にプルアップ又はプルダウンする。センスアンプ８７は，ビット線８２と相補ビット線８３との電位を比較してビット線８２に現れているデータを判別し，判別したデータをその出力から出力する。

ビット線８２_２，８２_４，…８２_{（Ｈ×ｋ）}と，相補ビット線８３_２，８３_４，…８３_{（Ｈ×ｋ）}と，これらに接続されているメモリセル８４及びセンスアンプ８７は，第１表示用メモリ１４を構成する。同様に，ビット線８２_１，８２_３，…８２_{（Ｈ×ｋ）−１}と，相補ビット線８３_１，８３_３，…８３_{（Ｈ×ｋ）−１}と，これらに接続されているメモリセル８４及びセンスアンプ８７は，第２表示用メモリ１５を構成する。第１表示用メモリ１４を構成するメモリセル８４の列と，第２表示用メモリ１５を構成するメモリセル８５の列とは，ｘ軸方向に交互に配置される。

図２１Ｂに示されているように，水平コピー回路６１の第１ラッチ回路７１ａは，複数のラッチ８８から構成され，第２ラッチ回路７１ｂは，複数のラッチ８９から構成される。第１ラッチ回路７１ａのラッチ８８と第２ラッチ回路７１ｂのラッチ８９とは，水平方向に交互に並べられている。ラッチ８８の各々は，第２表示用メモリ１５を構成するセンスアンプ８７に接続され，ラッチ８９の各々は，第１表示用メモリ１４を構成するセンスアンプ８７に接続される。ラッチ８８は，第１ラッチ信号６４に応答してセンスアンプ８７の出力を取り込み，ラッチ８９は，第２ラッチ信号６５に応答してセンスアンプ８７の出力を取り込む。ただし，図２１Ｂには，第１ラッチ信号６４と第２ラッチ信号６５とは図示されていない。

水平コピー回路６１のコピー回路７２は，バッファ９１とインバータ９２とから構成される。バッファ９１の入力は，第２ラッチ回路７１ｂのラッチ８９の出力に接続され，バッファ９１の出力は，第２表示用メモリ１５を構成するビット線８２に接続される。インバータ９２の入力は，第２ラッチ回路７１ｂのラッチ８９の出力に接続され，インバータ９２の出力は，第２表示用メモリ１５を構成する相補ビット線８３に接続される。

バッファ９１とインバータ９２とにより，第１表示用メモリ１４に記憶されているデータが第２表示用メモリ１５に転送される。コピー制御信号６６が活性化されると，バッファ９１は，ラッチ８９にラッチされているデータを第２表示用メモリ１５のビット線８２に転送し，インバータ９２は，ラッチ８９にラッチされているデータと相補のデータを，第２表示用メモリ１５の相補ビット線８３に転送する。データがビット線８２及び相補ビット線８３に転送された状態で，所望のワード線８１が活性化されると，第２表示用メモリ１５を構成するメモリセル８４のうち，そのワード線８１に接続されたメモリセル８４にデータが書き込まれる。

セレクタ回路７３は，セレクタ９３で構成される。セレクタ９３の第１入力は，一のラッチ８８の出力に接続され，第２入力は，一のラッチ８９の出力に接続される。セレクタ９３の出力は，階調データラッチ回路１７を構成するラッチに接続される。

第１表示用メモリ１４を構成するメモリセル８４と，第２表示用メモリ１５を構成するメモリセル８５とは，水平方向に交互に配置され，第１ラッチ回路７１ａのラッチ８８と第２ラッチ回路７１ｂのラッチ８９とは，水平方向に交互に並べられている。更に、階調データラッチ回路１７を構成するラッチのうち、第１ラッチ回路７１ａのラッチ８８に接続されるラッチ（即ち、第２表示用メモリ１５を構成するメモリセル８４の列からデータを受けるラッチ）と、セレクタ９３の出力に接続されるラッチとは、水平方向に交互に並べられている。このような配置は，第１表示用メモリ１４，第２表示用メモリ１５，水平コピー回路６１，メモリ選択回路６２，及び階調データラッチ回路１７の間の配線が相互に交差する位置の数を有効に減らす。交差する位置の数が少ないことは，配線の配置に必要な領域の面積を縮小し，更に，コントローラドライバ３の消費電力を減少させるため好適である。

なお，上述の実施の形態においては，メモリ制御回路がＣＰＵから出力されるデータモード信号を含むメモリ制御信号に応答してビットマップデータおよびベクターデータの処理を切り替えるものについて説明したが，メモリ制御回路自身が入力されたデータの形式に応答して処理を切り替える構成にしても良い。

図１は，本発明による実施の第１形態のコントローラドライバ３を示すブロック図である。 図２は，実施の第１形態のコントローラドライバ３に搭載されるデータ選択ラッチ回路１６と階調データラッチ回路１７との構成を示すブロック図である。 図３は，実施の第１形態のコントローラドライバ３に搭載される第１表示用メモリ１４，第２表示用メモリ１６，データ選択ラッチ回路１６，及び階調データラッチ回路１７の詳細図である。 図４は，ビットマップデータ６が供給されたときにおける，実施の第１形態のコントローラドライバ３の動作を示す図である。 図５は，ビットマップデータ６が供給されたときにおける，実施の第１形態のコントローラドライバ３の動作を示す図である。 図６は，ビットマップデータ６が供給されたときにおける，実施の第１形態のコントローラドライバ３の動作を示す図である。 図７は，ベクターデータ５が供給されたときにおける，実施の第１形態のコントローラドライバ３の動作を示す図である。 図８は，ベクターデータ５が供給されたときにおける，実施の第１形態のコントローラドライバ３の動作を示す図である。 図９は，ベクターデータ５が供給されたときにおける，実施の第１形態のコントローラドライバ３の動作を示す図である。 図１０は，実施の第１形態のコントローラドライバ３の変形例を示す図である。 図１１は，コントローラドライバ３に搭載されるデータ線駆動回路１８の回路図である。 図１２は，データ線駆動回路１８のデコーダ５４の回路図である。 図１３は，データ線駆動回路１８のデコーダ５４の回路図である。 図１４は，実施の第２形態のコントローラドライバ３を示すブロック図である。 図１５は，実施の第２形態のコントローラドライバ３に搭載される水平コピー回路６１とメモリ選択回路６２の構成を示すブロック図である。 図１６は，ビットマップデータ６が供給されたときにおける，実施の第２形態のコントローラドライバ３の動作を示す図である。 図１７は，ビットマップデータ６が供給されたときにおける，実施の第２形態のコントローラドライバ３の動作を示す図である。 図１８は，ベクターデータ５が供給されたときにおける，実施の第２形態のコントローラドライバ３の動作を示す図である。 図１９は，ベクターデータ５が供給されたときにおける，実施の第１形態のコントローラドライバ３の動作を示す図である。 図２０は，ベクターデータ５が供給されたときにおける，実施の第１形態のコントローラドライバ３の動作を示す図である。 図２１Ａは，実施の第２形態のコントローラドライバ３の好適な構成を示すブロック図である。 図２１Ｂは，実施の第２形態のコントローラドライバ３の好適な構成を示すブロック図である。

符号の説明

１：ＬＣＤ
２：ＣＰＵ
３：コントローラドライバ
４：ゲート線駆動回路
５：ベクターデータ
６：ビットマップデータ
７：メモリ制御信号
８：制御信号
１０：表示装置
１１：画像処理回路
１２：メモリ制御回路
１３：セレクタ
１４：第１表示用メモリ
１５：第２表示用メモリ
１６：データ選択ラッチ回路
１６ａ：第１ラッチ回路
１６ｂ：第２ラッチ回路
１７：階調データラッチ回路
１８：データ線駆動回路
１９：階調電位発生回路
２０：タイミング制御回路
２１：中間処理データ
２２：下位ビットデータ
２３：上位ビットデータ
２４：データ選択信号
２５：第１メモリ制御信号
２６：第２メモリ制御信号
２７：第１ラッチ信号
２８：第２ラッチ信号
２９：ラッチ信号
３０：タイミング制御信号
３１：ワード線
３２：ビット線
３３：相補ビット線
３４：メモリセル
３５：ワード線デコーダ
３６：ビット線デコーダ
４１：ワード線
４２：ビット線
４３：相補ビット線
４４：メモリセル
４５：ワード線デコーダ
４６：ビット線デコーダ
４７：センスアンプ
４８：センスアンプ組
５１，５２：ラッチ
５３：選択出力回路
５４：デコーダ
５５：階調電位線
５６：出力アンプ５６
５７：スイッチ
５８：ＡＮＤゲート
５９：インバータ
６０ａ：階調データ線
６０ｂ：相補データ線
６１：水平コピー回路
６２：メモリ選択回路
６３：メモリ制御回路
６４：第１ラッチ信号
６５：第２ラッチ信号
６６：コピー制御信号
６７：メモリ選択信号
７１ａ：第１ラッチ回路
７１ｂ：第２ラッチ回路
７２：コピー回路
７３：セレクタ回路
８１：ワード線
８２：ビット線
８３：相補ビット線
８４：メモリセル
８５：ワード線デコーダ
８６：ビット線デコーダ
８７：センスアンプ
８８，８９：ラッチ
９１：バッファ
９２：インバータ
９３：セレクタ

Claims (19)

1. ｎ_１階調（ｎ _１ ＝２ ^ｋ （ｋは，２以上の自然数））の画像を表すビットマップ形式の第１画像データを第１データ部分と第２データ部分とに分割する分割手段と，
   ｎ_２階調（ｎ _２ ＝２ ^ｋ／２ ）の画像を表すビットマップ形式の第２画像データと，前記第１データ部分とのうちの一方を第１記憶データとして記憶する第１メモリ部と，
   第２メモリ部と，
   前記第１データ部分が前記第１記憶データとして前記第１メモリ部に記憶されている場合，前記第２データ部分を前記第２メモリ部に出力して第２記憶データとして前記第２メモリ部に保存し，前記第２画像データが前記第１記憶データとして前記第１メモリ部に記憶されている場合，前記第１記憶データを前記第２メモリ部に転送して第２記憶データとして前記第２メモリ部に保存するメモリ制御手段と，
   前記第１メモリ部に記憶されている前記第１記憶データと，前記第２メモリ部に記憶されている前記第２記憶データとに応答して，ディスプレイのデータ線を駆動する駆動部
   とを備え、
   前記駆動部は，前記第１データ部分が前記第１記憶データとして前記第１メモリ部に記憶され，前記第２データ部分が前記第２記憶データとして前記第２メモリ部に記憶されている場合，前記第１メモリ部及び前記第２メモリ部からそれぞれ前記第１記憶データと前記第２記憶データを受け取って前記データ線を駆動し，前記第１メモリ部に記憶されている前記第２画像データが前記第２メモリ部に転送されて前記第２記憶データとして前記第２メモリ部に記憶されている場合，前記第２記憶データを前記第２メモリ部のみから受け取って前記データ線を駆動する
   コントローラドライバ。
2. 請求項１に記載のコントローラドライバにおいて，
   更に，
   前記第２画像データよりもデータサイズが小さく，且つ，ビットマップ形式以外の形式を有する第３画像データを外部から受け取り，前記第１メモリ部を作業領域として用いながら前記第３画像データに対して画像処理を行うことにより前記第２画像データを生成する画像処理回路を備えた
   コントローラドライバ。
3. 請求項２に記載のコントローラドライバにおいて，
   前記第３画像データは，ベクター形式を有する
   コントローラドライバ。
4. ｎ_１階調（ｎ _１ ＝２ ^ｋ （ｋは，２以上の自然数））の画像を表すビットマップ形式の第１画像データを第１データ部分と第２データ部分とに分割する分割手段と，
   ｎ_２階調（ｎ _２ ＝２ ^ｋ／２ ）の画像を表すベクター形式のベクターデータを変換してビットマップ形式の第２画像データを生成する画像処理回路と，
   前記画像処理回路が前記第２画像データを生成するための作業領域として使用され，且つ，前記第１データ部分と前記第２画像データとのうちの一方を第１記憶データとして記憶する第１メモリ部と，
   第２メモリ部と，
   前記第１データ部分が前記第１記憶データとして前記第１メモリ部に記憶されている場合，前記第２データ部分を前記第２メモリ部に出力して第２記憶データとして前記第２メモリ部に保存し，前記第２画像データが前記第１記憶データとして前記第１メモリ部に記憶されている場合，前記第１記憶データを前記第２メモリ部に転送して第２記憶データとして前記第２メモリ部に保存するメモリ制御手段と，
   前記第１メモリ部に記憶されている前記第１記憶データと，前記第２メモリ部に記憶されている前記第２記憶データとに応答して，ディスプレイのデータ線を駆動する駆動部
   とを備え，
   前記駆動部は，前記第１データ部分が前記第１記憶データとして前記第１メモリ部に記憶され，前記第２データ部分が前記第２記憶データとして前記第２メモリ部に記憶されている場合，前記第１メモリ部及び前記第２メモリ部からそれぞれ前記第１記憶データと前記第２記憶データを受け取って前記データ線を駆動し，前記第１メモリ部に記憶されている前記第２画像データが前記第２メモリ部に転送されて前記第２記憶データとして前記第２メモリ部に記憶されている場合，前記第２記憶データを前記第２メモリ部のみから受け取って前記データ線を駆動する
   コントローラドライバ。
5. 請求項１乃至請求項４のいずれかに記載のコントローラドライバにおいて，
   前記第１メモリ部と前記第２メモリ部との容量は同一である
   コントローラドライバ。
6. 請求項５に記載のコントローラドライバにおいて，
   前記第１メモリ部は，複数の第１ビット線を有し，
   前記第２メモリ部は，前記第１ビット線と同じ本数の第２ビット線を有し，
   前記第１ビット線は，前記第２ビット線にそれぞれに接続され，
   前記駆動部は，前記第１メモリ部に記憶されている前記第１記憶データを，前記第２メモリ部の前記第２ビット線を介して受け取る
   コントローラドライバ。
7. 請求項１乃至請求項４のいずれかに記載のコントローラドライバにおいて，
   前記駆動部は，
   前記第１メモリ部に記憶されている前記第１記憶データと，前記第２メモリ部に記憶されている前記第２記憶データとから，前記ディスプレイに含まれる画素の階調を指示する階調データを生成する階調データ生成部と，
   前記階調データに応答して前記ディスプレイの前記データ線を駆動するデータ線駆動回路
   とを含み，
   前記階調データ生成部は，第１ラッチ回路と第２ラッチ回路とを含み，
   （ａ）前記第１データ部分が前記第１記憶データとして前記第１メモリ部に記憶され，前記第２データ部分が前記第２記憶データとして前記第２メモリ部に記憶されている場合，前記第１ラッチ回路は，前記第１記憶データと前記第２記憶データとのうちの一方をラッチし，ラッチした前記一方を前記階調データの上位ビットとして出力し，且つ，前記第２ラッチ回路は，前記第１記憶データと前記第２記憶データとのうちの他方をラッチし，ラッチした前記他方を前記階調データの下位ビットとして出力し，
   （ｂ）前記第１メモリ部に記憶されている前記第２画像データが前記第２メモリ部に転送されて前記第２記憶データとして前記第２メモリ部に記憶されている場合，前記第１ラッチ回路と前記第２ラッチ回路の両方は前記第２記憶データをラッチし，且つ，前記第１ラッチ回路は，ラッチした前記第２記憶データを前記階調データの上位ビットとして出力し，前記第２ラッチ回路は，ラッチした前記第２記憶データを前記階調データの下位ビットとして出力する
   コントローラドライバ。
8. 請求項７に記載のコントローラドライバにおいて，
   前記第１メモリ部は，複数の第１ビット線を有し，
   前記第２メモリ部は，前記複数の第１ビット線にそれぞれに接続された複数の第２ビット線を有し，
   前記第１記憶データは，前記第１メモリ部の前記第１ビット線から前記第２メモリ部の前記第２ビット線を介して前記駆動部に転送され、
   前記第１ラッチ回路は，前記複数の第２ビット線にそれぞれに接続された複数の第１ラッチで構成され，
   前記第２ラッチ回路は，前記複数の第２ビット線にそれぞれに接続された複数の第２ラッチで構成され，
   前記第１ラッチと前記第２ラッチとは，前記第２ビット線が延設される方向に垂直な方向に交互に配置された
   コントローラドライバ。
9. 請求項８に記載のコントローラドライバにおいて，
   前記駆動部は，更に，前記第１ラッチ回路から前記階調データの前記上位ビットをラッチし，前記第２ラッチ回路から前記階調データの前記下位ビットをラッチする階調データラッチ回路を含み，
   前記階調データラッチ回路は，
   前記第１ラッチ回路の前記第１ラッチの出力にそれぞれに接続された第３ラッチと，
   前記第２ラッチ回路の前記第２ラッチの出力にそれぞれに接続された第４ラッチ
   とを備え，
   前記第３ラッチと前記第４ラッチとは，前記方向に交互に配置された
   コントローラドライバ。
10. 請求項１乃至請求項４のいずれかに記載のコントローラドライバにおいて，
    前記駆動部は，前記ディスプレイの前記データ線を駆動する電位を出力する出力端子を備え，
    前記第１メモリ部と前記第２メモリ部とは，前記出力端子が並べられる方向である水平方向に並べられた
    コントローラドライバ。
11. 請求項１０に記載のコントローラドライバにおいて，
    前記第１メモリ部から前記駆動部への前記第１記憶データの読み出しと，前記第２メモリ部から前記駆動部への第２記憶データの読み出しとは，並行して行われる
    コントローラドライバ。
12. 請求項１０に記載のコントローラドライバにおいて，
    更に，
    水平コピー回路と、
    メモリ選択回路と、
    階調データラッチ回路
    とを備え、
    前記水平コピー回路は、前記第２画像データが前記第１記憶データとして前記第１メモリ部に記憶されている場合に前記第１記憶データを前記第１メモリ部から受け取り、受け取った前記第１記憶データを前記第２メモリ部に転送し、
    前記メモリ選択回路は、前記第１データ部分が前記第１記憶データとして前記第１メモリ部に記憶され，前記第２データ部分が前記第２記憶データとして前記第２メモリ部に記憶されている場合，前記第１記憶データと前記第２記憶データとの一方を階調データの上位ビットとして、他方を下位ビットとして出力し、且つ、前記第１メモリ部に記憶されている前記第２画像データが前記第２メモリ部に転送されて前記第２記憶データとして前記第２メモリ部に記憶されている場合，前記第２記憶データを階調データの上位ビット及び下位ビットとして出力し、
    前記階調データラッチ回路は、前記メモリ選択回路から前記階調データをラッチし、前記階調データに応答して前記データ線を駆動する
    コントローラドライバ。
13. 請求項１２に記載のコントローラドライバにおいて，
    前記第１メモリ部と前記第２メモリ部とは，モノリシックに集積化され，
    前記第１メモリ部を構成する第１メモリセル列と，前記第２メモリ部を構成する第２メモリセル列とは，前記水平方向に交互に並べられた
    コントローラドライバ。
14. 請求項１３に記載のコントローラドライバにおいて
    前記メモリ選択回路は、第１入力が前記第１メモリセル列にそれぞれに接続され、第２入力が前記第２メモリセル列にそれぞれに接続された複数のセレクタを含み、
    前記階調データラッチ回路は、
    前記第１メモリセル列にそれぞれに接続された複数の第５ラッチと、
    前記複数のセレクタの出力にそれぞれに接続された複数の第６ラッチとを含み、
    前記第５ラッチと前記第６ラッチとは、前記水平方向に交互に並べられた
    コントローラドライバ。
15. 第１メモリ部と第２メモリ部と駆動部とを備えたコントローラドライバの動作方法であって，
    ｎ_１階調（ｎ _１ ＝２ ^ｋ （ｋは，２以上の自然数））の画像を表すビットマップ形式の第１画像データを第１データ部分と第２データ部分とに分割するステップと，
    前記第１データ部分を前記第１メモリ部に保存し，前記第２データ部分を前記第２メモリ部に保存するステップと，
    前記第１データ部分及び前記第２データ部分を，それぞれ前記第１メモリ部及び前記第２メモリ部から前記駆動部に転送するステップと，
    転送された前記第１データ部分と前記第２データ部分とに応答して，前記駆動部がディスプレイのデータ線を駆動するステップと，
    ｎ_２階調（ｎ _２ ＝２ ^ｋ／２ ）の画像を表すビットマップ形式の第２画像データを前記第１メモリ部に保存するステップと，
    前記第２画像データを前記第１メモリ部から前記第２メモリ部に転送して保存するステップと，
    前記第２メモリ部に保存されている前記第２画像データを前記駆動部に転送するステップと，
    転送された前記第２画像データに応答して，前記駆動部が前記ディスプレイの前記データ線を駆動するステップ
    とを備え，
    前記第１データ部分が前記第１記憶データとして前記第１メモリ部に記憶され，前記第２データ部分が前記第２記憶データとして前記第２メモリ部に記憶されている場合，前記駆動部が前記第１メモリ部及び前記第２メモリ部からそれぞれ前記第１記憶データと前記第２記憶データを受け取って前記データ線を駆動し，
    前記第１メモリ部に記憶されている前記第２画像データが前記第２メモリ部に転送されて前記第２記憶データとして前記第２メモリ部に記憶されている場合，前記駆動部が前記第２記憶データを前記第２メモリ部のみから受け取って前記データ線を駆動する
    動作方法。
16. 画像処理回路と第１メモリ部と第２メモリ部と駆動部とを備えたコントローラドライバの動作方法であって，
    ｎ_１階調（ｎ _１ ＝２ ^ｋ （ｋは，２以上の自然数））の画像を表すビットマップ形式の第１画像データを第１データ部分と第２データ部分とに分割するステップと，
    前記第１データ部分を前記第１メモリ部に保存し，前記第２データ部分を前記第２メモリ部に保存するステップと，
    前記第１データ部分及び前記第２データ部分を，それぞれ前記第１メモリ部及び前記第２メモリ部から駆動部に転送するステップと，
    転送された前記第１データ部分と前記第２データ部分とに応答して，前記駆動部がディスプレイのデータ線を駆動するステップと，
    前記第１メモリ部を作業領域として使用して，前記画像処理回路により，ｎ_２階調（ｎ _２ ＝２ ^ｋ／２ ）の画像を表すベクター形式のベクターデータをビットマップ形式の第２画像データに変換し，前記第２画像データを前記第１メモリ部に展開するステップと，
    前記第１データ部分から前記第２メモリ部に前記第２画像データを転送するステップと，
    前記第２メモリ部に保存されている前記第２画像データを前記駆動部に転送するステップと，
    転送された前記第２画像データに応答して，前記駆動部が前記ディスプレイの前記データ線を駆動するステップ
    とを備え，
    前記第１データ部分が前記第１記憶データとして前記第１メモリ部に記憶され，前記第２データ部分が前記第２記憶データとして前記第２メモリ部に記憶されている場合，前記駆動部が前記第１メモリ部及び前記第２メモリ部からそれぞれ前記第１記憶データと前記第２記憶データを受け取って前記データ線を駆動し，
    前記第１メモリ部に記憶されている前記第２画像データが前記第２メモリ部に転送されて前記第２記憶データとして前記第２メモリ部に記憶されている場合，前記駆動部が前記第２記憶データを前記第２メモリ部のみから受け取って前記データ線を駆動する
    動作方法。
17. 第１のメモリ部と第２のメモリ部とを有する表示用メモリと、
    ｎ _１ 階調（ｎ _１ ＝２ ^ｋ （ｋは，２以上の自然数））のビットマップ形式のデータが供給された時には、供給された前記ビットマップ形式のデータを第１の画像データと第２の画像データとに分割し、前記第１及び第２のメモリ部にそれぞれ記憶させ、ビットマップ形式とは異なる形式のデータが供給されたときには、供給された前記異なる形式のデータに基づき生成されたｎ _２ 階調（ｎ _２ ＝２ ^ｋ／２ ）の第３の画像データを前記第１のメモリ部に記憶させると共に前記第２のメモリ部にも記憶させるメモリ制御回路と、
    前記第１のメモリ部及び前記第２のメモリ部に記憶されている画像データに基づいてディスプレイのデータ線を駆動可能に構成された駆動回路
    とを備え、
    前記駆動回路は、前記第１の画像データが前記第１のメモリ部に記憶され，前記第２の画像データが前記第２メモリ部に記憶されている場合，前記第１のメモリ部と前記第２のメモリ部の両方に記憶されている画像データを受け取って前記データ線を駆動し、前記第１のメモリ部に記憶されている前記第３の画像データが前記第２メモリ部に転送されて前記第２のメモリ部に記憶されている場合、前記第２のメモリ部のみに記憶されている画像データを受け取って前記データ線を駆動することを特徴とする
    コントロールドライバ。
18. 前記ビットマップ形式のデータよりもデータサイズが小さい前記異なる形式のデータが入力された際に、前記第１または第２のメモリ部を作業領域として用いながら前記異なる形式のデータに基づいて画像処理を行う画像処理回路を備えることを特徴とする
    請求項１７記載のコントロールドライバ。
19. 前記異なる形式はベクター形式であることを特徴とする
    請求項１７記載のコンロトールドライバ。

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