KR100582675B1 - 표시패널을 구동하기 위한 제어기/드라이버 - Google Patents

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Abstract

제어기는 제어부, 제1 및 제2메모리부 및 구동부로 구성된다. 제어부는 n1(n1은 자연수)의 그레이스케일영상으로 나타내어지는 제1비트맵영상데이터를 제1 및 제2데이터로 나눈다. 제1메모리부는 제1데이터에서 선택된 제1저장데이터와 n2(n2는 n1보다 작음)의 그레이스케일영상으로 나타내어지는 제2비트맵영상데이터를 저장한다. 제2메모리부는 제2데이터에서 선택된 제2저장데이터와 제1메모리부로부터 수신된 제1저장데이터를 저장한다. 구동부는 제1 및 제2메모리부들에 각각 저장된 제1 및 제2저장데이터 응답해 디스플레이장치의 데이터라인들을 구동하기 위해 구성된다. 제2데이터는 제1데이터가 제1저장데이터로 선택되어 제1메모리부에 저장되는 경우, 제2저장데이터로 선택되어 제2메모리부에 저장된다. 제1저장데이터는 제2비트맵영상데이터가 제1저장데이터로 선택되는 경우 제2저장데이터로 선택되어 제2메모리부에 저장된다.
벡터데이터, 비트맵데이터, 제어기/드라이버, 평행배치

Description

표시패널을 구동하기 위한 제어기/드라이버{Controller/driver for driving display panel}
도 1은 본 발명의 제1면에 따른 제어기/드라이버의 예시구조를 보여주는 블럭도이다.
도 2는 제1실시예에 따른 제어기/드라이버 내의 데이터래치 및 실렉터회로와 화소데이터래치회로의 예시구조를 보여주는 블록도이다.
도 3은 제1실시예에 따른 제1 및 제2표시메모리들의 예시구조를 보여주는 블러도이다.
도 4 내지 도 9는 제1실시예에 따른 제어기/드라이버의 예시동작을 보여주는 개략적인 블록도이다.
도 10은 제1실시예에 따른 제어기/드라이버의 바람직한 구조를 보여주는 플럭도이다.
도 11은 제1실시예에 따른 제어기/드라이버 내의 데이터라인드라이버회로의 예시구조를 보여주는 회로도이다.
도 12 내지 도 13은 데이터라인드라이버회로 내의 디코더의 예들을 보여주는 회로도이다.
도 14는 본 발명의 제2실시예에 따른 제어기/드라이버의 예시구조를 보여주 는 블럭도이다.
도 15는 제2실시예에 따른 제어기/드라이버 내의 수평복사회로 및 메모리실렉터회로의 예시구조를 보여주는 블럭도이다.
도 16 내지 도 20은 제2실시예에 따른 제어기/드라이버의 예시동작을 보여주는 개략적인 블럭도들이다.
도 21a 및 21b는 제1 및 제2메모리들이 하나로 통합된 제2실시예에 따른 제어기/드라이버의 다른 구조를 보여주는 블럭도들이다.
*도면의 주요부분에 대한 부호의 설명*
1 : LCD 2 : CPU
3: 제어기/드라이버 4 : 게이트라인드라이버
5 : 벡터데이터 6 : 비트맵데이터
7 : 메모리제어신호 14, 15 : 제1, 2표시메모리
16 : 데이터래치 및 실렉터회로 17: 화소데이터래치회로
본 발명은 표시패널을 구동하기 위한 제어기/드라이버 및 이의 구동방법에 관한 것이고, 특히 디스플레이 되는 영상을 나타내는 표시데이터를 저장하기 위한 표시메모리를 구비하는 제어기/드라이버에 관한 것이다.
핸드폰 및 PDA(Personal data assistant)를 포함하는 휴대장치들은 일반적으 로 사용자인터페이스를 위해 액정디스플레이(LCD)로 구성된다. 이런 휴대장치는 일반적으로 LCD를 구동하기 위해 제어기/드라이버를 사용한다. 전형적인 제어기/드라이버는 이동휴대할 수 있는 장치내에 제공된 CPU로부터 수신된 비트맵 데이터에 응답해 LCD를 구동한다.
일본공개특허공보 평9-281950호에 개시된 바와 같이, 제어기/드라이버는 표시데이터를 저장하기 위한 표시메모리를 종종 구비한다. 이런 제어기/드라이버는 때때로 표시메모리에 표시데이터를 저장한다. 표시메모리에 저장된 표시데이터는 LCD를 구동하기 위해 사용된다.
최근 휴대장치에 대한 사용자의 요구들 중의 하나는 LCD상에 매우 정교하게 디스플레이되는 것이다. 휴대장치의 많은 사용자들은 매우 강한 그레이스케일로 섬세한 영상들을 표시하고 화상이 LCD상에서 더욱 부드럽게 움직이기를 바란다. 따라서, 최근 휴대장치들은 높은 그레이스케일 영상과 부드러운 화상움직임을 나타내기 위해 사용되는 고해상의 LCD 및 제어기/드라이버를 종종 구비한다.
매우 정교한 디스플레이를 제공하기 위한 문제 중의 하나는 증가된 표시데이터의 양이 제어기/드라이버에 전송되도록 요구되는 것이다. 영상의 섬세화 및 그레이스케일 해상도를 향상시키고 화상의 움직임을 부드럽게 하는 것은 제어기/드라이버에 전송될 화상데이터의 양의 상당한 증가가 불가피하게 수반된다. 제어기/드라이버가 영상데이터의 데이터비트들을 수신하기 위해 전력을 소비하기 때문에 제어기/드라이버에 전송되는 영상데이터의 증가는 제어기/드라이버의 소비전력을 바람직하지 않게 증가시킨다. 소비전력의 증가는 특히 휴대장치에서 매우 중요하다. 또 한, 영상데이터의 데이터비트들을 수신하는 경우 제어기/드라이버가 전자기방해(EMI; Electromagnetic interference)를 방출하기 때문에 제어기/드라이버에 전송된 영상데이터의 증가는 바람직하지 않게 EMI가 증가되게 한다.
본 발명자들은 비트맵형식이 아닌 벡터형식을 사용하는 것에 의해 영상이 부분적으로 전송되는 제어기/드라이버 구조가 사용자들의 요구들을 충족시키는데 바람직하다는 것을 발견했다. 발명자들의 이런 인식으로부터, 비트맵형식은 휴대장치에 디스플레이될 일부 영상들을 나타내기에 적절하고 벡터형식은 다른 영상들을 나타내기에 적절하다. 섬세한 그라데이션과 같은 풍부한 표시를 위해 많은 그레이레벨을 요구하는 사진영상들은 비트맵형식으로 표시되는 것이 적절하다. 비디오게임영상 및 지도영상들과 같이 콘트라스트에 의해 주로 나타내어지는 영상들은 비트맵형식에는 적절하지 않다. 왜냐하면, 비트맵형식의 사용은 데이터의 크기를 불필요하게 증가시키기 때문이다. 게다가, 비트맵형식으로 영상데이터에 의해 화상들을 움직이도록 나타내는 것은 데이터전송을 바람직하지 않게 증가시킨다. 비트맵형식이 사진영상과 같은 풍부한 표현을 요구하는 영상들을 전송하기 위해 사용되어져야 하고 벡터형식을 포함하는 다른 형식은 비디오게임영상 및 지도영상과 같은 감소된 데이터전송을 요구하는 영상들을 전송하기 위해 사용되어져야 한다고 본 발명자들은 생각했다. 본 발명자들의 지식에 공공영역이 아닌 이 기술은 개선된 영상특성을 가진 제어기/드라이버로 데이터전송을 감소시키는데 효과적일 것이다.
상업적으로 유용한 이 기술을 만들기 위한 문제 중의 하나는 제어기/드라이 버 내에 통합된 회로의 크기 감소이다. 일반적으로, 제어기/드라이버 내에 데이터라인구동은 비트맵영상들만 채택된다. 따라서, 비트맵형식 이외의 형식의 사용은 다른 형식의 영상데이터를 제어기/드라이버에서 비트맵데이터로 변환하는 회로를 통합해야 할 필요가 있다. 그러나, 이것은 제어기/드라이버의 비용을 바람직하지 않게 증가시킨다.
따라서, 회로의 크기를 줄일 수 있는 비트맵형식과 다른 형식을 채택한 제어기/드라이버를 제공할 필요가 있다.
본 발명의 일면에 있어서, 제어기/드라이버는 제어부, 제1 및 제2메모리부 및 구동부로 구성된다. 제어부는 n1(n1은 자연수)의 그레이스케일영상으로 나타내어지는 제1비트맵영상데이터를 제1 및 제2데이터로 나눈다. 제1메모리부는 제1데이터에서 선택된 제1저장데이터와 n2(n2는 n1보다 작음)의 그레이스케일 영상으로 나타내어지는 제2비트맵영상데이터를 저장한다. 제2메모리부는 제2데이터에서 선택된 제2저장데이터와 제1메모리부로부터 수신된 제1저장데이터를 저장한다. 구동부는 제1 및 제2메모리부에 각각 저장된 제1 및 제2저장데이터에 응답해 디스플레이장치의 데이터라인들을 구동하기 위해 구성된다. 제2데이터는 제1데이터가 제1저장된 데이터로 선택되어 제1메모리부에 저장되는 경우 제2저장데이터로서 선택되어 제2메모리부에 저장된다. 제1저장데이터는 제2비트맵영상데이터가 제1저장데이터로 선택되는 경우 제2저장데이터로 선택되어 제2메모리부에 저장된다.
이렇게 구성된 제어기/드라이버는 비트맵형식으로 나타내어지는 영상데이터와 다른 형식으로 나타내어지는 영상데이터 모두를 다루기에 적합하다. 제어기/드라이버는 비트맵형식으로 나타내어지는 영상데이터와 다른 형식으로 나타내어지는 영상데이터 모두에 채택되어 워크에어리어로서 상기 제1메모리부를 사용하여 비트맵형식이외의 다른 형식으로 나타내어지는 제3영상데이터를 프로세싱 하는 것을 통해 제2비트맵영상데이터를 생성하도록 구성되는 화상프로세서에 제공된다. 이렇게 구성된 제어기/드라이버에서, 제1메모리부는 제1데이터를 저장하는 저장영역뿐만 아니라 제3영상데이터의 데이터프로세싱을 수행하는 워크에어리어로서도 사용된다. 게다가, 제2메모리부는 제2비트맵데이터를 저장하고 제2데이터를 저장하기 위해서도 사용된다. 따라서, 이 구조는 제어기/드라이버가 비트맵형식으로 나타내어지는 영상데이터와 다른 형식으로 나타내어지는 영상데이터를 감소된 메모리크기로 다룰수 있게 한다.
본 발명은 실시예들을 참조하여 이하에서 설명될 것이다. 본 기술분야의 숙련자들은 많은 다른 실시예들이 본 발명의 기술을 사용해 이루어질 수 있고 본 발명은 설명된 목적들을 설명하기 위한 실시예들에 제한되지 않는다는 것을 인식할 것이다.
(제1실시예)
1. 시스템구조
제1실시예에서, 도 1에 보여지는 바와 같이, 디스플레이장치(10)는 LCD(1), CPU(2), 제어기/드라이버(3) 및 게이트라인드라이버(4)로 구성된다.
LCD(1)는 서로 교차하는 H개의 데이터라인들(소스라인들)(1a) 및 V개의 게이트라인들(1b)을 구비한다. 데이터라인들(1a)은 y축 방향(수직방향)으로 연장되고, 게이트라인들(1b)은 x축 방향(수평방향)으로 연장된다. 화소들은 데이터라인들(1a) 및 게이트라인들(1b)의 교점에 위치된다. 즉, LCD는 H개의 행 및 V개의 열에 배치된 화소들을 구비한다. 동일한 게이트라인(1b)에 접속된 화소들은 "화소들 라인"으로 총괄적으로 언급될 수 있다.
CPU(2)는 LCD(1)상에 디스플레이될 영상을 나타내는 영상데이터를 전개하고 전개된 영상데이터를 제어기/드라이버(3)에 제공한다. CPU(2)에서 제어기/드라이버(3)에 전송된 영상데이터는 두 개의 형식 중 하나로 전개된다. 하나는 비트맵형식이고 다른 하나는 벡터형식이다.
전개된 영상이 벡터데이터에 적합한 경우, 예를 들면, 영상이 감소된 그레이레벨들에 의해 나타내어지는 경우, CPU(2)는 영상을 나타내는 벡터데이터(5)를 생성하여 제어기/드라이버(3)에 출력한다. 벡터데이터(5)는 영상에 포함된 그래픽 프리미티브(primitive)로 각각 나타내어지는 벡터그래픽명령들(이하에서는 단순히 명령이라 함)로 구성된다. 영상프레임은 하나 이상의 명령들로 나타내어진다. 벡터데이터(5)는 SVGTM(Scalable Vector Graphic)형식 또는 MacromediaFlashTM형식으로 나타낼 수 있다. 벡터형식의 사용은 영상이 비트맵형식에 비해 감소된 데이터로 나타내어질 수 있어서, CPU(2)로부터 제어기/드라이버(3)로 데이터전송을 효과적으로 감소시킨다.
CPU(2)에 의해 전개된 영상이 비트맵형식으로 나타내어지는 것이 적절한 경우, 예컨대, 전개된 영상이 많은 그레이레벨들에 의해 나타내어지는 사진영상일 경우, CPU(2)는 영상에 대응된 비트맵데이터(6)를 전개하여 제어기/드라이버로 출력한다. 비트맵데이터(6)는 2k의 그레이스케일영상들에 적용될 수 있는 k-비트 비트맵데이터이고 상술된 벡터데이터(5)는 2k/2의 그레이스케일영상들에 적용되는 영상데이터이다.
또한, CPU(2)에 의해 영상데이터를 전개하기 위해 사용되는 형식을 지시하는 데이터모드신호를 구비하는 메모리제어신호들(7)을 제공하는 것을 통해 CPU(2)는 제어기/드라이버(3)를 제어한다.
제어기/드라이버(3)는 CPU(2)로부터 수신된 벡터데이터(5), 비트맵데이터(6) 및 메모리제어신호(7)에 응답해 LCD(1)의 데이터라인들(1a)을 구동한다. 제어기/드라이버(3)는 벡터데이터(5) 및 비트맵데이터(6) 모두에 적합하도록 형성된다. 벡터데이터(5)를 수신하는 경우, 제어기/드라이버(3)는 벡터데이터(5)를 비트맵데이터로 변환하고 벡터데이터(5)로부터 전개된 비트맵데이터를 사용해 LCD(1)를 구동한다. 한편, 비트맵데이터(6)를 수신하는 경우, 제어기/드라이버(3)는 비트맵데이터(6)에 응답해 LCD(1)를 구동한다.
게다가, 제어기/드라이버(3)는 게이트라인드라이버(4)를 제어하기 위해 제어신호(8)를 생성한다.
게이트라인드라이버(4)는 제어기/드라이버(3)로부터 수신된 제어신호(8)에 응답해 LCD(1)의 게이트라인들(1b)을 구동한다.
2. 제어기/드라이버의 구조
제어기/드라이버(3)는 영상프로세서(11), 메모리제어회로(12), 실랙터(13), 제1표시메모리(14), 제2표시메모리(15), 데이터래치 및 실랙터회로(16), 화소데이터래치회로(17), 데이터드라이버회로(18), 그레이스케일전압생성회로(19) 및 타이밍제어기(20)로 구성된다.
영상프로세서(11)는 벡터데이터(5)를 비트맵데이터로 변환하고 제1표시메모리(14)에 비트맵데이터를 전개한다. 영상프로세서(11)는 비트맵데이터를 전개시키기 위한 워크에어리어로 제1표시메모리(14)를 사용한다. 상세히는, 영상프로세서(11)는 백터데이터(5) 내에 명령들을 순차적으로 해석하여 명령들에 대응하는 그래픽 프리리미티브들로 나타내어지는 중간워크데이터(21)를 전개하고 전개된 중간워크데이터(21)를 제1표시메모리(14)에 순차적으로 쓴다. 중간워크데이터(21)는 비트맵형식으로 표현된다는 것에 유의해야 한다. 중간워크데이터(21) 중 새롭게 전개되는 것에 대응되는 그래픽프리미티브가 제1표시메모리(14)에 이미 존재하는 다른 그래픽프리미티브를 오버랩하는 경우, 영상프로세서(11)는 제1표시메모리(14)의 대응된 부분을 덮어쓴다. 영상프레임에 대응되는 명령의 해석을 완성한 후, 영상프레임을 나타내는 비트맵데이터는 제1표시메모리(14)에 전개된다.
메모리제어기(12)는 CPU(2)로부터 수신된 비트맵데이터(6)를 제1 및 제2표시메모리(14, 15)로 전송하고 실렉터(13), 제1 및 제2메모리들(14, 15) 및 데이터래치 및 실렉터회로(16)를 제어하기 위해 설계된다. 상세히는, 메모리제어기(12)는 아래의 리스트와 같은 기능을 제공한다.
(1)로어비트데이터(22)는 비트맵데이터(6)의 로어 k/2 비트이고, 어퍼비트데이터(23)는 비트맵데이터(6)의 어퍼 k/2 비트인 로어 및 어퍼비트데이터(22, 23)로 비트맵데이터(6)를 분할하는 기능;
(2) 데이터선택신호(24)를 실렉터(13)에 제공하는 기능;
(3) 제1 및 제2메모리제어신호들(25, 26)을 제1 및 제2표시메모리들(14, 15)에 각각 제공하는 것을 통해 제1 및 제2표시메모리들(14, 15)을 제어하는 기능; 및
(4) 제1 및 제2래치신호들(27, 28)을 데이터래치 및 실렉터회로(16)에 제공하는 기능.
실렉터(13)는 메모리제어회로(12)로부터 수신된 데이터선택신호(24)에 응답해 중간워크데이터(21)와 로어 비트데이터(23) 중에서 하나를 선택한다. 실렉터(13)는 선택된 데이터를 제1표시메모리(14)에 제공한다.
제1표시메모리(14)는 실렉터(13)로부터 수신된 영상데이터를 저장한다. 제1표시메모리(14)는 H×V×k/2비트의 커패시티를 가진다. 이것은 제1표시메모리(14)가 하나의 영상프레임의 2k/2그레이스케일 표시를 위해 필요한 영상데이터를 저장하기에 충분한 즉, 한 영상프레임의 2k그레이스케일 표시를 위해 필요한 영상데이터의 반을 저장하기에 충분한 커패시티를 가진다는 것을 의미한다. 제1표시메모리(14)는 저장된 데이터를 메모리제어회로(12)로부터 수신된 제1메모리제어신호(25)에 응답해 제2표시메모리(15)에 출력한다. 제1표시메모리(14)는 동시에 H×(k/2) 데이터비 트를 출력하도록 설계된다.
제2표시메모리(15)는 제2메모리제어신호(26)에 응답해 제1표시메모리(14)로부터 수신된 데이터를 저장하거나 메모리제어회로(12)로부터 수신된 어퍼비트데이터(23)를 저장한다. 제1표시메모리(14)의 경우와 같이, 제2표시메모리(15)는 H×V×k/2 비트의 커패시티를 가진다. 제2표시메모리(15)는 메모리제어회로(12)로부터 수신된 제1메모리제어신호(26)에 응답해 저장된 데이터를 데이터래치 및 실렉터회로(16)로 출력한다. 제2표시메모리(15)는 동시에 H×(k/2) 데이터비트를 출력하기 위해 설계된다. 게다가, 이후 상세히 설명되는 바와 같이, 제2표시메모리(15)는 제1표시메모리(14)에 저장된 데이터를 제2표시메모리(15)에 저장된 데이터에 악영향을 주지 않고 데이터래치 및 실렉터회로(16)로 전송하기 위해 설계된다. 이는 제1표시메모리(14)로부터 데이터를 데이터래치 및 실렉터회로(16)로 전송하기 위해 전용 상호접속을 제공할 필요가 없고 제어기/드라이버(3)의 칩크기를 효과적으로 줄일 수 있다.
데이터래치 및 실렉터회로(16), 화소데이터래치회로(17), 데이터라인드라이버회로(18) 및 그레이스케일전압생성회로(19)는 제1 및 제2표시메모리들(14, 15)에 저장된 데이터에 응답해 LCD(1)를 구동하기 위한 구동회로로 기능한다.
데이터래치 및 실렉터회로(16)는 제1 및 제2래치신호들(27, 28)에 응답해 제2표시메모리(15)로부터 수신된 데이터를 래치한다. 도 2에서 보여지는 바와 같이, 데이터래치 및 실렉터회로(16)는 H개의 제1래치회로들(16a) 및 H개의 제2래치회로들(16b)을 구비하고, H는 데이터라인들(1a)의 수이다. 래치회로들(16a, 16b)의 각 각은 동시에 k/2 데이터비트를 래치하기 위해 구성된다. 래치회로들(16a, 16b) 모두는 제2표시메모리(15)에 접속되어 있다. 각 래치회로(16a)는 입력을 대응되는 래치회로(16b)와 나눈다. 그러나, 제1 및 제2래치회로들(16a, 16b)은 독립적으로 동작된다는 것에 유의해야 한다. 제1래치신호(27)가 활성화되는 것에 응답해, 즉, 제1래치신호(27)가 하이로 설정되는 것에 응답해, 제1래치회로들(16a)은 제2표시메모리(15)로부터 수신된 데이터를 래치한다.
유사하게, 제2래치신호(28)가 활성화되는 것에 응답해, 제2래치회로들(16b)은 제2표시메모리(15)로부터 수신된 데이터를 래치한다.
제2표시메모리(15)로부터 수신된 데이터는 제2표시메모리(15)를 통해 제1표시메모리(14)로부터 전송된 데이터를 포함한다. 이후 설명되는 바와 같이, 제1래치회로들(16a)은 제1표시메모리(14)에 저장된 데이터를 래치하기 위해서만 사용되고, 제2래치회로들(16b)은 제1 및 제2표시메모리들(14, 15) 모두에 저장된 데이터를 래치하기 위해 사용된다.
제1래치회로(16a) 중의 하나와 제2래치회로(16b) 중 대응되는 것으로부터 출력된 한 세트의 데이터는 대응되는 화소에 대해 화소데이터를 구성한다. 제1래치회로들(16a)로부터 출력된 데이터는 화소데이터의 어퍼 k/2 비트들로 사용되고 제2래치회로들(16b)로부터 출력된 데이터들은 화소데이터의 로어 k/2 비트들로 사용된다.
화소데이터래치회로(17)는 타이밍제어기(20)로부터 래치신호(29)에 응답하여 데이터래치 및 실렉터(16)로부터 수신된 화소데이터를 래치한다. 화소데이터래치회 로(17)는 래치된 데이터를 데이터라인드라이버회로(18)로 전송한다.
데이터라인드라이버회로(18) 및 그레이스케일전압생성회로(19)는 화소데이터에 응답해 데이터라인들(1a)을 구동하기 위해 사용된다. 특히, 그레이스케일전압생성회로(19)는 LCD(1)에 이용되는 2k그레이레벨들과 각각 대응된 데이터라인드라이버회로(19)에 2k전압을 제공하기 위해 설계된다. 데이터라인드라이버회로(18)는 화소데이터에 응답해 전압을 선택하고 선택된 전압들을 LCD(1)의 대응된 데이터라인들로 전개한다. 선택된 전압들이 출력되는 것을 통해, 데이터라인구동회로(18)의 출력은 x축 방향의 라인에 배치된다.
타이밍제어기(20)는 제어기/드라이버(3) 및 게이트라인드라이버(4) 내의 회로의 타이밍제어를 위해 사용된다. 특히, 타이밍제어기(20)는 타이밍제어신호(30)를 메모리제어회로(12)에 출력해 제1 및 제2표시메모리들의 쓰기/읽기 타이밍들을 제어하고 데이터래치 및 실렉터회로(16)의 데이터래치타이밍도 제어한다. 게다가, 타이밍제어기(20)는 화소데이터래치회로(17)를 위한 래치신호(29)를 제공하여 화소데이터래치회로(17)의 데이터래치타이밍을 제어한다. 게다가, 타이밍제어기(20)는 게이트라인드라이버(4)에 제어신호(8)를 제공하여 게이트라인드라이버(4)가 LCD(1)의 게이트라인들(1b)을 구동하는 타이밍을 제어한다.
도 3은 제1 및 제2표시메모리들(14, 15), 데이터래치 및 실렉터회로(16) 및 화소데이터래치회로(17)의 상세한 회로구조를 보여준다.
제1표시메모리(14)는 워드라인들(31), 비트라인들(32), 상보비트라인들(33), 메모리셀들(34), 워드라인디코더(35), 및 비트라인디코더(36)로 구성된다. 워드라인들(31)의 수는 게이트라인들(1b)의 수와 동일한 V이다. 비트라인들(33)과 상보비트라인들(34)의 수는 H×(k/2)이고, H는 데이터라인들(1a)의 수이다. 결과적으로 메모리셀들(34)의 수는 H×V×(k/2)이다. 워드라인들(31)은 x축방향으로 연장되도록 배치되고 비트라인들(32)은 y축방향으로 연장되도록 배치된다. 상보비트라인들(33)은 비트라인들(32)과 각각 대응된다. 상보비트라인들(33) 각각의 전압은 대응된 비트라인(32)과 상보적이다. 비트라인(32)과 대응된 비트라인(33)은 비트라인 짝으로 총괄적으로 언급된다. 메모리셀들(34)은 워드라인들(31) 및 비트라인들(32)의 각각의 교점에 배치된다. 메모리셀(34)의 각각은 대응된 워드라인(31), 비트라인(32) 및 상보비트라인(33)에 접속된다. 워드라인디코더(35)는 메모리제어신호(25)에 응답해 워드라인들(31)을 선택하기 위해 사용된다. 비트라인디코더(36)는 비트라인들(32) 및 상보비트라인들(33)을 통해 데이터접속하기 위해 사용된다. 비트라인디코더(36)는 실렉터(13)로부터 수신된 데이터에 대응하는 전압을 대응된 비트라인들(32)과 상보비트라인들(33)에 전개한다. 실렉터(13)로부터 수신된 데이터는 중간워크데이터(21) 또는 로어비트데이터(22)일 수 있다.
제1표시메모리(14)로부터 제2표시메모리(15)로의 데이터전송은 비트라인들(32)과 상보비트라인들(33)을 제2표시메모리(15)와 직접 접속하는 것을 통해 이루어진다. 다른 실시예에서, 비트라인들(32)과 상보비트라인들(33)은 센스증폭기와 접속될 수 있고 센스증폭기는 제1표시메모리(14)로부터 제2표시메모리(15)로 데이터전송을 위해 사용될 수 있다.
제2표시메모리(15)의 구조는 제2표시메모리(15)가 센스증폭기를 추가로 구비한다는 점을 제외하고는 제1표시메모리(14)의 구조와 거의 동일하다. 보다 상세하게는, 제2표시메모리(15)는 워드라인들(41), 비트라인들(42), 상보비트라인들(43), 메모리셀들(44), 워드라인디코더(45), 비트라인디코더(46) 및 센스증폭기(47)로 구성된다. 워드라인들(41)의 수는 V개 이고, 비트라인들(33)과 상보비트라인들(34)의 수는 H×(k/2)개 이다. 또한, 메모리셀들(34)의 수는 H×V×(k/2)개 이고 센스증폭기(47)의 수는 H×(k/2)개 이다. 워드라인들(41)은 x축방향으로 연장되도록 배치되고 비트라인들(42)은 y축방향으로 연장되도록 배치된다. 상보비트라인들(43)은 각각 비트라인들(42)과 대응된다. 각각의 상보비트라인(43)의 전압은 대응된 비트라인(42)과 상보적이다. 비트라인(42)과 대응된 비트라인(43)은 비트라인 짝으로서 총괄적으로 언급된다. 메모리셀들(44)은 워드라인들(41)과 비트라인들(42)의 각각의 교점에 배치된다. 각 메모리셀(44)은 대응된 워드라인(41), 비트라인(42) 및 상보비트라인(43)에 접속된다. 워드라인디코더(45)는 메모리제어신호(26)에 응답해 워드라인들(41)을 선택하기 위해 사용된다. 비트라인디코더(46)는 비트라인들(42) 및 상보비트라인들(43)을 통해 데이터접속하기 위해 사용된다. 비트라인디코더(46)는 제1표시메모리(14)의 비트라인들(32) 및 상보비트라인들(33)을 제2표시메모리(15)의 대응된 비트라인들(42) 및 상보비트라인들(43)과 접속시킨다. 또한, 비트라인디코더(46)는 메모리제어신호(26)에 응답해 어퍼비트데이터(23)를 수신하고 대응된 비트라인들(42)과 상보비트라인들(43)에 어퍼비드데이터(23)에 대응하는 전압을 전개한다. 센스증폭기들(47)은 각각 비트라인 짝과 결합된다. 센스증폭기들(47)은 대응된 비트라인들(42)과 상보비트라인들(43)에 전개된 전압들을 비교하여 대응된 비트라인들(42)에 전개된 데이터를 일치시킨다. H×(k/2)개의 센스증폭기들(47)은 H개 센스증폭기세트들(48)로 그룹지어지고, 각각은 (k/2)개의 센스증폭기들(47)을 포함한다. 특정의 센스증폭기세트(48)에 대응되는 (k/2)센스증폭기들(47)은 그 사이에 부착된 인덱스에 의해 일치될 수 있다.
제1표시메모리(14) 내에 비트라인들의 수가 제2표시메모리(15)의 비트라인들의 수와 일치되는 메모리구조는 제1표시메모리(14)로부터 제2표시메모리(15)로 데이터전송을 유용하게 하는데 효과적이다. 이런 메모리구조는 제1표시메모리(14) 내의 비트라인들(32)과 제2표시메모리(15) 내에 비트라인들(42) 사이의 일대일 접속을 허용한다. 이런 구조는 상보비트라인들(33, 43)에 대해서도 효과적이다. 이것은 영상데이터를 전송하기 위해 사용되는 회로들을 효과적으로 단순화한다. 게다가, 상술한 메모리구조는 메모리제어회로(12)가 동일한 어드레스를 사용하도록 하여 데이터소스의 위치와 영상데이터의 수신지를 일치시킨다. 이것은 어드레스생성을 효과적으로 단순화시킨다.
데이터래치 및 실렉터회로(16) 내의 제1 및 제2래치회로들(16a, 16b)은 센스증폭기세트들(48)과 일대일 대응된다. 제1래치회로(16a)의 각각은 k/2개의 1비트 래치들(511 내지 51k/2)로 구성되고 각 제2래치회로(16b)는 k/2개의 1비트 래치들(521 내지 52k/2)로 구성된다. 래치들(511, 521)은 대응된 제1 및 제2래치회로들(16a, 16b)과 결합된 센스증폭기세트(48)의 센스증폭기(471)의 출력과 접속되고 래치들 (512, 522)은 센스증폭기들(472)의 출력에 접속된다. 유사하게, 래치들(513, 523)은 센스증폭기(473)에 접속되고 래치들(514, 524)은 센스증폭기(474)에 접속된다. 제1래치회로(16a) 내의 래치들(511 내지 51k/2)은 화소데이터의 어퍼 k/2비트들을 저장하기 위해 사용되고, 제2래치회로(16b) 내의 래치들(521 내지 52k/2)은 화소데이터의 로어 k/2 비트들을 위해 사용된다.
화소데이터래치회로(17)는 라인에 배열된 1비트 래치들로 구성된다. 화소데이터의 어퍼 k/2비트를 저장하기 위해 사용되는 래치들은 제1래치회로(16a) 내의 래치들(51)에 접속되고, 화소데이터의 로어 k/2비트를 저장하기 위해 사용되는 래치들은 제2래치회로(16a) 내의 래치들(52)에 접속된다.
3. 제어기/드라이버의 동작
본 실시예에서 제어기/드라이버(3)의 동작이 상세히 설명될 것이다. 각 화소를 위한 데이터비트들의 수인 k는 8이라고 가정된다는 것에 유의해야 한다. 게다가, 선택된 게이트라인에 대응된 화소들의 라인은 선택된 라인의 화소들로 언급된다.
(1) 비트맵데이터에 응답해 LCD 구동
CPU(2)로부터 비트맵데이터(6)를 수신하는 경우, 제어기/드라이버(3)는 비트맵데이터(6)에 응답해 LCD(1)를 구동한다. 이 경우, 영상프로세서회로(11)는 불활성화된다. 비트맵데이터(6)에 응답해 LCD를 구동하는 것은 다음 단계 S01 및 S02를 포함한다.
단계 S01 : 비트맵데이터(6)의 쓰기 동작
비트맵데이터(6)는 제1 및 제2표시메모리들(14, 15)에 분할되어 저장된다. 도 4를 참조로 하면, CPU(2)는 메모리제어신호(7)를 사용해 메모리제어기(12)에 비트맵데이터(6)가 제어기/드라이버(3)에 제공되는 것을 알린다. 이 알림에 응답해, 메모리제어회로(12)는 비트맵데이터(6)를 로어 및 어퍼비트데이터(22, 23)로 분할한다. 다음 메모리제어회로(12)는 로어비트데이터(22)를 실렉터(13)로 출력하고 어퍼비트에이터(23)를 제2표시메모리(15)에 출력한다. 또한, 메모리제어회로(12)는 메모리제어신호(7)에 응답해 데이터선택신호(24)를 불활성화시킨다. 도 4(그 외 다음 도면들)에서 부호 "ON"은 대응된 신호들의 활성화를 나타내고, 부호 "OFF"는 대응된 신호들의 불활성화를 나타낸다. 데이터선택신호(24)의 불활성화에 응답해, 실렉터(113)는 로어비트데이터(22)를 선택해 제1표시메모리(14)에 출력한다. 제1표시메모리(14)는 로어비트데이터(22)를 저장하고, 제2표시메모리(15)는 어퍼비트데이터(23)를 저장한다. 예를 들면, 특정한 화소의 그레이레벨이 비트맵데이터(6)에서 "11001111"로 나타내어 질 때, "1111"이 제1표시메모리(14)에 저장되고 "1100"은 제2표시메모리(15)에 저장된다.
단계 S02: LCD 구동
다음, 제1 및 제2표시메모리들(14, 15)에 나누어 저장된 비트맵데이터(6)는 데이터래치 및 선택회로(16)를 통해 데이터라인드라이버회로(18)에 전송되고 화소데이터래치회로(17) 및 LCD(1)는 전달된 비트맵데이터(6)에 응답해 구동된다. 제1 및 제2표시메모리들(14, 15)로부터 데이터라인드라이버회로(18)에 전달되는 화소데이터는 다음에서 상술되는 바와 같이 이루어진다.
우선, 선택된 라인의 화소들에 대응된 화소데이터가 제1 및 제2표시메모리들(14, 15)로부터 검색되고 이후 데이터래치 및 선택회로(16)를 통해 화소데이터래치회로(17)에 전송된다. 특히, 제1래치신호(27)가 활성화되고 제2래치신호(28)가 불활성화된다. 이것은 제1래치회로(16a)가 제2표시메모리(15)로부터 선택된 라인의 화소들에 대해 어퍼비트데이터(23)의 대응된 부분을 래치하게 한다. 이것은 도 5에서 보여지는 바와 같이 제1래치신호(27)를 불활성화시키고 제2래치신호(28)를 활성화시키는 것에 의해 이루어진다. 다음 로어비트데이터(22)의 대응된 부분은 선택된 라인의 화소들에 대해 제1표시메모리(14)로부터 제2래치회로(16b)에 전달된다. 상세히는 제1표시메모리(14)에 저장된 로어비트데이터(22)는 비트라인들(42)(및 상보비트라인들(43))을 통해 센서증폭기들(47)로 전달된 후, 제2래치회로(16b)로 출력된다. 도 6에서 보여지는 바와 같이, 그 후 래치신호(29)가 활성화된다. 이것은 제1 및 제2래치회로들(16a, 16b)에 저장된 데이터가 서로 통합되도록 하여 선택된 라인의 화소들과 대응된 화소데이터를 화소데이터래치회로(17)에 전개시킨다. 이 화소데이터의 어퍼 4비트는 래치회로(16a)로부터 수신된 데이터비트들이고, 화소데이터의 로어 4비트들은 래치회로(16b)로부터 수신된 데이터비트들이다.
그 후, 데이터라인드라이버회로(18)는 화소데이터래치회로(17)로부터 화소데이터를 수신받아 수신된 화소데이터에 대응하는 전압에서 데이터라인들(1a)을 구동한다. 더욱 상세히는, 데이터라인드라이버회로(18)는 그레이스케일전압생성회로 (19)로부터 수신된 2k전압에서 선택된 라인의 각 화소들을 위한 화소데이터에 대응하는 전압을 선택한다. 다음, 데이터라인드라이버회로(18)는 선택된 접압으로 각 데이터라인(1a)을 구동한다.
그 사이에, 선택된 게이트라인(1b)은 게이트라인드라이버(4)에 의해 활성화된다. 이것은 선택된 라인의 화소들이 소망의 그레이레벨에 설정되도록 한다.
게이트라인들(1b)을 주사하는 동일한 동작이 반복된다. 선택된 게이트라인(1b)과 대응되는 화소데이터는 제1 및 제2표시메모리(14, 15)로부터 검색되고 LCD(1)의 데이터라인들(1a)은 검색된 데이터에 응답해 구동된다. 게이트라인들(1b)을 완전히 주사하는 것은 1 프레임 영상을 디스플레이하는 것이다.
(2) 벡터데이터에 응답해 LCD 구동
CPU(2)로부터 벡터데이터(5)를 수신하는 경우, 제어기/드라이버(3)는 벡터데이터(5)에 응답해 LCD(1)를 구동한다. 벡터데이터(5)는 영상프로세서회로(11)에 의해 비트맵데이터로 우선 변환되고 LCD(1)는 벡터데이터(5)로부터 얻어진 비트맵데이터에 응답해 구동된다. 벡터데이터(5)에 응답해 LCD를 구동하는 것은 다음 단계들 S03 내지 S05를 포함한다.
단계 S03 : 벡터데이터변환
벡터데이터(5)의 데이터변환은 제1표시메모리(14)에 대응하는 비트맵데이터를 전개하기 위해 우선 실시된다. 보다 상세하게는, CPU(2)는 메모리제어신호(7)를 사용해 벡터데이터(5)가 제어기/드라이버(3)에 제공되는 것을 메모리제어회로(12) 에 알린다. 메모리제어신호(7)에 응답해, 도 7에서 보여지는 바와 같이, 메모리제어회로(12)가 데이터선택신호(24)를 활성화한다. 데이터선택신호(24)의 활성화에 응답해 실렉터(13)는 중간워크데이터(21)를 선택해 제1표시메모리(14)를 출력한다. 그 사이에, 영상프로세서(11)는 벡터데이터(5)로 나타낸 명령들을 순차적으로 해석하여 그래픽프리미티브들을 표시영상에 통합되도록 일치시키고, 그래픽프리미티브들에 대응하는 중간워크데이터(21)를 비트맵형식으로 전개한다. 전개된 중간워크데이터(21)는 제1표시메모리(14)에 저장된다. 중간워크데이터(21) 중 새롭게 전개되는 것에 대응되는 그래픽프리미티브가 제1표시메모리(14)에 이미 존재하는 다른 그래픽프리미티브를 오버랩하는 경우, 영상프로세서(11)는 제1표시메모리(14)의 대응된 부분을 덮어쓰기 한다. 영상프레임에 대응되는 명령들의 해석을 완성한 후, 영상프레임을 나타내는 비트맵데이터는 제1표시메모리에 전개된다. 제1표시메모리(14)에 전개된 비트맵데이터는 각각 24 그레이레벨들인 4비트 비트맵데이터이다.
단계 S04 : 비트맵데이터전송
도 7에서 보여지는 바와 같이, 그 후, 제1표시메모리(14)에 전개된 비트맵데이터는 제2표시메모리(15)에 전송된다.
이후 설명되는 바와 같이, LCD(1)는 제2표시메모리(15)에 저장된 비트맵데이터에 응답해 구동된다. 제1표시메모리(14)에 전개된 비트맵데이터는 LCD(1)를 구동하기 위해 직접 사용되지 않는다. 이것은 LCD(1) 상에 디스플레이되는 "불완전한" 영상을 피하는 것을 목적으로 한다. 목표영상프레임에 대응되는 명령들의 완전한 세트가 영상프로세서(11)에 의해 처리되면, "완전한" 비트맵데이터가 제1표시메모리(14)에 전개된다. 그러나, 제1표시메모리(14)에 "완전한" 비트맵데이터의 전개는 LCD(1) 상에 디스플레이되는 영상들의 업데이트 또는 리프레싱 타이밍에 동기될 수 없을 것이다. 따라서, 제1표시메모리(14)에 저장된 비트맵데이터를 직접 사용하는 것은 바람직하지 못한 영상이 LCD(1) 상에 디스플레이 되도록 할 것이다. 바람직하지 못한 영상이 디스플레이 되는 것을 피하기 위해, "완전한" 비트맵데이터를 전개시킨 후, "완전한" 비트맵데이터는 표시메모리(14)로부터 제2표시메모리(15)에 전송된다. 제2표시메모리(15)에 저장된 비트맵데이터는 LCD(1) 상에 영상들을 업데이트하거나 리프레싱하기 위해 전용적으로 사용된다.
단계 S05 : LCD 구동
도 8 및 도 9에서 보여지는 바와 같이, 다음으로, 제2표시메모리(15)에 저장된 "완전한" 비트맵데이터는 데이터래치 및 선택회로(16)와 화소데이터래치회로(17)를 통해 데이터라인드라이버회로(18)에 순차적으로 전송되고 LCD(1)는 전송된 비트맵데이터에 응답해 구동된다. 제1표시메모리(14)에 저장된 비트맵데이터는 LCD(1)를 구동하기 위해 직접 사용되지 않도록 유의해야 한다.
더욱 상세하게는 도 8에 보여지는 바와 같이, 제2표시메모리(15)에 저장된 비트맵데이터의 대응부분은 선택된 라인의 화소들을 위해 데이터래치 및 선택회로(16)에 전송된다. 상세하게는, 제1 및 제2래치신호들(28, 29) 모두가 활성화되고, 제2표시메모리(15)에 저장된 비트맵데이터의 관련된 부분은 제1 및 제2래치회로들(16a, 16b) 모두에 의해 래치된다. 제1 및 제2래치회로들(16a, 16b)에 의해 래치된 데이터는 동일하다.
도 9에 보여지는 바와 같이, 그 후 래치 신호(29)가 활성화된다. 이것은 제1 및 제2래치회로들(16a, 16b)에 저장된 데이터가 서로 통합되도록 하여 선택된 라인의 화소들의 화소데이터를 화소데이터래치회로(17)에 전개시킨다. 전개된 화소데이터는 제1래치회로(16a)와 동일한 어퍼 4비트와 제2래치회로(16b)와 동일한 로어 4비트인 4비트 비트맵데이터이다. 이 동작은 4비트비트맵데이터를 8비트비트맵데이터로 데이터변환을 이룬다.
화소데이터래치회로(17)에 전개된 화소데이터에 응답해, 데이터라인들(1a)은 데이터라인드라이버회로(18)에 의해 구동되고, 선택된 게이트라인(1b)은 게이트라인드라이버(4)에 의해 구동된다. 이것은 선택된 라인의 화소들에 소망의 그레이레벨들을 이룬다.
게이트라인들(1b)을 주사하는 동일한 동작이 반복된다. 제2표시메모리(15)로부터 검색된 비트맵데이터와 LCD(1)의 데이터라인들(1a)은 검색된 비트맵데이터에 응답해 구동된다. 게이트라인들(1b)의 완전한 주사는 1프레임 영상을 디스플레이하게 한다.
바람직한 실시예에서, 제어기/드라이버(3)는 다음의 프레임영상을 위해 벡터데이터(5)의 데이터변환을 하기 위해 설계되고 제2표시메모리(15)에 저장된 비트맵데이터에 응답해 LCD(1)를 구동한다. 이것은 벡터데이터(5)가 제어기/드라이버(3)에 입력된 후 표시지연을 효과적으로 개선한다.
상술한 바와 같이, 제어기/드라이버(3)는 제1 및 제2표시메모리(14, 15)를 사용하여 벡터데이터(5)와 비트맵데이터(6) 모두에 적합하다. 제1 및 제2표시메모리(14, 15)는 2개의 목적을 위해 사용되어 제어기/드라이버(3)의 회로크기를 감소시킨다. 더욱 상세하게는, 벡터데이터(5)가 제어기/드라이버(3)에 제공되는 경우, 제1표시메모리(14)는 영상프로세서회로(11)가 벡터데이터(5)를 대응하는 비트맵데이터로 변환하는 워크에어리어로 기능하고, 제2표시메모리(15)는 LCD(1)를 구동하기 위해 사용되는 비트맵데이터를 저장하는 표시메모리로 기능한다. 제1표시메모리(14)에 전개된 비트맵데이터는 LCD(1)를 구동하기 위해 직접 사용되지 않는다. 이 동작은 제어기/드라이버(3)가 LCD(1)를 구동하는데 적합하지 않은 벡터데이터(5)를 대응하는 비트맵데이터로 변환하게 하고, 대응하는 비트맵데이터에 응답해 LCD(1)를 구동하게 한다. 한편, 비트맵데이터(6)가 제어기/드라이버(3)에 제공되는 경우, 제1 및 제2표시메모리(14, 15) 모두는 비트맵데이터를 저장하기 위해 사용된다. 비트맵데이터(6)의 로어 k/2 비트는 제1표시메모리(14)에 저장되고 어퍼 k/2 비트는 제2표시메모리(15)에 저장된다. 이것은 제어기/드라이버(3)가 감소된 메모리 크기로 LCD(1)에 우수한 영상을 디스플레이하도록 한다.
4. 바람직한 변형예
이 실시예에서, 도 10에서 보여지는 바와 같이, 제1래치회로(16a) 내의 래치들(511 내지 514) 및 제2래치회로(16b) 내의 래치들(521 내지 524 )은 데이터터라인드라이버회로(18)의 출력 방향과 동일한 방향인 x축에 교대로 배열된다. 이 경우, 래치들(511 내지 514)에 접속된 래치들과 래치들(521 내지 524)에 접속된 래치들 또한 화소데이터래치회로(17) 내에 교대로 배열된다. 이런 배열은 센스증폭기(47), 래치들(511 내지 514) 및 래치들(521 내지 524) 사이에 상호접속의 교점들의 수를 효과적으로 감소시킨다. 교점들의 수의 감소는 상호접속을 배치하기 위해 필요한 면적을 감소시키는데 효과적이고 제어기/드라이버(3)의 전력소비를 줄이기 위해서도 효과적이다.
래치들(511 내지 514) 및 래치들(521 내지 524)을 교대로 배치하는 것은 제1래치회로(16a)와 화소데이터래치회로(17) 사이에서 화소데이터의 어퍼 k/2 비트를 전송하는데 사용되는 상호접속들과 제2래치회로(16b)와 화소데이터래치회로(17) 사이에서 로어 k/2 비트를 전송하기 위해 사용되는 상호접속들이 x축방향에서도 교대로 배열되는 것을 요구한다. 이것은 화소데이터래치회로(17) 및 데이터라인드라이버회로(18) 사이에서 화소의 어퍼 k/2 비트를 전송하기 위해 사용되는 상호접속들과 화소데이터래치회로(17)와 데이터라인드라이버회로(18) 사이에서 화소의 로어 k/2 비트를 전송하기 위해 사용되는 상호접속들도 교대로 배열된다는 것을 의미한다.
그러나, 래치들(511 내지 514) 및 래치들(521 내지 524)의 교대배열은 데이터라인드라이버회로들(18) 내에 상호접속의 루팅을 복잡하게 하지 않는다. 그 이유는 다음에서 설명된다.
도 11은 데이터라인드라이버회로(18)의 예시구조를 설명하는 회로도이다. 데이터라인드라이버회로(18)는 일반적으로 LCD(1)의 데이터라인들(1a)과 각각 결합된 실렉터회로들(53)로 구성된다. 실렉터회로들(53)은 디코더(43), 그레이스케일전압라인들(550 내지 55n-1), 출력증폭기(56) 및 스위치들(570 내지 57n-1 )로 각각 구성되고 n은 2k이다. 그레이스케일전압라인들(550 내지 55n-1)은 그레이스케일전압들(V 0 내지 Vn-1)을 그레이스케일전압생성회로(19)로부터 각각 수신한다. 스위치들(570 내지 57n-1)은 그레이스케일전압라인들(550 내지 55n-1) 및 출력증폭기(56)의 입력들에 사이에 각각 접속된다. 디코더(54)는 화소데이터래치회로(17)로부터 수신된 화소데이터에 응답하여 스위치신호들(S0 내지 Sn-1)을 스위치들(570 내지 57n-1 )에 제공한다. 스위치신호들(S0 내지 Sn-1)중의 하나는 화소데이터에 응답해 활성화된다. 스위치들(570 내지 57n-1)은 대응되는 스위치 신호들(S0 내지 Sn-1)이 활성화되는 것에 응답에 턴온된다.
도 11에서 알 수 있는 바와 같이, 화소데이터의 어퍼 k/2 비트들을 전송하는 상호접속들 및 로어 k/2 비트를 전송하는 상호접속들이 교대로 배치된다는 사실에 무관하게 그레이스케일전압라인들(550 내지 55n-1)의 레이아웃, 출력증폭기(56) 및 스위치들(570 내지 57n-1)이 배치될 수 있다.
한편, 디코더(54)의 레이아웃은 상호접속들이 교대로 배치되도록 요구된다. 그러나, 상호접속들의 교대배치는 디코더(54)의 복잡성을 증가시키지 않는다.
도 12는 디코더(54)의 예시구조의 회로도이고, 도 13은 디코더(54)의 다른 예시구조의 다른 회로도이다. 차이는 도 12에서 보여지는 구조에서는 화소데이터의 어퍼 k/2 비트를 전송하기 위한 상호접속들과 로어 k/2 비트를 전송하기 위한 상호접속들이 교대로 배열되는 반면, 도 13에서 보여지는 구조에서는 로어 k/2 비트를 전송하기 위한 상호접속들이 화소데이터의 어퍼 k/2 비트를 전송하는 상호접속들의 한 측에 모두 배치된다는 것이다. 각 화소를 위한 데이터비트의 수인 k는 4라는 것에 유의해야 한다. 양 구조들에서, 디코더(54)는 2k개의 AND 게이트들(580 내지 5815), 4개의 인버터들(591 내지 594), 4개의 화소데이터라인들(60a1 내지 60a4) 및 상보화소데이터라인들(60b1 내지 60b4)로 구성되고 화소데이터라인들(60a1 내지 60a4)은 화소데이터의 대응되는 데이터비트를 수신한다. 인버터들(591 내지 594 )의 입력은 화소데이터라인들(60a1 내지 60a4)과 접속되고 인버터들(591 내지 594)의 출력들은 상보화소데이터라인들(60b1 내지 60b4)과 각각 접속된다.
도 12 및 도 13에서 알 수 있는 바와 같이, 화소데이터의 어퍼 및 로어 k/2비트들을 전송하는 상호접속들의 배치순서(즉, 화소데이터라인들(60a1 내지 60a4)을 화소데이터의 데이터비트와 결합)는 AND 게이트들(580 내지 5815)의 입력들을 화소데이터라인들(60a1 내지 60a2) 및 상보화소데이터라인들(60b1 내지 60b 4)과 결합하는데에만 영향을 미친다. 따라서, 상호접속들의 배치순서의 변경은 디코더(54)의 레이아웃을 복잡하게 하지 않는다.
따라서, 래치들(511 내지 514) 및 래치들(521 내지 524)의 교대배치는 데이터라인드라이버회로(18) 내에 상호접속들의 루팅을 복잡하게 하지 않는다. 오히려, 교대배치는 제어기/드라이버(3) 전체로서 상호접속들의 교점의 수를 감소시킨다.
본 발명의 다른 실시예에서, 비트맵데이터(6)의 어퍼 k/2 비트(즉, 어퍼비트데이터(23))는 제2표시메모리(15) 대신 제1표시메모리(14)에 전송될 수 있고 비트맵데이터(6)의 로어 k/2 비트(즉, 로어비트데이터(22))는 제1표시메모리(14) 대신 제2표시메모리(15)에 전송될 수 있다. 이 경우, 비트맵데이터(6)의 어퍼 k/2비트는 제1표시메모리(14)로부터 제1래치회로(16a)에 전송되고 비트맵데이터(6)의 로어 k/2 비트는 제2표시메모리(15)로부터 제2래치회로(16b)에 전송된다.
본 발명의 다른 실시예에서, 제1 및 제2표시메모리들(14, 15)의 커패시티는 서로 다를 수 있다. 제1표시메모리(14)가 제2표시메모리(15) 보다 큰 커패시티를 가진 경우, 제1표시메모리(14)의 여분은 LCD(1) 상에 영상을 디스플레이하기 위한 비트맵데이터 이외에 다른 데이터를 저장하기 위한 메모리영역으로 사용될 수 있다.
그러나, 제1 및 제2표시메모리들(14, 15)의 커패시티들이 동일한 것이 바람직하다. 제2표시메모리(15)가 제1표시메모리(14)의 커패시티보다 큰 커패시티를 가질 경우, 예를 들면, 제2표시메모리(15)의 여분은 소용이 없다. 이 문제를 피하기 위해, 제1표시메모리(14)의 커패시티는 제2표시메모리(15)의 커패시티와 동일한 것이 바람직하다.
(제2실시예)
1, 제어기/드라이버의 구조
도 14는 본 발명의 제2실시예에서 제어기/드라이버의 예시구조를 설명하는 블록도이다. 제2실시예에서, 제1 및 제2표시메모리들(14, 15)은 x축방향 즉, 데이터라인드라이버회로(18)의 출력이 배열되는 방향으로 배열된다. 제1 및 제2표시메모리들(14, 15)은 수평복사회로(61)와 메모리실렉터회로(62)를 통해 화소데이터래치회로(17)에 접속된다. 이 실시예에서의 구조는 제1표시메모리(14)가 제2표시메모리(12)를 통하지 않고 화소데이터래치회로(17)에 비트맵데이터를 전송하도록 한다는 것에 유의해야 한다.
이 실시예에서 제1 및 제2표시메모리들(14, 15)의 배치는 제1실시예에 대해 2개의 이점을 가진다. 우선, 이 배치는 제1 및 제2표시메모리들(14, 15)이 동시에 화소데이터래치회로(17)로 영상데이터를 출력하게 한다. 이것은 제1 및 제2표시메모리(14, 15)로부터 화소데이터래치회로(17)에 영상데이터를 전송하기 위한 지속시간의 필요를 효과적으로 감소시키고 이에 의해 제어기/드라이버(3)의 동작속도를 효과적으로 향상시킨다.
둘째로, 제1 및 제2표시메모리들(14, 15)을 x축방향으로 배열하는 것은 제어기/드라이버(3)의 길이를 y축방향(즉, 제1 및 제2표시메모리(14, 15)의 비트라인들 방향)에서 효과적으로 감소시킨다. 이것은 LCD(1)와 제어기/드라이버(3)가 동일한 유리기판에 제공되는 경우, 즉, COG(chip on glass)기술이 시스템에 적용되는 경우 특히 효과적이다. COG기술이 사용되는 경우, 수직방향(y축방향)으로 제어기/드라이 버(3)의 길이의 증가는 곧 유리기판의 크기를 증가시키고 비용을 바람직하게 증가시키게 된다. 따라서, 제1 및 제2표시메모리(14, 15)를 x축방향으로 배열하는 것은 LCD(1)와 제어기/드라이버(3)가 동일한 유리기판에 제공되는 경우 특히 효과적이다.
이하에서는 제2실시예의 제어기/드라이버(3)에 대해 상세히 설명한다.
제2실시예에서, 도 14에 도시된 바와 같이, 메모리제어회로(12)가 메모리제어회로(63)로 대체되고 데이터래치 및 실렉터회로(16)는 수평복사회로(61)와 메모리실렉터회로(62)로 대체된다.
메모리제어회로(63)는 제1 및 제2래치신호들(64, 65) 및 복사제어신호(66)를 수평복사회로(66)에 제공하고 메모리선택신호(67)를 제공하도록 설계된다. 메모리제어회로(63)의 다른 기능들은 메모리제어회로(63)가 이 실시예의 제어기/드라이버(3)에 포함되지 않은 데이터래치 및 선택회로(16)를 제어하지 않는다는 점을 제외하고는 제1실시예의 메모리제어회로(12)의 기능들과 동일하다.
수평복사회로(61)는 제1표시메모리(14)에 저장된 영상데이터의 복사를 제2표시메모리(15)에 전개시키기 위해 설계된다. 또한, 수평복사회로(61)는 제1 및 제2표시메모리(14, 15)에 저장된 영상데이터를 제1 및 제2래치신호(64, 65)에 응답해 메모리실렉터회로(62)로 전송하도록 설계된다. 메모리실렉터회로(62)는 메모리선택신호(67)에 응답해 제1 및 제2표시메모리들(14, 15)로부터 수신된 영상데이터 모두를 데이터라인드라이버회로(18)에 전송하거나, 제2표시메모리(15)로부터 수신된 영상데이터만을 데이터라인드라이버회로(18)로 전송한다.
도 15는 수평복사회로(61) 및 메모리실렉터회로(62)의 예시구조를 설명하는 블록도이다. 수평복사회로(61)는 H개의 제1래치회로들(71a), H개의 제2래치회로들(71b) 및 H개의 복사회로들(72)(각각 하나가 도시됨)로 구성되고, H는 LCD(1)의 데이터라인들(1a)의 수이다. 제1 및 제2래치회로들(71a, 71b) 각각은 k/2 데이터비트들을 동시에 래치하는 기능을 가진다. 제1래치회로들(71a)은 제1래치신호(64)에 응답해 제2표시메모리(15)에 저장된 영상데이터를 래치한다. 유사하게, 제2래치회로들(72b)은 제2래치신호(65)에 응답해 제1표시메모리(14)에 저장된 영상데이터를 래치한다. 복사회로들(72)은 복사제어신호(66)에 응답해 제2래치회로들(71b)에 의해 래치된 데이터를 제2표시메모리(15)에 전송한다. 복사회로들(72)은 제1표시메모리(14)에 저장된 영상데이터를 제2표시메모리(15)에 복사하기 위해 사용된다.
메모리실렉터회로(62)는 실렉터회로들(73)(하나만을 도시)로 구성된다. 실렉터회로들(73)은 제1래치회로들(71a)에 의해 래치된 데이터와 제2래치회로들(71b)에 의해 래치된 데이터를 선택하여 화소데이터래치회로(17)에 출력한다. 화소데이터래치회로(17)는 제1 및 제2래치회로(71a, 71b)에 의해 래치된 데이터를 수신하여 LCD(1)를 구동하기 위해 사용되는 화소데이터를 전개한다. 제1래치회로들(71a)로부터 수신된 데이터는 화소데이터의 어퍼 k/2 비트로 사용되고, 제2래치회로(71b)로부터 수신된 데이터는 화소데이터의 로어 k/2비트로 사용된다. 화소데이터래치회로(17)는 전개된 화소데이터를 데이터라인드라이버회로(18)에 제공한다.
이 실시예에서 제어기/드라이버(3)의 예시동작은 k가 8이라고 가정하여 이하에서 설명될 것이다.
(1) 비트맵데이터에 응답해 LCD 구동
CPU(2)로부터 비트맵데이터(6)를 수신하는 경우, 제어기/드라이버(3)는 비트맵데이터(6)에 응답해 LCD(1)를 구동한다. 이 경우, 영상프로세서회로(11)는 불활성화된다. 비트맵데이터(6)에 응답해 LCD를 구동하는 것은 다음의 단계 S11 내지 S12를 포함한다.
단계 S11 : 비트맵데이터(6)의 쓰기 동작
도 16을 참조로 하여, 비트맵데이터(6)가 제1 및 제2표시메모리들(14, 15)에 분할되어 저장된다. 메모리제어회로(63)는 비트맵데이터(6)를 로어 및 어퍼비트데이터(22, 23)로 분할한다. 로어비트데이터(22)는 실렉터(13)에 제공되고 어퍼비트데이터(23)는 제2표시메모리(15)에 제공된다. 메모리제어회로(63)에 의해 불활성화되는 데이터선택신호에 응답해, 실렉터(13)는 로어비트데이터(22)를 선택하여 제1표시메모리(14)에 출력한다. 로어비트데이터(22)는 제1표시메모리(14)에 저장되고, 어퍼비트데이터(23)는 제2표시메모리(15)에 저장된다. 예를 들면, 특정한 화소의 그레이레벨이 비트맵데이터(6)에서 "11001111"로 나타내어지는 경우, "1111"은 제1표시메모리(14)에 저장되고 "1100"은 제2표시메모리에 저장된다.
단계 S12: LCD 구동
다음, 제1 및 제2표시메모리(14, 15)에 분할되어 저장된 비트맵데이터(6)가 수평복사회로(61), 메모리선택회로(62) 및 화소데이터래치회로(17)를 통해 데이터라인드라이버회로(18)에 전송되고 LCD(1)는 전송된 비트맵데이터(6)에 응답해 구동된다. 제1 및 제2표시메모리들(14, 15)로부터 데이터라인드라이버회로(18)로 화소 데이터 전송은 다음에 설명되는 바와 같이 이루어진다.
우선, 선택된 라인의 화소들과 대응되는 화소데이터는 제1 및 제2표시메모리(14, 15)로부터 검색된 후, 화소데이터래치회로(17)에 전송된다. 더욱 상세하게는 도 16에 보여지는 바와 같이 제1래치신호(64)는 활성화되어 제1래치회로(71a)가 제2표시메모리(15)로부터 선택된 라인의 화소들에 대해 어퍼비트데이터(23)의 대응되는 부분을 래치한다. 그 사이에, 제2래치신호(65)는 활성화되고, 제2래치회로(71b)가 제1표시메모리(14)로부터 선택된 라인의 화소들에 대해 로어비트데이터(22)의 대응되는 부분을 래치한다.
도 17에서 보여지는 바와 같이, 이것은 메모리선택신호(67)를 불활성화하는 것에 의해 이루어지고 이에 의해 실렉터(13)가 제2래치회로들(71b)을 선택하게 한다. 게다가, 래치신호(29)는 동시에 활성화된다. 래치신호(29)가 활성화되는 것에 응답해 래치회로(71a, 71b)에 래치된 데이터가 화소데이터래치회로(17)에 전송되어 화소데이터를 전개한다. 화소데이터래치회로(17)에 전개된 화소데이터의 어퍼 4비트는 제1래치회로들(71a)에 저장된 데이터이고, 로어 4비트는 제2래치회로들(71b)에 저장된 데이터이다.
다음, LCD(1)의 데이터라인들(1a)은 화소데이터래치회로(17)에 전개된 화소데이터에 응답하여 데이터라인드라이버(18)에 의해 구동되고, 선택된 게이트라인(1b)은 게이트라인드라이버(4)에 의해 활성화된다. 남아있는 게이트라인들(1b)에 대해 동일하게 행해진다. 게이트라인들(1b)은 게이트라인드라이버(4)에 의해 주사되고 데이터라인들(1a)은 각 게이트라인들(1b)에 대해 데이터라인드라이버(18)에 의해 구동된다. 게이트라인들(1b)을 완전히 주사하는 것은 1프레임 영상을 디스플레이하는 것이다.
(2) 벡터 데이터에 응답하여 LCD 구동
CPU(2)로부터 벡터데이터(5)를 수신하는 경우, 제어기/드라이버(3)는 벡터데이터(5)에 응답해 LCD(1)를 구동한다. 벡터데이터(5)는 우선 영상프로세서회로(11)에 의해 비트맵데이터로 변환되고, LCD(1)는 벡터데이터(5)로부터 얻어진 비트맵데이터에 응답해 구동된다. 벡터데이터(5)에 응답하여 LCD를 구동하는 것은 다음 단계들 S13 내지 S15를 포함한다.
단계 S13 : 벡터데이터변환
벡터데이터(5)에 응답하여 LCD를 구동하는 것은 벡터데이터(5)를 변환하는 것에서 시작하여 제1표시메모리(14)에 대응하는 비트맵데이터를 전개하게 한다. 데이터변환은 제1실시예에서 설명된 바와 같이 실행되고 따라서, 데이터변환의 상세한 설명은 생략한다.
단계 S14 : 비트맵데이터전송
도 18에서 보여지는 바와 같이, 제1표시메모리(14)에 전개된 비트맵데이터는 제2표시메모리(15)에 전송된다. 상세히는, 제1표시메모리(14)의 워드라인들 중의 하나가 선택되고 선택된 워드라인과 대응되는 비트맵데이터는 대응되는 메모리셀들로부터 검색된다. 다음 검색된 데이터는 제2래치신호(65)의 활성화에 응답해 제2래치회로들(71b)에 전송된다. 이것은 복사제어신호(66)를 활성화하는 것에 의해 이루어져 제2래치회로들(71b)에 의해 래치된 데이터가 복사회로(72)를 통해 제2표시메 모리(15)에 전송되도록 한다. 제2표시메모리(15)는 전송된 데이터를 저장한다. 남아있는 워드라인들 대해서도 워드라인들을 주사하는 것이 동일하게 행해진다. 이것은 제1표시메모리(14)로부터 제2표시메모리(15)에 모든 비트맵데이터의 데이터전송을 완성한다.
단계 S15 : LCD 구동
다음 제2표시메모리(15)에 저장된 비트맵데이터는 화소데이터래치회로(17)에 순차적으로 전송되고 LCD(1)는 전송된 비트맵데이터에 응답에 구동된다. 제1표시메모리(14)에 저장된 데이터는 LCD(1)를 구동하기 위해 직접 사용되지 않는다.
보다 상세하게는, 메모리선택신호(67)는 실렉터(13)가 제1래치회로들(71a)을 선택하도록 활성화된다. 그 사이에, 래치신호(29)는 활성화된다. 래치신호(29)의 활성화에 응답해, 제1래치회로들(71a)에 저장된 데이터는 화소데이터래치회로(17)에 전송되어 선택된 라인의 화소들에 대응되는 화소데이터를 전개한다. 제1래치회로들(71a)로부터 화소데이터래치회로(17)에 직접 전송된 데이터는 화소데이터의 어퍼 4비트들로 사용되고 실렉터(13)를 통해 전송된 데이터는 화소데이터의 로어 4비트로 사용된다. 즉, 화소데이터의 어퍼 및 로어 4비트 모두는 제1래치회로들(71a)에 의해 래치된 데이터의 그것과 동일하다. 이런 동작은 제2표시메모리(16)에 저장된 4비트 비트맵데이터를 8비트 비트맵데이터로 데이터변환시키고 이는 화소데이터래치회로(17)에서 전개된다.
다음, LCD(1)의 데이터라인들(1a)은 화소데이터래치회로(17)에 전개된 화소데이터에 응답해 데이터라인드라이버(18)에 의해 구동되고, 선택된 게이트라인(1b) 은 게이트라인드라이버(4)에 의해 활성화된다. 남아있는 게이트라인들(1)에 대해서도 동일하게 행해진다. 게이트라인들(1b)은 게이트라인드라이버(4)에 의해 주사되고 데이터라인들(1a)은 각 게이트라인(1b)에 대해 데이터라인드라이버(18)에 의해 구동된다. 게이트라인들(1b)을 완전히 주사하는 것은 1프레임영상을 디스플레이하는 것이다.
상술된 바와 같이, 제2실시예에서 제어기/드라이버(3)는 제1실시예의 경우와 같이, 두 개의 목적을 위해 제1 및 제2표시메모리(14, 15)를 사용하도록 설계된다. 이것은 제어기/드라이버(3)가 감소된 메모리크기로 벡터데이터(5)와 비트맵데이터(6) 모두에 적합하도록 한다.
제2실시예의 추가적인 이점은 x축방향(또는 수평방향)으로 제1 및 제2표시메모리들(14, 15)을 배치하는 것을 통해 y축방향의 제어기/드라이버(3)의 길이가 효과적으로 감소될 수 있다는 것이다. 이것은 제어기/드라이버(3)의 동작속도를 향상하는데도 효과적이다.
본 발명은 제1 및 제2표시메모리(14, 15), 수평복사회로(61), 메모리실렉터회로(62) 및 화소데이터래치회로(17)가 물리적으로(또는 기계적으로) 분리되어 있다는 것에 제한되지 않고, 즉, 다른 반도체칩들에 통합된다는 것에 유의해야 한다. 제1 및 제2표시메모리들(14, 15)은 논리적으로만 분리될 것이 요구되어지고 따라서 제1 및 제2표시메모리들(14, 15)은 단일하게 통합될 수 있다는 것에 특히 유의해야 한다.
도 21a 및 도 21b는 제1 및 제2표시메모리들(14, 15), 수평복사회로(61), 메 모리실렉터회로(62) 및 화소데이터래치회로(17)가 단일하게 통합된 통합회로(74)의 바람직한 구조를 설명하는 회로도이다. 통합회로(74)는 수평복사회로(61), 메모리실렉터회로(62) 및 화소데이터래치회로(17)에 추가해 제1 및 제2표시메모리들(14, 15)로 사용되는 메모리부분(75)으로 구성된다.
도 21a에 도시된 바와 같이, 메모리부(75)는 워드라인들(811 내지 81V), 비트라인들(821 내지 82(H×k)), 상보비트라인들(831 내지 83(H×k) ), V행 및 H×k열에 배열된 메모리셀들(84), 워드라인디코더(85), 비트라인디코더(86) 및 센스증폭기들(87)로 구성된다. 상보비트라인들(83)은 비트라인들(82)과 일대일로 대응되고 각 상보비트라인(83)은 대응되는 비트라인(82)에 상보적인 전압을 가진다. 비트라인(82)과 대응되는 상보비트라인(83)은 총괄적으로 비트라인짝으로 언급된다. 메모리셀들(84)은 워드라인들(81)과 비트라인들(82)의 각각의 교점에 배치된다. 각 메모리셀(84)은 대응되는 워드라인(81), 비트라인(82) 및 상보비트라인(83)에 접속된다. 워드라인디코더(85)는 메모리제어회로(63)로부터 수신된 메모리제어신호들(88)에 응답해 워드라인들(81) 중에서 선택된 것을 활성화한다. 메모리제어신호들(88)은 도 14에 보여지는 메모리제어신호들(25, 26)과 같다는 점에 유의해야 한다. 비트라인디코더(86)는 메모리제어신호들(88)에 응답해 실렉터(13)로부터 수신된 데이터(즉, 중간워크데이터(21) 또는 로어비트데이터(22))에 대응하는 전압을 수신된 데이터의 수신지와 대응되는 비트라인(82) 및 상보비트라인(83)에 전개한다. 센스증폭기들(87)은 대응되는 비트라인(82)과 상보비트라인(83)의 전압을 각각 비교해 대응되는 비트라인(82)에 전개된 데이터를 일치시킨다. 일치하게 된 데이터는 센스증폭기들(87)로부터 출력된다.
메모리부(75)에서, 제2실시예의 제1표시메모리(14)는 홀수의 비트라인들(821, 823,.....82(H×k)-1), 홀수의 상보비트라인들(831, 83 3,.....83(H×k)0-1), 메모리셀들(84) 및 여기에 접속된 센스증폭기들(87)로 구성된다. 유사하게, 제2실시예에서 제2표시메모리(15)는 짝수의 비트라인들(822, 824,.....82(H×k)), 짝수의 상보비트라인들(832, 834,.....83(H×k)), 메모리셀들(84) 및 여기에 접속된 센스증폭기들(87)로 구성된다. 제1표시메모리(14)로 사용되는 메모리셀들(84)의 열들과 제2표시메모리(15)로 사용되는 메모리셀들(84)의 열들은 x축방향으로 교대로 배치된다.
도 21b에서 도시된 바와 같이, 수평복사회로(61) 내에 제1래치회로들(71a)은 복수의 래치들(89a)로 각각 구성되고, 제2래치회로들(71b)은 복수의 래치들(89b)로 각각 구성된다. 제1래치회로들(71a) 내의 래치들(89a)과 제2래치회로들(71b) 내의 래치들(89b)은 교대로 X축방향으로 배치된다. 래치들(89a)은 제2표시메모리(15) 내에 센스증폭기들(87)에 각각 접속되고, 래치들(89b)은 제1표시메모리(15) 내의 센스증폭기들(87)에 각각 접속된다. 래치들(89a)은 대응되는 센스증폭기들(87)의 출력을 래치하기 위해 제1래치신호(64)(도 21b에 미도시)에 응답하고, 래치들(89b)은 대응되는 센스증폭기들(87)의 출력을 래치하기 위해 제2래치신호(65)(도 21b에 미도시)에 응답한다.
수평복사회로(61)내에 복사회로들(72)은 버퍼(91) 및 인버터(92)로 각각 구 성된다. 버퍼들(91)의 입력들은 제2래치회로들(71b) 내에 대응되는 래치들(89b)의 출력과 접속되고, 버퍼들(91)의 출력은 제2표시메모리(15) 내의 대응되는 비트라인들(82)에 접속된다. 유사하게, 인버터들(29)의 입력들은 제2래치회로들(71b) 내의 대응되는 래치들(89b)의 출력에 접속되고, 인버터들(92)의 출력은 제2표시메모리(15) 내에 대응되는 상보비트라인들(83)에 접속된다.
버퍼들(91)과 인버터들(92)은 제1표시메모리(14)에 저장된 데이터를 제2표시메모리(15)에 전송하기 위해 사용된다. 복사제어신호(66)의 활성화에 응답하여, 버퍼들(92)은 래치들(89b)에 저장된 데이터를 제2표시메모리(15) 내의 비트라인들(82)에 전송하고 인버터들(93)은 제2표시메모리(15) 내의 상보비트라인들(83)의 래치들(89b)에 저장된 데이터에 상보적으로 데이터를 전개한다. 데이터전송 후 선택된 워드라인(81)의 활성화에 응답해, 비트라인들(83)에 전개된 데이터는 선택된 워드라인(81)에 접속된 메모리셀들(84)에 저장된다.
실렉터회로(73)는 실렉터들(93)로 각각 구성된다. 각 실렉터(93)의 제1입력은 대응되는 래치(89a)의 출력에 접속되고, 각 실렉터(93)의 제2입력은 대응되는 래치(89b)의 출력에 접속된다. 실렉터들(93)의 출력들은 화소데이터래치회로(17) 내에 래치들에 각각 접속된다.
제1표시메모리(14)에 속하는 메모리셀들(84)과 제2표시메모리(15)에 속하는 메모리셀들(84)은 x축방향(또는 수평방향)으로 교대로 배치된다. 유사하게, 제1래치회로들(71a)내의 래치들(89a) 및 제2래치회로들(71b)내의 래치들(89b)은 x축방향으로 교대로 배치된다. 게다가, 화소데이터래치회로(17) 내의 래치들 사이에서, 래 치들(89a)에 접속된 것들(즉, 제2표시메모리(15)에 속하는 메모리셀들(84)로부터 데이터를 수신하는 것들)과 실렉터들(93)의 출력에 접속된 것들도 x축방향으로 교대로 배치된다. 이런 배치는 제1, 제2표시메모리들(14, 15), 수평복사회로(61), 메모리실렉터회로(62) 및 화소데이터래치회로(17) 사이에 배치되는 상호접속들의 교점을 효과적으로 감소시킨다. 상호접속들의 교점의 감소는 상호접속을 위해 필요한 면적과 제어기/드라이버(3)의 전력소비를 효과적으로 감소시킨다.
본 발명은 특정한 어떤 정도로 바람직한 형태로 설명되었지만, 바람직한 형태의 본 개시는 이하에서 청구되는 바와 같이 발명의 범위에서 벗어남 없이 구성의 세부사항에서 변경되거나 변화될 수 있다는 것이 분명하다.
특히, 메모리제어회로는 CPU에서 수신된 영상데이터의 데이터형태를 결정하고 결정된 형태에 응답해 동작을 변화할 수 있게 구성될 수 있다는 것에 유의해야한다. 이 경우, 메모리제어회로는 비트맵데이터와 벡터데이터를 다루기 위해 데이터모드신호를 구비하는 메모리제어신호에 반응하지 않는다.
따라서, 본 발명에 따르면 회로의 크기를 줄일 수 있는 비트맵형식과 다른 형식을 채택한 제어기/드라이버가 제공될 수 있고 LCD(1)에 우수한 영상을 디스플레이할 수 있다.

Claims (20)

  1. n1(n1은 자연수)의 그레이스케일영상으로 나타내어지는 제1비트맵영상데이터를 제1 및 제2데이터로 분할하는 제어부;
    상기 제1데이터에서 선택된 제1저장데이터 및 n2(n2는 n1보다 작음)의 그레이스케일영상으로 나타내어지는 제2비트맵영상데이터를 저장하는 제1메모리부;
    상기 제2데이터에서 선택된 제2저장데이터와 상기 제1메모리부로부터 수신된 상기 제1저장데이터를 저장하는 제2메모리부; 및
    상기 제1 및 제2메모리부에 저장된 상기 제1 및 제2저장데이터에 각각 응답해 디스플레이장치의 데이터라인들을 구동하고, 상기 제1데이터가 상기 제1저장데이터로 선택되어 상기 제1메모리부에 저장되는 경우 상기 제2데이터는 상기 제2저장데이터로 선택되어 상기 제2메모리부에 저장되고, 상기 제2비트맵영상데이터가 상기 제1저장데이터로 선택되는 경우 상기 제1저장데이터는 상기 제2저장데이터로서 선택되어 상기 제2메모리부에 저장되는 구동부를 포함하는 제어기/드라이버.
  2. 제1항에 있어서, 상기 제2비트맵영상데이터를 전개하기 위해 비트맵형식 이외의 형식으로 나타내어지고 외부에서 수신되는 제3영상데이터에 대해 워크에어리어로서 상기 제1메모리부를 사용해 프로세스를 수행하는 영상프로세서를 더 포함하는 제어기/드라이버.
  3. 제2항에 있어서, 상기 제3영상데이터는 벡터형식으로 나타내어지는 제어기/드라이버.
  4. n1의 그레이스케일영상으로 나타내어지는 제1비트맵영상데이터를 제1 및 제2데이터로 분할하는 제어부;
    n2(n2는 n1보다 작음)의 그레이스케일영상으로 나타내어지는 외부에서 수신된 벡터데이터에 프로세스를 수행하여 제2비트맵영상데이터를 전개하는 영상프로세서;
    상기 제1데이터 및 상기 제2비트맵영상데이터에서 선택된 제1저장데이터를 저장하고, 상기 영상프로세서가 상기 제2비트맵영상데이터를 전개하기 위해 워크에어리어로 사용되는 제1메모리부;
    상기 제2데이터에서 선택된 제2저장데이터 및 상기 제1메모리부로부터 수신된 상기 제1저장데이터를 저장하는 제2메모리부; 및
    상기 제1 및 제2메모리부들에 저장된 상기 제1 및 제2저장데이터에 각각 응답해 디스플레이장치의 데이터라인들을 구동하고, 상기 제1데이터가 상기 제1저장데이터로 선택되어 상기 제1메모리부에 저장되는 경우 상기 제2데이터는 상기 제2저장데이터로 선택되어 상기 제2메모리부에 저장되고, 상기 제2비트맵영상데이터가 상기 제1저장데이터로 선택되는 경우 상기 제1저장데이터는 상기 제2저장데이터로 선택되어 상기 제2메모리부에 저장되는 구동부를 포함하는 제어기/드라이버.
  5. 제4항에 있어서, 상기 구동부는 상기 제1데이터부가 상기 제1저장데이터로 선택되어 상기 제1메모리부에 저장되는 경우, 상기 제1 및 제2저장데이터 모두에 응답해 상기 데이터라인들을 구동하고, 상기 제2데이터부는 상기 제2저장데이터로 선택되어 상기 제2메모리부에 저장되며, 상기 제2비트맵영상데이터가 상기 제1메모리부로부터 상기 제2메모리부에 전송되고 상기 제2메모리부에 상기 저장데이터로 저장되는 경우, 상기 제1메모리부로부터 상기 제1저장데이터를 수신하지 않고 상기 제2저장데이터에 응답해 상기 데이터라인들을 구동하는 제어기/드라이버.
  6. 제4항에 있어서, n1은 2k이고 n2는 2k/2(k는 2이상인 자연수)이며 상기 제1메모리부의 커패시티는 상기 제2메모리부의 커패시티와 동일한 제어기/드라이버.
  7. 제6항에 있어서, 상기 제1메모리부는 복수의 제1비트라인들을 구비하고, 상기 제2메모리부는 복수의 제2비트라인들을 구비하며, 상기 제2비트라인들의 수는 상기 제1비트라인들의 수와 동일하고, 상기 제1비트라인들은 상기 제2비트라인들에 각각 접속되고, 상기 구동부는 상기 제2비트라인들을 통해 상기 제1메모리부에 저장된 제1저장데이터를 수신하는 제어기/드라이버.
  8. 제4항에 있어서, 상기 구동부는, 상기 제1저장데이터 및 상기 제2저장데이터 로부터 상기 디스플레이내에 각 화소의 그레이레벨로 나타내어지는 화소데이터를 전개하고 제1 및 제2래치회로를 포함하는 화소데이터생성부,
    상기 표시패널의 상기 데이터라인들을 구동하는 데이터라인드라이버회로를 포함하고,
    상기 제1데이터부가 상기 제1저장데이터로 선택되어 상기 제1메모리부에 저장되고 상기 제2데이터부가 상기 제2저장데이터로 선택되어 상기 제2메모리부에 저장되는 경우, 상기 제1래치회로는 상기 제1 및 제2저장데이터 중의 하나를 래치해 상기 화소데이터의 어퍼비트를 전개하고, 상기 제2래치회로는 상기 제1 및 제2저장데이터 중 다른 것을 래치하여 상기 화소데이터의 로어비트를 전개하며,
    상기 제2비트맵영상데이터가 상기 제1메모리부로부터 상기 제2메모리부로 전송되고 상기 제2메모리부에 상기 저장데이터로 저장되는 경우, 상기 제1 및 제2래치회로들 모두는 상기 제2저장데이터를 래치하고 상기 제1래치회로들은 래치된 상기 제2저장데이터를 출력해 상기 화소데이터의 어퍼비트를 전개하고 상기 제2래치회로는 래치된 상기 제2저장데이터를 출력해 상기 화소데이터의 로어비트를 전개하는 제어기/드라이버.
  9. 제8항에 있어서, 제1메모리부는 복수의 제1비트라인들을 구비하고, 제2메모리부는 상기 제1비트라인들에 각각 접속된 복수의 제2비트라인들을 구비하며,
    상기 제1저장데이터는 상기 제1메모리부내의 상기 제1비트라인들로부터 상기 제2비트라인들을 통해 상기 구동부로 전송되고,
    상기 제1래치회로는 상기 제2비트라인들에 각각 접속된 복수의 제1래치요소들을 포함하고,
    상기 제2래치회로들은 상기 제2비트라인들에 각각 접속된 복수의 제2래치요소들을 포함하고,
    상기 제1 및 제2래치요소들은 상기 복수의 제2비트라인들에 대해 직교방향으로 교대로 배치되는 제어기/드라이버.
  10. 제9항에 있어서, 상기 구동부는 상기 제1래치회로로부터 상기 화소데이터의 상기 어퍼비트를 래치하고 상기 제2래치회로로부터 상기 화소데이터의 상기 로어비트를 래치하기 위해 설계된 화소데이터래치회로를 더 포함하고,
    상기 화소데이터래치회로는 상기 제1래치회로의 상기 제1래치요소들 각각을 출력하기 위해 접속되는 제3래치요소들,
    상기 제2래치회로의 상기 제2래치요소들 각각을 출력하기 위해 접속되는 제4래치요소들을 포함하고,
    상기 제3 및 제4래치들은 상기 방향으로 교대로 배치되는 제어기/드라이버.
  11. 제4항에 있어서, 상기 구동부는 상기표시패널의 상기 데이터라인들에 구동전압을 전개하는 출력단자들을 더 포함하고,
    상기 제1 및 제2메모리부는 상기 출력단자들이 배치되는 방향에 평행하게 수평방향으로 배치되는 제어기/드라이버.
  12. 제11항에 있어서, 상기 제1메모리부로부터 상기 구동부로 상기 제1저장데이터의 데이터전송은 상기 제2메모리부로부터 상기 구동부로 상기 제2저장데이터의 데이터전송과 동시에 실행되는 제어기/드라이버.
  13. 제11항에 있어서, 수평복사회로, 메모리실렉터회로 및 화소데이터래치회로를 더 포함하고,
    상기 수평복사회로는 상기 제2비트맵영상데이터가 상기 제1저장데이터로 선택되어 상기 제1메모리부에 저장되는 경우 상기 제1메모리부로부터 상기 제2메모리부에 수신된 상기 제1저장데이터를 전송하고,
    상기 메모리실렉터회로는 상기 제1데이터가 상기 제1저장데이터로 선택되어 상기 제1메모리영역에 저장되고 상기 제2데이터가 상기 제2저장데이터로 선택되어 상기 제2메모리영역에 저장되는 경우, 화소데이터의 어퍼비트로서 상기 제1 및 제2저장데이터 중에서 하나를 출력하고 상기 화소데이터의 로어비트로서 다른 것을 출력하며,
    상기 메모리실렉터회로는 상기 제1메모리영역에 저장된 상기 제2비트맵영상데이터가 상기 제2메모리부에 전송되어 상기 제2저장데이터로 저장되는 경우, 상기 제2저장데이터를 복사해 화소데이터를 전개하며,
    상기 화소데이터래치회로는 상기 메모리실렉터회로로부터 수신된 상기 화소데이터를 래치하고,
    상기 구동부는 상기 화소데이터래치회로로부터 수신된 상기 화소데이터에 응답해 상기 데이터라인들을 구동하는 제어기/드라이버.
  14. 제13항에 있어서, 상기 제1 및 제2메모리부들은 단일체로 통합되고, 제1 및 제2메모리셀열들로 각각 구성되며,
    상기 제1 및 제2메모리셀열들은 상기 수평방향으로 교대로 배치되는 제어기/드라이버.
  15. 제14항에 있어서, 상기 메모리실렉터회로는 상기 제1메모리셀열들 중 대응되는 것에 접속되는 제1입력과 상기 제2메모리셀열들 중 대응되는 것에 접속되는 제2입력을 각각 가지는 복수의 실렉터들을 구비하며,
    상기 화소데이터래치회로는 상기 제1메모리셀열들에 각각 접속된 복수의 제5래치요소들, 및
    상기 제2메모리셀열들에 각각 접속된 복수의 제6래치요소들을 구비하고,
    상기 제5 및 제6래치요소들은 상기 수평방향에 교대로 배치되는 제어기/드라이버.
  16. 제1 및 제2메모리부들과 구동부를 구비하는 제어기/드라이버의 동작방법으로서, n1(n1은 자연수)의 그레이스케일영상으로 나타내어지는 제1비트맵영상데이터를 제1 및 제2데이터로 나누는 단계,
    상기 제1 및 제2데이터를 상기 제1 및 제2메모리부들에 각각 저장하는 단계,
    상기 제1 및 제2데이터를 상기 제1 및 제2메모리부들로부터 상기 구동부로 각각 전송하는 단계,
    상기 구동부가 상기 제1 및 제2데이터에 응답해 표시패널의 데이터라인들을 구동하는 단계,
    n2(n2는 n1보다 작은 자연수)의 그레이스케일영상으로 나타내어지는 제2비트맵영상데이터를 상기 제1메모리영역에 저장하는 단계,
    상기 제2비트맵영상데이터를 상기 제1메모리부로부터 상기 제2메모리부로 전송하는 단계,
    상기 제2비트맵영상데이터를 상기 제2메모리부로부터 상기 구동부로 전송하는 단계, 및
    상기 구동부는 상기 제2메모리부로부터 수신된 상기 제2비트맵영상데이터에 응답해 상기 표시패널의 상기 데이터라인들을 구동하는 단계를 포함하는 제어기/드라이버의 동작방법.
  17. 영상프로세서, 제1 및 제2메모리부들 및 구동부를 구비하는 제어기/드라이버의 동작방법으로서, n1(n1은 자연수)의 그레이스케일영상으로 나타내어지는 제1비트 맵영상데이터를 제1 및 제2데이터로 나누는 단계,
    상기 제1 및 제2데이터를 상기 제1 및 제2메모리부들에 각각 저장하는 단계,
    상기 제1 및 제2데이터를 상기 제1 및 제2메모리부들로부터 상기 구동부로 각각 전송하는 단계,
    상기 구동부가 상기 제1 및 제2데이터에 응답해 표시패널의 데이터라인들을 구동하는 단계,
    상기 영상프로세서가 워크에어리어로서 상기 제1메모리영역을 사용해 n2의 그레이스케일영상으로 나타내어지는 벡터데이터를 제2비트맵데이터로 변환하여 상기 제2비트맵데이터를 상기 제1메모리영역에 전개하는 단계,
    상기 제2비트맵영상데이터를 상기 제1메모리부로부터 상기 제2메모리부로 전송하는 단계,
    상기 제2비트맵영상데이터를 상기 제2메모리부로부터 상기 구동부로 전송하는 단계, 및
    상기 구동부가 상기 제2메모리부로부터 수신된 상기 제2비트맵영상데이터에 응답해 상기 표시패널의 상기 데이터라인들을 구동하는 단계를 포함하는 제어기/드라이버의 동작방법.
  18. 제1 및 제2메모리부들을 구비하는 표시메모리,
    제1형식으로 나타내어지는 영상데이터가 공급되는 경우 상기 영상데이터를 제1 및 제2영상데이터로 나누고, 제2형식으로 나타내어지는 영상데이터가 공급되는 경우 상기 제2형식으로 나타내어지는 상기 영상데이터로부터 생성된 제3영상데이터를 상기 제1 및 제2메모리부들 모두에 저장하도록 구성되는 메모리제어회로, 및
    상기 제1 및 제2메모리부들에 저장된 상기 영상데이터에 응답해 표시패널내의 데이터라인들을 구동하는 구동부를 포함하는 제어기/드라이버.
  19. 제18항에 있어서, 워크에어리어로서 상기 제1 및 제2메모리부들 중의 하나를 사용하여 상기 제2형식으로 나타내어지는 상기 영상데이터에 관해 프로세스를 수행하는 영상프로세서를 더 포함하는 제어기/드라이버.
  20. 제18항에 있어서, 상기 제1형식은 비트맵형식이고, 상기 제1형식은 벡터형식인 제어기/드라이버.
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