JPS62263066A - 読出し専用メモリの読出し制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、プリンタ内に設けられた文字パターンを記憶
する読出し専用メモリの読出し制御装置に関する。

〔従　来　技　術〕

プリンタはデータ回線を介してコンピュータ等の外部機
器から入力する文字コード又はグラフィックコードを所
定の文字パターンやグラフィックパターンに変換し用紙
等に印字を行なう装置である。したがって、通常プリン
タ内には文字コード等を文字パターン等に変換する為の
ＲＯＭである文字パターンメモリが内蔵されており、そ
の文字パターンメモリには、例えばＪＩＳ（日本工業規
格）漢字第１水準に適合する漢字キャラクタ等の文字デ
ータが予め書込まれている。

従来、上述の文字パターンメモリから所望文字パターン
を読出す場合、文字パターンメモリ内の所定の文字を指
定する文字コード（文字アドレス）を入力し所望する文
字パターンを読出している。

例えば、漢字の「漢ｊの文字が文字コード”０００１１
１００’″であれば（但し８ビツトの場合）、文字コー
ドとして“０００１１１００″を指定すれば良い。また
、この様にして指定さた各文字のパターンデータは、例
えば、１文字当り縦２４ドツト×横２４ドツト印字表示
の文字パターンメモリとして記憶されている。そしてこ
の例の場合、横２４ドツトのパターンデータは３つに分
割されている。すなわち、横２４ドツトのドツトデータ
をＤ０〜ＤＺ３とすれば、各８ドツト（ビット）ずつＤ
０〜Ｄ？、Ｄ１１〜ＤＩＳ％ＤＩｌｌ〜Ｄ２３の３つに
分割され、各文字のパターンデータは３チツプ（ＬＳＩ
）に分けて記憶されている。したがって、各文字は、３
チツプに分離記憶されていることになる。そして各文字
のパターンデータは、上述のＤ０〜０２３を１ラインと
して読出され、順次２４ライン読み出されることにより
１文字分のパターンデータが読み出される。

上述の各ラインの指定は５ビツト構成のスキャンアドレ
スにより行われ、例えば縦方向１ライン目はスキャンア
ドレス“ｏｏｏｏｏ”で指定し、２ライン目はスキャン
アドレス’００００１”で指定し、以下同様に２４ライ
ン目（２４ドツト目）はスキャンアドレス“１０１１１
″で指定する。

つまり、文字コードを上位アドレスとし、上述のスキャ
ンアドレスを下位アドレスとして文字パターンメモリー
を順次アクセスすることによりライン毎のパターンデー
タが読み出される。。この様にして読出された１文字の
パターンデータは１ペ一ジ分のドツトパターンメモリー
である図示しないフレームメモリ等へ書込まれ、印字の
際のデータとして用いられる。

また、上述の様に２４ドツト×２４ドツト印字表示の為
の文字パターンの一文字に対応するスキャンアドレスは
５ビツト構成である為、スキャンアドレス“１１０００
”〜“１１１１１″の８ライン分のメモリ領域は上述の
例では使用されない。

（従来技術の問題点） 上述の様に読出し専用メモリの読出し制御装置において
、上述の例の様に、２４　Ｘ　２４ドツト印字用のＲＯ
Ｍのデータを読出す場合、スキャンアドレス“１１００
０”〜“１１１１１”に対応するメモリ領域は使用しな
い。したがって、空エリアがメモリ領域内に存在するこ
とになりＲＯＭの使用効率が悪い。このことは、Ｗ２’
　ドツトで構成される文字以外の読出し専用メモリにお
いて起こり、例えば４０　Ｘ　４０ドツト印字用のＲＯ
Ｍでは６ビツト構成のスキャンアドレスを用いる為６４
ライン（ドツト）までアドレス指定できるが、６４−４
０　＝　２４ラインに対応するメモリ領域が空エリアと
なる。

この襟に読出し専用メモリ内にデータ空エリアを作成し
ない様に例えば、次の文字データの一部を前の文字デー
タの空アリアに書込むことも考えられる。しかしこの場
合にはスキャンアドレスの制御の際、前述の文字コード
を変換制御ｌシなければならず文字データを読出す為の
アドレス制御が複雑になる。

〔発明の目的〕

本発明は上記従来の欠点に鑑み、読出し専用メモリ内の
メモリ領域を有効に利用すると共に、簡単なアドレス制
御により文字パターンを読出すことを可能とする読出し
専用メモリの読出し制御装置を提供することを目的とす
る。

〔発明の要点〕

上記目的は本発明によれば、外部より入力する文字指定
アドレスデータにより指定された記憶領域内に所定の文
字に対応するドツトパターンを記憶する第１の記憶部と
該第１の記憶部に記憶された文字と同一の文字に対応す
る異なる文字種のドツトパターンを記憶する第２の記憶
部とを有する記憶手段と、外部から入力する文字種指定
データに応じて前記第１又は第２の記憶部を選択し、前
記文字種指定データに応じて前記ドツトパターンの一部
を順次読出すために外部より入力するスキャンアドレス
を変換し、前記第１又は第２の記憶部に記憶されている
ドツトパターンを読出すアドレス制御手段とを有するこ
とを特徴とする読出し専用メモリの読出し制？ｔｌｌ装
置を提供することにより達成される。

〔発明の実施例〕

以下本発明の実施例について図面を参照しながら詳述す
る。

第１図は本実施例の続出専用メモリの読出し制御装置の
要部回路ブロック図である。同図において、ｌは５個の
ＲＯＭ１２〜１ｅと、後述する多数のバス線で構成され
る文字パターンメモリであり、２は文字パターンメモリ
ｌから文字パターンデータを読出す為の制御回路である
。上述の文字パターンメモリ１にはデータ線Ａを介して
文字コードデータが各ＲＯＭの上位アドレスとして直接
入力し、制御回路２には各文字のドツトラインおよびワ
ードを指定するスキャンアドレスデータが入力する。ま
た、文字パターンメモリ１の出力ラインＢには、図示し
ないフレームメモリが接続され、文字パターンメモリ１
から続出される文字パターンを記憶する。

ＲＯＭ１３〜ｌｅ内のメモリ領域には、例えば漢字やア
ルファベント等の文字を構成するドツトパターンが記憶
されている。そして記憶された各文字に対応するドツト
パターンの一部が各々のＲＯＭ１ａ〜１ｅに分割して記
憶されている。第２図（ａ）は上述の分割およびスキャ
ンアドレスデータを説明する図であり、説明をわかり易
くする為、１文字について示している。また、同図（ａ
ｌは４０×４０ドツトで構成される文字パターンデータ
の場合であり同図Ｔｂ）は２４　Ｘ　２４ドツトで構成
される文字パターンデータの場合を示す。同図（ａ）に
おいて、１文字のパターンデータ３はＲＯＭ１ａに領域
ａのデータが記憶され、ＲＯＭ１ｂに領域すのデータが
記憶され、ＲＯＭ１ｃに領域Ｃのデータが記憶され、Ｒ
ＯＭ１ｄに領域ｄのデータが記憶され、ＲＯＭ１ｅに領
域ｅのデータが記憶されている。

また、各ＲＯＭ１ａ〜１ｅの出力は８ビツトであり、Ｒ
ＯＭ１ａの出力データは１文字のパターンデータのＤ０
〜Ｄ、であり、ＲＯＭ１ｂの出力は１文字のパターンデ
ータのｐ、ｘＤ＋ｓであり、ＲＯＭ１ｃの出力データは
１文字パターンデータのＤ０〜Ｄ２３であり、１ｄの出
力データは１文字のパターンデータのＤ　！４〜Ｄ　：
Ｉ４であり、ＲＯＭ１ｅの出力データは１文字のパター
ンデータのＤ３２〜Ｄ３９である。

これらのＲＯＭ１ａｘｌｅからの８ビツトデータは対応
する１６ビフトバスＢ、〜Ｂ３を介して前述の出力ライ
ンＢへ出力される。

１６ビツトバスＢ　ｌ−Ｂ　３への出力は当然１６ビツ
ト（ワード）毎に行われるが、どのワードを出力するか
は後述するスキャンアドレスデータで指定する。この指
定は第２図における■〜Ｏの順序で行われる。（ただし
、■、■、■・・・〔）においては１６ビツトの上位８
ビツトのみがドツトパターンデータとして扱われる。） 上述の説明は１文字に対してであるが、他のすべての文
字についても同様に５つのＲＯＭ　１　ａ〜ｌｅに分割
して各々の文字のパターンデータが記憶されている。そ
して、前述の様社各々の文字パターンはデータバス＆ｉ
ｌＡから入力する文字コードにより選択される構成であ
る。

一方、制御回路２はスキャンアドレス制御部４、ＲＯＭ
セレクタ５とで構成されている。スキャンアドレス制御
部４はスキャンアドレスデータをデコードしＲＯＭスキ
ャンアドレスデータに変換する。このＲＯＭスキャンア
ドレスデータはアドレスバス線Ｃを介して各ＲＯＭＫの
下位アドレスとして、ＲＯＭ１　ａ〜１ｅへ出力される
。

また、ＲＯＭセレクタ５は第３図に示す回路で構成され
ている。すなわち、後述する入力ビットＣＩ’、Ｃ２’
は各々インバータ６．７へ出力し、ビットＣＩ　　’は
インバータ６で反転された後、ＡＮＤゲート８及び９へ
出力される。ビット０２　′はインバータで反転された
後、ＡＮＤゲート８及び１０へ出力される。また、ビッ
ト０２　′はインバータ７で反転された後、ＡＮＤゲー
ト８及び１０へ出力されている。そして、ＡＮＤゲート
８の出力はＲＯＭ１ａＳ　　ｌｂへ出力され、ＡＮＤゲ
ート９の出力はＲＯＭ１ｃ、１ｄへ出力され、ＡＮＤゲ
ート１０の出力はＲＯＭ１ｅへ出力される。

以上の様な構成の本実施例の読出し制御回路において、
以下にその回路動作を説明する。

先ず、データバス線Ａに文字パターンメモリ１内のデー
タを読出す為のリード信号が出力され、スキャンアドレ
ス制御部４はデータ読出し状態となる。次にパターンメ
モリ１内の所定の文字を読出す為の文字コードがＲＯＭ
１３〜１ｅへ供給されると同時に、スキャンアドレス制
御部４ヘスキヤンアドレスが供給される。

ここで例えば、所定の文字コードに対応して記憶されて
いる文字Ｆのパターンデータを第４図（ａ）に示す。こ
の文字Ｆのパターンデータは勿論前述の２図に示す様に
り、〜Ｄ３９まで８ビツト毎にＲＯＭ１ａ−１ｅに分割
して記憶されている。また、従来空エリアとなっていた
スキャンアドレスのメモリ領域（Ｂスキャンの“Ｏ”〜
“２３”）にもＦを逆にした２４　Ｘ　２４ドツトのパ
ターンデータが記憶されている。

この文字Ｆを読出ず為にスキャンアドレスデータがスキ
ャンアドレス制御部４へ入力する。スキャンアドレス制
御部４は８ビツト入力、８ビツト出力のＲＯＭでありこ
のＲＯＭの入力（アドレス）であるスキャンアドレスデ
ータの中には上述の文字Ｆのいずれかを選択するスキャ
ンセレクト信号（ビット）も含まれている。このスキャ
ンアドレスデータを第５図（ａ）、（ｂ）にａ、ａ’と
して示す。

同図（ａｌにおけるａ、ａ’は第４図（ａ）の１１に示
す文字Ｆを選択する場合のスキャンアドレスデータであ
り、同図（ｂ）におけるａ、ａ’は第４図（ａ）の１２
に示す文字Ｆを選択する場合のスキャンアドレスデータ
である。すなわち、データバス線Ａから入力するスキャ
ンアドレスデータ８ビツトの中で最上位ビットａが“０
”であれば第４図（ａ）の１１に示す文字を選択し、“
１”であれば第４（ｂ）の１２に示す文字を選択する。

また他の７ビツトａ′は’ｏｏｏｏｏｏｏ”　＜■）〜 “１１１０１１１”　６）のアドレスデータである。

上述の様なスキャンアドレスデータがアドレス制御部４
へ入力すると、第５図［ａ）の２ビフトデータＣ′とＲ
ＯＭスキャンアドレスデータである６ビソトデータＣに
変換される。この２ビツトデータＣ′は００″、′０１
″、“ｌＯ”を順次繰返すデータであり、６ビツトデー
クＣは２ビツトデータＣ′が１サイクルする毎に＋１さ
れるデータである。

２ビツトデータＣ゛はｃ１′、ｃｚ”としてＲＯＭセレ
クタ５へ入力し、前述の様にインバータ６を介して各々
Ａ　Ｎ　Ｄゲート８〜１０へ供給される。したがって、
データｃｌ′、０２′が“Ｏ”、“０１の時はＡＮＤゲ
ート８から１″　（ハイ信号）がＲＯＭ１ａ、ｌｂへ供
給され、データｃｌ’、Ｃｚ’が０″、“１”の時はＡ
ＮＤゲート９から“ｌ”がＲＯＭＩＣ，ｌｄへ供給され
、データＣ，，Ｃｚ′が“ｌ”、“Ｏ゛の時はＡＮＤゲ
ート１０から“１″　（ハイ信号）がＲＯＭ１ｅへ供給
される。すなわち、２ビツトデータＣ′が“ＯＯ”−“
０１”−１０”と順次変化する毎にＲＯＭ１　ａ、１　
ｂ−＊ＲＯＭ１　ｃ、１　ｄ−＋ＲＯＭ　Ｌ　ｅが順次
選択される。そして、６ビソトデータＣはＲＯＭ１ａ〜
１ｅのアドレスの下位６ビツトとして供給され、２ビツ
トデータＣ゛がｌサイクルする毎に更新される。例えば
ＲＯＭ１ａ、ｌｂが２ビツトデータＣ′により選択され
ている時ＲＯＭ１ａ。

ｌｂ内のＲＯＭスキャンアドレス“ｏｏｏｏｏｏ”のパ
ターンデータが選択され、１６ビツトずつ出力バス、％
ｌＢ、、Ｂを介してフレームメモリへ読出される。同様
にＲＯＭ１ｃ、、ｌｄが２ビツトデータＣ′により選択
されている時ＲＯＭ１ｃ、ｌｄ内のＲＯＭスキャンアド
レス“ｏｏｏｏｏｏ”のパターンデータが選択され、１
６ビツトずつ出力バス線Ｂｚ、Ｂを介してフレームメモ
リへ読出される。

さらに、ＲＯＭ１ｅが２ビツトデータＣ′により選択さ
れている時ＲＯＭ１ｅ内のＲＯＭスキャンアドレス″ｏ
ｏｏｏｏｏ”のパターンデータが出力ハス＆ＩＢ３、Ｂ
を介してフレームメモリへ読出される。

以上のサイクルを順次２ビツトデータＣ２′。

Ｃ，ｌによって選択されるＲＯＭ１ａ〜ｌｅに従ってＲ
ＯＭ１ａ−１ｅのパターンデータを読出し、４０ライン
目に対応する６ビツトデータ“１００１１１”に対応す
るＲＯＭ１ａ〜１ｅのパターンデータを読出す。この様
にして第４図［ａｌに示す一文字Ｆの１１のパターンデ
ータ全てがフレームメモリに書込まれる。一方、第４図
（ｂ）に示す１２の文字Ｆを文字パターンメモリｌから
フレームメモリに読出す場合には第５図（ｂ）に示す様
に２ビツトデータＣ′は“００”、′Ｏ１１を順次繰返
すデータであり、６ビツトデータＣは２ビツトデータＣ
′が１サイクルする毎に−ｌされるデータである。

２ビツトデータＣ′は上述と同様なＣ１′、０２′とし
てＲＯＭセレクタ５へ入力し、前述の様にインバータ６
を介して各々ＡＮＤゲート８〜１０へ供給される。した
がって、データｃ１′、０２′が“Ｏ”、′Ｏ”の時は
ＡＮＤゲート８から“ｌ”（ハイ信号）がＲＯＭ１ａ、
ｌｂへ供給され、データ０１゛、ｃｌ”が“０”、′ｌ
”の時はＡＮＤゲート９から“１”　（ハイ信号）がＲ
ＯＭ１ｃ、ｌｄへ供給される。すなわち、２ビツトデー
タＣ゛が′００”−“０１”−“００”と順次変化する
毎にＲＯＭ１　ａ、１　ｂ−＝ＲＯＭ　１　ｃ、１　ｄ
−ＲＯＭｌａ、１ｂ、が順次選択される。そして、６ビ
ツトデータＣはＲＯＭ１ａ〜１ｅへ供給され、２ビツト
データＣ′が１サイクルする毎に更新される０例えばＲ
ＯＭ１ａ、ｌｂが２ビツトデータＣ′により選択されて
いる時ＲＯＭ１ａ、ｌｂ内のＲ０Ｍスキャンアドレス″
１１１１１１”のパターンデータが選択され、１６ビツ
トずつ出力バス線ＢＩ％Ｂを介してフレームメモリへ読
出される。同様に、ＲＯＭ１ｃ、Ｌｄが２ビツトデータ
Ｃ′により選択されている時ＲＯＭ１ｃ、ｌｄ内のＲＯ
Ｍスキャンアドレス“１１１１１１″のパターンデータ
が選択され、１６ビツトずつ出力バス線Ｂｔ　、Ｂを介
してフレームメモリへ読出される。ただし、ＲＯＭ１ｃ
、ｌｄが選択されている時には１６ビツトのパターンデ
ータのうち上位８ビツトがデータとして処理される。

以上のサイクルを順次２ビツトデータＣ′によって選択
されるＲＯＭ１ａ〜ｌｄに従ってＲＯＭ１ａ〜１ｄのパ
ターンデータを読出し、２４ライン目に対応する６ビツ
トデータ“１０１０００”に対応するＲＯＭ１ａ〜１ｄ
のパターンデータを続出す。この様にして第４図（ａ）
に示す文字Ｆの１２のパターンデータが正文字としてフ
レームメモリに書込まれる。

以上のパターンデータ続出し制御を印字すべき文字コー
ド毎に行なうことにより、順次文字パターンメモリｌか
ら各文字のパターンデータがフレームメモリに読出され
、フレームメモリには例えば印字用紙１ペ一ジ分のパタ
ーンデータが書込まれる。

しかもこの時文字パターンメモリ１から読出されるパタ
ーンデータは従来文字パターンメモリ１の各ＲＯＭ１ａ
ｘｌｅの従来空エリアであったメモリ領域に記憶されて
いる例えば逆文字１２も読出すことができる。したがっ
て、本実施例では文字パターンメモリ１のメモリ領域に
空エリアヲ作ることがな（メモリ領域の利用効率が良い
。

尚、上述の実施例では第４図（ａ）に示す様にＲＯＭ１
ａ〜ＩＣの従来空エリアゾあったメモリ領域に予め記憶
されている文字として逆文字１２を書込んだものを用い
たが、第４図（ｂ）に示す様に２４×２４ドツトの正小
文字にしたものを用いても良い。

この場合には第５図（Ｃ）に示す様に、スキャンアドレ
ス制御部４から出力されるデータの中で２ビツトデータ
Ｃ′は前述の様に“００”、“０１”を順次繰返すデー
タであり、６ビツトデータＣは２ビツトデータＣ′が１
サイクルする毎に＋１されるデータである。そして、Ｒ
ＯＭＩ　ａＳｌ　ｂが２ビツトデータＣ′により選択さ
れている時ＲＯＭ１ａ、ｌｂ内のスキャンアドレス“１
１００００”のパターンデータが選択され、１６ビツト
ずつ力バス＆’ｌＢ＋　、Ｂを介してフレームメモリへ
読出すれる。同様にＲＯＭ１　ｃ、１　ｄが２ビツトデ
ータＣ′により選択されている時ＲＯＭ１ｃ、ｌｄ内の
ＲＯＭスキャンアドレス″１０１０００”のパターンデ
ータが選択され、１６ビツトずつ出力バス線Ｂ２、Ｂを
介してフレームメモリへ読出される。

以上のサイクルを順次２ビツトデータＣ′によって選択
されるＲＯＭ１３〜１ｄに従ってＲＯＭ１ａ〜１ｄのパ
ターンデータを読出し、２４ライン目に対応する６ビツ
トデータ“１１１１１１”に対応するＲＯＭ１ａ〜１ｄ
のパターンデータを続出し、フレームメモリに書込めば
よい。

また、以上説明した第４図ｆａｔ、（ｂ）の１２及び１
３の字体に限らず、他の各種字体を用いても良いことは
勿論である。

〔発明の効果〕

以上詳細に説明したように本発明によれば、文字パター
ンメモリ内のＲＯＭのメモリ領域を有効に利用できる。

また、従来空エリアであった文字パターンメモリ内に多
種の字体の文字を記憶させておくことにより、印字文字
の種類を増すことができる。さらに、上述の様に１つの
文字コードに対応する文字パターンメモリ内に複数の字
体のパターンデータを書込んだとしても、スキャンアド
レス制御部でアドレス制御することによりその読出し制
御が容易である。

【図面の簡単な説明】

第１図は、本実施例の読出し専用メモリの続出し制御装
置の回路ブロック図、 第２図は（ａ）、（ｂ）は、本実施例の読出し専用メモ
リの読出し制御装置内の各ＲＯＭのメモリ領域を説明す
る構成図、 第３図は、本実施例の読出し専用メモリの読出し制御装
置内のＲＯＭセレクタの回路図、第４図は（ａ）、（ｂ
）は、本実施例の読出し専用メモリの読出し制御装置に
用いられるＲＯＭ内の文字パターンデータの構成図、 第５図（８３〜（Ｃ）は、本実施例の読出し専用メモリ
の読出し制御装置のスキヤシアドレスの構成図である。 １・・・文字パターンメモリ、 ｌａ〜１ｅ・・・ＲｏＭｌ −２・・・制御回路、 ４・・・スキャンアドレス制御部、 ５・・・ＲＯＭセレクタ、 ６．７・・・インバータ、 ８〜１０　・　・　・ＡＮＤゲート、 １１〜１３・・・字体。 特許出願人　カシオ計算機株式会社 同　　　上　カシオ電子工業株式会社 第２図 第３図 （α） （ｂ） 第４図 ○　００００１１０　　００００００１０第５図（○） ＋　　　００００００　１　　　０１　　１１　１　１
　１　　＋１　　０００００１０　　　　００　　ＩＩ
　　Ｉ　　１　１０１　　０００００Ｍ　　　　　Ｏｌ
　　　Ｉｌｌ　　ｌ　　１０１　　００００　１１０　
　　００　１Ｍ１００１　　００００１　　Ｍ　　　　
　Ｏｌ　　　１Ｍ１００＋　　　０１０１１００　　　
００１０１００１１　　０１０１１１１　　　０ｆ　　
１０１０００第５図（ｂ） １　　０００００１１　　　　０ｆ　　１０１ｏｏ１ｔ
　　　ｏｏｏｏｔｏｔ　　　　ｏｔ　　ｔｏｔｏｔ。 １　　０１ＣＭ１００　　　００１１１１１０１　　０
１０１１１０　　　　０ｆ　　　＋　　１１１１１第５
図（ｃ）

Claims (1)

【特許請求の範囲】
1. 外部より入力する文字指定アドレスデータにより指定さ
   れた記憶領域内に所定の文字に対応するドットパターン
   を記憶する第１の記憶部と該第１の記憶部に記憶された
   文字と同一の文字に対応する異なる文字種のドットパタ
   ーンを記憶する第２の記憶部とを有する記憶手段と、外
   部から入力する文字種指定データに応じて前記第１又は
   第２の記憶部を選択し、前記文字種指定データに応じて
   前記ドットパターンの一部を順次読出すために外部より
   入力するスキャンアドレスを変換し、前記第１又は第２
   の記憶部に記憶されているドットパターンを読出すアド
   レス制御手段とを有することを特徴とする読出し専用メ
   モリの読出し制御装置。