JPS62263066A - 読出し専用メモリの読出し制御装置 - Google Patents
読出し専用メモリの読出し制御装置Info
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- JPS62263066A JPS62263066A JP61108927A JP10892786A JPS62263066A JP S62263066 A JPS62263066 A JP S62263066A JP 61108927 A JP61108927 A JP 61108927A JP 10892786 A JP10892786 A JP 10892786A JP S62263066 A JPS62263066 A JP S62263066A
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- 238000010586 diagram Methods 0.000 description 6
- 101001106432 Homo sapiens Rod outer segment membrane protein 1 Proteins 0.000 description 2
- 102100021424 Rod outer segment membrane protein 1 Human genes 0.000 description 2
- 240000000662 Anethum graveolens Species 0.000 description 1
- 240000002853 Nelumbo nucifera Species 0.000 description 1
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 1
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Controls And Circuits For Display Device (AREA)
- Dot-Matrix Printers And Others (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、プリンタ内に設けられた文字パターンを記憶
する読出し専用メモリの読出し制御装置に関する。
する読出し専用メモリの読出し制御装置に関する。
プリンタはデータ回線を介してコンピュータ等の外部機
器から入力する文字コード又はグラフィックコードを所
定の文字パターンやグラフィックパターンに変換し用紙
等に印字を行なう装置である。したがって、通常プリン
タ内には文字コード等を文字パターン等に変換する為の
ROMである文字パターンメモリが内蔵されており、そ
の文字パターンメモリには、例えばJIS(日本工業規
格)漢字第1水準に適合する漢字キャラクタ等の文字デ
ータが予め書込まれている。
器から入力する文字コード又はグラフィックコードを所
定の文字パターンやグラフィックパターンに変換し用紙
等に印字を行なう装置である。したがって、通常プリン
タ内には文字コード等を文字パターン等に変換する為の
ROMである文字パターンメモリが内蔵されており、そ
の文字パターンメモリには、例えばJIS(日本工業規
格)漢字第1水準に適合する漢字キャラクタ等の文字デ
ータが予め書込まれている。
従来、上述の文字パターンメモリから所望文字パターン
を読出す場合、文字パターンメモリ内の所定の文字を指
定する文字コード(文字アドレス)を入力し所望する文
字パターンを読出している。
を読出す場合、文字パターンメモリ内の所定の文字を指
定する文字コード(文字アドレス)を入力し所望する文
字パターンを読出している。
例えば、漢字の「漢jの文字が文字コード”00011
100’″であれば(但し8ビツトの場合)、文字コー
ドとして“00011100″を指定すれば良い。また
、この様にして指定さた各文字のパターンデータは、例
えば、1文字当り縦24ドツト×横24ドツト印字表示
の文字パターンメモリとして記憶されている。そしてこ
の例の場合、横24ドツトのパターンデータは3つに分
割されている。すなわち、横24ドツトのドツトデータ
をD0〜DZ3とすれば、各8ドツト(ビット)ずつD
0〜D?、D11〜DIS%DIll〜D23の3つに
分割され、各文字のパターンデータは3チツプ(LSI
)に分けて記憶されている。したがって、各文字は、3
チツプに分離記憶されていることになる。そして各文字
のパターンデータは、上述のD0〜023を1ラインと
して読出され、順次24ライン読み出されることにより
1文字分のパターンデータが読み出される。
100’″であれば(但し8ビツトの場合)、文字コー
ドとして“00011100″を指定すれば良い。また
、この様にして指定さた各文字のパターンデータは、例
えば、1文字当り縦24ドツト×横24ドツト印字表示
の文字パターンメモリとして記憶されている。そしてこ
の例の場合、横24ドツトのパターンデータは3つに分
割されている。すなわち、横24ドツトのドツトデータ
をD0〜DZ3とすれば、各8ドツト(ビット)ずつD
0〜D?、D11〜DIS%DIll〜D23の3つに
分割され、各文字のパターンデータは3チツプ(LSI
)に分けて記憶されている。したがって、各文字は、3
チツプに分離記憶されていることになる。そして各文字
のパターンデータは、上述のD0〜023を1ラインと
して読出され、順次24ライン読み出されることにより
1文字分のパターンデータが読み出される。
上述の各ラインの指定は5ビツト構成のスキャンアドレ
スにより行われ、例えば縦方向1ライン目はスキャンア
ドレス“ooooo”で指定し、2ライン目はスキャン
アドレス’00001”で指定し、以下同様に24ライ
ン目(24ドツト目)はスキャンアドレス“10111
″で指定する。
スにより行われ、例えば縦方向1ライン目はスキャンア
ドレス“ooooo”で指定し、2ライン目はスキャン
アドレス’00001”で指定し、以下同様に24ライ
ン目(24ドツト目)はスキャンアドレス“10111
″で指定する。
つまり、文字コードを上位アドレスとし、上述のスキャ
ンアドレスを下位アドレスとして文字パターンメモリー
を順次アクセスすることによりライン毎のパターンデー
タが読み出される。。この様にして読出された1文字の
パターンデータは1ペ一ジ分のドツトパターンメモリー
である図示しないフレームメモリ等へ書込まれ、印字の
際のデータとして用いられる。
ンアドレスを下位アドレスとして文字パターンメモリー
を順次アクセスすることによりライン毎のパターンデー
タが読み出される。。この様にして読出された1文字の
パターンデータは1ペ一ジ分のドツトパターンメモリー
である図示しないフレームメモリ等へ書込まれ、印字の
際のデータとして用いられる。
また、上述の様に24ドツト×24ドツト印字表示の為
の文字パターンの一文字に対応するスキャンアドレスは
5ビツト構成である為、スキャンアドレス“11000
”〜“11111″の8ライン分のメモリ領域は上述の
例では使用されない。
の文字パターンの一文字に対応するスキャンアドレスは
5ビツト構成である為、スキャンアドレス“11000
”〜“11111″の8ライン分のメモリ領域は上述の
例では使用されない。
(従来技術の問題点)
上述の様に読出し専用メモリの読出し制御装置において
、上述の例の様に、24 X 24ドツト印字用のRO
Mのデータを読出す場合、スキャンアドレス“1100
0”〜“11111”に対応するメモリ領域は使用しな
い。したがって、空エリアがメモリ領域内に存在するこ
とになりROMの使用効率が悪い。このことは、W2’
ドツトで構成される文字以外の読出し専用メモリにお
いて起こり、例えば40 X 40ドツト印字用のRO
Mでは6ビツト構成のスキャンアドレスを用いる為64
ライン(ドツト)までアドレス指定できるが、64−4
0 = 24ラインに対応するメモリ領域が空エリアと
なる。
、上述の例の様に、24 X 24ドツト印字用のRO
Mのデータを読出す場合、スキャンアドレス“1100
0”〜“11111”に対応するメモリ領域は使用しな
い。したがって、空エリアがメモリ領域内に存在するこ
とになりROMの使用効率が悪い。このことは、W2’
ドツトで構成される文字以外の読出し専用メモリにお
いて起こり、例えば40 X 40ドツト印字用のRO
Mでは6ビツト構成のスキャンアドレスを用いる為64
ライン(ドツト)までアドレス指定できるが、64−4
0 = 24ラインに対応するメモリ領域が空エリアと
なる。
この襟に読出し専用メモリ内にデータ空エリアを作成し
ない様に例えば、次の文字データの一部を前の文字デー
タの空アリアに書込むことも考えられる。しかしこの場
合にはスキャンアドレスの制御の際、前述の文字コード
を変換制御lシなければならず文字データを読出す為の
アドレス制御が複雑になる。
ない様に例えば、次の文字データの一部を前の文字デー
タの空アリアに書込むことも考えられる。しかしこの場
合にはスキャンアドレスの制御の際、前述の文字コード
を変換制御lシなければならず文字データを読出す為の
アドレス制御が複雑になる。
本発明は上記従来の欠点に鑑み、読出し専用メモリ内の
メモリ領域を有効に利用すると共に、簡単なアドレス制
御により文字パターンを読出すことを可能とする読出し
専用メモリの読出し制御装置を提供することを目的とす
る。
メモリ領域を有効に利用すると共に、簡単なアドレス制
御により文字パターンを読出すことを可能とする読出し
専用メモリの読出し制御装置を提供することを目的とす
る。
上記目的は本発明によれば、外部より入力する文字指定
アドレスデータにより指定された記憶領域内に所定の文
字に対応するドツトパターンを記憶する第1の記憶部と
該第1の記憶部に記憶された文字と同一の文字に対応す
る異なる文字種のドツトパターンを記憶する第2の記憶
部とを有する記憶手段と、外部から入力する文字種指定
データに応じて前記第1又は第2の記憶部を選択し、前
記文字種指定データに応じて前記ドツトパターンの一部
を順次読出すために外部より入力するスキャンアドレス
を変換し、前記第1又は第2の記憶部に記憶されている
ドツトパターンを読出すアドレス制御手段とを有するこ
とを特徴とする読出し専用メモリの読出し制?tll装
置を提供することにより達成される。
アドレスデータにより指定された記憶領域内に所定の文
字に対応するドツトパターンを記憶する第1の記憶部と
該第1の記憶部に記憶された文字と同一の文字に対応す
る異なる文字種のドツトパターンを記憶する第2の記憶
部とを有する記憶手段と、外部から入力する文字種指定
データに応じて前記第1又は第2の記憶部を選択し、前
記文字種指定データに応じて前記ドツトパターンの一部
を順次読出すために外部より入力するスキャンアドレス
を変換し、前記第1又は第2の記憶部に記憶されている
ドツトパターンを読出すアドレス制御手段とを有するこ
とを特徴とする読出し専用メモリの読出し制?tll装
置を提供することにより達成される。
以下本発明の実施例について図面を参照しながら詳述す
る。
る。
第1図は本実施例の続出専用メモリの読出し制御装置の
要部回路ブロック図である。同図において、lは5個の
ROM12〜1eと、後述する多数のバス線で構成され
る文字パターンメモリであり、2は文字パターンメモリ
lから文字パターンデータを読出す為の制御回路である
。上述の文字パターンメモリ1にはデータ線Aを介して
文字コードデータが各ROMの上位アドレスとして直接
入力し、制御回路2には各文字のドツトラインおよびワ
ードを指定するスキャンアドレスデータが入力する。ま
た、文字パターンメモリ1の出力ラインBには、図示し
ないフレームメモリが接続され、文字パターンメモリ1
から続出される文字パターンを記憶する。
要部回路ブロック図である。同図において、lは5個の
ROM12〜1eと、後述する多数のバス線で構成され
る文字パターンメモリであり、2は文字パターンメモリ
lから文字パターンデータを読出す為の制御回路である
。上述の文字パターンメモリ1にはデータ線Aを介して
文字コードデータが各ROMの上位アドレスとして直接
入力し、制御回路2には各文字のドツトラインおよびワ
ードを指定するスキャンアドレスデータが入力する。ま
た、文字パターンメモリ1の出力ラインBには、図示し
ないフレームメモリが接続され、文字パターンメモリ1
から続出される文字パターンを記憶する。
ROM13〜le内のメモリ領域には、例えば漢字やア
ルファベント等の文字を構成するドツトパターンが記憶
されている。そして記憶された各文字に対応するドツト
パターンの一部が各々のROM1a〜1eに分割して記
憶されている。第2図(a)は上述の分割およびスキャ
ンアドレスデータを説明する図であり、説明をわかり易
くする為、1文字について示している。また、同図(a
lは40×40ドツトで構成される文字パターンデータ
の場合であり同図Tb)は24 X 24ドツトで構成
される文字パターンデータの場合を示す。同図(a)に
おいて、1文字のパターンデータ3はROM1aに領域
aのデータが記憶され、ROM1bに領域すのデータが
記憶され、ROM1cに領域Cのデータが記憶され、R
OM1dに領域dのデータが記憶され、ROM1eに領
域eのデータが記憶されている。
ルファベント等の文字を構成するドツトパターンが記憶
されている。そして記憶された各文字に対応するドツト
パターンの一部が各々のROM1a〜1eに分割して記
憶されている。第2図(a)は上述の分割およびスキャ
ンアドレスデータを説明する図であり、説明をわかり易
くする為、1文字について示している。また、同図(a
lは40×40ドツトで構成される文字パターンデータ
の場合であり同図Tb)は24 X 24ドツトで構成
される文字パターンデータの場合を示す。同図(a)に
おいて、1文字のパターンデータ3はROM1aに領域
aのデータが記憶され、ROM1bに領域すのデータが
記憶され、ROM1cに領域Cのデータが記憶され、R
OM1dに領域dのデータが記憶され、ROM1eに領
域eのデータが記憶されている。
また、各ROM1a〜1eの出力は8ビツトであり、R
OM1aの出力データは1文字のパターンデータのD0
〜D、であり、ROM1bの出力は1文字のパターンデ
ータのp、xD+sであり、ROM1cの出力データは
1文字パターンデータのD0〜D23であり、1dの出
力データは1文字のパターンデータのD !4〜D :
I4であり、ROM1eの出力データは1文字のパター
ンデータのD32〜D39である。
OM1aの出力データは1文字のパターンデータのD0
〜D、であり、ROM1bの出力は1文字のパターンデ
ータのp、xD+sであり、ROM1cの出力データは
1文字パターンデータのD0〜D23であり、1dの出
力データは1文字のパターンデータのD !4〜D :
I4であり、ROM1eの出力データは1文字のパター
ンデータのD32〜D39である。
これらのROM1axleからの8ビツトデータは対応
する16ビフトバスB、〜B3を介して前述の出力ライ
ンBへ出力される。
する16ビフトバスB、〜B3を介して前述の出力ライ
ンBへ出力される。
16ビツトバスB l−B 3への出力は当然16ビツ
ト(ワード)毎に行われるが、どのワードを出力するか
は後述するスキャンアドレスデータで指定する。この指
定は第2図における■〜Oの順序で行われる。(ただし
、■、■、■・・・〔)においては16ビツトの上位8
ビツトのみがドツトパターンデータとして扱われる。) 上述の説明は1文字に対してであるが、他のすべての文
字についても同様に5つのROM 1 a〜leに分割
して各々の文字のパターンデータが記憶されている。そ
して、前述の様社各々の文字パターンはデータバス&i
lAから入力する文字コードにより選択される構成であ
る。
ト(ワード)毎に行われるが、どのワードを出力するか
は後述するスキャンアドレスデータで指定する。この指
定は第2図における■〜Oの順序で行われる。(ただし
、■、■、■・・・〔)においては16ビツトの上位8
ビツトのみがドツトパターンデータとして扱われる。) 上述の説明は1文字に対してであるが、他のすべての文
字についても同様に5つのROM 1 a〜leに分割
して各々の文字のパターンデータが記憶されている。そ
して、前述の様社各々の文字パターンはデータバス&i
lAから入力する文字コードにより選択される構成であ
る。
一方、制御回路2はスキャンアドレス制御部4、ROM
セレクタ5とで構成されている。スキャンアドレス制御
部4はスキャンアドレスデータをデコードしROMスキ
ャンアドレスデータに変換する。このROMスキャンア
ドレスデータはアドレスバス線Cを介して各ROMKの
下位アドレスとして、ROM1 a〜1eへ出力される
。
セレクタ5とで構成されている。スキャンアドレス制御
部4はスキャンアドレスデータをデコードしROMスキ
ャンアドレスデータに変換する。このROMスキャンア
ドレスデータはアドレスバス線Cを介して各ROMKの
下位アドレスとして、ROM1 a〜1eへ出力される
。
また、ROMセレクタ5は第3図に示す回路で構成され
ている。すなわち、後述する入力ビットCI’、C2’
は各々インバータ6.7へ出力し、ビットCI ’は
インバータ6で反転された後、ANDゲート8及び9へ
出力される。ビット02 ′はインバータで反転された
後、ANDゲート8及び10へ出力される。また、ビッ
ト02 ′はインバータ7で反転された後、ANDゲー
ト8及び10へ出力されている。そして、ANDゲート
8の出力はROM1aS lbへ出力され、ANDゲ
ート9の出力はROM1c、1dへ出力され、ANDゲ
ート10の出力はROM1eへ出力される。
ている。すなわち、後述する入力ビットCI’、C2’
は各々インバータ6.7へ出力し、ビットCI ’は
インバータ6で反転された後、ANDゲート8及び9へ
出力される。ビット02 ′はインバータで反転された
後、ANDゲート8及び10へ出力される。また、ビッ
ト02 ′はインバータ7で反転された後、ANDゲー
ト8及び10へ出力されている。そして、ANDゲート
8の出力はROM1aS lbへ出力され、ANDゲ
ート9の出力はROM1c、1dへ出力され、ANDゲ
ート10の出力はROM1eへ出力される。
以上の様な構成の本実施例の読出し制御回路において、
以下にその回路動作を説明する。
以下にその回路動作を説明する。
先ず、データバス線Aに文字パターンメモリ1内のデー
タを読出す為のリード信号が出力され、スキャンアドレ
ス制御部4はデータ読出し状態となる。次にパターンメ
モリ1内の所定の文字を読出す為の文字コードがROM
13〜1eへ供給されると同時に、スキャンアドレス制
御部4ヘスキヤンアドレスが供給される。
タを読出す為のリード信号が出力され、スキャンアドレ
ス制御部4はデータ読出し状態となる。次にパターンメ
モリ1内の所定の文字を読出す為の文字コードがROM
13〜1eへ供給されると同時に、スキャンアドレス制
御部4ヘスキヤンアドレスが供給される。
ここで例えば、所定の文字コードに対応して記憶されて
いる文字Fのパターンデータを第4図(a)に示す。こ
の文字Fのパターンデータは勿論前述の2図に示す様に
り、〜D39まで8ビツト毎にROM1a−1eに分割
して記憶されている。また、従来空エリアとなっていた
スキャンアドレスのメモリ領域(Bスキャンの“O”〜
“23”)にもFを逆にした24 X 24ドツトのパ
ターンデータが記憶されている。
いる文字Fのパターンデータを第4図(a)に示す。こ
の文字Fのパターンデータは勿論前述の2図に示す様に
り、〜D39まで8ビツト毎にROM1a−1eに分割
して記憶されている。また、従来空エリアとなっていた
スキャンアドレスのメモリ領域(Bスキャンの“O”〜
“23”)にもFを逆にした24 X 24ドツトのパ
ターンデータが記憶されている。
この文字Fを読出ず為にスキャンアドレスデータがスキ
ャンアドレス制御部4へ入力する。スキャンアドレス制
御部4は8ビツト入力、8ビツト出力のROMでありこ
のROMの入力(アドレス)であるスキャンアドレスデ
ータの中には上述の文字Fのいずれかを選択するスキャ
ンセレクト信号(ビット)も含まれている。このスキャ
ンアドレスデータを第5図(a)、(b)にa、a’と
して示す。
ャンアドレス制御部4へ入力する。スキャンアドレス制
御部4は8ビツト入力、8ビツト出力のROMでありこ
のROMの入力(アドレス)であるスキャンアドレスデ
ータの中には上述の文字Fのいずれかを選択するスキャ
ンセレクト信号(ビット)も含まれている。このスキャ
ンアドレスデータを第5図(a)、(b)にa、a’と
して示す。
同図(alにおけるa、a’は第4図(a)の11に示
す文字Fを選択する場合のスキャンアドレスデータであ
り、同図(b)におけるa、a’は第4図(a)の12
に示す文字Fを選択する場合のスキャンアドレスデータ
である。すなわち、データバス線Aから入力するスキャ
ンアドレスデータ8ビツトの中で最上位ビットaが“0
”であれば第4図(a)の11に示す文字を選択し、“
1”であれば第4(b)の12に示す文字を選択する。
す文字Fを選択する場合のスキャンアドレスデータであ
り、同図(b)におけるa、a’は第4図(a)の12
に示す文字Fを選択する場合のスキャンアドレスデータ
である。すなわち、データバス線Aから入力するスキャ
ンアドレスデータ8ビツトの中で最上位ビットaが“0
”であれば第4図(a)の11に示す文字を選択し、“
1”であれば第4(b)の12に示す文字を選択する。
また他の7ビツトa′は’ooooooo” <■)〜
“1110111” 6)のアドレスデータである。
上述の様なスキャンアドレスデータがアドレス制御部4
へ入力すると、第5図[a)の2ビフトデータC′とR
OMスキャンアドレスデータである6ビソトデータCに
変換される。この2ビツトデータC′は00″、′01
″、“lO”を順次繰返すデータであり、6ビツトデー
クCは2ビツトデータC′が1サイクルする毎に+1さ
れるデータである。
へ入力すると、第5図[a)の2ビフトデータC′とR
OMスキャンアドレスデータである6ビソトデータCに
変換される。この2ビツトデータC′は00″、′01
″、“lO”を順次繰返すデータであり、6ビツトデー
クCは2ビツトデータC′が1サイクルする毎に+1さ
れるデータである。
2ビツトデータC゛はc1′、cz”としてROMセレ
クタ5へ入力し、前述の様にインバータ6を介して各々
A N Dゲート8〜10へ供給される。したがって、
データcl′、02′が“O”、“01の時はANDゲ
ート8から1″ (ハイ信号)がROM1a、lbへ供
給され、データcl’、Cz’が0″、“1”の時はA
NDゲート9から“l”がROMIC,ldへ供給され
、データC,,Cz′が“l”、“O゛の時はANDゲ
ート10から“1″ (ハイ信号)がROM1eへ供給
される。すなわち、2ビツトデータC′が“OO”−“
01”−10”と順次変化する毎にROM1 a、1
b−*ROM1 c、1 d−+ROM L eが順次
選択される。そして、6ビソトデータCはROM1a〜
1eのアドレスの下位6ビツトとして供給され、2ビツ
トデータC゛がlサイクルする毎に更新される。例えば
ROM1a、lbが2ビツトデータC′により選択され
ている時ROM1a。
クタ5へ入力し、前述の様にインバータ6を介して各々
A N Dゲート8〜10へ供給される。したがって、
データcl′、02′が“O”、“01の時はANDゲ
ート8から1″ (ハイ信号)がROM1a、lbへ供
給され、データcl’、Cz’が0″、“1”の時はA
NDゲート9から“l”がROMIC,ldへ供給され
、データC,,Cz′が“l”、“O゛の時はANDゲ
ート10から“1″ (ハイ信号)がROM1eへ供給
される。すなわち、2ビツトデータC′が“OO”−“
01”−10”と順次変化する毎にROM1 a、1
b−*ROM1 c、1 d−+ROM L eが順次
選択される。そして、6ビソトデータCはROM1a〜
1eのアドレスの下位6ビツトとして供給され、2ビツ
トデータC゛がlサイクルする毎に更新される。例えば
ROM1a、lbが2ビツトデータC′により選択され
ている時ROM1a。
lb内のROMスキャンアドレス“oooooo”のパ
ターンデータが選択され、16ビツトずつ出力バス、%
lB、、Bを介してフレームメモリへ読出される。同様
にROM1c、、ldが2ビツトデータC′により選択
されている時ROM1c、ld内のROMスキャンアド
レス“oooooo”のパターンデータが選択され、1
6ビツトずつ出力バス線Bz、Bを介してフレームメモ
リへ読出される。
ターンデータが選択され、16ビツトずつ出力バス、%
lB、、Bを介してフレームメモリへ読出される。同様
にROM1c、、ldが2ビツトデータC′により選択
されている時ROM1c、ld内のROMスキャンアド
レス“oooooo”のパターンデータが選択され、1
6ビツトずつ出力バス線Bz、Bを介してフレームメモ
リへ読出される。
さらに、ROM1eが2ビツトデータC′により選択さ
れている時ROM1e内のROMスキャンアドレス″o
ooooo”のパターンデータが出力ハス&IB3、B
を介してフレームメモリへ読出される。
れている時ROM1e内のROMスキャンアドレス″o
ooooo”のパターンデータが出力ハス&IB3、B
を介してフレームメモリへ読出される。
以上のサイクルを順次2ビツトデータC2′。
C,lによって選択されるROM1a〜leに従ってR
OM1a−1eのパターンデータを読出し、40ライン
目に対応する6ビツトデータ“100111”に対応す
るROM1a〜1eのパターンデータを読出す。この様
にして第4図[alに示す一文字Fの11のパターンデ
ータ全てがフレームメモリに書込まれる。一方、第4図
(b)に示す12の文字Fを文字パターンメモリlから
フレームメモリに読出す場合には第5図(b)に示す様
に2ビツトデータC′は“00”、′O11を順次繰返
すデータであり、6ビツトデータCは2ビツトデータC
′が1サイクルする毎に−lされるデータである。
OM1a−1eのパターンデータを読出し、40ライン
目に対応する6ビツトデータ“100111”に対応す
るROM1a〜1eのパターンデータを読出す。この様
にして第4図[alに示す一文字Fの11のパターンデ
ータ全てがフレームメモリに書込まれる。一方、第4図
(b)に示す12の文字Fを文字パターンメモリlから
フレームメモリに読出す場合には第5図(b)に示す様
に2ビツトデータC′は“00”、′O11を順次繰返
すデータであり、6ビツトデータCは2ビツトデータC
′が1サイクルする毎に−lされるデータである。
2ビツトデータC′は上述と同様なC1′、02′とし
てROMセレクタ5へ入力し、前述の様にインバータ6
を介して各々ANDゲート8〜10へ供給される。した
がって、データc1′、02′が“O”、′O”の時は
ANDゲート8から“l”(ハイ信号)がROM1a、
lbへ供給され、データ01゛、cl”が“0”、′l
”の時はANDゲート9から“1” (ハイ信号)がR
OM1c、ldへ供給される。すなわち、2ビツトデー
タC゛が′00”−“01”−“00”と順次変化する
毎にROM1 a、1 b−=ROM 1 c、1 d
−ROMla、1b、が順次選択される。そして、6ビ
ツトデータCはROM1a〜1eへ供給され、2ビツト
データC′が1サイクルする毎に更新される0例えばR
OM1a、lbが2ビツトデータC′により選択されて
いる時ROM1a、lb内のR0Mスキャンアドレス″
111111”のパターンデータが選択され、16ビツ
トずつ出力バス線BI%Bを介してフレームメモリへ読
出される。同様に、ROM1c、Ldが2ビツトデータ
C′により選択されている時ROM1c、ld内のRO
Mスキャンアドレス“111111″のパターンデータ
が選択され、16ビツトずつ出力バス線Bt 、Bを介
してフレームメモリへ読出される。ただし、ROM1c
、ldが選択されている時には16ビツトのパターンデ
ータのうち上位8ビツトがデータとして処理される。
てROMセレクタ5へ入力し、前述の様にインバータ6
を介して各々ANDゲート8〜10へ供給される。した
がって、データc1′、02′が“O”、′O”の時は
ANDゲート8から“l”(ハイ信号)がROM1a、
lbへ供給され、データ01゛、cl”が“0”、′l
”の時はANDゲート9から“1” (ハイ信号)がR
OM1c、ldへ供給される。すなわち、2ビツトデー
タC゛が′00”−“01”−“00”と順次変化する
毎にROM1 a、1 b−=ROM 1 c、1 d
−ROMla、1b、が順次選択される。そして、6ビ
ツトデータCはROM1a〜1eへ供給され、2ビツト
データC′が1サイクルする毎に更新される0例えばR
OM1a、lbが2ビツトデータC′により選択されて
いる時ROM1a、lb内のR0Mスキャンアドレス″
111111”のパターンデータが選択され、16ビツ
トずつ出力バス線BI%Bを介してフレームメモリへ読
出される。同様に、ROM1c、Ldが2ビツトデータ
C′により選択されている時ROM1c、ld内のRO
Mスキャンアドレス“111111″のパターンデータ
が選択され、16ビツトずつ出力バス線Bt 、Bを介
してフレームメモリへ読出される。ただし、ROM1c
、ldが選択されている時には16ビツトのパターンデ
ータのうち上位8ビツトがデータとして処理される。
以上のサイクルを順次2ビツトデータC′によって選択
されるROM1a〜ldに従ってROM1a〜1dのパ
ターンデータを読出し、24ライン目に対応する6ビツ
トデータ“101000”に対応するROM1a〜1d
のパターンデータを続出す。この様にして第4図(a)
に示す文字Fの12のパターンデータが正文字としてフ
レームメモリに書込まれる。
されるROM1a〜ldに従ってROM1a〜1dのパ
ターンデータを読出し、24ライン目に対応する6ビツ
トデータ“101000”に対応するROM1a〜1d
のパターンデータを続出す。この様にして第4図(a)
に示す文字Fの12のパターンデータが正文字としてフ
レームメモリに書込まれる。
以上のパターンデータ続出し制御を印字すべき文字コー
ド毎に行なうことにより、順次文字パターンメモリlか
ら各文字のパターンデータがフレームメモリに読出され
、フレームメモリには例えば印字用紙1ペ一ジ分のパタ
ーンデータが書込まれる。
ド毎に行なうことにより、順次文字パターンメモリlか
ら各文字のパターンデータがフレームメモリに読出され
、フレームメモリには例えば印字用紙1ペ一ジ分のパタ
ーンデータが書込まれる。
しかもこの時文字パターンメモリ1から読出されるパタ
ーンデータは従来文字パターンメモリ1の各ROM1a
xleの従来空エリアであったメモリ領域に記憶されて
いる例えば逆文字12も読出すことができる。したがっ
て、本実施例では文字パターンメモリ1のメモリ領域に
空エリアヲ作ることがな(メモリ領域の利用効率が良い
。
ーンデータは従来文字パターンメモリ1の各ROM1a
xleの従来空エリアであったメモリ領域に記憶されて
いる例えば逆文字12も読出すことができる。したがっ
て、本実施例では文字パターンメモリ1のメモリ領域に
空エリアヲ作ることがな(メモリ領域の利用効率が良い
。
尚、上述の実施例では第4図(a)に示す様にROM1
a〜ICの従来空エリアゾあったメモリ領域に予め記憶
されている文字として逆文字12を書込んだものを用い
たが、第4図(b)に示す様に24×24ドツトの正小
文字にしたものを用いても良い。
a〜ICの従来空エリアゾあったメモリ領域に予め記憶
されている文字として逆文字12を書込んだものを用い
たが、第4図(b)に示す様に24×24ドツトの正小
文字にしたものを用いても良い。
この場合には第5図(C)に示す様に、スキャンアドレ
ス制御部4から出力されるデータの中で2ビツトデータ
C′は前述の様に“00”、“01”を順次繰返すデー
タであり、6ビツトデータCは2ビツトデータC′が1
サイクルする毎に+1されるデータである。そして、R
OMI aSl bが2ビツトデータC′により選択さ
れている時ROM1a、lb内のスキャンアドレス“1
10000”のパターンデータが選択され、16ビツト
ずつ力バス&’lB+ 、Bを介してフレームメモリへ
読出すれる。同様にROM1 c、1 dが2ビツトデ
ータC′により選択されている時ROM1c、ld内の
ROMスキャンアドレス″101000”のパターンデ
ータが選択され、16ビツトずつ出力バス線B2、Bを
介してフレームメモリへ読出される。
ス制御部4から出力されるデータの中で2ビツトデータ
C′は前述の様に“00”、“01”を順次繰返すデー
タであり、6ビツトデータCは2ビツトデータC′が1
サイクルする毎に+1されるデータである。そして、R
OMI aSl bが2ビツトデータC′により選択さ
れている時ROM1a、lb内のスキャンアドレス“1
10000”のパターンデータが選択され、16ビツト
ずつ力バス&’lB+ 、Bを介してフレームメモリへ
読出すれる。同様にROM1 c、1 dが2ビツトデ
ータC′により選択されている時ROM1c、ld内の
ROMスキャンアドレス″101000”のパターンデ
ータが選択され、16ビツトずつ出力バス線B2、Bを
介してフレームメモリへ読出される。
以上のサイクルを順次2ビツトデータC′によって選択
されるROM13〜1dに従ってROM1a〜1dのパ
ターンデータを読出し、24ライン目に対応する6ビツ
トデータ“111111”に対応するROM1a〜1d
のパターンデータを続出し、フレームメモリに書込めば
よい。
されるROM13〜1dに従ってROM1a〜1dのパ
ターンデータを読出し、24ライン目に対応する6ビツ
トデータ“111111”に対応するROM1a〜1d
のパターンデータを続出し、フレームメモリに書込めば
よい。
また、以上説明した第4図fat、(b)の12及び1
3の字体に限らず、他の各種字体を用いても良いことは
勿論である。
3の字体に限らず、他の各種字体を用いても良いことは
勿論である。
以上詳細に説明したように本発明によれば、文字パター
ンメモリ内のROMのメモリ領域を有効に利用できる。
ンメモリ内のROMのメモリ領域を有効に利用できる。
また、従来空エリアであった文字パターンメモリ内に多
種の字体の文字を記憶させておくことにより、印字文字
の種類を増すことができる。さらに、上述の様に1つの
文字コードに対応する文字パターンメモリ内に複数の字
体のパターンデータを書込んだとしても、スキャンアド
レス制御部でアドレス制御することによりその読出し制
御が容易である。
種の字体の文字を記憶させておくことにより、印字文字
の種類を増すことができる。さらに、上述の様に1つの
文字コードに対応する文字パターンメモリ内に複数の字
体のパターンデータを書込んだとしても、スキャンアド
レス制御部でアドレス制御することによりその読出し制
御が容易である。
第1図は、本実施例の読出し専用メモリの続出し制御装
置の回路ブロック図、 第2図は(a)、(b)は、本実施例の読出し専用メモ
リの読出し制御装置内の各ROMのメモリ領域を説明す
る構成図、 第3図は、本実施例の読出し専用メモリの読出し制御装
置内のROMセレクタの回路図、第4図は(a)、(b
)は、本実施例の読出し専用メモリの読出し制御装置に
用いられるROM内の文字パターンデータの構成図、 第5図(83〜(C)は、本実施例の読出し専用メモリ
の読出し制御装置のスキヤシアドレスの構成図である。 1・・・文字パターンメモリ、 la〜1e・・・RoMl −2・・・制御回路、 4・・・スキャンアドレス制御部、 5・・・ROMセレクタ、 6.7・・・インバータ、 8〜10 ・ ・ ・ANDゲート、 11〜13・・・字体。 特許出願人 カシオ計算機株式会社 同 上 カシオ電子工業株式会社 第2図 第3図 (α) (b) 第4図 ○ 0000110 00000010第5図(○) + 000000 1 01 11 1 1
1 +1 0000010 00 II
I 1 101 00000M Ol
Ill l 101 0000 110
00 1M1001 00001 M
Ol 1M100+ 0101100
001010011 0101111 0f
101000第5図(b) 1 0000011 0f 101oo1t
ooootot ot totot。 1 01CM100 001111101 0
101110 0f + 11111第5
図(c)
置の回路ブロック図、 第2図は(a)、(b)は、本実施例の読出し専用メモ
リの読出し制御装置内の各ROMのメモリ領域を説明す
る構成図、 第3図は、本実施例の読出し専用メモリの読出し制御装
置内のROMセレクタの回路図、第4図は(a)、(b
)は、本実施例の読出し専用メモリの読出し制御装置に
用いられるROM内の文字パターンデータの構成図、 第5図(83〜(C)は、本実施例の読出し専用メモリ
の読出し制御装置のスキヤシアドレスの構成図である。 1・・・文字パターンメモリ、 la〜1e・・・RoMl −2・・・制御回路、 4・・・スキャンアドレス制御部、 5・・・ROMセレクタ、 6.7・・・インバータ、 8〜10 ・ ・ ・ANDゲート、 11〜13・・・字体。 特許出願人 カシオ計算機株式会社 同 上 カシオ電子工業株式会社 第2図 第3図 (α) (b) 第4図 ○ 0000110 00000010第5図(○) + 000000 1 01 11 1 1
1 +1 0000010 00 II
I 1 101 00000M Ol
Ill l 101 0000 110
00 1M1001 00001 M
Ol 1M100+ 0101100
001010011 0101111 0f
101000第5図(b) 1 0000011 0f 101oo1t
ooootot ot totot。 1 01CM100 001111101 0
101110 0f + 11111第5
図(c)
Claims (1)
- 外部より入力する文字指定アドレスデータにより指定さ
れた記憶領域内に所定の文字に対応するドットパターン
を記憶する第1の記憶部と該第1の記憶部に記憶された
文字と同一の文字に対応する異なる文字種のドットパタ
ーンを記憶する第2の記憶部とを有する記憶手段と、外
部から入力する文字種指定データに応じて前記第1又は
第2の記憶部を選択し、前記文字種指定データに応じて
前記ドットパターンの一部を順次読出すために外部より
入力するスキャンアドレスを変換し、前記第1又は第2
の記憶部に記憶されているドットパターンを読出すアド
レス制御手段とを有することを特徴とする読出し専用メ
モリの読出し制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61108927A JPH082668B2 (ja) | 1986-05-12 | 1986-05-12 | 読出し専用メモリの読出し制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61108927A JPH082668B2 (ja) | 1986-05-12 | 1986-05-12 | 読出し専用メモリの読出し制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62263066A true JPS62263066A (ja) | 1987-11-16 |
JPH082668B2 JPH082668B2 (ja) | 1996-01-17 |
Family
ID=14497183
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61108927A Expired - Fee Related JPH082668B2 (ja) | 1986-05-12 | 1986-05-12 | 読出し専用メモリの読出し制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH082668B2 (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61272782A (ja) * | 1985-05-28 | 1986-12-03 | 沖電気工業株式会社 | キヤラクタジエネレ−タ |
-
1986
- 1986-05-12 JP JP61108927A patent/JPH082668B2/ja not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61272782A (ja) * | 1985-05-28 | 1986-12-03 | 沖電気工業株式会社 | キヤラクタジエネレ−タ |
Also Published As
Publication number | Publication date |
---|---|
JPH082668B2 (ja) | 1996-01-17 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |