JPS6173990A - 文字パタ−ン発生器 - Google Patents
文字パタ−ン発生器Info
- Publication number
- JPS6173990A JPS6173990A JP59196293A JP19629384A JPS6173990A JP S6173990 A JPS6173990 A JP S6173990A JP 59196293 A JP59196293 A JP 59196293A JP 19629384 A JP19629384 A JP 19629384A JP S6173990 A JPS6173990 A JP S6173990A
- Authority
- JP
- Japan
- Prior art keywords
- character
- character pattern
- control information
- pattern
- blank
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は、電子計算機、データ端末機器等の情報処理装
置に使用される文字表示装置（ディスプレイ）または印
字装置（プリンタ）等の文字パターン発生器に関する。
置に使用される文字表示装置（ディスプレイ）または印
字装置（プリンタ）等の文字パターン発生器に関する。
従来技術
従来の文字パターン発生器は、すべての文字に対して同
一のマトリックスサイズを与え、各文字の文字パターン
を上記マトリックスの各画素に対して白、黒等を表す情
報配列として、文字コード順にメモリに格納しておいて
、入力文字コードに対応する文字パターンを上記メモリ
から読出して出力するようにしている。
一のマトリックスサイズを与え、各文字の文字パターン
を上記マトリックスの各画素に対して白、黒等を表す情
報配列として、文字コード順にメモリに格納しておいて
、入力文字コードに対応する文字パターンを上記メモリ
から読出して出力するようにしている。
上述の文字パターン発生器は、′Ｉ” 、“ａ″等の空
白部分の多い文字パターンを格納するためにも、′Ｗ″
、“Ｑ”の空白部分の少ない文字パターンを格納するた
めに必要なマトリックスサイズと同じメモリ容量を必要
とするため、メモリ容量が大きくなるという欠点がある
。
白部分の多い文字パターンを格納するためにも、′Ｗ″
、“Ｑ”の空白部分の少ない文字パターンを格納するた
めに必要なマトリックスサイズと同じメモリ容量を必要
とするため、メモリ容量が大きくなるという欠点がある
。
特に、活字やタイプライタと同程度の品位の文字をドツ
トパターンによって表現する場合には、１文字のドツト
数が多くなり１文字パターンを格納するためのメモリ容
量は極めて大となる。
トパターンによって表現する場合には、１文字のドツト
数が多くなり１文字パターンを格納するためのメモリ容
量は極めて大となる。
発明の目的
本発明の目的は、上述の従来の欠点を解決し。
それぞれの文字に対しては、必要最小限のマトリックス
サイズによる文字パターンを与えることにより、文字パ
ターンを格納するために必要なメモリの容量を減少させ
ることにある。
サイズによる文字パターンを与えることにより、文字パ
ターンを格納するために必要なメモリの容量を減少させ
ることにある。
発明の構成
本発明の文字パターン発生器は、各種文字のドツト表示
に必要な部分のみの文字パターンを記憶する文字パター
ン記憶回路と、該文字パターン記憶回路に格納された各
文字パターンの格納アドレス、マトリックスサイズおよ
び当該文字パターンに付加すべき空白制御データ等を含
む制御情報を記憶する制御情報記憶回路と、外部から入
力された文字コードによって前記制御情報記憶回路に格
納されている当該文字に対する制御情報を読出し、該制
御情報によって前記文字パターン記憶回路から読出した
文字パターンに必要な空白パターンを付加して出力する
手段とを備えたことを特徴とする。
に必要な部分のみの文字パターンを記憶する文字パター
ン記憶回路と、該文字パターン記憶回路に格納された各
文字パターンの格納アドレス、マトリックスサイズおよ
び当該文字パターンに付加すべき空白制御データ等を含
む制御情報を記憶する制御情報記憶回路と、外部から入
力された文字コードによって前記制御情報記憶回路に格
納されている当該文字に対する制御情報を読出し、該制
御情報によって前記文字パターン記憶回路から読出した
文字パターンに必要な空白パターンを付加して出力する
手段とを備えたことを特徴とする。
発明の実施例
次に、本発明について、図面を参照して詳細に説明する
。
。
第１図は１本発明の一実施例を示すブロック図である。
すなわち、文字パターン記憶回路２には、各種文字の文
字パターンが、それぞれの文字表示に必要最小限のマト
リックスサイズで格納されている。そして、文字パター
ン記憶回路２に格納された各文字パターンの格納アドレ
スとマトリックスサイズおよび当該文字パターンに付加
すべき空白制御データ等を含む制御情報が、制御情報記
憶回路ｌに格納されている。そして、外部から人力され
る文字コードをアドレス指定手段４によって制御情報記
憶回路ｌの読出しアドレスに変換して、制御情報記憶回
路１から当該文字の制御情報を読出し、該制御情報中の
文字パターンの格納アドレスとマトリックスサイズはア
ドレス指定手段５に供給され、空白制御情報は空白部分
発生手段３に供給される。アドレス指定手段５は、文字
パターン記憶回路２の上記格納アドレスから指定された
マトリックスサイズ分の文字パターンを読出し、空白部
分発生手段３は、上記文字パターンを補う空白パターン
を発生する。そして１文字パターン記憶回路２の出力す
る文字パターンに空白部分発生手段３の出力する空白パ
ターンが付加されて、完全な文字パターンとして出力さ
れる。
字パターンが、それぞれの文字表示に必要最小限のマト
リックスサイズで格納されている。そして、文字パター
ン記憶回路２に格納された各文字パターンの格納アドレ
スとマトリックスサイズおよび当該文字パターンに付加
すべき空白制御データ等を含む制御情報が、制御情報記
憶回路ｌに格納されている。そして、外部から人力され
る文字コードをアドレス指定手段４によって制御情報記
憶回路ｌの読出しアドレスに変換して、制御情報記憶回
路１から当該文字の制御情報を読出し、該制御情報中の
文字パターンの格納アドレスとマトリックスサイズはア
ドレス指定手段５に供給され、空白制御情報は空白部分
発生手段３に供給される。アドレス指定手段５は、文字
パターン記憶回路２の上記格納アドレスから指定された
マトリックスサイズ分の文字パターンを読出し、空白部
分発生手段３は、上記文字パターンを補う空白パターン
を発生する。そして１文字パターン記憶回路２の出力す
る文字パターンに空白部分発生手段３の出力する空白パ
ターンが付加されて、完全な文字パターンとして出力さ
れる。
具体的には、第２図に示すように、制御情報記憶回路ｌ
および文字パターン記憶回路２は、マイクロコンピュー
タ１０に接続されたメモリ２０に内蔵させ１文字コート
をマイクロコンピュータ１０の入力ポートＰＬから入力
させ、マイクロコンピュータ１０が文字コードに対応す
る制御情報が格納されているアドレスに変換してメモリ
２０から制御情報を読出して、該制御情報中の空白制御
情報に従って空白パターンを作成し、また、文字パター
ンの格納アドレスから指定されたマトリックスサイズ分
の文字パターンを順次読出し、上記両パターンを合成し
て出力ポートＰ２から出力するようにすればよい。
および文字パターン記憶回路２は、マイクロコンピュー
タ１０に接続されたメモリ２０に内蔵させ１文字コート
をマイクロコンピュータ１０の入力ポートＰＬから入力
させ、マイクロコンピュータ１０が文字コードに対応す
る制御情報が格納されているアドレスに変換してメモリ
２０から制御情報を読出して、該制御情報中の空白制御
情報に従って空白パターンを作成し、また、文字パター
ンの格納アドレスから指定されたマトリックスサイズ分
の文字パターンを順次読出し、上記両パターンを合成し
て出力ポートＰ２から出力するようにすればよい。
第３図は、制御情報の一例を示す図であり、各種文字コ
ードに対応する文字パターンのマトリックスサイズ、位
置情報（空白制御データ）１文字パターン格納アドレス
等の制御情報が、それぞれメモリ２０のｍ、、ｍｌ
、ｍ２ 、・・・・・・番地に格納されている。
ードに対応する文字パターンのマトリックスサイズ、位
置情報（空白制御データ）１文字パターン格納アドレス
等の制御情報が、それぞれメモリ２０のｍ、、ｍｌ
、ｍ２ 、・・・・・・番地に格納されている。
第４図（Ａ）は、本実施例の文字“Ｑ″の文字パターン
を示し、同図（Ｂ）はその制御情報を示す、すなわち、
文字“Ｑ″の文字パターンは、２４Ｘ３２のマトリック
スサイズの文字パターンであり、メモリ上の先頭アドレ
スがａｌ であり、位置情報０．０は２４Ｘ３２のマト
リックスに対して上記文字パターンの左上角のビットを
対応させる位置がＯｌＯであることを示し、結果的に空
白部分はないことを示す、第５図（Ａ）、ＣＢ）は文字
“ａ″の文字パターンおよび制御情報を示し、２４Ｘ２
４のマトリックスサイズの文字パターンの格納アドレス
がａ、であり、当該文字パターンの左上角は、２４Ｘ３
２のマトリックスに対して、０．８の位置に挿入される
べきことを示す、該情報により、文字パターンａの上方
には８行分の空白パターンを付加すべきことが示されて
いる。
を示し、同図（Ｂ）はその制御情報を示す、すなわち、
文字“Ｑ″の文字パターンは、２４Ｘ３２のマトリック
スサイズの文字パターンであり、メモリ上の先頭アドレ
スがａｌ であり、位置情報０．０は２４Ｘ３２のマト
リックスに対して上記文字パターンの左上角のビットを
対応させる位置がＯｌＯであることを示し、結果的に空
白部分はないことを示す、第５図（Ａ）、ＣＢ）は文字
“ａ″の文字パターンおよび制御情報を示し、２４Ｘ２
４のマトリックスサイズの文字パターンの格納アドレス
がａ、であり、当該文字パターンの左上角は、２４Ｘ３
２のマトリックスに対して、０．８の位置に挿入される
べきことを示す、該情報により、文字パターンａの上方
には８行分の空白パターンを付加すべきことが示されて
いる。
第６図は、マトリックスサイズ８×３２の文字“ｊ”の
パターンと、その制御情報を示す。この文字パターンの
２４Ｘ３２のマトリックスに対する位置は、８．０であ
ることを示す、従って、左、右に８列ずつの空白パター
ンが付加される。
パターンと、その制御情報を示す。この文字パターンの
２４Ｘ３２のマトリックスに対する位置は、８．０であ
ることを示す、従って、左、右に８列ずつの空白パター
ンが付加される。
第７図は、記号“〜”のパタ／とそのル１纒清報をンへ
す、このパターンのマトリックイサイズは。
す、このパターンのマトリックイサイズは。
２４ｘ８であり、２４Ｘ３２のマトリックスに対する位
置は（０，０）から８行分である。従って、その下の残
り２４行分は空白となる。
置は（０，０）から８行分である。従って、その下の残
り２４行分は空白となる。
その他の文字、記号についても、上記同様に必要最小限
のマトリックスサイズの文字パターンが設定される。こ
のような文字パターンによれば、例えばＡＳ（：ＩＩ文
字セットの９４文字を、２４Ｘ３２のマトリックスサイ
ズの文字パターン５０字と、２４Ｘ２４の文字パターン
２０字と、２４ｘ８の文字パターン５字と、８Ｘ３２の
文字パターン１３字と、８Ｘ２４の文字パターン２字と
、８Ｘ８の文字パターン４字とで構成することが可能で
ある。これに、９８文字分の制御情報１９２バイトを加
えても全部で７．０４８バイトのメモリ容量で１文字パ
ターンと制御情報とを格納することが可能である。従っ
て、すべての文字パターンを２４Ｘ３２のマトリックス
で構成するために必要な１１，０２４バイトに比較して
１本実施例は約２０％のメモリが箇約できるという効果
がある。
のマトリックスサイズの文字パターンが設定される。こ
のような文字パターンによれば、例えばＡＳ（：ＩＩ文
字セットの９４文字を、２４Ｘ３２のマトリックスサイ
ズの文字パターン５０字と、２４Ｘ２４の文字パターン
２０字と、２４ｘ８の文字パターン５字と、８Ｘ３２の
文字パターン１３字と、８Ｘ２４の文字パターン２字と
、８Ｘ８の文字パターン４字とで構成することが可能で
ある。これに、９８文字分の制御情報１９２バイトを加
えても全部で７．０４８バイトのメモリ容量で１文字パ
ターンと制御情報とを格納することが可能である。従っ
て、すべての文字パターンを２４Ｘ３２のマトリックス
で構成するために必要な１１，０２４バイトに比較して
１本実施例は約２０％のメモリが箇約できるという効果
がある。
第８図は、第２図のマイクロコンピュータ１ｏの処理手
順を示すフローチャートである。すなわち、入力コード
に対応する制御情報を読込み、該制御情報中のマトリッ
クス横サイズをＭ、縦サイズをＮ、位置の横データをＸ
、縦データをＹとし、また文字パターンの格納されてい
る開始アドレスをＰとする。 次に２４−（Ｘ◆Ｘ）ｔ
ＡとＬ、３２−（Ｎ＋Ｙ）をＢとしてそれぞれレジスタ
に保持しておく、そして、Ｙが０でないときは、１行２
４ドツト分の空白データを出力し、Ｙ−１をＹとしてＹ
＝０になるまで上記動作を鰻返す、これによりＹ行の空
白パターンが出力される。
順を示すフローチャートである。すなわち、入力コード
に対応する制御情報を読込み、該制御情報中のマトリッ
クス横サイズをＭ、縦サイズをＮ、位置の横データをＸ
、縦データをＹとし、また文字パターンの格納されてい
る開始アドレスをＰとする。 次に２４−（Ｘ◆Ｘ）ｔ
ＡとＬ、３２−（Ｎ＋Ｙ）をＢとしてそれぞれレジスタ
に保持しておく、そして、Ｙが０でないときは、１行２
４ドツト分の空白データを出力し、Ｙ−１をＹとしてＹ
＝０になるまで上記動作を鰻返す、これによりＹ行の空
白パターンが出力される。
Ｙ＝０になった後、ｘ＝ＯでないときはＸドツトの空白
を出力した後に、Ｘ＝Ｏであれば直ちに、Ｐ＃地からＭ
ビットの文字パターンを読出して出力する０次に、Ａ＝
ＯでなければＡドツトの空白を出力した後に、Ａ＝０で
あれば直ちに、Ｎ−１をＮとしてＮ−０になるまで上記
動作を繰返す、これによって文字パターンの最下部の行
までの文字パターンが出力される。このとき、Ｂ＝Ｏで
あれば処理を終了する。Ｂ＝Ｇでないときは、１行２４
ドツトの空白を出力した後に８−１をＢとしてＢ＝０に
なるまで、空白行を出力して処理を終了する。
を出力した後に、Ｘ＝Ｏであれば直ちに、Ｐ＃地からＭ
ビットの文字パターンを読出して出力する０次に、Ａ＝
ＯでなければＡドツトの空白を出力した後に、Ａ＝０で
あれば直ちに、Ｎ−１をＮとしてＮ−０になるまで上記
動作を繰返す、これによって文字パターンの最下部の行
までの文字パターンが出力される。このとき、Ｂ＝Ｏで
あれば処理を終了する。Ｂ＝Ｇでないときは、１行２４
ドツトの空白を出力した後に８−１をＢとしてＢ＝０に
なるまで、空白行を出力して処理を終了する。
第９図は１本発明の他の実施例における制御情報を示す
図である。この場合は、文字パターンのマトリックスサ
イズ、位置情報２文字パターンの格納アドレスおよび文
字間の間隔を示すピッチ情報をメモリに格納しておく、
これにより、工。
図である。この場合は、文字パターンのマトリックスサ
イズ、位置情報２文字パターンの格納アドレスおよび文
字間の間隔を示すピッチ情報をメモリに格納しておく、
これにより、工。
ｉ、１等の横幅の狭い文字は１前後の文字との間隔を詰
めて印字するというプロポーショナルスペーシング機能
を容易に実現することができる。
めて印字するというプロポーショナルスペーシング機能
を容易に実現することができる。
発明の効果
以上のように、本発明においては、それぞれの文字の文
字パターンを必要最小限のマトリックスサイズで構成し
、各文字パターンのマトリックスサイズと格納アドレス
および当該文字パターンに付加すべき空白データ情報等
の制御データをメモリに格納しておいて、入力文字コー
ドに対応する１１６データ上記メモリからを読出して、
該制御データの示す格納アドレスから指定サイズの文字
パターンを読出し、かつ必要な空白パターンを付加して
出力するように構成したから１文字パターン等を格納す
るためのメモリ容量が少なくてすむという効果がある。
字パターンを必要最小限のマトリックスサイズで構成し
、各文字パターンのマトリックスサイズと格納アドレス
および当該文字パターンに付加すべき空白データ情報等
の制御データをメモリに格納しておいて、入力文字コー
ドに対応する１１６データ上記メモリからを読出して、
該制御データの示す格納アドレスから指定サイズの文字
パターンを読出し、かつ必要な空白パターンを付加して
出力するように構成したから１文字パターン等を格納す
るためのメモリ容量が少なくてすむという効果がある。
第１図は本発明の一実施例を示すブロック図。
第２図は上記実施例をマイクロコンピュータとメモリに
よって構成した場合を示すブロック図、第３図は上記実
施例における制御情報の配列を示す図、第４図は（Ａ）
、（Ｂ）は、上記実施例の文字“Ｑ″の文字パターンお
よび制御情報を示す図、第５図〜１７Ｓ７図はそれぞれ
は文字′ａ″。 “ｊ”、記号“の文字パターンおよびＭ制御情報を示す
図、第８図は第２図のマイクロコンピュータの処理動作
を示すフローチャート、第９図は、本発明の他の実施例
における制御情報を示す図である。 ［Δにおいて、ｌ：制御情報記憶回路、２：文字パター
ン記憶回路、３：空白部分発生手段、４゜アドレス指定
手段、５ニアドレス指定手段、１０ニー２ イクｏコン
ピューター、２０：メモリ。
よって構成した場合を示すブロック図、第３図は上記実
施例における制御情報の配列を示す図、第４図は（Ａ）
、（Ｂ）は、上記実施例の文字“Ｑ″の文字パターンお
よび制御情報を示す図、第５図〜１７Ｓ７図はそれぞれ
は文字′ａ″。 “ｊ”、記号“の文字パターンおよびＭ制御情報を示す
図、第８図は第２図のマイクロコンピュータの処理動作
を示すフローチャート、第９図は、本発明の他の実施例
における制御情報を示す図である。 ［Δにおいて、ｌ：制御情報記憶回路、２：文字パター
ン記憶回路、３：空白部分発生手段、４゜アドレス指定
手段、５ニアドレス指定手段、１０ニー２ イクｏコン
ピューター、２０：メモリ。
Claims (1)
- 各種文字のドット表示に必要な部分のみの文字パターン
を記憶する文字パターン記憶回路と、該文字パターン記
憶回路に格納された各文字パターンの格納アドレス、マ
トリックスサイズおよび当該文字パターンに付加すべき
空白制御データ等を含む制御情報を記憶する制御情報記
憶回路と、外部から入力された文字コードによつて前記
制御情報記憶回路に格納されている当該文字に対する制
御情報を読出し、該制御情報によつて前記文字パターン
記憶回路から読出した文字パターンに必要な空白パター
ンを付加して出力する手段とを備えたことを特徴とする
文字パターン発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59196293A JPS6173990A (ja) | 1984-09-19 | 1984-09-19 | 文字パタ−ン発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59196293A JPS6173990A (ja) | 1984-09-19 | 1984-09-19 | 文字パタ−ン発生器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6173990A true JPS6173990A (ja) | 1986-04-16 |
Family
ID=16355390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59196293A Pending JPS6173990A (ja) | 1984-09-19 | 1984-09-19 | 文字パタ−ン発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6173990A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6352188A (ja) * | 1986-08-22 | 1988-03-05 | 富士ゼロックス株式会社 | フオント格納方式 |
| JPS6415287U (ja) * | 1987-07-15 | 1989-01-25 | ||
| JP2002340261A (ja) * | 2001-05-18 | 2002-11-27 | Nkk Corp | 差込み式管継手 |
-
1984
- 1984-09-19 JP JP59196293A patent/JPS6173990A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6352188A (ja) * | 1986-08-22 | 1988-03-05 | 富士ゼロックス株式会社 | フオント格納方式 |
| JPS6415287U (ja) * | 1987-07-15 | 1989-01-25 | ||
| JP2002340261A (ja) * | 2001-05-18 | 2002-11-27 | Nkk Corp | 差込み式管継手 |
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