JPH0654425B2 - キヤラクタジエネレ−タ - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、パーソナルコンピユータ，ワードプロセサな
どに用いて好適なキヤラクタジエネレータに関する。

〔発明の背景〕

近年、パーソナルコンピユータやワードプロセツサ等を
利用したオフイスオートメーシヨン（ＯＡ）化が盛んと
なつており、これにともなつてＯＡ機器のセールスポイ
ントである表示装置や印刷装置は今後一層の高精細化が
進むと考えられる。そこで、高精細の文字出力を考えた
場合、現状のこれら装置の様に、単に同じ大きの文字を
任意位置に出力するだけではなく、任意の大きさの文字
を任意位置へ任意の角度を持たせて文字出力するという
要求に応えなければならない。

これらの要求の中で、任意の大きさの文字を出力するた
めの方法として、従来、拡大や縮少によつて文字品質の
低下を防ぐために、あらかじめ異つたサイズのフオント
を持つキヤラクタジエネレータ（以下、ＣＧという）を
複数個装置に設ける方法がある。ところで、ＣＧに文字
パターンデータを収納する従来の方式としては、ＣＧ内
のメモリブロツクにおける１つの文字パターンデータを
収納するメモリ空間が２の階乗のアドレス数からなるよ
うにしており、これに対して、このメモリブロツクに収
納すべき文字パターンデータのサイズは任意に設定でき
るようにしており、このために、ＣＧにおける文字パタ
ーンデータの収納効率が低くなり、メモリブロツクを有
効に活用することができないという問題があつた。

以下、かかる従来の文字パターン収納方式の問題点を第
４図〜第６図によつて具体的に説明する。なお、第４図
は上記従来の文字パターン収納方式によるＣＧの一例を
示すブロツク図であつて、１，２，３はメモリ素子，４
は文字コード信号線，５はスキヤンアドレス信号線，６
はチツプイネーブル信号線，７，８，９は文字パターン
データ線である。第５図は第４図のメモリ素子１，２，
３に収納されている文字パターンデータの一例を示すパ
ターン図，第６図(a)(b)は第４図のメモリ素子１，２，
３での文字パターンデータの収納効率を示す説明図であ
る。

ここで、富士通株式会社発行のカトログ「富士通集積回
路（ＭＢ８３１１２４−３５−００３，００４，００
５）」の仕様を参考にして、(1)文字フオントサイズは2
4ワード×24ドツト，(2)メモリ素子１，２，３は夫々１
Ｍワード×８ビツト構成，(3)各文字パターンデータは
メモリ素子１，２，３にわたつて収納，(4)低スキヤン
方式とする。

第４図において、各メモリ素子１，２，３には文字コー
ド信号線４を介して同時に文字コードが送られ、メモリ
素子１，２，３に収納されている所望の文字パターンデ
ータを指定する。この文字コードは12ビツトからなり、
メモリ素子１，２，３における１つの文字パターンデー
タが収納されているメモリ空間（以下、スキヤンアドレ
ス空間という）の各ワードを表わすメモリアドレスの上
位ビツトＡ₁₆〜Ａ₅となつている。また、各メモリ素子
１，２，３には、スキヤンアドレス信号線５を介して同
時にスキヤンアドレスも送られ、上記所望の文字パター
ンデータに対するスキヤンアドレス空間内の各ワードが
順次指定される。このスキヤンアドレスは４ビツトから
なり、上記スキヤンアドレス空間のメモリアドレスの下
位ビツトＡ₄〜Ａ₀となつている。各メモリ素子１，２，
３には、１つのワードに８ドツトのドツトパターンが格
納されており、文字コードとスキヤンアドレスとがメモ
リ素子１，２，３に考えられると、メモリ素子１からド
ツト線Ｄ₂₃〜Ｄ₁₆の文字パターンデータ線７を介して８
ドツトの部分文字パターンデータが、メモリ素子２から
ドツト線Ｄ₁₅〜Ｄ₈の文字パターンデータ線８を介して
８ドツトの部分文字パターンデータが、メモリ素子３か
らドツト線Ｄ₇〜Ｄ₀の文字パターンデータ線を介して８
ドツトの部分文字データが夫々同時に読み出される。こ
れら部分文字パターンデータによつて１つの文字パター
ンデータが構成される。

いま、文字「唖」を例にとつてメモリ素子１，２，３で
の収納方式を説明すると、第５図において、この文字に
対する文字パターンデータは破線で示すように、横方向
に８ドツトずつの部分文字パターンデータに３分割さ
れ、左側の部分文字パターンデータがメモリ素子１に、
中央の部分文字パターンデータがメモリ素子２に、右側
の部分文字パターンデータがメモリ素子３に夫々収納さ
れる。このとき、これら部分文字データが収納されるメ
モリ素子１，２，３のスキヤンアドレス空間（第４図で
ハツチングして示す領域）は番地が等しいアドレスから
なる。

この文字「唖」に対する文字パターンデータを読み出す
に際しては、文字コードでこれらのスキヤンアドレス空
間を同時に指定し、スキヤンアドレスでこれらのスキヤ
ンアドレス空間を同時にアドレツシングする。すなわ
ち、スキヤンアドレスを０〜23までインクリメントする
ことにより、一連の部分文字パターンデータが読み出さ
れる。

ところで、スキヤンアドレス空間のメモリアドレスとし
ては、先に説明したように、12ビツトの文字コードが上
位ビツトで５ビツトのスキヤンアドレスが下位ビツトと
なるものであり、スキヤンアドレス空間の先頭アドレス
はスキヤンアドレスが０のときのメモリアドレスであ
る。このことは、この先頭アドレスが文字コードを2⁵倍
したものであるということになり、１スキヤンアドレス
空間が2⁵ワード（すなわち、32ワード）からなることに
なる。これに対し、部分文字パターンデータは24ワード
からなるものであるから、結局、各メモリ素子１，２，
３では、32ワードからなるスキヤンアドレス空間中に24
ワードからなる部分文字パターンデータが格納されるこ
とになる。すなわち、第６図(a)に示すように、このス
キヤンアドレス空間では、スキヤンアドレス０〜23まで
の24ワードが使用領域であつて、スキヤンアドレス24〜
31の８ワードのアドレス空間が未使用領域となる。した
がつて、メモリ素子の使用効率は24÷32× 100＝75%と
なる。さらに第６図(b)は高品質な文字として40×40ド
ツトの文字フオントを収納した場合について示したもの
であるが、この場合、ブロツクのスキヤンアドレス空間
64ワードに対して、使用領域は40ワードであつて未使用
領域は24ワードとなりメモリ素子の使用効率は40÷64×
100＝62.5％と第６図(a)の場合に比べてさらに低くな
る。一般に、スキヤンアドレス空間は2^N（Ｎは自然数）
で増加するため、上述した様に、Ｍワード×Ｍドツト
（Ｍは自然数）の文字フオントを実現する場合、Ｍが2^N
でないならば、ＣＧに使うメモリ素子の使用効率が低下
することになる。したがつて、異なるサイズの文字フオ
ント毎にＣＧを設け、異なる大きさの文字パターンを得
ようとすると、ＣＧにおけるメモリブロックの全体的な
使用効率は著しく低いものとなる。

〔発明の目的〕

本発明の目的は、上記従来技術の問題点を解決し、メモ
リ素子の使用効率を高めるとともに異なるサイズの文字
パターンデータを同時収納可能としたキヤラクタジエレ
ータを提供するにある。

〔発明の概要〕

上記目的を達成するために、本発明は、各々の文字のパ
ターンデータを格納する複数のスキャンアドレス空間
と、該スキャンアドレス空間を区分して、同一文字で異
なるサイズの文字パターンデータを格納する複数の領域
とを有するメモリ手段と、前記メモリ手段に入力され、
所望の文字を格納するスキャンアドレス空間を指定する
文字コード入力線と、前記メモリ手段に入力され、所望
のスキャンアドレス空間に格納された異なるサイズの文
字パターンデータを指定するスキャンアドレス入力線
と、前記文字コード入力線とスキャンアドレス入力線に
より指定されて、所望のスキャンアドレス空間に格納さ
れた、特定サイズの文字パターンデータを出力する文字
パターンデータ出力線とを有するキャラクタジェネレー
タを提供する。

〔発明の実施例〕

以下、本発明の実施例を図面によつて説明する。

第１図は本発明によるキヤラクタジエネレータの一実施
例をブロツク図であつて、10はＷＲ１信号線，11はＷＲ
２信号線，12はデータバス，13は境界値レジスタ，14は
選択レジスタ，15は選択信号線，16は６ビツトの加算
器，17は選択回路，18はアドレス信号線，19はメモリブ
ロツク，32は制御回路部であり、第４図に対応する部分
には同一符号をつけている。

第２図は第１図におけるメモリブロツク19の一具体例を
示すブロツク図であつて、20〜29はメモリ素子，30，31
は論理ゲートであり、第１図に対応する部分には同一符
号をつけている。

第３図は第２図のメモリブロツク19の１スキヤンアドレ
ス空間内に収納された文字パターンデータの一具体例を
示すパターン図である。

この実施例では、40ワード×40ドツトの文字パターンデ
ータと24ワード×24ドツトの文字パターンデータとを同
一アドレス空間に収納し、これら異なる文字パターンデ
ータを選択的に読み出す場合を例にして説明するが、ま
ず、第２図および第３図により、これら文字パターンデ
ータを収納するメモリブロツクについて説明する。

40ワード×40ドツトの文字パターンデータを収納するた
めには、まず、40ドツト÷８ドツト＝５個のメモリ素子
が必要であり、また、各メモリ素子のスキヤンアドレス
空間のサイズは、64（2⁶）アドレスからなることにな
る。したがつて、スキヤンアドレスは６ビツトからな
り、メモリ素子に対するメモリアドレスの下位ビツトA₅
〜A₀がスキヤンアドレスである。

先の第４図で示した従来技術と同様に文字コードを12ビ
ツトとし、各メモリ素子の容量も上記従来技術と同様に
すると、スキヤンアドレス空間のサイズは上記従来技術
の場合の２倍となり、５個を１組とするメモリ素子だけ
では12ビツトの文字コードに対するスキヤンアドレス空
間を得ることができないために、もう１組のメモリ素子
を必要とする。

そこで、第２図に示すように、メモリブロツク19におい
ては、５×２のマトリタス状にメモリ素子を配列し、メ
モリ素子20〜24を組としてメモリ素子25〜29を組として
いる。

かかるメモリ構成において、メモリアドレスはその上位
ビツトＡ₁₇〜A₆が文字コード，下位ビツトA₅〜A₀がスキ
ヤンアドレスとなる。ここで、最上位ビツトＡ₁₇はメモ
リ素子20〜24あるいはメモリ素子25〜29のいずれかを選
択するものであつて、最上位ビツトＡ₁₇が“０”の文字
コードに対応する文字パターンデータはメモリ素子20〜
24に収納されている。これに対して、最上位ビツトＡ₁₇
が“１”の文字コードに対応する文字パターンデータは
メモリ素子25〜29に収納されている。この選択を行つて
いるのが論理ゲート30と31である。先ず、論理ゲート30
は文字コードの最上位ビツトＡ₁₇が“１”の時だけ、メ
モリ素子25〜29に対してＣＳ（チツプセレクト）信号を
出力可能としている。同様に論理ゲート31は文字コード
の最上位ビツトＡ₁₇が“０”の時だけ、メモリ素子20〜
24に対してＣＳ信号を出力可能としている。以上がメモ
リブロック19の詳細構成である。

次に、第３図により、かかるメモリブロツク19における
スキヤンアドレス空間について説明する。

ここで、文字「唖」に対する文字パターンデータを例に
とると、第３図に示すように、40ワード×40ドツトの文
字パターンデータに対しては、スキヤンアドレス空間の
０（２進数では、００００００）番地から39（２進数で
は、１０１０００）までが使用される。スキヤンアドレ
ス空間は64ワードからなるから、64−40＝24ワードが未
使用領域となるが、ここで、24ワード×24ドツトの文字
「唖」に対する文字パターンデータを収納する。すなわ
ち、この文字パターンデータは40（２進数では、１０１
００１）番地から63（２進数では、１１１１１１）番地
までに収納される。この場合、この文字パターンデータ
は１ワード当り24ドツトであるから、メモリ素子として
は３個ですみ、メモリ素子20〜22に収納される。

このようにして、内容が等しくサイズが異なる２種類の
文字パターンデータが同一スキヤンアドレス空間に収納
されるが、第３図に示す全領域が８ドツトづつ区分さ
れ、夫々が第２図に示すように、たとえば、メモリ素子
20〜24のハツチングで示す領域に収納されている。

次に、このように文字パターンデータが収納されている
メモリブロツク19からの文字パターンデータの読み出し
動作を説明する。

第１図における制御回路は、第３図に示すように、０番
地〜39番地に収納されている文字パターンデータ（以
下、40×40文字パターンデータという）と40番地〜63番
地に収納されている文字パターンデータ（以下、24×24
文字パターンデータという）とのいずれかを選択可能と
するものであり、24×24文字パターンデータを選択する
場合には、スキヤンアドレス線５からの０〜23のスキヤ
ンアドレスを40〜63のスキヤンアドレスに変換する。

まず、データバス12の情報をＷＲ１信号線10の信号によ
り境界値レジスタ13に設定する。この境界値レジスタ13
には、第３図に示した24×24文字パターンデータの先頭
スキヤンアドレス情報（40番地）が設定される。さら
に、データバス12の情報をＷＲ２信号線11の信号により
選択レジスタ14に設定する。この選択レジスタ14には、
40×40文字パターンデータと24×24文字パターンデータ
の選択情報が設定される。たとえば、40×40文字パター
ンデータに対しては、この選択情報は“０”であつて、
24×24文字パターンデータに対しては“１”である。さ
らに、境界値レジスタ13に設定した情報とスキヤンアド
レス信号線５からのスキヤンアドレスの６ビツト加算演
算を加算器16で行う。この加算器16は、例えば、日立製
ＴＴＬＨＤ74ＬＳ83 ２個をカスケード接続することに
より、容易に実現可能である。最後に、選択回路17は、
選択レジスタ14が出力する選択信号線15によつて直接ス
キヤンアドレスか加算器16の出力アドレスかを選択し、
アドレス信号18を介してメモリブロツク19に供給する。
第１図においては、選択信号線15が“１”状態で選択回
路17が加算器16の出力アドレスを選択している。このこ
とは、24×24文字パターンデータを選択する場合、境界
値レジスタ13と、選択レジスタ14に必要な情報を設定し
ておくことにより、スキヤンアドレスを変換し、24×24
文字パターンデータを０番地〜23番地に再配置したこと
に相当し、これによつてこの文字パターンデータの読み
出しが可能となる。これに対し、40×40文字パターンデ
ータを設定する場合は、選択レジスタ14に必要な情報
(“０”)を設定する。これによつて選択回路17はスキヤ
ンアドレス信号線５を選択して40×40文字パターンデー
タの読み出しが行なわれる。

このように、本実施例によれば、文字パターンデータを
収納するメモリのうち40×40文字パターンデータを収納
するに必要な64ワードのスキヤンアドレス空間の未使用
領域24ワードに24×24文字パターンデータを収納し、必
要に応じて24×24文字パターンデータを再配置可能とす
る手段を設けることにより、メモリの使用効率を高める
と共に、従来と同様に文字コード及びスキヤンアドレス
を与えて異つたフオントの文字パターンデータを得るこ
とができる。

以上の説明から判る様に、ＣＧの使用効率が従来62.5％
であつたのに対し、第３図の場合には、（40＋24×３／
５）÷64×100＝85％と22.5％向上し、また、これに加
えて、２種類の文字パターンデータがサポート可能とな
つた。

要するに、本発明により、ＣＧのメモリ容量を最大限に
利用し、ここに収納した２進類の文字フオントを用い
て、パソコン，ワープロ等の表示装置や印字装置に多様
な文字出力を提供することができる。

また、本実施例においては、40×40および24×24文字パ
ターンデータを収納するものであつたが、何も本発明は
この例に限つたわけではなく、一般的にM₁×M₁，M₂×
M₂，……M_N×M_N（M₁〜M_Nは自然数）のＮ種類の文字パタ
ーンデータを、2^L（Ｌはスキヤンアドレス線の数）M₁
＋M₂＋…＋M_Nの条件下で効率良くメモリへ収納可能であ
る。

〔発明の効果〕

以上説明したように、本発明によれば、異なるサイズの
複数の文字パターンデータをメモリブロツクの同一スキ
ヤンアドレス空間に格納することができるとともに、同
一スキヤンアドレス空間に格納されているこれら異なる
サイズの文字パターンデータのいずれかを選択読み出し
可能であるから、メモリの収納効果が向上するととも
に、異なるサイズの文字を出力できて、たとえば、漢字
の送りガナ，数式などの添字，大きな文字の出力による
強調などの多機能化が実現できるという効果がある。

【図面の簡単な説明】

第１図は本発明によるキヤラクタジエネレータの一実施
例を示すブロツク図、第２図は第１図のメモリブロツク
の一具体例を示すブロツク図、第３図は第２図に示した
メモリブロツクの１スキヤンアドレス空間における文字
パターンデータの収納方式を示すパターン図、第４図は
従来のキヤラクタジエネレータの一例を示すブロツク
図、第５図は文字パターンデータの一例を示すパターン
図、第６図は従来の文字パターンデータ収納方式による
メモリ素子の収納効率を示す説明図である。 ４……文字コード信号線 ５……スキヤンアドレス信号線 13……境界値レジスタ、14……選択レジスタ 16……加算器、17……選択回路 19……メモリブロツク、20〜29……メモリ素子 32……制御回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 哲也 神奈川県横浜市戸塚区吉田町292番地 日 立ビデオエンジニアリング株式会社内 (72)発明者 舘内 嗣治 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所マイクロエレクトロニク ス機器開発研究所内 (56)参考文献 特開 昭60−87388（ＪＰ，Ａ) 特開 昭60−256191（ＪＰ，Ａ) 特開 昭58−97084（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】各々の文字のパターンデータを格納する複
   数のスキャンアドレス空間と、該スキャンアドレス空間
   を区分して、同一文字で異なるサイズの文字パターンデ
   ータを格納する複数の領域とを有するメモリ手段と、 前記メモリ手段に入力され、所望の文字を格納するスキ
   ャンアドレス空間を指定する文字コード入力線と、 前記メモリ手段に入力され、所望のスキャンアドレス空
   間に格納された異なるサイズの文字パターンデータを指
   定するスキャンアドレス入力線と、 前記文字コード入力線とスキャンアドレス入力線により
   指定されて、所望のスキャンアドレス空間に格納され
   た、特定サイズの文字パターンデータを出力する文字パ
   ターンデータ出力線とを有するキャラクタジェネレー
   タ。