JPS5945490A

JPS5945490A - ラインバツフア制御方式

Info

Publication number: JPS5945490A
Application number: JP57156151A
Authority: JP
Inventors: 浜田　博
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1982-09-08
Filing date: 1982-09-08
Publication date: 1984-03-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明はｌライフ分のデータ全ラインバッファに用意し
、このラインバッファ内のデータ全印字または表示のた
めに１ラインの上端（または右端など）から１ビツトず
つ出力するものに好適するラインバッファ割部方式に関
する。

〔発明の技雨的背景〕

日本語ワードプロセッサ等沃字を処理する情報処理装置
では、漢字１文字は２４Ｘ２４ビツトのマトリクスで構
成されているのが一般的である。この神の情報処理装置
ｄにおいて漢字を含む処理結果等を高速のプリンタなど
で印字する場合には、２４×２４ピツトの文字パターン
の群からなる１ライン分のパターンデータをＤＭＡ処理
等でラインバッファに用意し一〇おく必要がある。とこ
ろでラインバッファに用意した１ライン分のパターンデ
ータ葡印字のために出力する方式に欧、その印字方式の
違いにより１ラインの左端から２４ビツトずつ出力する
方式と、１ラインの上端から１ビツトずつ出力する方式
などがある。ｆｊ！Ｊ　’ａの方式は本冗明に直接関係
しないので説明を１略し、後者の方式の従来例を第１図
〜第３図を参照して説明する。第１図において、１ノは
文字パターンメモリ（図示せず）に対する続出し／占込
み制イ叩ヲ行なう文字パターンメモリコントローラ（以
下、ＰＴＮＣと称する）、１２はＤＭＡコントローラ（
以下、ＤＭＡＣと称する）である。ＤＭＡＣ１２はＰＴ
ＮＣＩＩからＤＭＡ要求ＲＥ　Ｑ　ＤＭＡが与えられる
とクロック信号に同期した読出し要求信号ＲＥＱ　Ｒお
よび書込み要求信号ＲＥ　Ｑ　Ｗ　％更にはアドレス信
号ＡＤＲ８’ｒ周期的に出力する。このアドレス信号Ａ
ＤＲ８は、ＤＭＡＣ１２内に設けられ、クロック信号に
同ルＪして動作する３進アドレスカウンタ（図示セず）
で発生されるものであり、その下位２ビツトは１周期毎
（メモリサイクル毎）に１００”→００１″→″１０ｎ
→″′００７→・・・の如く巡回する。

ＤＭＡＣ１２から出力される読出し要求信号ＲＥ　Ｑ　
ＲはＰＴＮＣＩＩに供給される。ＰＴＮＣｌｌは信号１
１：ＱＲに応じて図示せぬ文字パターンメモリをアクセ
スし、上位装置（図示せず）によって指定されている文
字の文字パターンを８ビツトの分割文字パターン早位で
睨み出す。

これは、文字パターンメモリが１ワード８ビツトのメモ
リである場合、２４×２４ビツトのマトリクス構成の文
字パターンは第２図に示されているように８ビツトの分
割文字ノーターン単位で７２分割され、この７２個の分
割文字ノｑターンＱａ〜７１２ｔが文字ノくターンメモ
１ノの３毘続するアドレス位置に格納されているからで
ある。

ＰＴＮＣＩＩの制御によって読出された分割文字パター
ンはデータバス１３を介して８ビツト幅のラインバッフ
ァ１４０〜１４２に共通に１耘送される。

また、ＤＭＡＣ１２から出力される書込み要求信号ＲＥ
Ｑｗおよびアドレス信号ＡＤＲ８（の下位２ビツト）は
内込み制御回路（以下、ＷＲＴＣと称する）１５に供給
される。上記アドレス信号ＡＤＲ８の下位２ビツトを除
く上位ビットはアドレスライン１６を介してラインノ（
ッファ１４ｏ〜１４２に共通に供給される。

ＷＲＴＣ１５はアドレス信号ＡＤＲ８の下位２ビツトを
デコードし、このデコード結果に応じてＬ記階込み要求
信号ＲＥＱｗを膏込みパルスＷｏ〜Ｗ２のいずれか一つ
に変換する。円込みパルスＷ　ｏ　””　Ｗ　２　はラ
インバッファ１４０〜１４２にｌ対ｌ対応で供給される
。これにより分割文字パターンはラインバッファ１４０
〜１４□に第３図に示されるようにサイクリックに格納
される。そして上述の動作が１ライン分の文字パターン
について隷り返し行なわれることにより、当該１ライン
分の文字パターンがラインバッファ１４．〜１４．に３
分割されて格納され、５゜しかして、ラインバッファ１
４゜〜１４２に格納された分割文字パターンはセレクタ
１７により１ビツトずつ選択的に出力される。

この場合、まずラインバッファ１４０に最初に格納され
たく先頭文字の）分割文字パターンＯａが読み出され、
セレクタ１７によってその先頭ビット（ＭＳＢ）が選択
される。この選択ビットは例えば１ビツト×１う仁ン分
、すなわち１スライス分のビットｌｌ’Ｍのシフトレジ
スタ１８にシフトイン式れる。以下、同様にして分割文
字パターン３　ｍ　、　＊ｅ・６９　ａ、　、　Ｏａ　
、　、、？　ａ　。

・・・６９ａ、・・・の先頭ビットが川に選択されてレ
ジスタ１８にシフトインされる。そし、て、レジスタ１
８の保持内容が印字ヘッドに供給されることにより１ラ
インの上端（１俗ｌ」のスライス位り屋）のｉＪＪ了が
行なわれる（なお、セレクタ１７からの１ピツト出力を
順次印字するものもある）。以後、ラインバッファ１４
ｏに格納され”Ｃいる各分割文字パターンの２ｄ′、ｉ
ｌ」のビット、３番目のビット、・・・８俗ｌのビット
のＪ１■で上述の々ＩＪ＜１ピツトずつ選択出力される
。そしてラインバッファ１４ｏの格納内容に対する珂択
出力が終Ｔするとラインバッファ１４．の格納内容に対
して同様の操作が施され、続いてラインバッファ１４２
の格納内容に対しても同様の操作が施されろう〔背景技術の問題点〕このように１ライン分のデータ奮ラインバッファに用怠
し、このラインバッファ内のデータを１ラインの上端か
ら１ピツトずつ出力するものにおいて、迎恍旧に玩み出
芒れる分ｋ」文字パターンｆ　Ｎ　（ｉ、、ｌのライン
バッファ（上述の１刊ではＮ−３）にサイクリックにｌ
Ｉ内するためには、ＤＭＡＣＪ、？は、アドレス信号Ａ
ＤＲ８をＮｊ止で変化させる必要がある。このため、Ｎ
が２のべき乗で表わされる場合には、アドレス信号ＡＤ
Ｒ８生成用のアドレスカウンタは２進カウンタでよいが
、上述の例のようにＮが２のべき乗で表わされない場合
にはアドレス信号ＡＤＲ８生成用のアドレスカウンタは
Ｎ　ｚＷカウンタ（上述の例では３進カウンタ）を用い
なければならず問題であった。

ところで、ＤＭＡコントローラは上述したラインバッフ
ァに対する入出力転送制御のほかに、ＣＰＵなどからの
指令により主記憶に対する入出力転送制御を行なうのが
一般的である。この上記１．ハに対する入出力転送制御
で必要とされるアドレス信号生成用のアドレスカウンタ
は当然のことながら２コ止カウンタである。このため、
必要なラインバッファ数Ｎが２のべき来とならない場合
、従来の方式では、ＤＭＡコントローラに２進アドレス
カウンタと、構成が複雑なＮ進アドレスカウンタと、こ
れらのアドレスカラｙりのいずれか一方′ｆ：ｄ択する
選択回路とを設けなければならず卸価格となる欠点があ
った。

〔発明の目的〕

本発明は」二記事情に硫みてなされたものでその目的は
、１９４７分のパターンデータを複数のラインバッファ
に分割格納し、ラインバッファ内のパターンデータを１
ラインの上端などから１ピツトずつ出力するものにおい
て、間車な構成でありながら複数のラインバッファへの
データ語き込みが効率よく行なえるラインバッファ制御
方式を提供することにある。

〔発明の概要〕

本発明は、１ライン分のパターンデータｒ分割格納する
のに必要なラインバッファ数が２のべき乗とならないＮ
個（Ｎはｎを正の整数とすると２＜Ｎ＜２　　　全満足
する整数）の−合でも、ＤＭＡコントローラが一般に有
している２進アドレスカウンタで生成されるアドレス信
号をラインバッファに対するアドレス信号として使用で
きるようにしたものである。そして本発明では２進アド
レス力ワンタで生成されるアドレス信号の下位ｎ＋１ピ
ッ）ｋ用いて分割文字パターンを格納すべきラインバッ
ファを指定するようにしている。アドレス信号の下位ｎ
千１ビットでラインバッファ指定を行なおうとするｎ＋
１と２　　個のラインバッファが指定されることになる。

しかし、実際にラインバッファ指定す−Ｍべきラインバッファ数は２　　個より少ないＮ個であり
、上記ｎ　千１ビットのとりうる２ｎ＋１通りの”０″
、”工”の組合せの中で２　ｎ＋１−Ｎ通りの組合せに
ついては該当するラインバッファが存在しないことにな
る。そこで本発明では、ＤＭＡコントローラからライン
バッファ代込みのためにクロック信号に同期してアドレ
ス更新されながら出力されるアドレス信号のド位ｎ　＋
　１ピツトで指定されるラインバッファが存在しない場
合、該当するメモリサイクルをダミーサイクルとしてい
る。そして、このダミー丈イクルの間に分割文字パター
ンが読み出でれた場合に所定のラインバッファに格納さ
れなくなる不都合？防止ｒるために、−り記アドレス信
号の下位ｎ＋ｉビットで指定δれるラインバラノアが存
在しない場合、（ＤＭＡコントローラから出力される）
読出しυ求信号が文字パターンメモリコントローラに供
給δれることを続出し禁止回路により禁止するようにし
ている。

〔発明の実施例〕

以下、本発明の一実施例を図面を参照して説明する。な
お、本実施例は従来例と同様に２４×２４ビツトのマト
リクス（倚成の文字パターンを分割文字パターンＯａ〜
７１ａに７２分割しく第２因参照）、１ライン分の文字
パターンを分割文字パターン単位で３個のラインバッフ
ァにサイクリックに分割格納するものに実施した場合で
あり、第１図と同一部分には同一符号を付して３ｉ−細
な説明ｔ　’＆略する。−Ａ４図において２１はＤ　Ｍ
　Ａ　Ｃ（Ｄ　Ｍ　Ａコントローラ）である。

ＤＭＡＣ２７はＰＴＮＣｌｌがらＤ　Ｍ　Ａ要求ＲＥ　
Ｑ　ＤＭＡが与えられると、（従来例のＤＭＡＣＪ２と
同様に）読出し要求１ｄ号ＲＥＱｎｌ、”ｊ込み要求信
号ＲＥ　Ｑ　ｗｌおよびアドレス信号Ａ　Ｄ　ＲＳをク
ロック信号に同Ｊｌｕｌ　して周期的に出力する。ＤＭ
ＡＣ２１の従来例のＤＭＡＣＪ２と異なる点は、３進ア
ドレスカウンタ、更には当該３２思アドレスカウンタま
たは２進アドレスカウンタのいずれかを選択する選択回
路を有していないことである。ずなわち、Ｄ　Ｍ　Ａ　
Ｃ２１から出力される上記アドレス信号Ａ　ＤＲＳは２
進アドレス力・ウンタで死生されるアドレス信号である
。この場合、上記アドレス付けＡＤＲ８の下位ｎ　＋　
１ビツト（ただしｎ　＝　１　％すなわち２ビツト）は
００″→″０１″→”１０”→”１１″→６００”→・
・・の如く巡回することになる。

Ｄ　ＪＶＩ　Ａ　Ｃ２１から出力される読出し要求信号
ＲＥ　Ｑ　Ｒ１は読出し禁止回路２２に供給される。

この読出し禁止回路２２には上記アドレス信号ＡＤＲ８
の一ド位２ビットも供給される。読出し禁止回路２２は
上記アドレス信号Ａ　Ｄ　ＲＳの下位２ビツトが例えば
”１１″であるか否かによって上記読出し要求信号ＲＥ
ＱＲ１のＰＴＮＣ１１への出力の禁止／１ｌｆ１−可を
行なう。これは例えばデコーダを用い、当該デコーダの
”１１”に対するデコード信号によって読出し要求信号
ＲＥＱｎｌの出力制御を行なうことで実覗、できる。し
かして読出し禁止回路２２はアドレスイぎ号ＡＤＩζＳ
の下位２ビツトが”、１１”のとき上記読出し要求信号
ＲＥＱＲＩがＰＴＮＣＩＩに出力されるのを禁止し、そ
れ以外のとき、すなわち”００″、“０１ｎ、”１ｏＨ
のとき読出し要求信号ＲＥＱＲＩを続出し要求信号ＲＥ
ＱＲ２としてＰＴＮＣｌ　１に供給する。ＰＴＮＣＩＩ
は読出し禁止回路２２から続出し要求信号ＲＥＱＲ２が
供給されるメモリサイクルのときだけ文字パターンメモ
リ（図示せず）をアクセスし、上位装置（図示せず）に
よって指定されている文字の文字パターンを８ビツトの
分割文字パターン単位で枕出す。この場合、アドレス信
号ＡＤＲ８の下位２ビツトが“ｏｏ″である最初のメモ
リサイクルで１ライン分の文字の先頭文字に対応する文
字パターン中の分割文字パターンＯａ（第２図参照）が
続出δれ、同じく”０１”である２回目のメモリサイク
ルで同じ文字パターン中の分割文字パターン１ａが続出
され、同じく”１０”である３回目のメモリサイクルで
同じ文字パターン中の分割文字パターン２ａが読出され
る。そして、アドレス１ぎ号の下位２ビツトが”１１”
である４回Ｆ］のメモリサイクルでは、上述のように読
出し要求信号ＲＥＱＲ２がＰＴＮＣＩＩに供給されない
ために分割文字パターン３ａの続出しは待たされ、当該
分割文字パターン３ａは上記Ｆ位２ビットが００”であ
る５回目のメモリサイクルで続出される。このようにし
て本実施例では、上記アドレス信号の下位２ビツトが０
０″の場合に１ライン分の文字パターンの各分割文字パ
ターンＯａ　、　、１　ａ　、・・・６９ａが読出され
、同じく”０１″の場合に分割文字パターンＩａ、４ａ
。

・・・７０ａが続出され、同じく”１０″の場合に分割
文字パターン２ａ、５ｇ、・・・７１ａが読出される。

ＰＴＮＣＩＩによって順次杭用ちれた分割文字パターン
はデータバス１３全介してラインバッフアノ４゜〜１４
２に共通に転送される。

一方、ＤＭＡＣ２ノから読出し要求信号ＲｇＱＲ１と共
に出力される否込み要求信号ＲＥＱｗはＷ　ＲＴ　Ｃ（
ｊＪ込み制御回路）２３に供給される。このＷＲＴＣ，
’ｙには上記アドレス信号ＡＤＲ８の下位２ビツトも供
給される。

このアドレスイ―号ＡＤＲ８の下位２ビツトを除く」二
位ピットはアドレスライン１６を介してラインバッファ
１４゜〜１４．に共通に供給される。ＷＲＴＣ２，９は
上記アドレス信号ＡＤＲ８の下位２ビツトをデコードし
て４釉のデコード信号全出力するデコーダ（図示せず）
？ｒ−内蔵している。そしてＷＲＴ（，２Ｊはアドレス
信号の下位２ビツトのデコード結果に応じて上記侶込み
要求信号ＲＥＱｗを４柚の偶込みパルスｗ。

〜Ｗ３のいずれか一つに縫換する。本実施例においてＷ
ＲＴＣ２３はアドレス信号ＡＤＲ３の下位２ビツトが”
００″のとき儲込みパルスＷｏ　を、Ｈｏｌ”のとき占
込みパルスＷ１　′＋Ｃ”１０”のとき鯛込みパルスＷ
２を、”１１″のとき一爵込みパルスＷＳ　ｆ出力する
。円込みパルスＷ、〜Ｗ２はラインバッファ１４０〜１
４２に１対１対応で供給される。すなわち不実カーａ例
では、アドレス信号ＡＤＲ８の下位２ビツトが６００ｎ
のとぎラインバッファ１４ｏへの聞込みを、同じく”０
１″のときラインバッファ１４１への摺込みを、同じ＜
”ｉｏ”のときラインバッファ１４２への滑込みを指定
するようにしている。これに対し、−掛込みパルスＷ３
はいずれのラインバッファにも供給されないようになっ
ており、アドレス信号ＡＤＲ８の下位２ビツトが１１”
のときにはラインバッファ１４ｏ〜１４２のいずれにヌ
ゴしても階込みが行なわれない（書込みパルスＷ、は必
ずしも死生ずる必要はない）。

したがって、アドレス信号ＡＤＲ８の下位２ビツトが１
００”である最初のメモリサイクルで（ＰＴＮｏｌ）に
よって）読出された１ラインの先頭文字の分割文字パタ
ーンＯａはラインバッファ１４ｏの先頭位置に格納され
る（従来例の説明に用いた第３図参照）。同じく上記下
位２ビツトが”０１″である２回目のメモリサイクルで
読出された上記先頭文字の公舎」文字パターン１ａはラ
インバッファ１４．の先頭位置に格納され、上記下位ビ
ットが”１０″である３回１」のメモリサイクルで続出
された上記先頭文字の分割文字パターン２ａはラインバ
ッファ１４２の先頭位置に格納される。そして、上記下
位ビットが”１１″である４回［」のメモリサイクルで
は、次の分割パターン３ａの続出しが両正されると共に
ラインバッファ１４０〜１４２のいずれに対してもデー
タｔ２込みが両正される。

すなわち本実力也例では、上記６位ビットが”１１″の
場合にはダミーのＤ　Ｍ　Ａ処理が行なわれ、２進のア
ドレス拮号葡用いながらラインバッファ１４８〜１４６
、文字パターンメモリ（図示せず）に何ら悪影響勿及ぼ
式ないようになっている。次のメモリサイクル、すなわ
ち５回１」のメモリサイクルで（り、上記下位ビットが
００″しこ次り、上記先頭文字の分割文字パターン３Ｂ
が文字パターンメモリから続出されてラインバッフアマ
４ｏの先頭位置の次の位置に格納される。このようにし
て本実施例では、１９４７分の文字パターンの各分割文
字パターン（Ｊａ。

３　ａ　＊　・・・６９　ａが４Ｍ＋１回目（Ｍ＝Ｏ，
Ｉ。

２・・・）のメモリサイクルで１分割文字パターン牟位
でラインバッファ１４ｏに格納される。同じく各分割文
字パターンＩａ、４ａ、・・・７０ａが４　Ｍ　＋　２
回１」ＣＭ−０，１，２・・・）のメモリサイクルでラ
インバッファ１４１に格納され、分′＾り文字パターン
２　ａ　Ｉ　Ｊ　ａ　＊・・・７１ａが４Ｍ＋３回１」
（Ｍ−０，１，２・・・）のメモリサイクルでラインバ
ッファ１４２に格ホ内芒しる。

なお、ロリ記実施例で（ｌニアドレス１呂号Ａ　１）Ｉ
ｔ　Ｓの下位２ビツトが”１１″のどきにダミーのＤ　
Ｍ　Ａ処理が行なわれるものとして説明したが、００″
、”０１”、”１０″のいずれか一つの場合にダミーの
ＤＭＡ処Ｊｌ！？］ｌ−行なうようにしてもよい。また
、ＦｊＩＪ記実力１ハ例では、必要ラインバッファ数が
３個であるものとして説明したが、一般に必要ラインバ
ッファ数がＮ個（ただしＮはｎを正の整数とすると２　
　＜Ｎ＜２ｎ＋’を満足する整数）であるものに本発明
は適用可能である。この場合、各ラインバッファに対す
るアドレスはアドレスイー号の下位ｎ　＋　１ビツトを
除く上位ビットが用いられ、ラインバッファ指定には当
該下位ｎ＋ｉピットが用いられる。そしｎ＋１て、２　　回に２　ｎ＋　Ｉ　　Ｎ回の割合でダミーの
ＤＭＡ処理が行なわれる。更に本発明は１スライスライ
ン中位または各スライスラインの端部から１ピット単位
で印字するプリンタ装置に設けられるラインバッファｔ
よ２’Ｊ　Ｒｕｎ　、ＣＲ’ｐディスプレイ装訛などラ
スクスキャン方式の衣ボ装置に設けられるラインバッフ
ァにズｊするデータ書込み開側Ｉ　ＶＣ適用できること
は明らかである。

〔発明の効果〕

以上詳述したように本発明のラインバッファ制御方式に
よれは、Ｎ個（ただしＮｉＩよｎ’ｒ正の整数とすると
２１　＜　Ｎ　＜　２１＋　１を満足する整数）のライ
ンバッファに対し、極め°Ｃ１闇車な侮成でありながら
１９４７分の印字または表示パターンデータを分割文字
パターン単位でナイフリックに効率よく分割格納するこ
とができる。

【図面の簡単な説明】

第１図は従来例を示すブロック図、第２図Ｃよ分？’ｉ
’Ｑ文字パターンを説明するための図、第３図はライン
バッファへの分割文字パターン格４４！１状態を示す図
、第４因は本発明の一実施例を示すブロック図である。１１・・・文字パターンメモリコントローラ（ＰＴＮＣ
）、１２．２１・・弓）ＭＡコントローラ（ＤＭＡＣ）
、１４ｏ〜１４２・・・ラインバッファ、１５．２３・
・・書込み制イ卸回に３　（Ｗ　ＲＴ　Ｃ）、２２・・
・読出し禁止回路。

Claims

【特許請求の範囲】文字パターンメモリコントローラから分割文字パターン
単位で順次続出される１ライン分の文字パターンをＮ個
（Ｎはｎを正の整数とするｎ＋１と２　　（Ｎ（２を満足する整数）のラインバッファに
分割格納するものにおいて、上記文字パターンコントロ
ーラからのＤＭＡ要求に応じ、クロック信号に同期した
読出し要求信号、書込み要求信号、およびクロック信号
に同期して動作する２進アドレスカウンタからのアドレ
ス信号を出力するＤＭＡコントローラと、上記読出し要
求信号の上記文字パターンメモリコントローラへの出力
杆βＩ／須止全上記アドレス信号の少なくとも下位ｎ　
＋　１ビツトに基づいて制御する読出し宗止回路と、上
記アドレス信号の下位ｎ　＋　１ビツトを除く上位ビッ
トを上記Ｎ個のラインバッファに共通に導く手段と、上
記アドレス信号の少なくとも下位ｎ＋１ビットをデコー
ドし、このデコード結果が上記Ｎ個のラインバッファの
−っを指定している場合に対応する上記ラインバッファ
に上記書込み要求信号を出力する書込み制御回路とを具
１ｉ＃Ｌ、上記デコード結果が上記Ｎ個のラインバッフ
ァの一つを指定していない場合の上記アドレス信号の下
位ｎ千１ビットの内容が、上記読出し要求Ｗ４”ｊ′Ｔ
の上記文字パターンメモリコントローラへの出力が禁止
される場合の上記アドレス信号の下位ｎ　＋　１ビツト
の内容に一致するように構成されていることを特徴とす
るラインバッファ制御方式。