JPS61278884A - キヤラクタジエネレ−タ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、パーソナルコンピュータ、ワードプロセサな
どに用いて好適なキャラクタジェネレータに関する。

〔発明の背景〕

近年、パーソナルコンピュータやワードプロセッサ等を
利用したオフィスオートメーション（ＯＡ）化が盛んと
なっており、これにともなってＯＡ機器のセールスポイ
ントである表示装置や印刷装置は今後一層の高精細化が
進むと考えられる。そこで、高精細の文字出力を考えた
場合、現状のこれら装置の様に、単に同じ大きの文字を
任意位置に出力するだけではなく、任意の大きさの文字
を任意位置へ任意の角度を持たせて文字出力するという
要求に応えなければならない。

これらの要求の中で、任意の大きさの文字を出力するた
めの方法として、従来、拡大や縮少によって文字品質の
低下を防ぐために、あらかじめ異ったサイズのフォント
を持つキャラクタジェネレータ（以下、ＣＧという）を
複数個装置に設ける方法がある。ところで、ＣＧに文字
パターンデータを収納する従来の方式としては、ＣＧ内
のメモリブロックにおける１つの文字パターンデータを
収納するメモリ空間が２の階乗のアドレス数からなるよ
うにしており、これに対して、このメモリブロックに収
納すべき文字パターンデータのサイズは任意に設定でき
るようにしており、このために、ＣＧにおける文字パタ
ーンデ・−夕の収納効率が低くなり、メモリブロックを
有効に活用することができないという問題があつ之。

以下、かかる従来の文字パターン収納方式の問題点を５
！４図〜第６図によって具体的に説明する。なお、ｉ　
４１！Ｎは上記従来の文字パターン収納方式によるＣＧ
の一例を示すブロック図であって、１，２．５はメモリ
素子９４は文字コード信号線、５はスキャンアドレス信
号線、６はチップイネーブル信号線、７，８．９は文字
パターンデータ線である。第５図は第４図のメモリ素子
１，２．！ｉＪこ収納されている文字パターンデータの
一例を示すパターン図、第６図（ａ）（ｂ）は第４図の
メモリ素子１，２．５での文字パターンデータの収納効
率を示す説明図である０ここで、富士通株式会社発行の
カドログ「富士通集積回路（ＭＢ　８３１１２４−１５
−００３　。

００４．００５）Ｊの仕様を参考にして、（１）文字フ
ォントサイダハ２４ワード×２４ドツト、（２）　　メ
モリ素子１，２．３は夫々１Ｍワード×８ビット構成、
（３）各文字パターンデータはメモリ素子１，２．５に
わたって収納、（４）低スキャン方式とする。

第４図において、各メモ！ＪＸ子１　、２　、　３ＪＣ
は文字コード信号Ｍ４を介して同時に文字コードが送ら
れ、メモリ素子１，２．３に収納されている所望の文字
パターンデータを指定する。

この文字コードは１２ビツトからなり、メモリ素子１，
２．３における１つの文字パターンデータが格納されて
いるメモリ空間（以下、スキャンアドレス空間という）
の各ワードを表わすメそリアドレスの上位ビットＡｔｇ
〜Ａ５となっている。また、各メモリ素子１，２．３に
は、スキ斗ンアドレス信号線５を介して同時にスキャン
アドレスも送られ、上記所望の文字パターンデータに対
するスキャンアドレス空間内の各ワードが順次指定され
る。このスキャンアドレスは４ビツトからなり、上記ス
キャンアドレス空間のメモリアドレスの下位ビットＡ４
〜Ａｏとなっている。各メモリ素子１，２．３には、１
つのワードに８ドツトのドツトパターンが格納されてお
り、文字コードとスキャンアドレスとがメモリ素子１，
２．３に考えられると、メモリ素子１からドツト線Ｄ２
３〜Ｄ＋ｓの文字パターンデータ線７を介して８ドツト
の部分文字パターンデータが、メモリ素子２からドツト
線Ｄ＋ｓ〜Ｄ８の文字パターンデータ線８を介して８ド
ツトの部分文字パターンデータが、メモリ素子６からド
ツト線Ｄ７〜Ｔｏｏの文字パターンデータ線を介して８
ドツトの部分文字データが夫々同時に読み出される。こ
れら部分文字パターンデータによって１つの文字パター
ンデータが構成される。

いま、文字「唖」を例にとってメモリ素子１゜２．３で
の収納方式を説明すると、ｉｇ５図におちて、この文字
に対する文字パターンデータは破線で示すように、横方
向に８ドツトずつの部分文字パターンデータに３分割さ
れ、左側の部分文字パターンデータがメモリ素子１Ｆこ
、中央０）　８分文字パターンデータがメモリ素子２１
こ、右側の部分文字パターンデータがメモリ素子５に夫
々収納される。このとき、これら部分文字データが収納
されるメモリ素子１，２．３のスキャンアドレス空間（
第４図でハツチングして示す領域）は番地が等しいアド
レスからなる。

この文字「唖」に対する文字パターンデータを読み出す
に際しては、文字コードでこれらのスキャンアドレス空
間を同時に指定し、スキャンアドレスでこれらのスキャ
ンアドレス空間を同時にアドレッシングする。すなわち
、スキャンアドレスを０〜２３までインクリメントする
ことにより、一連の部分文字パターンデータが読み出さ
れる。

ところで、スキャンアドレス空間のメモリアドレスとし
ては、先に説明したように、１２ビツトの文字コードが
上位ビットで５ビツトのスキャンアドレスが下位ビット
となるものであり、スキャンアドレス空間の先頭アドレ
スはスキャンアドレスが０のときのメモリアドレスであ
る。

このことは、この先頭アドレスが文字コードを２５倍し
たものであるということになり、１スキャンアドレス空
間が２５ワード（すなわち、３２ワード）からなること
になる。これに対し、部分文字パターンデータは２４ワ
ードからなるものであるから、結局、各メモリ素子１，
２．３では、３２ワードからなるスキャンアドレス空間
中に２４ワードからなる部分文字パターンデータが格納
されることになる。すなわち、第６図（Ａ）に示すよう
に、このスキャンアドレス空間では、スキャンアドレス
ａ〜２３までの２４ワードが使用領域であって、スキャ
ンアドレス２４〜３１の８ワードのアドレス空間が未使
用領域となる。したがって、メモリ素子の使用効率は２
４÷５２Ｘ　１００＝７５％となる。さらに第６図（ｂ
）は高品質な文字として４０　Ｘ　４０ドツトの文字７
オントを収納した場合について示したものであるが、こ
の場合、ブロックのスキャンアドレス空間６４ワードに
対して、使用領域は４０ワードであって未使用領域は２
４ワードとなりメモリ素子の使用効率は４０÷６４　Ｘ
　１００＝　６２．５％と第６図（ａ）の場合Ｉこ比べ
てさらに低くなる。一般に、スキャンアドレス空間は２
Ｎ（Ｎは自然数）で増加するため、上述した様に、Ｍワ
ード×Ｍドツト（Ｍは自然数）の文字フォントを実現す
る場合、Ｍが２Ｎでないならば、ＣＧに使うメモリ素子
の使用効率が低下することになる。したがって、異なる
サイズの文字フォント毎にＣＧを設け、異なる大きさの
文字パターンを得ようとすると、ＣＧにおけるメモリブ
ロックの全体的な使用効率は著しく低いものとなる。

〔発明の目的〕

本発明の目的は、上記従来技術の問題点を解消し、メモ
リ素子の使用効率を高めるとともに異なるサイズの文字
パターンデータを同時収納可能としたキャラクタジエレ
ータを提供するにある。

〔発明の概要〕

この目的を達成するために、本発明は、メモリ素子の２
の階乗側のアドレスからなるスキャンアドレス空間に、
２の階乗とは異なるワード数でサイズが異なる２個以上
の文字パターンデータを収納するとともに、これら文字
パターンデータの収納境界アドレスによってスキャンア
ドレスを変換することにより、これら文字パターンデー
タを選択的に読み出し可能とした点に特徴がある。

〔発明の実施例〕

以下、本発明の実施例を図面によって説明する。

第１図は本発明によるキャラクタジェネレータの一実施
例をブロック図であって、１０はＷＲ１店号線、１１は
ＷＲ２信号線、１２はデータバス。

１３は境界値レジスタ、１４は選択レジスタ、１５は選
択信号線、１６は６ビツトの加算器、１７は選択回路、
１８はアドレス信号線、１９はメモリブロック、５２は
制御回路部であり、第４図に対応する部分には同一符号
をつけている。

第２図は第１図におけるメモリブロック１９の一具体例
を示すブロック図であって、２０〜２９はメモリ素子、
　３０．３１は論理ゲートであジ、第１図に対応する部
分には同一符号をつけている。

第５図は第２図のメモリブロック１９の１スキャンアド
レス空間内に収納された文字パターンデータの一具体例
を示すパターン哨である。

この実施例でＨ，，４０ワード×４０ドツトの文字パタ
ーンデータと２４ワード×２４ドツトの文字バター／デ
ータとを同一アドレス空間に収納し、これら異なる文字
パターンデータを選択的に読み出す場合を例１こして説
明するが、まず、第２図および男６図により、これら文
字パターンデータを収納するメモリブロックについて説
明する０ ４０ワード×４０ドツトの文字パターンデータを収納す
るためには、まず、４０ドツト÷８ドツト＝５個のメモ
リ素子が必要であり、また、各メモリ素子のスキャンア
ドレス空間のサイズは、６４　（２６）アドレスからな
ることになる。したがつて、スキャンアドレスは６ビツ
トからなり、メモリ素子に対するメモリアドレスの下位
ピッ）Ａｓ〜Ａｏがスキャンアドレスである。

先の第４図で示した従来技術と同様に文字コードを１２
ビツトとし、各メモリ素子の容量も上記従来技術と興様
にすると、スキャンアドレス空間のサイズは上記従来技
術の場合の２倍となり、５個を１組とするメモリ素子だ
けでは１２ビツトの文字コードに対するスキャンアドレ
ス空間を得ることができないために、もう１組のメモリ
素子を必要とする。

そこで、第２図に示すように、メモリブロック１９にお
いては、５×２のマド１ノタス状にメモリ素子を配列し
、メモリ素子２０〜２４を組としてメモリ素子２５〜２
９を組としている。

かかるメモリ構成ζこおいて、メモリアドレスはその上
位ピッ）ＡＩ７〜Ａ６が文字コード、下位ビットＡ５〜
Ａｏがスキャンアドレスとなる０ここで、最上位ビット
Ａ１７はメモリ素子２０〜２４あるいはメモリ素子２５
〜２９のいずれかを選択するものであって、最上位ビッ
トＡｌγが′０“の文字コードに対応する文字パターン
データはメモリ素子２０〜２４に収納されている。これ
に対して、最上位ピッ）　Ａ１７が′１“の文字コード
に対応する文字パターンデータはメモリ素子２５〜２９
に収納されている。この選択を行っているのが論理ゲ−
）３０と５１である。先ず、論理ゲート６０は文字コー
ドの最上位ピッ）Ａｔ７が１１１／の時だけ、メモリ素
子２５〜２９に対してＣ８Ｃチップセレクト）信号を出
力６」能としている。同様に論理ケート５１は文字コー
ドの最上位ピッ）Ａ＋ｔが１０″の時だけ、メモリ素子
２０〜２４に対してＣ８信号を出力可能としている。以
上がメモリブロック１９の詳細構成である。

次に、第３図により、かかるメモリブロック１９におけ
るスキャンアドレス空間について説明する。

ここで、文字「唖」に対する文字パターンデータを例に
とると、第６図に示すように、４０ワード×４０ドツト
の文字パターンデータに対しては、スキャンアドレス空
間のＯ（２進数では、ｏｏｏａｏｏ）番地から５９（２
進数では、１０１０ＯＯ）までが使用される。スキャン
アドレス空間は６４ワードからなるから、６４−４０＝
２４ワードが未使用領域となるが、ここで、２４ワード
×２４ドツトの文字「唖」に対する文字パターンデータ
を収納する。すなわち、この文字パターンデータは４０
（２進数では、１０１００１）番地から６３（２進数で
は、１１１１１１）番地までに収納される。この場合、
この文字パターンデータは１ワード当り２４ドツトであ
るから、メモリ素子としては６個ですみ、メモリ素子２
０〜２２に収納される。

このようにして、内容が等しくサイズが異なる２種類の
文字イくターンデータが同一スキャンアドレス空間に収
納されるが、第３図に示す全領域が８ドツトづつ区分さ
れ、夫々が第２図に示すように、たとえば、メモリ素子
２０〜２４のハンチングで示す領域に収納されている。

次に、このように文字パターンデータが収納されている
メモリブロック１９からの文字パターンデータの読み出
し動作を説明する０ 第１図における制御回路は、第３図に示すように、０番
地〜３９番地に収納されている文字パターンデータ（以
下、４０Ｘ４０文字パターンデータという）と４０番地
〜６６番地に収納されている文字パターンデータ（以下
、２４Ｘ２４文字パターンデータという）とのいずれか
を選択可能とするものであり、２４Ｘ２４文字パターン
データを選択する場合には、スキャンアドレス線５から
の０〜２３のスキャンアドレスを４０〜６３のスキャン
アドレスに変換する。

まず、データバス１２の情報をＷＲ１信号線１０の信号
により境界値レジスタ１５に設定する。この境界値レジ
スタ１３には、第３図に示した２４×２４文字パターン
データの先頭スキャンアドレス情報（４０番地）が設定
される。さらに、データバス１２の情報をＷＲ２信号線
１１の信号により選択レジスタ１４に設定する。この選
択レジスタ１４には、４０　Ｘ　４０文字パターンデー
タと２４　Ｘ　２４文字パターンデータの選択情報が設
定される。たとえば、４０　Ｘ　４０文字パターンデー
タに対しては、この選択情報は１０“であって、２４Ｘ
２４文字パターンデータに対しては′１“である。さら
に、境界値レジスタ１３に設定した情報とスキャンアド
レス信号線５からのスキャンアドレスの６ビツト加算演
算を加算器１６で行う。この加算器１６は、例えば、日
立製ＴＴＬＨＤ７４Ｌ８８５２個をカスケード接続する
ことにより、容易に実現可能である。最後に、選択回路
１７は、選択レジスタ１４が出力する選択信号線１５に
よって直接スキャンアドレスか加算器１６の出力アドレ
スかを選択し、アドレス信号１８を介してメモリブロッ
ク１９に供給する。第１図においては、選択信号線１５
が１１“状態で選択回路１７が加算器１６の出力アドレ
スを選択している。このことは、２４Ｘ２４文字パター
ンデータを選択する場合、境界値レジスタ１３と、選択
レジスタ１４に必要な情報を設定しておくことにより、
スキャンアドレスを変換し、２４　Ｘ　２４文字パター
ンデータを０番地〜２３番地に再配置したことに和尚し
、これによってこの文字バタ・−ンデータの読み出しが
可能となる。これｔこ対し、４０　Ｘ　４０文字パター
ンデータを設定する場合は、選択レジスタ１４に必要な
情報（′０“）を設定する。これによって選択回路１７
はスキャンアドレス信号線５を選択して４０　Ｘ　４０
文字パターンデータの読み出しが行なわれる。

とのよつｌこ、本実施例Ｊこよれば、文字パターンデー
タを収納するメモリのうち４０　Ｘ　４０文字パターン
データを収納するに必要な６４ワードのスキャンアドレ
ス空間の未使用領域２４ワードに２４×２４文字パター
ンデータを収納し、必要に応じて２４Ｘ２４文字パター
ンデータを再配置可能とする手段を設けることにより、
メモリの使用効率を高めると共ｌこ、従来と同様に文字
コード及びスキャンアドレスを与えて異つなフォントの
文字パターンデータを得ることができる。

以上の説明から判る様に、ＣＧの使用効率が従来６２５
チであったのに対し、第５図の場合には、　（４０＋２
４×６７５）÷６４Ｘ　１００　＝８５％と２２．５１
向上し、また、これに加えて、２種類の文字パターンデ
ータがサポート可能となった。

要するに、本発明１こより、ＣＧのメモリ容量を最大限
に利用し、ここに収納した２進類の文字フォントを用い
て、パンコン、ワープロ等の表示装置や印字装置に多様
な文字出力を提供することができる。

また、本実施例においては、４０　Ｘ　４０および２４
×２４文字パターンデータを収納するものであつ念か、
何も本発明はこの例Ｉこ限ったわけではなく、一般的ｌ
ｃＭ＋　ＸＭｔ　、　Ｍ２　ＸＭ２　、　−−ＭＮＸＭ
Ｎ　（Ｍｌ〜ＭＮは自然数）のＮ種類の文字パターンデ
ータｉ、２Ｌ（Ｌはスキャンアドレス線の数）〉Ｍ１十
Ｍ２＋・・・＋ＭＮの条件下で効率良くメモリへ収納可
能である。

〔発明の効果〕

以上説明したように、本発明によれば、異なるサイズの
複数の文字パターンデータをメモリブロックの同一スキ
ャンアドレス空間に格納することができるとともに、同
一スキャンアドレス空間に格納されているこれら異なる
サイズの文字パターンデータのいずれかを選択読み出し
可能であるから、メモリの収納効果が向上するとともに
、異なるサイズの文字を出力できて、念とえば、漢字の
送すガナ、数式などの添字。

大きな文字の出力による強調などの多機能化が実現でき
るという効果がある。

【図面の簡単な説明】

第１図は本発明によるキャラクタジェネレータの一実施
例を示すブロック図、第２図は第１図のメモリブロック
の一具体例を示すブロック図、第５図は第２図に示した
メモリブロックの１スキャンアドレス空間における文字
パターンデータの収納方式を示すパターン図、第４図は
従来のキャラクタジェネレータの一例を示すブロック図
、第５図は文字パターンデータの一例を示すパターン図
、第６図は従来の文字パターンデータ収納方式によるメ
モリ素子の収納効率を示す説明図である。 ４・・・文字コード信号線 ５・・・スキャンアドレス信号線 １５・・・境界値レジスタ　１４・・・選択レジスタ１
６・・・加算器　　　　　１７・・・選択回路１９・・
・メモリブロック　２０〜２９・・・メモリ素子３２・
・・制御回路 ヤ１図 ＤＩＺ　　Ｄ２４　　ＤＩ６　　Ｄｆｆ　　　Ｄσ閉閉
囲 図ｌ）羽−ＬＤｔｐ５１〜ＤＺ今Ｄ１５−υ１ｂＤＩ５
−υｙｙ’ｌ−ｎ。 梵５図 （Ｄ２５〜ＤＩＧ）　　　　　ＣＤｌ５〜Ｄ３ノ　　　
　　　ＣＤＹ〜ＤＯノ〒５図 飄→土刀１ ０−エ刀１１０１／ 鞘６ （ｂ）

Claims (1)

【特許請求の範囲】
1. 文字コードとスキャンアドレスとでスキャンアドレス空
   間が設定されるメモリ手段を備えたキャラクタジェネレ
   ータにおいて、該スキャンアドレス空間を同一内容で異
   なるサイズの文字パターンデータを収納する複数の領域
   に区分するとともに、前記スキャンアドレスを変換して
   該領域のいずれかを選択する制御回路を設け、該スキャ
   ンアドレス空間から所望サイズの文字パターンデータを
   選択的に読み出すことができるように構成したことを特
   徴とするキャラクタジェネレータ。