JPS62103154A - 文字パタ−ン記憶回路 - Google Patents
文字パタ−ン記憶回路Info
- Publication number
- JPS62103154A JPS62103154A JP60243446A JP24344685A JPS62103154A JP S62103154 A JPS62103154 A JP S62103154A JP 60243446 A JP60243446 A JP 60243446A JP 24344685 A JP24344685 A JP 24344685A JP S62103154 A JPS62103154 A JP S62103154A
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- JP
- Japan
- Prior art keywords
- data
- character pattern
- pattern
- sub
- character
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K15/00—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers
- G06K15/02—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers using printers
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Dot-Matrix Printers And Others (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は文字パターン記憶回路に関し、特にドツトマト
リックス式プリンタ等においてドツトマトリックスで構
成される文字パターンを記憶する文字パターン記憶回路
に関する。
リックス式プリンタ等においてドツトマトリックスで構
成される文字パターンを記憶する文字パターン記憶回路
に関する。
」え亘韮
従来、ドツトマトリックス式プリンタ装置などで使用さ
れる文字パターン発生装置においては、文字パターンを
ｍ×ｎのドツトマトリックスで構成し、ｍ×ｎビットの
情報として文字パターン記憶回路に記憶する方式が一般
的である。
れる文字パターン発生装置においては、文字パターンを
ｍ×ｎのドツトマトリックスで構成し、ｍ×ｎビットの
情報として文字パターン記憶回路に記憶する方式が一般
的である。
しかしながら、このような方式で極めて多数の漢字、ひ
らがな、カタカナを含む日本語用文字パターンを記憶す
るためには、メモリ官辺が膨大になってしまう。更に、
複数の大きさの文字を必要とする場合には、文字の大き
さ毎に文字パターン記憶回路が必要となり、メモリ容量
はさらに増大する。
らがな、カタカナを含む日本語用文字パターンを記憶す
るためには、メモリ官辺が膨大になってしまう。更に、
複数の大きさの文字を必要とする場合には、文字の大き
さ毎に文字パターン記憶回路が必要となり、メモリ容量
はさらに増大する。
また、文字パターンをランレングスなどの圧縮技法を使
って圧縮した場合、読み出し時の復号化回路の速度が問
題となり、高速読み出しを必要とする場合には使用でき
ない。
って圧縮した場合、読み出し時の復号化回路の速度が問
題となり、高速読み出しを必要とする場合には使用でき
ない。
１更立貝力
したがって本発明の目的は、少ないメモリ容量で文字パ
ターンを記憶できる文字パターン記憶回路を提供するこ
とである。
ターンを記憶できる文字パターン記憶回路を提供するこ
とである。
本発明の他の目的は、高速で文字パターンを読み出し得
る文字パターン記憶回路を提供することである。
る文字パターン記憶回路を提供することである。
発明の構成
本発明によれば、ｍ×ｎのドツトマトリックスで構成さ
れる文字パターンを１×ｇドツトのサブパターンに分割
して順次前られるｇごットデータに注目し、ｇビットの
サブパターンデータと同一サブパターンデータの繰返し
回数に応じた繰返し回数データとが記憶されていること
を特徴とする文字パターン記憶回路が得られる。
れる文字パターンを１×ｇドツトのサブパターンに分割
して順次前られるｇごットデータに注目し、ｇビットの
サブパターンデータと同一サブパターンデータの繰返し
回数に応じた繰返し回数データとが記憶されていること
を特徴とする文字パターン記憶回路が得られる。
更に本発明によれば、ｍ×ｎのドラ１−マトリックスで
構成される文字パターンを１ｘＮドツトのサブパターン
に分割して順次前られるｇビットデータに注目し、ｇビ
ットのサブパターンデータと同一サブパターンデータの
繰返し回数に応じた繰返し回数データとが記憶されてい
る文字パターン記憶回路と、前記文字パターン記憶回路
に読み出しアドレスを与える読み出しアドレス発生回路
と、前記繰返し回数データが繰返さないことを示すとき
前記文字パターン記憶回路の出力をそのまま出力し、前
記繰返し回数データが繰返すことを示すとき前記文字パ
ターン記憶回路の出力を保持するデータレジスタと、前
記繰返し回数データに応じて前記データレジスタに保持
されたデータを繰返し出力する手段とを具備することを
特徴とする文字パターンデータ発生装置が得られる。
構成される文字パターンを１ｘＮドツトのサブパターン
に分割して順次前られるｇビットデータに注目し、ｇビ
ットのサブパターンデータと同一サブパターンデータの
繰返し回数に応じた繰返し回数データとが記憶されてい
る文字パターン記憶回路と、前記文字パターン記憶回路
に読み出しアドレスを与える読み出しアドレス発生回路
と、前記繰返し回数データが繰返さないことを示すとき
前記文字パターン記憶回路の出力をそのまま出力し、前
記繰返し回数データが繰返すことを示すとき前記文字パ
ターン記憶回路の出力を保持するデータレジスタと、前
記繰返し回数データに応じて前記データレジスタに保持
されたデータを繰返し出力する手段とを具備することを
特徴とする文字パターンデータ発生装置が得られる。
実施例
次に本発明の実施例を示した図面を参照して、本発明を
より詳細に説明する。
より詳細に説明する。
本発明の一実施例は、第２図に示すようなｍ×ｎ （３
２Ｘ３２）のドツトマトリックスで構成される文字パタ
ーンを記憶する文字パターン記憶回路である。この実施
例においては、３２Ｘ３２ドツトマトリックス文字パタ
ーンを１Ｘ８（１ＸＮ）ドツトのサブパターンの集合と
して考え、文字パターンを第２図において左上のサブパ
ターンから順次下方に、最下段から次のサブパターン列
を上側サブパターンから順次下方にサブパターン単位で
走査して順次前られる８（１）ビットのサブパターンデ
ータに注目する。
２Ｘ３２）のドツトマトリックスで構成される文字パタ
ーンを記憶する文字パターン記憶回路である。この実施
例においては、３２Ｘ３２ドツトマトリックス文字パタ
ーンを１Ｘ８（１ＸＮ）ドツトのサブパターンの集合と
して考え、文字パターンを第２図において左上のサブパ
ターンから順次下方に、最下段から次のサブパターン列
を上側サブパターンから順次下方にサブパターン単位で
走査して順次前られる８（１）ビットのサブパターンデ
ータに注目する。
本発明の一実施例による文字パターン記憶回路には、こ
のようにして順次前られる８ビツトのサブパターンデー
タと、同一サブパターンの繰返し回数（繰返し回数Ｏ１
すなわち繰返さない場合も含む）を表わす繰返し回数デ
ータ（３ビツト）とから成るワード（１１ビツト）が記
憶されている。
のようにして順次前られる８ビツトのサブパターンデー
タと、同一サブパターンの繰返し回数（繰返し回数Ｏ１
すなわち繰返さない場合も含む）を表わす繰返し回数デ
ータ（３ビツト）とから成るワード（１１ビツト）が記
憶されている。
第１図及び第２図を参照して、第２図に示す文字パター
ンをこの実施例に基づいて記憶した記憶状況を説明する
。左上のサブパターンデータはｒｏｏｏｏｏｏｏｏＪで
、このサブパターンが５回現われている（４回繰返され
ている）ので、第１図に示すように、ワードとしてサブ
パターンデータｒｏｏｏｏｏｏｏｏ」及び繰返し回数デ
ータ「１００」が記憶されている。左側上から６番目及
び７番目のサブパターンはそれぞれ前接のサブパターン
と異なるので、サブパターンデータと繰返さないことを
示す繰返し回数データｒｏｏＯＪが記憶されている。８
番目と９番目とのサブパターンは同一パターンであり、
１回繰返されるので同一パターンデータｒｏｏｏ１１０
００Ｊ及び繰返し回数データｒｏ０１Ｊが記憶されてい
る。以下、同様にして、第２図の文字パターンを記憶す
れば、本発明の一実施例による文字パターン記憶回路に
は第１図に示すような形で記憶されることになる。
ンをこの実施例に基づいて記憶した記憶状況を説明する
。左上のサブパターンデータはｒｏｏｏｏｏｏｏｏＪで
、このサブパターンが５回現われている（４回繰返され
ている）ので、第１図に示すように、ワードとしてサブ
パターンデータｒｏｏｏｏｏｏｏｏ」及び繰返し回数デ
ータ「１００」が記憶されている。左側上から６番目及
び７番目のサブパターンはそれぞれ前接のサブパターン
と異なるので、サブパターンデータと繰返さないことを
示す繰返し回数データｒｏｏＯＪが記憶されている。８
番目と９番目とのサブパターンは同一パターンであり、
１回繰返されるので同一パターンデータｒｏｏｏ１１０
００Ｊ及び繰返し回数データｒｏ０１Ｊが記憶されてい
る。以下、同様にして、第２図の文字パターンを記憶す
れば、本発明の一実施例による文字パターン記憶回路に
は第１図に示すような形で記憶されることになる。
次に、多数の文字パターンが記憶されている文字パター
ン記憶回路から読み出す文字パターンデータ発生装置に
ついて、第３図を参照して説明する。第３図に示された
文字パターンデータ発生装置は、記憶されている多数の
文字パターンのアドレスデータを発生するアドレスカウ
ンタ１と、第１図を参照して説明した本発明の実施例に
基づいて多数の文字パターンが記憶されている文字パタ
ーン記憶回路２と、文字パターン記憶回路２から読み出
されたサブパターンデータを一時記憶するデータレジス
タ３と、装置の動作を制御する制御回路４とを有してい
る。
ン記憶回路から読み出す文字パターンデータ発生装置に
ついて、第３図を参照して説明する。第３図に示された
文字パターンデータ発生装置は、記憶されている多数の
文字パターンのアドレスデータを発生するアドレスカウ
ンタ１と、第１図を参照して説明した本発明の実施例に
基づいて多数の文字パターンが記憶されている文字パタ
ーン記憶回路２と、文字パターン記憶回路２から読み出
されたサブパターンデータを一時記憶するデータレジス
タ３と、装置の動作を制御する制御回路４とを有してい
る。
アドレスカウンタ１には、文字パターンを読み出す際、
読み出し文字パターンに対応したアドレスが外部からセ
ットされる。アドレスカウンタ１の出力ａは文字パター
ン記憶回路に印加され、対応する記憶内容（サブパター
ンデータ及び繰返し回数データ）が順次サブパターン単
位で読み出される。読み出されたデータｂはデータレジ
スタ３に、繰返し回数データＣは制御回路４内の零検出
回路５及びカウンタ６に供給される。なお、読み出し開
始時では、制御回路４からデータレジスタ３に印加され
ている出力制御信号ｆは論理値ｒＯＪにリセットされ、
データレジスタ３からは文字パターン記憶回路２の読み
出しサブパターンデータｂがそのまま出力データｄとし
て出力される。
読み出し文字パターンに対応したアドレスが外部からセ
ットされる。アドレスカウンタ１の出力ａは文字パター
ン記憶回路に印加され、対応する記憶内容（サブパター
ンデータ及び繰返し回数データ）が順次サブパターン単
位で読み出される。読み出されたデータｂはデータレジ
スタ３に、繰返し回数データＣは制御回路４内の零検出
回路５及びカウンタ６に供給される。なお、読み出し開
始時では、制御回路４からデータレジスタ３に印加され
ている出力制御信号ｆは論理値ｒＯＪにリセットされ、
データレジスタ３からは文字パターン記憶回路２の読み
出しサブパターンデータｂがそのまま出力データｄとし
て出力される。
繰返しデータＣが印加された零検出回路５は、繰返しデ
ータＣがｒＯＪのとき論理値「０」、繰返しデータが「
０」でないとき論理値「１」の零検出信号りを出力する
。この零検出信号りはアドレス計数制御信号ｑとともに
ＮＡＮＤゲート８に供給される。ＮＡＮＤゲート８の出
力はロード制御信号としてカウンタ６に供給される。ア
ドレス計数制御信号ｑは、繰返しモードでないときに論
理値「１］であるので、ロード制御信号は論理値ｒＯＪ
である。
ータＣがｒＯＪのとき論理値「０」、繰返しデータが「
０」でないとき論理値「１」の零検出信号りを出力する
。この零検出信号りはアドレス計数制御信号ｑとともに
ＮＡＮＤゲート８に供給される。ＮＡＮＤゲート８の出
力はロード制御信号としてカウンタ６に供給される。ア
ドレス計数制御信号ｑは、繰返しモードでないときに論
理値「１］であるので、ロード制御信号は論理値ｒＯＪ
である。
フリップ７０ツブ７には零検出信号りが読み出し制御信
号ｅの立ち上がりで記憶されるので、零検出信号りが論
理値「１」のとき（すなわち、繰返しモードのとき）、
出力制御信号ｆを論理値ｒ１Ｊに、アドレス計数制御信
号Ｑを論理値ｒＯＪとする。このため、データレジスタ
３は読み出されたサブパターンデータｂを保持し、アド
レスカウンタ１のアドレス計数を停止させる。更に、カ
ウンタ６に印加されているロード制御信号η゛論理値「
１」になり、繰返し回数データがセットされる。
号ｅの立ち上がりで記憶されるので、零検出信号りが論
理値「１」のとき（すなわち、繰返しモードのとき）、
出力制御信号ｆを論理値ｒ１Ｊに、アドレス計数制御信
号Ｑを論理値ｒＯＪとする。このため、データレジスタ
３は読み出されたサブパターンデータｂを保持し、アド
レスカウンタ１のアドレス計数を停止させる。更に、カ
ウンタ６に印加されているロード制御信号η゛論理値「
１」になり、繰返し回数データがセットされる。
カウンタ６は読み出し要求信号ｅが発生する度に減数カ
ウントを行い、セットされた値だけ減数カウントを行う
と計数終了信号ｉを発生する。この計数終了信号ｉはフ
リップフロップ７をリセットするので、出力制御信号ｆ
を論理値「０」、アドレス計数制御信号ｑを論理値「１
」とする。
ウントを行い、セットされた値だけ減数カウントを行う
と計数終了信号ｉを発生する。この計数終了信号ｉはフ
リップフロップ７をリセットするので、出力制御信号ｆ
を論理値「０」、アドレス計数制御信号ｑを論理値「１
」とする。
発明の詳細
な説明したとおり、文字パターンを多数のザブパターン
に分割し、順次前られるサブパターンデータに注目し、
同一サブパターンの繰返し回数データを記憶することに
よって少ないメモリ容量で文字パターンを記憶すること
ができる。更に、このようにして記憶された文字パター
ンを記憶回路から読み出して文字パターンデータを発生
させる場合、記憶された同一サブパターンの繰返し回数
データを用いて、同一サブパターンを繰返し出力するこ
とにより、読み出し速度を低下させることがない。
に分割し、順次前られるサブパターンデータに注目し、
同一サブパターンの繰返し回数データを記憶することに
よって少ないメモリ容量で文字パターンを記憶すること
ができる。更に、このようにして記憶された文字パター
ンを記憶回路から読み出して文字パターンデータを発生
させる場合、記憶された同一サブパターンの繰返し回数
データを用いて、同一サブパターンを繰返し出力するこ
とにより、読み出し速度を低下させることがない。
第１図は本発明の一実施例により圧縮記憶された文字パ
ターンデータの記憶状態を示す図、第２図は第１図に対
応する文字パターンを示す図、第３図は第１図に示され
た実施例に基づいて記憶された文字パターン記憶回路か
ら文字パターンデータを発生する文字パターンデータ発
生装置のブロック図である。 主要部分の符号の説明 ２・・・・・・文字パターン記憶回路 ３・・・・・・データレジスタ ４・・・・・・制御回路
ターンデータの記憶状態を示す図、第２図は第１図に対
応する文字パターンを示す図、第３図は第１図に示され
た実施例に基づいて記憶された文字パターン記憶回路か
ら文字パターンデータを発生する文字パターンデータ発
生装置のブロック図である。 主要部分の符号の説明 ２・・・・・・文字パターン記憶回路 ３・・・・・・データレジスタ ４・・・・・・制御回路
Claims (2)
- （１）ｍ×ｎのドットマトリックスで構成される文字パ
ターンを１×ｌドットのサブパターンに分割して順次得
られるｌビットデータに注目し、ｌビットのサブパター
ンデータと同一サブパターンデータの繰返し回数に応じ
た繰返し回数データとが記憶されていることを特徴とす
る文字パターン記憶回路。 - （２）ｍ×ｎのドットマトリックスで構成される文字パ
ターンを１×ｌドットのサブパターンに分割して順次得
られるｌビットデータに注目し、ｌビットのサブパター
ンデータと同一サブパターンデータの繰返し回数に応じ
た繰返し回数データとが記憶されている文字パターン記
憶回路と、前記文字パターン記憶回路に読み出しアドレ
スを与える読み出しアドレス発生回路と、前記繰返し回
数データが繰返さないことを示すとき前記文字パターン
記憶回路の出力をそのまま出力し、前記繰返し回数デー
タが繰返すことを示すとき前記文字パターン記憶回路の
出力を保持するデータレジスタと、前記繰返し回数デー
タに応じて前記データレジスタに保持されたデータを繰
返し出力する手段とを具備することを特徴とする文字パ
ターンデータ発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60243446A JPS62103154A (ja) | 1985-10-30 | 1985-10-30 | 文字パタ−ン記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60243446A JPS62103154A (ja) | 1985-10-30 | 1985-10-30 | 文字パタ−ン記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62103154A true JPS62103154A (ja) | 1987-05-13 |
Family
ID=17103996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60243446A Pending JPS62103154A (ja) | 1985-10-30 | 1985-10-30 | 文字パタ−ン記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62103154A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990003272A1 (en) * | 1988-09-26 | 1990-04-05 | Oki Electric Industry Co., Ltd. | Compression and decompression method of dot matrix character |
| JP2012032667A (ja) * | 2010-07-30 | 2012-02-16 | Yamaha Corp | ビットマップフォントの圧縮符号化、復号化を行う方法、プログラムおよび圧縮符号化データのデータ構造 |
-
1985
- 1985-10-30 JP JP60243446A patent/JPS62103154A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990003272A1 (en) * | 1988-09-26 | 1990-04-05 | Oki Electric Industry Co., Ltd. | Compression and decompression method of dot matrix character |
| US5199803A (en) * | 1988-09-26 | 1993-04-06 | Oki Electric Industry Co., Ltd. | Method of compressing and expanding dot-matrix character |
| JP2012032667A (ja) * | 2010-07-30 | 2012-02-16 | Yamaha Corp | ビットマップフォントの圧縮符号化、復号化を行う方法、プログラムおよび圧縮符号化データのデータ構造 |
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